JPWO2007034830A1 - 積層型正特性サーミスタ - Google Patents

Abstract

本発明の積層型正特性サーミスタは、半導体セラミック層がＢａＴｉＯ３系セラミック材料を主成分とすると共に、ＢａサイトとＴｉサイトの比が０．９９８〜１．００６であり、半導体化剤としてＥｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｙ、Ｈｏ、Ｅｒ、Ｔｍのうち少なくとも一種が、Ｔｉ１００モル部に対し０．１モル部以上０．５モル部以下の範囲で含有されている。これにより実測焼結密度が理論焼結密度の６５％〜９０％という焼結密度の低い半導体セラミック層の場合であっても、十分に大きな抵抗変化率を有し、かつ、キュリー点以上の温度における抵抗の立ち上がり係数が高い積層型正特性サーミスタを実現することができる。

Description

本発明は、過電流保護用、温度検知用等の積層型正特性サーミスタに関し、特に、抵抗変化率が高く、かつ、キュリー点以上の温度での抵抗の立ち上がり係数を向上させた積層型正特性サーミスタに関する。

近年、電子機器の分野では小型化が進んでおり、これらの電子機器に搭載される正特性サーミスタにおいても小型化が進んでいる。この正特性サーミスタは正の抵抗温度特性を有するものであり、小型化された正特性サーミスタとして、例えば、積層型正特性サーミスタが知られている。

この種の積層型正特性サーミスタは、通常、正の抵抗温度特性を有する複数の半導体セラミック層と、半導体セラミック層の界面に沿ってそれぞれ形成された複数の内部電極層とを有するセラミック素体を有し、前記セラミック素体の両端部には前記内部電極層が互い違いになるように引き出され、この引き出された内部電極層と電気的に接続するように外部電極が形成されている。また、半導体セラミック層としては、ＢａＴｉＯ_３系セラミック材料を主成分としたものが用いられている。さらに、ＢａＴｉＯ_３系セラミック材料で正の抵抗温度特性を発現させるには、極微量の半導体化剤が添加されるが、この半導体化剤としては、一般にはＳｍが広く用いられている。

また、積層型正特性サーミスタの内部電極材料としては、Ｎｉが広く用いられている。通常、積層型正特性サーミスタのセラミック素体は、半導体セラミック層となるセラミックグリーンシートに、内部電極用導電性ペーストをスクリーン印刷して導体パターンを形成し、導体パターンの形成されたセラミックグリーンシートを所定順序で積層し、セラミックグリーンシートと導体パターンとを一体焼成することによって形成される。

ところで、内部電極材料としてＮｉを用いた場合、大気雰囲気下で一体焼成すると、Ｎｉが酸化されてしまうため還元雰囲気下で一体焼成する必要があるが、還元雰囲気下で一体焼成すると、半導体セラミック層も還元されてしまうため、十分な抵抗変化率が得られなくなる。このため、通常は還元雰囲気下で一体焼成を行った後に、別途、大気雰囲気下または酸素雰囲気下で再酸化処理を行っている。

しかしながら、この再酸化処理は、熱処理温度の制御が難しく、セラミック素体の中央部にまで酸素を行き渡らすのが困難であり、このため酸化むらが生じて十分な抵抗変化率が得られなくなるおそれがある。

そこで、特許文献１では、半導体セラミック層の空隙率を５〜４０体積％とし、積層方向に関して最も外側にそれぞれ位置する２つの内部電極間にある有効層となる複数のサーミスタ層のうち、積層方向での中央部にあるサーミスタ層の空隙率が、積層方向での外側にあるサーミスタ層の空隙率よりも高くした積層型正特性サーミスタが提案されている。

特許文献１では、半導体セラミック層の空隙率を５〜４０体積％としているが、この空隙率を焼結密度に換算すると、おおよそ理論焼結密度の６０％以上９５％以下に相当する。そして、この特許文献１では、半導体セラミック層の実測焼結密度を理論焼結密度の６０以上９５％以下と小さくし、空隙率を中央部のサーミスタ層よりも外側のサーミスタ層よりも大きくすることにより、セラミック素体の中央部にまで酸素を行き渡りやすくし、これにより酸化むらが生じるのを防いで所望の抵抗変化率を得ようとしている。

特開２００５−９３５７４号公報

しかしながら、特許文献１のように、主成分としてＢａＴｉＯ_３系セラミック材料を用い、半導体化剤としてＳｍを添加した半導体セラミック層と、電極材料としてＮｉを用いた内部電極層とを一体焼成により形成し、例えば理論焼結密度に対する実測焼結密度が６５％以上９０％以下の焼結密度の低い半導体セラミック層を得ようとすると、キュリー点以上の温度での抵抗の立ち上がり係数が小さいという問題があった。

すなわち、高い抵抗変化率を発現させるために焼結密度の低い半導体セラミック層を得ようとすると、抵抗の立ち上がり係数が低くなるため、高い抵抗変化率と抵抗の立ち上がり係数の両立を図ることができなかった。

本発明はこのような事情に鑑みなされたものであって、ＢａＴｉＯ_３系セラミック材料を主成分とする焼結密度の低い半導体セラミック層を有する場合であっても、抵抗変化率が高く、かつ、キュリー点以上の温度での抵抗の立ち上がり係数が大きな積層型正特性サーミスタを提供することを目的とする。

上記目的を達成するために、本発明者らは鋭意検討を重ねた結果、半導体セラミック層がＢａＴｉＯ_３系セラミック材料を主成分とし、かつ実測焼結密度が理論焼結密度の６５〜９０％という焼結密度の低い場合であっても、ＢａサイトとＴｉサイトの比を０．９９８〜１．００６の範囲とし、かつ、半導体化剤として、Ｄｙ、Ｙ等の特定の物質をＴｉ１００モル部に対し０．１〜０．５モル部添加することにより、高い焼成温度で焼成処理を行っても、大きな抵抗変化率を維持することができ、その結果、大きな抵抗変化率と大きな抵抗の立ち上がり係数の両立が可能な積層型正特性サーミスタを得ることができるという知見を得た。

本発明はこのような知見に基づきなされたものであって、本発明に係る積層型正特性サーミスタは、実測焼結密度が理論焼結密度の６５％以上９０％以下の半導体セラミック層と内部電極層とが交互に積層されて焼結されてなるセラミック素体と、前記内部電極層と電気的に接続されるように前記セラミック素体の両端部に形成された外部電極とを有する積層型正特性サーミスタにおいて、前記半導体セラミック層は、ＢａＴｉＯ_３系セラミック材料を主成分とすると共に、ＢａサイトとＴｉサイトの比が０．９９８≦Ｂａサイト／Ｔｉサイト≦１．００６であり、半導体化剤としてＥｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｙ、Ｈｏ、Ｅｒ、Ｔｍの中から選択された少なくとも１種の元素が、Ｔｉ１００モル部に対し０．１モル部以上０．５モル部以下の範囲で含有されていることを特徴としている。

また、この種の積層型正特性サーミスタでは、内部電極材料として、通常はＮｉを主成分とした導電性材料が使用され、内部電極層と半導体セラミック層とが一体焼成して形成される場合、内部電極層から半導体セラミック層中にＮｉを主成分とする導電性材料が拡散し、内部電極層と半導体セラミック層との界面に拡散層の形成されることが知られており、従来では、抵抗の立ち上がり係数や抵抗変化率等、積層型正特性サーミスタの諸特性を確保するためには、半導体セラミック層を厚くせざるを得なかった。

しかしながら、本発明者ら研究結果により、ＢａサイトとＴｉサイトの比を上述の範囲とし、かつ上記特定の半導体化剤を上述の範囲で半導体セラミック層に含有させた場合は、上記拡散層を薄くすることができ、これにより、実質的に積層型正特性サーミスタの特性に寄与する半導体セラミック層の厚みも薄くすることが可能であることが分かった。

具体的には、前記拡散層の厚みｔと、前記半導体セラミック層の厚みＤとの比が、０．０１以上０．２０以下としても、抵抗変化率及び抵抗の立ち上がり係数の双方が良好な積層型正特性サーミスタが得られることが分かった。

すなわち、本発明の積層型正特性サーミスタは、前記内部電極層はＮｉを主成分とすると共に、前記半導体セラミック層と前記内部電極層とは一体焼成されてなり、前記一体焼成時に前記内部電極層から前記半導体セラミック層中に拡散して形成されるＮｉを主成分とする拡散層の厚みｔと、前記半導体セラミック層の厚みＤとの比が、０．０１≦ｔ／Ｄ≦０．２０であること特徴としている。

本発明の積層型正特性サーミスタによれば、半導体セラミック層は、ＢａＴｉＯ_３系セラミック材料を主成分とすると共に、ＢａサイトとＴｉサイトの比が０．９９８≦Ｂａサイト／Ｔｉサイト≦１．００６であり、半導体化剤としてＥｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｙ、Ｈｏ、Ｅｒ、Ｔｍの中から選択された少なくとも一種の元素が、Ｔｉ１００モル部に対し０．１モル部以上０．５モル部以下の範囲で含有されているので、半導体セラミック層の実測焼結密度が理論焼結密度の６５％以上９０％以下という焼結密度の低い場合であっても、キュリー点以上の温度での抵抗の立ち上がり係数を急峻にすることができると共に、高い焼成温度で焼成したとしても十分な抵抗変化率が得ることができ、したがって優れた抵抗変化率と抵抗の立ち上がり係数の両立を図ることができる。

また、前記内部電極層はＮｉを主成分とすると共に、前記半導体セラミック層と前記内部電極層とは一体焼成されてなり、前記一体焼成時に前記内部電極層から前記半導体セラミック層中に拡散して形成されるＮｉを主成分とする拡散層の厚みｔと、前記半導体セラミック層の厚みＤとの比が、０．０１≦ｔ／Ｄ≦０．２０であるので、半導体セラミック層が薄い場合であっても、抵抗の立ち上がり係数及び抵抗変化率の双方が良好な積層型正特性サーミスタを得ることができ、半導体セラミック層のより一層の薄層化が可能となり、積層型正特性サーミスタの小型化に寄与することができる。

本発明に係る積層型正特性サーミスタの一実施の形態を模式的に示した概略断面図である。 図１のＡ部拡大図である。

符号の説明

２ 半導体セラミック層
３ａ、３ｂ 内部電極層
４ セラミック素体
５ａ、５ｂ 外部電極

次に、本発明の実施の形態を詳細に説明する。

図１は、本発明に係る積層型正特性サーミスタの一実施の形態を示す概略断面図である。

本積層型正特性サーミスタは、半導体セラミック層２を有するセラミック素体４の内部に内部電極層３ａ、３ｂが埋設されている。そして、セラミック素体４の両端部には、内部電極層３ａ、３ｂと電気的に接続されるように外部電極５ａ、５ｂが形成されている。すなわち、内部電極層３ａはセラミック素体４の一方の端面に、内部電極層３ｂはセラミック素体４の他方の端面に、交互に引き出されるように形成されている。そして、外部電極５ａは内部電極層３ａと電気的に接続され、外部電極５ｂは内部電極層３ｂと電気的に接続されている。

また、外部電極５ａ、５ｂの表面にはＮｉ等で形成された第１のめっき皮膜６ａ、６ｂが形成され、さらに第１のめっき皮膜６ａ、６ｂの表面にはＳｎ等で形成された第２のめっき皮膜７ａ、７ｂが形成されている。

そして、上記半導体セラミック層２は、実測焼結密度が理論焼結密度の６５％以上９０％以下とされている。

すなわち、実測焼結密度が理論焼結密度の６５％未満になると焼結密度が低くなりすぎるため、セラミック素体４の機械的強度が低下したり、室温抵抗値が高くなる。一方、実測焼結密度が理論焼結密度の９０％を超えてしまうと焼結密度が高すぎるため、再酸化処理で酸素をセラミック素体４の中央部にまで行き渡らせるのが困難となり、したがって再酸化処理が円滑に進行せず、このため十分な抵抗変化率を得ることができなくなる。

これに対し半導体セラミック層２の実測焼結密度が理論焼結密度の６５％以上９０％以下の場合は、機械的強度の低下を招くこともなく、再酸化処理で酸素をセラミック素体４の中央部にまで行き渡らせることができ、その結果十分な抵抗変化率を有する積層型正特性サーミスタを得ることが可能となり、しかも、キュリー点以上の温度での抵抗の立ち上がり係数の向上が可能となる。

上記半導体セラミック層２は、組成的には、ペロブスカイト型構造（一般式ＡＢＯ_３）を有するＢａＴｉＯ_３系セラミック材料を主成分として形成されると共に、ＢａサイトとＴｉサイトとの比（＝Ｂａサイト／Ｔｉサイト）が０．９９８以上１．００６以下となるように配合され、かつ半導体化剤としてＥｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｙ、Ｈｏ、Ｅｒ、及びＴｍ（以下、これらの半導体化剤を「特定の半導体化剤」と総称する。）のうちの少なくとも１種がＴｉ１００モル部に対し０．１モル部以上０．５モル部以下含有されている。

そしてこれにより、十分な抵抗変化率を得ることができると共に、抵抗の立ち上がり係数を大きくすることができ、優れた抵抗変化率と抵抗の立ち上がり係数の両立を図ることができる。

尚、Ｂａサイトとは、一般式ＡＢＯ_３で表されるＢａＴｉＯ_３において、Ｂａが配位するＡサイト全体を意味し、したがってＢａの一部と置換された元素がＡサイトに配位されている場合は、その置換元素を含めたものをいう。同様に、Ｔｉサイトとは、Ｔｉが配位するＢサイト全体を意味し、したがってＴｉの一部と置換された元素がＢサイトに配位されている場合は、その置換元素を含めたものをいう。

また、ＢａサイトとＴｉサイトとの比（＝Ｂａサイト／Ｔｉサイト）を０．９９８以上１．００６以下としたのは以下の理由による。

上記特定の半導体化剤を半導体セラミック層に所定量含有させた場合であっても、Ｂａサイト／Ｔｉサイトが０．９９８未満になると、抵抗の立ち上がり係数が小さくなり、抵抗変化率が小さくなり、しかも室温抵抗値が高くなる。一方、Ｂａサイト／Ｔｉサイトが１．００６を超えた場合も室温抵抗値が高くなり、また、抵抗の立ち上がり係数や抵抗変化率も不安定になる。

そこで、本実施の形態では、ＢａサイトとＴｉサイトとの比（＝Ｂａサイト／Ｔｉサイト）を、０．９９８以上１．００６以下となるように各組成の配合量が調整されている。

また、特定の半導体化剤をＴｉ１００モル部に対し０．１モル部以上０．５モル部以下含有させたのは以下の理由による。

半導体化剤として、特許文献１に記載されているようなＳｍを使用した場合、半導体セラミック層２の焼結密度を小さくするためには１２００℃程度の低い温度で焼成せざるを得ず、このため大きな抵抗の立ち上がり係数を得るのが困難であった。

しかしながら、本発明者らの研究結果により、上記特定の半導体化剤を選択して主成分に添加すると、より高い温度（例えば、１２００℃〜１３００℃）での焼成可能になり、抵抗の立ち上がり係数が向上することが分かった。

一方、焼成温度が高くなると焼結密度が高くなることから、抵抗変化率を向上させるのが困難になるとも考えられる。

しかしながら、本発明者らが鋭意研究を重ねた結果、上記特定の半導体化剤を主成分に添加した場合は焼成温度が高くなっても、実測焼結密度が理論焼結密度の６５〜９０％程度の低い焼結密度を維持でき、これにより十分に大きな抵抗変化率を得ることのできることが分かった。つまり、上記特定の半導体化剤を主成分に添加することにより、大きな抵抗変化率と抵抗の立ち上がり係数の向上の両立が可能となったのである。

ただし、特定の半導体化剤の含有量が、Ｔｉ１００モル部に対し０．１モル部未満になると、ＢａＴｉＯ_３系セラミック材料の半導体化を十分に行うことができず、室温抵抗値が高くなる。一方、特定の半導体化剤の含有量が、Ｔｉ１００モル部に対し０．５モル部を超えた場合も室温抵抗値が高くなり、しかもこの場合は抵抗変化率や抵抗の立ち上がり係数も小さくなる。

そこで、本実施の形態では、特定の半導体化剤の含有量が、Ｔｉ１００モル部に対し０．１モル部以上０．５モル部以下となるように調製している。

また、内部電極層３ａ、３ｂを構成する内部電極材料としては、半導体セラミック層２とのオーミック接触に優れた材料が好ましく、Ｎｉ単体やＮｉ合金等のＮｉを主成分とした材料を使用することができるが、Ｎｉが主成分であれば、Ｃｕ等の他の金属を含んでいてもよい。

ところで、積層型正特性サーミスタでは、内部電極層３ａ、３ｂと半導体セラミック層２とが一体焼成されて形成される場合、図２に示すように、内部電極層３ａ、３ｂの主成分であるＮｉが半導体セラミック層２中に拡散し、内部電極層３ａ、３ｂと半導体セラミック層２との間に拡散層８が形成される。

そして、本実施の形態では、拡散層８の厚みｔと半導体セラミック層の厚みＤとの比ｔ／Ｄを０．０１≦ｔ／Ｄ≦０．２０となるように半導体セラミック層２の厚みｔを薄くした場合であっても、抵抗の立ち上がり係数が良好で、かつ抵抗変化率が大きい積層型正特性サーミスタを得ることができる。

すなわち、一般に、焼成処理時にＮｉが半導体セラミック層２中に拡散すると、このＮｉはＢａＴｉＯ_３系セラミック材料のアクセプターとして作用する。そして、ＢａＴｉＯ_３系セラミック材料のドナーとなる半導体化剤の含有量が過剰であったり、或いは半導体化剤の種類によってはドナー効果を打ち消すことから、アクセプターとして作用するＮｉの内部電極層３ａ、３ｂからの拡散が促進される傾向がある。その結果、比較的厚みの大きな拡散層８が形成されやすくなり、このため抵抗の立ち上がり係数が小さくなり、また、抵抗変化率も小さくなるおそれある。したがって、抵抗の立ち上がり係数及び抵抗変化率の向上を図るためには、半導体セラミック層２の厚みＤを厚くせざるを得なくなる。

しかしながら、本実施の形態のように、ＢａＴｉＯ_３を主成分とすると共に、ＢａサイトとＴｉサイトとの比を０．９９８以上１．００６以下とし、かつ上述した特定の半導体化剤を主成分に所定量添加した場合は、これら特定の半導体化剤がＢａサイトとＴｉサイトの双方に固溶するため、アクセプターとして作用するＮｉがＴｉサイトに固溶されるのを極力防ぐことができ、その結果、内部電極層３ａ、３ｂからのＮｉの拡散自体を抑制することが可能となり、これにより、半導体セラミック層２の厚みＤを薄くすることができる。

そして、本発明者らの研究結果により、拡散層８の厚みｔと半導体セラミック層２の厚みＤとの比ｔ／Ｄが０．０１以上０．２０以下となるように半導体セラミック層２の厚みＤを薄くしても、抵抗の立ち上がり係数が良好で、かつ抵抗変化率の大きい積層型正特性サーミスタを得ることができ、これによりより一層薄層化・小型化された積層型正特性サーミスタの実現が可能になる。

ここで、比ｔ／Ｄが０．０１以上０．２０以下としたのは以下の理由による。

比ｔ／Ｄが０．２０を超えると、拡散層８の厚みｔに対し半導体セラミック層２の厚みＤが薄く、結果的に多量のＮｉが半導体セラミック層２中に拡散することとなることから、抵抗の立ち上がり係数が小さくなり、また十分な抵抗変化率が得られなくなる。一方、比ｔ／Ｄが０．０１未満になると内部電極層３ａ、３ｂと半導体セラミック層２との間でデラミネーションが発生し、室温抵抗値が高くなったり、抵抗変化率のばらつきが生じるおそれがあり、好ましくない。

したがって、比ｔ／Ｄは０．０１以上０．２０以下とするのが好ましい。
また、外部電極５ａ、５ｂを構成する外部電極材料としては、Ａｇ、Ａｇ−Ｐｄ、及びＰｄ等の貴金属の単体及び合金、またはＮｉ，及びＣｕ等の卑金属の単体及び合金等を使用することができ、内部電極層３ａ及び３ｂと接続及び導通が好適なものを選ぶことが好ましい。

尚、半導体セラミック層２の厚みは、要求される室温抵抗値や積層枚数によって種々調整することができ、厚みは約５μｍ〜５０μｍのものを使用できるが、本実施の形態では拡散層８を薄くすることができるので、５μｍ〜２０μｍの範囲であっても十分な効果が得られる。

このように本積層型正特性サーミスタは、（i）ＢａサイトとＴｉサイトとの比を０．９９８以上１．００６以下とし、（ii）特定の半導体化剤（Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｙ、Ｈｏ、Ｅｒ、及びＴｍ）をＴｉ１００モル部に対し０．１モル部以上０．５モル部以下の範囲で半導体セラミック層２に含有させているので、半導体セラミック層２の実測焼結密度が理論焼結密度の６５％以上９０％以下という焼結密度の低い場合であっても、十分な抵抗変化率を得つつ抵抗の立ち上がり係数の大きな積層型正特性サーミスタを得ることができる。

しかも、拡散層８の厚みｔと半導体セラミック層２の厚みＤとの比ｔ／Ｄが、０．０１≦ｔ／Ｄ≦０．２０の関係を満たすような場合であっても、抵抗の立ち上がり係数α及び抵抗変化率の高い積層型正特性サーミスタを得ることが可能であり、したがって、より一層小型の積層型正特性サーミスタを得ることができる。

次に、上記積層型正特性サーミスタの製造方法を説明する。

まず、出発原料としてＢａＣＯ_３、ＴｉＯ_２、及びＥｕ_２Ｏ_３、Ｇｄ_２Ｏ_３、Ｔｂ_４Ｏ_７、Ｄｙ_２Ｏ_３、Ｙ_２Ｏ_３、Ｈｏ_２Ｏ_３、Ｅｒ_２Ｏ_３、Ｔｍ_２Ｏ_３のうちの少なくとも１種を用意する。

そして、セラミック組成が（Ｂａ_1-pＡ_ｐ）_ｘ（Ｔｉ_1-qＡ_q）_ｙＯ_３（ただし、ＡはＥｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｙ、Ｈｏ、Ｅｒ、Ｔｍのうちの少なくとも１種、ｐｘ＋ｑｙ＝ｕ、０．９９８≦ｘ／ｙ≦１．００６、０．００１≦ｕ≦０．００５）となるように前記出発原料を所定量秤量する。次いで、該秤量物を部分安定化ジルコニア等（以下、「ＰＳＺボール」という。）の粉砕媒体と共にボールミルに投入して十分に湿式混合粉砕し、その後、所定温度（例えば、１０００〜１２００℃）で仮焼しセラミック粉末を作製する。

次に、前記セラミック粉末に有機バインダを加え、湿式で混合処理を行なってセラミックスラリーを作製する。その後、得られたセラミックスラリーをドクターブレード法等のシート成形法を用いてシート状に成形し、セラミックグリーンシートを作製する。

この際、焼成後の半導体セラミック層２の実測焼結密度が理論焼結密度の６５〜９０％となるように、有機バインダの添加量を調整する。また、焼成後の拡散層８の厚みｔと半導体セラミック層２の厚みＤとの比ｔ／Ｄが０．０１〜０．２となるようにセラミックグリーンシートの厚みを調整するのが好ましい。

次いで、Ｎｉを主成分とした内部電極用導電性ペーストを用意する。そして、前記セラミックグリーンシート上に前記内部電極用導電性ペーストをスクリーン印刷等によって印刷し、導体パターンを形成する。

次に、これら導体パターンの形成されたセラミックグリーンシートを所定順序に積層した後、導体パターンの形成されていないセラミックグリーンシートを上下に配し、圧着して積層体を作製する。

次いで、この積層体を所定寸法に切断してアルミナ製の匣（さや）に収容し、所定の温度（例えば３００〜４００℃）で脱バインダ処理を行った後、所定の還元雰囲気下（例えば、Ｎ_２ガスに対するＨ_２ガスの濃度が１〜３重量％程度）、所定温度（例えば、１２００〜１２５０℃）で焼成処理を施し、内部電極層３ａ、３ｂと半導体セラミック層２とが交互に積層されたセラミック素体４を形成する。

続いて、上記セラミック素体４を大気雰囲気下、又は酸素雰囲気下、所定の温度（例えば、５００〜７００℃）で再酸化処理を行う。

続いて、セラミック素体４の両端部にスパッタリング処理を施してＡｇを主成分とする外部電極５ａ及び５ｂを形成する。さらに、外部電極５ａ及び５ｂの表面には電解めっきによりＮｉ皮膜６ａ、６ｂ、及びＳｎ皮膜７ａ、７ｂを順次形成し、これにより上記積層型正特性サーミスタが製造される。

尚、本発明は上記実施の形態に限定されるものではない。上記実施の形態では、半導体セラミック層２の焼結密度に関しては、セラミックグリーンシート作製時の有機バインダの添加量で調整しているが、これに限るものではない。

また、上記実施の形態では、外部電極５ａ、５ｂの形成方法として、スパッタリング法を使用しているが、焼付け処理で形成してもよい。すなわち、外部電極用導電性ペーストをセラミック素体４の両端部に塗布した後、所定温度（例えば、５５０〜７００℃）で焼付けて形成してもよく、この際、セラミック素体４への再酸化処理を兼ねるように構成してもよい。また、密着性が良好であれば、スパッタリング法以外の真空蒸着法等、他の薄膜形成方法を利用することも可能である。

また、上記実施の形態では、出発原料として酸化物を使用したが、炭酸塩等を使用することもできる。

また、本発明の積層型正特性サーミスタは、過電流保護用、温度検知用に有用であるがこれに限るものではない。図１の積層型正特性サーミスタでは、内部電極層３ａ、３ｂは交互に外部電極５ａ、５ｂに接続されているが、少なくとも１組以上の連続する内部電極層３ａ、３ｂが半導体セラミック層２を介して異なる電位に接続された外部電極５ａ、５ｂに接続されていれば、その他の内部電極層３ａ、３ｂは必ずしも交互に形成する必要はなく、図１に示した形状の積層型正特性サーミスタに限定されるものではない。

また、セラミック素体４の表面のうち、外部電極５ａ、５ｂが形成されていない部分にガラス層や樹脂層等の保護層を形成してもよく（図示せず）、このような保護層を形成することで、より一層外部環境の影響が受けにくくなり、温度・湿度等による特性劣化を抑制することができる。

次に、本発明の実施例を具体的に説明する。

まず、出発原料として、ＢａＣＯ_３、ＴｉＯ_２、Ｅｕ_２Ｏ_３、Ｇｄ_２Ｏ_３、Ｔｂ_４Ｏ_７、Ｄｙ_２Ｏ_３、Ｙ_２Ｏ_３、Ｈｏ_２Ｏ_３、Ｅｒ_２Ｏ_３、Ｔｍ_２Ｏ_３を用意し、半導体セラミック層の組成が（Ｂａ_0.998Ａ_0.002-v）（ＴｉＡ_ｖ）Ｏ_３（但し、ＡはＥｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｙ、Ｈｏ、Ｅｒ、又はＴｍ）となるように、これら出発原料を秤量した。

続いて、これらの出発原料に純水を加え、ＰＳＺボールと共にボールミル内で１０時間混合粉砕し、乾燥後、１１５０℃で２時間仮焼し、再度、ＰＳＺボールと共にボールミル内で粉砕して仮焼粉を得た。

次に、得られた仮焼粉に、アクリル酸系有機バインダ、分散剤としてのポリカルボン酸アンモニウム塩、及び純水を加えて、ＰＳＺボールと共にボールミル内で１５時間混合してセラミックスラリーを得た。ここで、アクリル酸系有機バインダの添加量は、焼成後の半導体セラミック層の実測焼結密度が理論焼結密度の７０％となるように調整した。

続いて、得られたセラミックスラリーを、ドクターブレード法によりシート状に成形し、乾燥させて、焼成後の半導体セラミック層の厚みが２０μｍとなるようにセラミックグリーンシートを作製した。

次に、Ｎｉ粉末と有機バインダとを有機溶剤に分散させて内部電極用導電性ペーストを得た。そして得られた内部電極用導電性ペーストを、セラミックグリーンシートの主面上に、焼成後の内部電極層の厚みが１μｍとなるようスクリーン印刷を施し、導体パターンを形成した。

その後、導体パターンの形成されたセラミックグリーンシートを、導体パラーンがセラミックグリーンシートを介して対向するようにセラミックグリーンシートを２５枚積み重ね、さらに導体パターンの形成されていない保護用セラミックグリーンシートを上下に５枚づつ配して圧着し、次いで、長さ２．２ｍｍ、幅１．３ｍｍ、厚み０．９ｍｍの寸法に切断して生の積層体を得た。この生の積層体を大気中４００℃、１２時間で脱バインダ処理を行った後、Ｎ_２ガスに対するＨ_２ガスの濃度が３重量％に調整された還元雰囲気下、１１５０℃、１２００℃、１２２５℃、１２５０℃、及び１２７５℃のいずれかの焼成温度で２時間焼成し、半導体セラミック層と内部電極層とが交互に積層されたセラミック素体を得た。

次に、得られたセラミック素体の表面をバレル研磨した後、該セラミック素体をシリカ系のガラス溶液に浸漬し、６００℃の温度で乾燥しセラミック素体の表面にガラス保護層を形成した。次いで、大気雰囲気下、７００℃の温度で再酸化処理を行いセラミック素体の表面にガラス保護層を形成した。その後、ガラス保護層が形成されたセラミック素体のうち、外部電極形成部分をバレル研磨し、そのセラミック素体の両端部にＣｕ、Ｃｒ、及びＡｇをそれぞれターゲットにして順次スパッタリング処理を施し、三層構造の外部電極を形成した。

最後に、外部電極の表面に電解めっきを施して外部電極の表面にＮｉ被膜及びＳｎ被膜を順次形成し、試料番号１〜８の積層型正特性サーミスタを作製した。

また、半導体化剤としてＳｍ_２Ｏ_３、Ｙｂ_２Ｏ_３、Ｌｕ_２Ｏ_３を使用し、上述と同様の方法・手順で比較例としての試料番号９〜１１の試料を作製した。

尚、本実施例では、上述したように実測焼結密度が理論焼結密度の７０％となるようにアクリル系有機バインダの添加量を調整しているが、この実測焼結密度は以下のようにして求めた。すなわち、まず、導電パターンの形成されていないセラミックグリーンシートを複数枚積層して焼成処理を施し、これにより焼結密度測定用の試料を別途作製し、この試料の体積と重量を測定することにより、算出した。

次に、試料番号１〜１１の各試料を２０個づつ用意し、０．０１Ｖの電圧を印加し、２０〜２５０℃の範囲で１０℃刻みで昇温させ、直流四端子法により１０℃変化する毎に抵抗値を測定した。

そして、得られた抵抗値に基づき、数式（１）〜（３）より室温抵抗値Ｘ（Ω）、抵抗変化率ΔＲ（桁数）、及びキュリー点以上の温度での抵抗の立ち上がり係数α（％／℃）を求めた。

Ｘ＝（Ｒ₂₀＋Ｒ₃₀）／２ …（１）
ΔＲ＝log（Ｒ₂₅₀／Ｒ₂₅） …（２）
α＝｛2.303log（Ｒ₁₅₀/Ｒ₁₃₀）／（１５０−１３０）｝×１００ …（３）
尚、ＢａＴｉＯ_３のキュリー点は１２５℃であることから、キュリー点以上の温度での抵抗の立ち上がり係数αを１３０℃〜１５０℃で算出した。

表１は、試料番号１〜１１の各試料２０個における焼結密度（実測焼結密度の理論焼結密度に対する相対比）、最適焼成温度、室温抵抗値Ｘ、抵抗変化率ΔＲ、及びキュリー点以上の温度での抵抗の立ち上がり係数（以下、単に、「立ち上がり係数」という。）αのそれぞれの平均値を示している。

ここで、最適焼成温度は、室温抵抗値Ｘが０．３Ω以下、かつ、抵抗変化率の桁数が３．５桁以上であり、さらに、焼結密度が７０％を満足する焼成温度のうち、最低温度を示している。

表１から明らかなように、試料番号９は、半導体化剤が従来から使用されているＳｍであるため、抵抗変化率ΔＲは４．２桁と４桁以上であるものの、立ち上がり係数αは８％／℃と小さくなることが分かった。

また、試料番号１０、１１は、半導体化剤として本発明と同族の希土類元素であるＹｂ、Ｌｕを使用したが、１１５０〜１２７５℃の焼成温度では半導体化することができないことが分かった。

これに対し試料番号１〜８は、Ｔｉ１００モル部に対し０．２モル部の配合比で本発明範囲内の半導体化剤が含有されており、抵抗変化率ΔＲが４．２〜４．５桁と十分な抵抗変化率を得ることができ、かつ、立ち上がり係数αも９〜１３％／℃と９％／℃以上であり、抵抗変化率ΔＲ及び立ち上がり係数αの双方で良好な積層型正特性サーミスタを得ることのできることが分かった。

また、半導体化剤としてＳｍを使用した試料番号９（従来技術）は、最適焼成温度が１２００℃であるのに対し、本発明の半導体化剤を使用した試料番号１〜８は、最適焼成温度が１２２５〜１２７５℃と高く、したがって従来技術に比べて高い焼成温度であっても焼結密度が７０％の半導体セラミック層が得られることが確認された。

これにより、抵抗変化率ΔＲと立ち上がり係数αの両立を図るためには、半導体化剤として、本発明に列挙された特定の半導体化剤を半導体セラミック層に含有させるのが極めて効果的であることが分かった。

出発原料として、ＢａＴｉＯ_３、ＴｉＯ_２、半導体化剤としてのＥｒ_２Ｏ_３を用意し、半導体セラミック層の組成が（Ｂａ_1-pＥｒ_p）_ｘ（Ｔｉ_1-qＥｒ_q）_ｙＯ_３（ただし、ｐｘ＋ｑｙ＝ｕ、０．９９６≦ｘ／ｙ≦１．００８、０．０００５≦ｕ≦０．０１）となるようにこれら出発原料を秤量し、その後は、〔実施例１〕と同様の方法・手順を使用し、試料番号２１〜３４の積層型正特性サーミスタを作製した。尚、還元雰囲気下での焼成処理は全て１２５０℃で行った。

次に、試料番号２１〜３４の各積層型正特性サーミスタを２０個づつ用意し、〔実施例１〕と同様の方法で室温抵抗値Ｘ、抵抗変化率ΔＲ、及び立ち上がり係数αを求めた。

表２は、各試料におけるＥｒの含有量、ＢａサイトとＴｉサイトとの比ｘ／ｙ、各試料２０個における室温抵抗値Ｘ、抵抗変化率ΔＲ、及び立ち上がり係数αのそれぞれの平均値を示している。

試料番号２１〜２７は、ＢａサイトとＴｉサイトの比ｘ／ｙを１．０００と一定にし、Ｅｒの含有量を異ならせたものである。

試料番号２１はＥｒの含有量がＴｉ１００モル部に対し０．０５モル部であり、０．１モル部未満と少ないため、十分に半導体化することができず、抵抗変化率ΔＲも２．８桁と小さく、室温抵抗値Ｘも２．３７Ωと高くなった。
また、試料番号２７はＥｒの含有量がＴｉ１００モル部に対し１モル部であり、０．５モル部を超えているため、抵抗変化率ΔＲが２．８桁と小さく、また立ち上がり係数αも４％／℃と小さく、室温抵抗値Ｘも１．４８Ωと高くなることが分かった。

これに対し試料番号２２〜２６は、Ｅｒの含有量が、Ｔｉ１００モル部に対し０．１〜０．５モル部の範囲内にあるので、抵抗変化率ΔＲも４桁以上であり、かつ、立ち上がり係数αも９％／℃以上と良好な結果が得られ、しかも室温抵抗値Ｘも０．３Ω以下と低くなることが分かった。特に、ＥｒがＴｉ１００モル部に対し０．１〜０．３モル部の範囲で含有されている試料番号２２〜２５は、抵抗変化率ΔＲは４．４桁以上、かつ、立ち上がり係数αは１０％／℃以上であり、より良好な結果が得られることが分かった。

また、試料番号２８〜３４は、Ｅｒの含有量をＴｉ１００モル部に対し０．２モル部と一定にし、ＢａサイトとＴｉサイトの比ｘ／ｙを異ならせたものである。

試料番号２８は、Ｂａサイト／Ｔｉサイトの比ｘ／ｙが０．９９６であり、０．９９８未満であるので、立ち上がり係数αが７％／℃と小さくなった。
また、試料番号３４は、ＢａサイトとＴｉサイトの比ｘ／ｙが１．００８であり、１．００６を超えているので、特性が不安定であり、立ち上がり係数α及び抵抗変化率ΔＲは、いずれも正確に測定することができなかった。

これに対し試料番号２９〜３３は、ＢａサイトとＴｉサイトの比ｘ／ｙは０．９９８以上１．００６以下であり、本発明の範囲内であるので、抵抗変化率ΔＲは４桁以上、立ち上がり係数αは９％／℃以上であることが分かった。特に、ＢａサイトとＴｉサイトの比ｘ／ｙが１．０００以上１．００６以下の試料番号３０〜３３は、抵抗変化率ΔＲが４．８桁以上であり、立ち上がり係数αも１３％／℃以上と急峻であり、抵抗変化率ΔＲ及び立ち上がり係数αがより顕著に向上していることが分かった。

出発原料として、ＢａＴｉＯ_３、ＴｉＯ_２、半導体化剤としてのＥｒ_２Ｏ_３を用意し、半導体セラミック層の組成が（Ｂａ_0.998Ｅｒ_0.002-v）（ＴｉＥｒ_ｖ）Ｏ_３となるようにこれら出発原料を秤量し、〔実施例１〕と同様の方法・手順で仮焼粉を得た。

次に、得られた仮焼粉に、アクリル酸系有機バインダ、ポリカルボン酸アンモニウム塩（分散剤）、及び純水を加えて、ＰＳＺボールと共にボールミル内で１５時間混合してセラミックスラリーを得た。尚、アクリル系有機バインダの添加量は、焼成後の実測焼結密度が理論焼結密度の６０〜９５％となるように調整した。

そして、その後は〔実施例１〕と同様の方法・手順を使用し、試料番号４１〜４８の積層型正特性サーミスタを作製した。尚、還元雰囲気下での焼成処理は全て１２５０℃で行った。

次に、試料番号４１〜４８の各積層型正特性サーミスタを２０個づつ用意し、〔実施例１〕と同様の方法で室温抵抗値Ｘ、抵抗変化率ΔＲ、及び立ち上がり係数αを測定した。

表３は、各試料における焼結密度（理論焼結密度に対する実測焼結密度の相対比）、各試料２０個における室温抵抗値Ｘ、抵抗変化率ΔＲ、及び立ち上がり係数αのそれぞれの平均値を示している。

表３から明らかなように、試料番号４１は焼結密度が６０％と低すぎるため、十分に半導体化することができなかった。

また、試料番号４８は、焼結密度が９５％であり、焼結密度が高いため、再酸化処理における酸素が十分に中央部に行き渡らず酸化むらが生じ、このため抵抗変化率ΔＲや立ち上がり係数αを正確に測定することができなかった。

これに対し試料番号４２〜４７は、焼結密度が６５％以上９０％以下の範囲にあるので、抵抗変化率ΔＲは４．０〜５．２桁と４桁以上であり、かつ、立ち上がり係数αも１０〜１３％／℃と９％／℃以上であり、抵抗変化率ΔＲ及び立ち上がり係数αの双方共、良好な結果が得られることが分かった。

この実施例では内部電極層から拡散して生じる拡散層の厚みｔと半導体セラミック層の厚みＤとの比ｔ／Ｄをパラメータとして積層型正特性サーミスタの特性を評価した。

すなわち、まず、出発原料として、ＢａＴｉＯ_３、ＴｉＯ_２、半導体化剤としてのＥｒ_２Ｏ_３及びＳｍ_２Ｏ_３を用意し、半導体セラミック層の組成が（Ｂａ_0.998Ａ_0.002-v）（ＴｉＡ_ｖ）Ｏ_３（ＡはＥｒ又はＳｍとなるようにこれら出発原料を秤量し、その後は〔実施例１〕と同様の方法・手順で試料番号５１〜６１の積層型正特性サーミスタを作製した。

尚、還元雰囲気下の焼成処理は焼成温度１２５０℃で行い、拡散層の厚みｔと半導体セラミック層の厚みＤとの比ｔ／Ｄはセラミックグリーンシートの厚みを異ならせることにより調整し、これらの比ｔ／Ｄは、各試料をＴＥＭ（透過型電子顕微鏡）で観察して拡散層の厚みｔ及び半導体セラミック層Ｄから求めた。尚、試料番号５７及び試料番号５９の半導体セラミック層の厚みＤはいずれも１０μｍとしている。

次に、試料番号５１〜５９の各積層型正特性サーミスタを１０個づつ用意し、〔実施例１〕と同様の方法で室温抵抗値Ｘ、抵抗変化率ΔＲ、及び立ち上がり係数αを求めた。

表４は、試料番号５１〜５９における半導体化剤の種類、拡散層の厚みｔと半導体セラミック層の厚みＤとの比ｔ／Ｄ、室温抵抗値Ｘ、抵抗変化率ΔＲ、立ち上がり係数αのそれぞれの平均値を示している。

表４から明らかなように、試料番号５９は、半導体化剤として本発明範囲外のＳｍを使用しているため、立ち上がり係数αが７％／℃と小さくなることが分かった。また、上述したように試料番号５７と試料番号５９とは半導体セラミック層の厚みＤはいずれも１０μｍであることから、両者について拡散層の厚みをＴＥＭで複数点確認した。すると、試料番号５９は試料番号５７に比べ、１．２５倍程度拡散していることが分かった。

これらのことから試料番号５９は、試料番号５７とは異なり、半導体化剤としてＳｍを使用しているため、内部電極層からＮｉが半導体セラミック層中に余分に拡散してしまい、このため半導体セラミック層の厚みＤに対する拡散層の厚みｔが占める割合が大きくならざるを得ず、その結果、立ち上がり係数αが小さくなったものと思われる。

試料番号５１は、比ｔ／Ｄが０．００８であり、０．０１未満であるので、立ち上がり係数αは１０％／℃と良好であるものの、抵抗変化率ΔＲにはばらつきが生じ、その平均値は３．９桁と４桁を下廻り、また室温抵抗値も０．３９Ωと高くなり好ましくないことが分かった。

また、試料番号５８は、比ｔ／Ｄが０．２９であり、０．２０を超えているため、立ち上がり係数αが７％／℃と低くなり、また抵抗変化率も４桁未満と低くなって好ましくないことが分かった。

これに対し試料番号５２〜５７は、比ｔ／Ｄが０．０１〜０．２０以下であるので、抵抗変化率ΔＲは４．５〜４．９桁となって良好な結果を得ることができ、かつ、立ち上がり係数αも１１〜１３％／℃と良好な結果を得ることができることが分かった。

そして、本発明では内部電極層から半導体セラミック層へのＮｉの拡散量を減らすことができることから、試料番号５２〜５７に示すように拡散層の厚みｔを薄くすることができる。そしてその結果、良好な抵抗変化率ΔＲ及び立ち上がり係数αを維持しつつ、より一層の薄層化が可能な積層型正特性サーミスタを得ることのできることが確認された。

Claims (2)

1. 実測焼結密度が理論焼結密度の６５％以上９０％以下の半導体セラミック層と内部電極層とが交互に積層されて焼結されてなるセラミック素体と、前記内部電極層と電気的に接続されるように前記セラミック素体の両端部に形成された外部電極とを有する積層型正特性サーミスタにおいて、
   前記半導体セラミック層は、ＢａＴｉＯ_３系セラミック材料を主成分とすると共に、ＢａサイトとＴｉサイトの比が０．９９８≦Ｂａサイト／Ｔｉサイト≦１．００６であり、半導体化剤としてＥｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｙ、Ｈｏ、Ｅｒ、Ｔｍの中から選択された少なくとも１種の元素が、Ｔｉ１００モル部に対し０．１モル部以上０．５モル部以下の範囲で含有されていることを特徴とする積層型正特性サーミスタ。
2. 前記内部電極層はＮｉを主成分とすると共に、前記半導体セラミック層と前記内部電極層とは一体焼成されてなり、
   前記一体焼成時に前記内部電極層から前記半導体セラミック層中に拡散して形成されるＮｉを主成分とする拡散層の厚みｔと、前記半導体セラミック層の厚みＤとの比が、０．０１≦ｔ／Ｄ≦０．２０であること特徴とする請求項１記載の積層正特性サーミスタ。

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