JP4144080B2

JP4144080B2 - 積層型半導体セラミック素子

Info

Publication number: JP4144080B2
Application number: JP27171298A
Authority: JP
Inventors: 隆彦河原
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1998-09-25
Filing date: 1998-09-25
Publication date: 2008-09-03
Anticipated expiration: 2018-09-25
Also published as: JP2000100605A

Description

【０００１】
【発明の属する技術分野】
本発明は、積層型半導体セラミック素子、特に正または負の抵抗温度特性を有する積層型半導体セラミック素子に関するものである。
【０００２】
【従来の技術】
積層型半導体セラミック素子としては、正の抵抗温度特性を有するものがある。例えば図３に示すように、積層型半導体セラミック素子１は、ＢａＴｉＯ₃を主成分とするセラミック層２と、Ｐｔ，Ｐｄ等の合金からなる電極層である内部電極３が複数層に交互に積層されて一体焼結され、焼結体４の長さ方向の相対する両端部に外部電極５，５が設けられた構造を備えている。内部電極３の一端部は、外部電極５，５が設けられる焼結体４の一端部まで延びており、外部電極５，５に導通している。
【０００３】
しかしながら、内部電極３にＰｔ，Ｐｄ等の金属を採用すると、内部電極３とセラミック層２との間にショットキー障壁が生じることから、オーミック接触が得られ難く、その結果抵抗値の安定性に劣るという問題があった。
【０００４】
そこで、オーミック接触を得るためには、内部電極３に仕事関数の小さいＮｉ等を採用することが考えられた。この場合、Ｎｉの酸化を回避するために、還元性雰囲気にて高温焼成して一旦焼結した後、焼結体４をＮｉが酸化されない程度の温度で再酸化処理を行うようにしている。ところが、この再酸化処理を行う場合の条件設定が困難であることから、再酸化処理にむらが生じ易いという問題がある。その結果、再酸化が弱いと焼結体４の表面部分は酸化されるものの内部まで酸化が進まないことから、得られた焼結体４の表面部と内部とでは抵抗値が異なり、その結果抵抗変化率が小さくなるという問題が生じる。一方、酸化が強いと焼結体４の内部まで酸化が進むことから抵抗変化率は大きくできるものの、内部電極３が酸化されてオーミック接触が得られないという問題が生じる。
【０００５】
この問題に対する解決案として特開平６−３０２４０３号公報に示されるセラミック素子がある。このセラミック素子は、図３を援用して説明すると、セラミック層２の空隙率を３．０体積％ないし１５体積％とすることで、焼結体４全体の酸化度合と内部電極３の非酸化度合のバランスを取り、内部電極３とセラミック層２との間にショットキー障壁が生じることを抑え、かつオーミック接触を得ている。こうして、従来例に比べて高い抵抗変化率を備えた積層型半導体セラミック素子１を得ている。
【０００６】
【発明が解決しようとする課題】
しかしながら、かかる構成の積層型半導体セラミック素子１においても、内部電極３の酸化を完全に防止することができなかった。
本発明の目的は、上記の問題点を解消すべくなされたもので、再酸化処理を行う場合、オーミック性を損なうことなく室温抵抗値を低くできるとともに、抵抗変化率を大きくできる積層型半導体セラミック素子を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、積層型半導体セラミック素子は、半導体セラミック層と電極層とを交互に積層して一体になるように焼結し、半導体セラミック層は、空隙率が異なるセラミックで構成し、電極層に近い部分が空隙率は低いセラミックで、前記電極層から遠い部分は空隙率が高いセラミックとする。空隙率の高いセラミックの空隙率は、従来の技術に基づいて３体積％ないし１５体積％とする。他方、空隙率の低いセラミックの空隙率は、上記空隙率の高いセラミックよりも低くするため、０．１体積％ないし２．９体積％が好ましい。
【０００８】
これにより、室温抵抗値の低い、かつ抵抗変化率の大きい積層型半導体セラミック素子を形成できる。
【０００９】
【発明の実施の形態】
本発明による一つの実施の形態について、正の抵抗温度特性を有する積層型半導体セラミック素子を例として、図１，図２に基づいて詳細に説明する。
図１において、積層型半導体セラミック素子１１は直方体状のもので、ＢａＴｉＯ₃を主成分とする各半導体セラミック層１２と、Ｎｉからなる各内部電極１３とを交互に積層し、この積層体を一体焼結してなる焼結体１４と、外部電極１５，１５とから構成されている。
【００１０】
上記ＢａＴｉＯ₃を主成分とする各半導体セラミック層１２は、異なる空隙率のセラミック層１２ａ，１２ｂから構成されており、内部電極１３に近い部分のセラミック層１２ａは空隙率が０．１体積％ないし２．９体積％であり、内部電極１３から遠い部分のセラミック層１２ｂは空隙率が３．０体積％ないし１５体積％である。
【００１１】
前記内部電極１３の一端は焼結体１４の両端面部に交互に露出されており、他端はセラミック層１２の内側に位置して焼結体１４の内側に埋設されている。また、焼結体１４の両端面部にはＡｇからなる外部電極１５が形成されており、この外部電極１５，１５に上記内部電極１３の一端が電気的に接続されている。
【００１２】
次に、本実施の形態の積層型半導体セラミック素子１１の一製造方法について説明する。原料としてＢａＣＯ₃，ＳｒＣＯ₃，ＣａＣＯ₃，ＴｉＯ₂，Ｌａ₂Ｏ₃，ＳｉＯ₂，ＭｎＣＯ₃を用いて、焼結体が（Ｂａ_0.857Ｃａ_0.10Ｓｒ_0.04Ｌａ_0.003)ＴｉＯ₃＋０．００８Ｍｎ＋０．０１ＳｉＯ₂の組成となるよう調合する。
【００１３】
上記調合した原料を純水及びジルコニアボールとともにポリスチレン製ポットに入れて５時間粉砕混合した後、乾燥させて，１１００℃で２時間仮焼成する。次いでこの仮焼成体を粉砕して仮焼成粉を形成する。
【００１４】
次に、上記仮焼成粉に、有機バインダ、溶剤及び分散剤を混合し、これに平均粒径が１０μmのポリスチレン粒子を添加して混合する。このポリスチレン粒子の添加混合の割合は、後に形成されるセラミック層１２ａ，１２ｂにより異なる。後にセラミック層１２ａとして用いるセラミック材料には、セラミック材料に対してポリスチレン粒子を０．１体積％ないし２．９体積％で添加混合し、後にセラミック層１２ｂとして用いるセラミック材料には、セラミック材料に対してポリスチレン粒子を３．０体積％ないし１５体積％で添加混合する。こうして得られた２種類のスラリーから厚さ５０μmのセラミックグリーンシートをそれぞれ形成し、このセラミックグリーンシートを矩形状にカットして多数の半導体セラミック層１２ａ，１２ｂを構成するセラミックシート１２ａ，１２ｂを得る。
【００１５】
次に、Ｎｉからなる導電粉末と有機ビヒクルとを混合して電極ペーストを作製する。このペーストを図２に示すように、ポリスチレン粒子の添加量が０．１体積％ないし２．９体積％のセラミックシート１２ａの上面に印刷して内部電極１３を形成する。この内部電極１３を印刷する場合、内部電極１３の一端がセラミックシート１２ａの外縁まで延び、他端は内側に位置するように形成する。
【００１６】
次に、内部電極１３を印刷したセラミックシート１２ａの内部電極１３面側には、内部電極１３を印刷をしていないセラミック層１２ｂを重ねる。つまり、内部電極１３がセラミック層１２ａに埋設されるように積層する。
【００１７】
次に、セラミックシート１２ａの上下両側にはポリスチレン粒子の添加量が３．０体積％ないし１５体積％のセラミックシート１２ｂを図２に示すような態様で重ね、プレスで圧着して積層体を形成する。この時、内部電極１３の一端が、積層体の左右交互の端面から露出するように重ねる。
【００１８】
次に、上記積層体を、Ｈ₂の濃度が３％で残りがＮ₂からなる還元性雰囲気中で、１３００℃に加熱して２時間焼成することにより、積層体の内部に添加混合したポリスチレン粒子が焼失して内部に空隙部を持った焼結体１４を得る。この後、焼結体１４を大気中にて８００℃で２時間再酸化処理を行う。こうして焼結体１４は、その空隙部に酸素が浸透し内部まで酸化される。
【００１９】
次に、内部電極１３が露出している焼結体１４の両端面部に、Ａｇペーストを塗布した後、焼き付けて外部電極１５，１５を形成して、積層型半導体セラミック素子１１が得られる。
【００２０】
本発明の積層型半導体セラミック素子１１は、半導体セラミック層１２に空隙部を形成し、内部電極１３に近い部分のセラミック層１２ａについては空隙率を０．１体積％ないし２．９体積％とし、内部電極１３から遠い部分のセラミック層１２ｂについては空隙率を３．０体積％ないし１５体積％として、異なる空隙率のセラミック層１２ａ，１２ｂから構成した。
【００２１】
これにより、再酸化処理を行う場合、空隙率が低いセラミック層１２ａによって内部電極１３の酸化を防止するとともに、空隙率が高いセラミック層１２ｂによって焼結体１４の内部まで酸化することができる。その結果、上記内部電極１３のオーミック性を損なうことなく、室温抵抗値が低い、かつ抵抗変化率が大きい素子を得ることができる。
【００２２】
なお、上記実施例では、内部電極１３にＮｉを採用した例を用いて説明したが、本発明は内部電極１３にＣｕ，Ｆｅ，Ｃｏ，Ｗ，Ｔａ，Ｔｉ，Ｍｏを採用してもよく、この場合も上記実施例と同様にオーミック接触が得られる効果がある。
【００２３】
本発明の効果を確認するために、試料１ないし９の積層型半導体セラミック素子を作製した。表1に示すように、セラミック材料にポリスチレン粒子を添加し、この添加量を変化させたセラミック層１２ａ，１２ｂの空隙率を、セラミック層１２ａについては０．０８体積％ないし３．５体積％の範囲で変化させ、セラミック層１２ｂについては３．０体積％ないし１５．３体積％の範囲で変化させたものである。そして、この試料１ないし９の室温での抵抗値（Ω），抵抗変化率，及び抗折強度（Kg/cm²）を測定した結果を表１に示す。なお、表中、＊印は本発明の範囲外を示す。また、上記抵抗変化率は次式により算出した。
【００２４】
抵抗変化率＝（２．３０３／Ｔ₂−Ｔ₁）× １００
（ただし、Ｔ₁：抵抗が室温抵抗の１０倍になる温度、Ｔ₂：抵抗が室温抵抗の１００倍になる温度）
なお、比較のために、図３に示した従来例として試料ａないしｄの積層型半導体セラミック素子を作製し、試料１ないし９の積層型半導体セラミック素子と同様に測定した。その結果も表1に示す。ただし、試料ａないしｄに用いたセラミック層２の空隙率は、試料１ないし９における内部電極１３から遠い部分のセラミック層１２ｂの空隙率と同一とした。
【００２５】
【表１】

【００２６】
表１から明らかなように、試料３，４，６，９を除いた試料１，２，５，７，８の積層型半導体セラミック素子は、室温抵抗が小さく，抵抗変化率が大きいことがわかる。また、抗折強度も比較例と同等以上得られることがわかる。つまり、内部電極１３に近い部分のセラミック層１２ａは、０．１体積％ないし２．９体積％の範囲が好ましく、内部電極１３に遠い部分のセラミック層１２ｂは、３．０体積％ないし１５．０体積％の範囲が好ましい。
【００２７】
なお、本発明に係る積層型半導体セラミック素子は、前記実施の形態に限定するものでなく、その要旨の範囲内で種々に変形することができる。例えば、積層型半導体セラミック素子は、ＮＴＣ負特性サーミスタやバリスタ等でもよい。
【００２８】
【発明の効果】
以上のように本発明によれば、内部電極に近い部分に空隙率が０．１体積％ないし２．９体積％という空隙率が低いセラミック層を形成し、内部電極から遠い部分に空隙率が３．０体積％ないし１５体積％という空隙率が高いセラミック層を形成し、空隙率が低いセラミック層に対する空隙率が高いセラミック層の空隙率の比を１．０３ないし１５０としたことで、オーミック性を得て、従来技術に比して室温抵抗値が低く、かつ抵抗変化率が大きい積層型半導体セラミック素子を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る一つの実施の形態の積層型半導体セラミック素子の断面図である。
【図２】本発明に係る一つの実施の形態の積層型半導体セラミック素子の積層一体化前を示す斜視図である。
【図３】従来の積層型半導体セラミック素子の断面図である。
【符号の説明】
１１積層セラミック素子
１２半導体セラミック層
１２ａ空隙率が低いセラミック層
１２ｂ空隙率が高いセラミック層
１３内部電極
１４焼結体
１５外部電極

Claims

半導体セラミック層と電極層とが交互に積層されて一体になるように焼結されており、
前記焼結体の両端面部には外部電極が形成されており、
前記半導体セラミック層は空隙率が異なるセラミックから構成されており、前記電極層に近い部分が空隙率が低いセラミックであり、前記電極層から遠い部分が空隙率が高いセラミックであることを特徴とする積層型半導体セラミック素子。
前記空隙率が低いセラミックの空隙率は０．１体積％ないし２．９体積％であることを特徴とする請求項１に記載の積層型半導体セラミック素子。
前記空隙率が高いセラミックの空隙率は３．０体積％ないし１５体積％であることを特徴とする請求項１に記載の積層型半導体セラミック素子。
前記半導体セラミック層は、前記空隙率が低いセラミックに対して前記空隙率が高いセラミックの空隙率の比が１．０３ないし１５０であることを特徴とする請求項１に記載の積層型半導体セラミック素子。
前記電極層はＮｉ、Ｃｕ、Ｆｅ、Ｃｏ、Ｗ、Ｔａ、Ｔｉ、Ｍｏのうち少なくとも１種類以上の元素を含んでいることを特徴とする請求項１ないし４のいずれかに記載の積層型半導体セラミック素子。