JP4710097B2 - 積層型正特性サーミスタ - Google Patents

Description

本発明は、過電流保護用、温度検知用等の積層型正特性サーミスタに関し、特に室温抵抗値の経時変化率を向上させた積層型正特性サーミスタに関する。

近年、電子機器の分野では小型化が進んでおり、これらの電子機器に搭載される正特性サーミスタにおいても小型化が進んでいる。この正特性サーミスタは正の抵抗温度特性を有するものであり、小型化された正特性サーミスタとして、例えば、積層型正特性サーミスタが知られている。

この種の積層型正特性サーミスタは、通常、正の抵抗温度特性を有する複数の半導体セラミック層と、半導体セラミック層の界面に沿ってそれぞれ形成された複数の内部電極層とを有するセラミック素体を有し、前記セラミック素体の両端部には前記内部電極層が互い違いになるように引き出され、この引き出された内部電極層と電気的に接続するように外部電極が形成されている。また、半導体セラミック層としては、ＢａＴｉＯ_３系セラミック材料を主成分としたものが用いられている。さらに、ＢａＴｉＯ_３系セラミック材料で正の抵抗温度特性を発現させるには、極微量の半導体化剤が添加されるが、この半導体化剤としては、一般にはＳｍが広く用いられている。

また、積層型正特性サーミスタの内部電極材料としては、Ｎｉが広く用いられている。通常、積層型正特性サーミスタのセラミック素体は、半導体セラミック層となるセラミックグリーンシートに、内部電極用導電性ペーストをスクリーン印刷して導体パターンを形成し、導体パターンの形成されたセラミックグリーンシートを所定順序で積層し、セラミックグリーンシートと導体パターンとを一体焼成することによって形成される。

ところで、内部電極材料としてＮｉを用いた場合、大気雰囲気下で一体焼成するとＮｉが酸化されてしまうため、還元雰囲気下で一体焼成する必要があるが、還元雰囲気下で一体焼成すると、半導体セラミック層も還元されてしまうため、十分な抵抗変化率が得られなくなる。このため、通常は還元雰囲気下で一体焼成を行った後に、別途、大気雰囲気下または酸素雰囲気下で再酸化処理を行っている。

しかしながら、この再酸化処理は、熱処理温度の制御が難しく、セラミック素体の中央部にまで酸素を行き渡らすのが困難であり、このため酸化むらが生じて十分な抵抗変化率が得られなくなるおそれがある。

そこで、特許文献１では、半導体セラミック層の空隙率を５〜４０体積％とし、積層方向に関して最も外側にそれぞれ位置する２つの内部電極間にある有効層となる複数のサーミスタ層のうち、積層方向での中央部にあるサーミスタ層の空隙率が、積層方向での外側にあるサーミスタ層の空隙率よりも高くした積層型正特性サーミスタが提案されている。

特許文献１では、半導体セラミック層の空隙率を５〜４０体積％としているが、この空隙率を焼結密度に換算すると、おおよそ理論焼結密度の６０％以上９５％以下に相当する。そして、この特許文献１では、半導体セラミック層の実測焼結密度を理論焼結密度の６０以上９５％以下と小さくし、空隙率を中央部のサーミスタ層よりも外側のサーミスタ層よりも大きくすることにより、セラミック素体の中央部にまで酸素を行き渡りやすくし、これにより酸化むらが生じるのを防いで所望の抵抗変化率を得ようとしている。

一方、半導体セラミック層となるべきセラミックグリーンシートと内部電極層となるべき導体パターンとを還元雰囲気下で一体焼成した後に、大気中雰囲気下または酸素雰囲気で一体焼成すると、半導体セラミック層に熱及び雰囲気履歴が多く加わるため、半導体セラミック層には歪みが生じ、室温抵抗値の経時変化率が大きくなるおそれがある。

そこで、このような室温抵抗値の経時変化率を小さくする方法として、特許文献２に示すように、外部電極が形成されたセラミック素体に６０℃以上２００℃以下の熱処理を行うようにした積層型正特性サーミスタの製造方法が提案されている。

この特許文献２では、セラミック素体に外部電極を形成した後、６０〜２００℃の温度で熱処理を行うことにより、上記半導体セラミック層の歪みを徐々に緩和し、室温抵抗値の経時変化率を安定化させるようとしている。

特開２００５−９３５７４号公報 特開２００４−１３４７４４号公報

しかしながら、特許文献２の製造方法では、６０〜２００℃の温度で熱処理を行っているが、室温抵抗値の経時変化率を安定化させるためには、１００時間程度の熱処理時間が必要とされ（特許文献２、段落番号〔００２３〕参照）、したがって熱処理に長時間を要することとなり、生産効率が悪く、量産性に欠けるという問題点があった。

また、半導体化剤として、特許文献１のようにＳｍを用いた場合、半導体セラミック層の焼結密度が低いと、粒子間結合も弱く、結晶格子が不安定になるため、たとえ特許文献２のような熱処理を施しても室温抵抗値の経時変化率を十分に安定化するのは困難である。

本発明はこのような事情に鑑みなされたものであって、ＢａＴｉＯ_３系セラミック材料を主成分とする焼結密度の低い半導体セラミック層を有する場合であっても、熱処理等の煩雑な方法を伴わずに、室温抵抗値の経時変化率が小さい積層型正特性サーミスタを提供することを目的とする。

上記目的を達成するために、本発明者らは鋭意検討を重ねた結果、半導体セラミック層がＢａＴｉＯ_３系セラミック材料を主成分とし、かつ実測焼結密度が理論焼結密度の６５〜９０％という焼結密度の低い場合であっても、ＢａサイトとＴｉサイトの比を０．９９８〜１．００６の範囲とし、かつ、半導体化剤として、Ｌａ、Ｃｅ等の特定の物質を添加すると共に、内部電極層の厚みｄを０．６μｍ以上とし、この厚みｄと半導体セラミック層の厚みＤとの比であるｄ／Ｄを０．２未満とすることにより、内部電極層と半導体セラミック層を還元雰囲気下で一体焼成し、かつ再酸化処理を行っても歪みが生じるのを抑制することができ、その結果、室温抵抗値の経時変化率を小さくできるという知見を得た。

本発明はこのような知見に基づきなされたものであって、本発明に係る積層型正特性サーミスタは、実測焼結密度が理論焼結密度の６５％以上９０％以下である半導体セラミック層と内部電極層とが交互に積層されて焼成されてなるセラミック素体と、前記内部電極層と電気的に接続されるように前記セラミック素体の両端部に形成された外部電極とを有する積層型正特性サーミスタにおいて、前記半導体セラミック層は、ＢａＴｉＯ_３系セラミック材料を主成分とすると共に、ＢａサイトとＴｉサイトの比が０．９９８≦Ｂａサイト／Ｔｉサイト≦１．００６であり、かつ、半導体化剤としてＬａ、Ｃｅ、Ｐｒ、Ｎｄ、及びＰｍの中から選択された少なくとも一種の元素を含み、前記内部電極層の厚みｄ及び前記半導体セラミック層の厚みＤが、ｄ≧０．６μｍ、かつｄ／Ｄ＜０．２を満足することを特徴としている。

また、本発明者らの更なる鋭意研究の結果、半導体化剤の添加量を、ＢａＴｉＯ_３系セラミック材料のＴｉ１００モル部に対し、０．１〜０．５モル部の範囲とすることにより、焼結性を向上させることができ、より低温で焼成しても大きな抵抗変化率を維持しつつ室温抵抗値を小さくすることが可能であるということが分かった。

すなわち、本発明の積層型正特性サーミスタは、前記半導体化剤が、前記ＢａＴｉＯ_３系セラミック材料のＴｉ１００モル部に対し、０．１モル部以上０．５モル部以下の範囲で含有されることを特徴としている。

上記積層型正特性サーミスタによれば、前記半導体セラミック層は、ＢａＴｉＯ_３系セラミック材料を主成分とすると共に、ＢａサイトとＴｉサイトの比が０．９９８≦Ｂａサイト／Ｔｉサイト≦１．００６であり、かつ、半導体化剤としてＬａ、Ｃｅ、Ｐｒ、Ｎｄ、及びＰｍの中から選択された少なくとも一種の元素を含み、前記内部電極層の厚みｄ及び前記半導体セラミック層の厚みＤが、ｄ≧０．６μｍ、かつｄ／Ｄ＜０．２を満足するので、半導体セラミック層の実測焼結密度が理論焼結密度の６５〜９０％という焼結密度の低い場合であっても、長時間の熱処理を行わなくても歪みを低減することができ、室温抵抗値の経時変化率が小さい積層型正特性サーミスタを得ることができる。

また、前記半導体化剤が、前記ＢａＴｉＯ_３系セラミック材料のＴｉ１００モル部に対し、０．１モル部以上０．５モル部以下の範囲で含有されているので、焼成温度の低温化を図ることができ、より低温で焼結しても大きな抵抗変化率を維持したまま、室温抵抗値を小さくすることができる。したがって、室温抵抗値の経時変化率が小さく、しかも大きな抵抗変化率と小さな室温抵抗値を有する積層型正特性サーミスタを得ることができる。

本発明に係る積層型正特性サーミスタの一実施の形態を模式的に示した概略断面図である。

符号の説明

２ 半導体セラミック層
３ａ、３ｂ 内部電極層
４ セラミック素体
５ａ、５ｂ 外部電極

次に、本発明の実施の形態を詳細に説明する。

図１は、本発明に係る積層型正特性サーミスタの一実施の形態を模式的に示した概略断面図である。

本積層型正特性サーミスタは、半導体セラミック層２を有するセラミック素体４の内部に内部電極層３ａ、３ｂが埋設されている。そして、セラミック素体４の両端部には、内部電極層３ａ、３ｂと電気的に接続されるように外部電極５ａ、５ｂが形成されている。すなわち、内部電極層３ａはセラミック素体４の一方の端面に、内部電極層３ｂはセラミック素体４の他方の端面に、交互に引き出されるように形成されている。そして、外部電極５ａは内部電極層３ａと電気的に接続され、外部電極５ｂは内部電極層３ｂと電気的に接続されている。

また、外部電極５ａ、５ｂの表面にはＮｉ等からなる第１のめっき皮膜６ａ、６ｂが形成され、さらに第１のめっき皮膜６ａ、６ｂの表面にはＳｎ等からなる第２のめっき皮膜７ａ、７ｂが形成されている。

そして、上記半導体セラミック層２は、実測焼結密度が理論焼結密度の６５％以上９０％以下とされている。

すなわち、実測焼結密度が理論焼結密度の６５％未満になると焼結密度が低すぎるため、セラミック素体４の機械的強度が低下したり、室温抵抗値が高くなる。一方、実測焼結密度が理論焼結密度の９０％を超えてしまうと焼結密度が高すぎるため、再酸化処理で酸素をセラミック素体４の中央部にまで行き渡らせるのが困難となり、したがって再酸化処理が円滑に進行しない。このため十分な抵抗変化率を得ることができず、室温抵抗値の経時変化率も大きくなる。

これに対し半導体セラミック層２の実測焼結密度を理論焼結密度の６５％以上９０％以下とした場合は、機械的強度の低下を招くこともなく、再酸化処理で酸素をセラミック素体４の中央部にまで行き渡らせることができ、その結果十分な抵抗変化率を有する積層型正特性サーミスタを得ることが可能となり、しかも、室温抵抗値の経時変化率を小さいまま維持することが可能となる。

上記半導体セラミック層２は、組成的には、ペロブスカイト型構造（一般式ＡＢＯ_３）を有するＢａＴｉＯ_３系セラミック材料を主成分とし、かつ半導体化剤としてＬａ、Ｃｅ、Ｐｒ、Ｎｄ、及びＰｍのうちの少なくとも一種が含有されており、これにより室温抵抗値の経時変化率の低減化を実現している。

主成分を構成するＢａＴｉＯ_３系セラミック材料は、具体的には、ＢａサイトとＴｉサイトとの比（＝Ｂａサイト／Ｔｉサイト）が０．９９８以上１．００６以下となるように配合されている。

すなわち、Ｂａサイト／Ｔｉサイトが０．９９８未満になると室温抵抗値の経時変化率が大きくなり、かつ、室温抵抗値も高くなる。一方、Ｂａサイト／Ｔｉサイトが１．００６を超えた場合も室温抵抗値の経時変化率が大きくなり、室温抵抗値も高くなる。特に、高温多湿下（例えば、温度６０℃、湿度８５〜９０％）で長時間放置した場合に室温抵抗値の経時変化率が大きくなる。

そこで、本実施の形態では、Ｂａサイト／Ｔｉサイトが０．９９８以上１．００６以下となるように各組成の配合量が調整されている。

尚、Ｂａサイトとは、一般式ＡＢＯ_３で表されるＢａＴｉＯ_３において、Ｂａが配位するＡサイト全体を意味する。したがって、本実施の形態の場合、上記半導体化剤はＢａの一部と置換してＡサイトに配位されるが、ＢａサイトとはＢａのみならずこれら半導体化剤やその他の置換元素を含めたものをいう。同様に、Ｔｉサイトとは、Ｔｉが配位するＢサイト全体を意味し、したがって、Ｔｉの一部がＮｉで置換されている場合は、Ｔｉのみならずこれらの置換元素を含めたものをいう。

また、半導体セラミック層２に含有される半導体化剤として、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、及びＰｍ（以下、これらの半導体化剤を「特定の半導体化剤」と総称する。）に限定したのは以下の理由による。

特許文献１にも記載されているように、従来より、この種の積層型正特性サーミスタでは、半導体化剤としてＳｍを使用するのが一般的であったが、このＳｍを半導体化剤に使用した場合、室温抵抗値の経時変化率が大きくなる傾向にあった。これはＳｍがＢａサイトとＴｉサイトの双方に固溶しやすいことから、熱や雰囲気の履歴の影響を受けるとセラミックスの結晶格子に歪みが生じやすくなるためと考えられる。

一方、本発明者らの研究結果により、Ｂａサイト／Ｔｉサイトを０．９９８以上１．００６以下とし、かつ、上記特定の半導体化剤を使用すると、これら特定の半導体化剤がＢａサイトに選択的に固溶し、その結果、結晶格子が安定化しやすくなり、セラミックスの歪みが軽減されることが分かった。すなわち、Ｂａサイト／Ｔｉサイトを０．９９８以上１．００６以下とし、かつ上記特定の半導体化剤を使用した場合は、特定の半導体化剤がＢａサイトに選択的に固溶するため、半導体セラミック層２の実測焼結密度が理論焼結密度の６５〜９０％と低くても半導体セラミック層２の結晶格子が歪みにくくなり、これにより室温抵抗値の経時変化率が小さくなったものと思われる。

また、上記半導体化剤を半導体セラミック層２に含有させることにより、室温抵抗値の経時変化率を小さくすることができるが、Ｔｉ１００モル部に対し、０．１モル部以上０．５モル部以下とすると、室温抵抗値を低くかつ十分な抵抗変化率を得ることができることから、より好ましい。

すなわち、従来のＳｍを半導体化剤として使用した場合は、低い室温抵抗値と十分に大きな抵抗変化率を得るためには、１２５０℃以上の高い温度で還元雰囲気下、焼成する必要があることが知られていた。

しかしながら、本発明者らが鋭意研究を重ねたところ、上記特定の半導体化剤を、Ｔｉ１００モル部に対し、０．１モル部以上０．５モル部以下の範囲で半導体セラミック層２に含有させた場合は、還元雰囲気下、１１５０℃という低い焼成温度で焼成しても、十分に大きな抵抗変化率を維持したまま、室温抵抗値を小さくできることが分かった。

そして、上記半導体化剤を半導体セラミック層２に含有させることにより、室温抵抗値の経時変化率を小さくすることができるのであるから、特定の半導体化剤の含有量をＴｉ１００モル部に対し、０．１モル部以上０．５モル部以下とすると、室温抵抗値の経時変化率が小さく、しかも十分に大きな抵抗変化率と小さな室温抵抗値を有する積層型正特性サーミスタを得ることができることとなる。

尚、特定の半導体化剤の含有量が、Ｔｉ１００モル部に対し０．１モル部未満になると、半導体化剤が少なすぎるため十分に半導体化が進まず、室温抵抗値が高くなるおそれがあり、一方、半導体化剤の含有量が、Ｔｉ１００モル部に対し０．５モル部を超えた場合も室温抵抗値が高くなり、しかもこの場合は抵抗変化率も小さくなるおそれがあるため、小さな室温抵抗値と十分に大きな抵抗変化率を得る観点からは好ましくない。

また、本積層型正特性サーミスタは、内部電極層３ａ、３ｂの厚みｄは０．６μｍ以上に形成され、内部電極層３ａ、３ｂの厚みｄと半導体セラミック層２の厚みＤとの比ｄ／Ｄは０．２未満となるように形成されている。

すなわち、内部電極層３ａ、３ｂの厚みｄが０．６μｍ未満になると、内部電極層３ａ、３ｂと外部電極５ａ、５ｂとの接触面積が減少し、このため電気的な接続が不安定となり、室温抵抗値の経時変化率も不安定になる。また、内部電極層３ａ、３ｂの厚みｄと半導体セラミック層２の厚みＤとの比ｄ／Ｄが０．２以上になると、内部電極層３ａ、３ｂと半導体セラミック層２とが一体焼成されて焼結された場合に、内部電極層３ａ、３ｂと半導体セラミック層２との間に生じる応力の影響を受けて歪みが生じ、このため室温抵抗値の経時変化率が大きくなるおそれがある。

これに対し、内部電極層３ａ、３ｂの厚みｄを０．６μｍ以上とし、前記比ｄ／Ｄを０．２未満とすることにより、内部電極層と半導体セラミック層とが一体焼成されて焼結された際、構造的な歪みが生じるのを抑制することができる。

そこで、本実施の形態では、内部電極層３ａ、３ｂの厚みｄを０．６μｍ以上とし、前記比ｄ／Ｄを０．２未満としている。

尚、内部電極層３ａ、３ｂを構成する内部電極材料としては、半導体セラミック層２とのオーミック接触に優れた材料が好ましく、例えばＮｉ、Ｃｕ等の卑金属からなる単体又は合金を主成分とすることが好ましい。

また、外部電極５ａ、５ｂを構成する外部電極材料としては、Ａｇ、Ａｇ−Ｐｄ、及びＰｄ等の貴金属の単体及び合金、またはＮｉ、及びＣｕ等の卑金属の単体及び合金等を使用することができるが、内部電極層３ａ、３ｂとの接続及び導通が好適なものを選ぶのが好ましい。

このように本積層型正特性サーミスタは、（i）ＢａサイトとＴｉサイトの比を０．９９８以上１．００６以下とし、（ii）特定の半導体化剤（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、及びＰｍ）を半導体セラミック層２に含有させ、（iii）内部電極層３ａ、３ｂの厚みｄを０．６μｍ以上とし、かつ前記比ｄ／Ｄを０．２未満としているので、半導体セラミック層２の実測焼結密度が理論焼結密度の６５％以上９０％以下という焼結密度の低い場合であっても、室温抵抗値の経時変化率の小さく、構造的な歪みが生じるのを抑制された積層型正特性サーミスタを得ることができる。

特に、半導体化剤の含有量が、ＢａＴｉＯ_３系セラミック材料のＴｉ１００モル部に対し、０．１モル部以上０．５モル部以下とすることにより、１１５０℃という低温での焼成が可能となり、室温抵抗値の経時変化率が小さく、かつ、十分に大きな抵抗変化率を確保しつつ、室温抵抗値の低い高品質の積層型正特性サーミスタを得ることができる。

次に、上記積層型正特性サーミスタの製造方法を説明する。

まず、出発原料としてＢａＣＯ_３、ＴｉＯ_２、及びＬａ_２Ｏ_３、ＣｅＯ_２、Ｐｒ_６Ｏ₁₁、Ｎｄ_２Ｏ_３、Ｐｍ_２Ｏ_３のうちの少なくとも１種を用意する。

そして、セラミック組成が（Ｂａ_1-αＡ_α）_ｘＴｉ_ｙＯ_３（ただし、ＡはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍのうちの少なくとも１種、０．９９８≦ｘ／ｙ≦１．００６、好ましくは０．００１≦α≦０．００５）となるように前記出発原料を所定量秤量する。次いで、該秤量物を部分安定化ジルコニア等（以下、「ＰＳＺボール」という。）の粉砕媒体と共にボールミルに投入して十分に湿式混合粉砕し、その後、所定温度（例えば、１０００〜１２００℃）で仮焼しセラミック粉末を作製する。

次に、前記セラミック粉末に有機バインダを加え、湿式で混合処理を行なってセラミックスラリーを作製する。その後、得られたセラミックスラリーをドクターブレード法等のシート成形法を用いてシート状に成形し、セラミックグリーンシートを作製する。

この際、焼成後の半導体セラミック層２の実測焼結密度が理論焼結密度の６５〜９０％となるように、有機バインダの添加量を調整する。また、焼成後の半導体セラミック層２の厚みＤと内部電極層３ａ、３ｂの厚みｄとの関係が、ｄ／Ｄ＜０．２を満足するようにセラミックグリーンシートの厚みを調整する。

次いで、Ｎｉを主成分とした内部電極用導電性ペーストを用意する。そして、前記セラミックグリーンシート上に前記内部電極用導電性ペーストをスクリーン印刷等によって印刷し、導体パターンを形成する。尚、この際に焼成後の内部電極層３ａ、３ｂの厚みｄが０．６μｍ以上であり、かつ前記ｄ／Ｄがｄ／Ｄ＜０．２を満足するように導体パターンの塗布厚みを調整する。

次に、これら導体パターンの形成されたセラミックグリーンシートを所定順序に積層した後、導体パターンの形成されていないセラミックグリーンシートを上下に配し、圧着して積層体を作製する。

次いで、この積層体を所定寸法に切断してアルミナ製の匣（さや）に収容し、所定の温度（例えば３００〜４００℃）で脱バインダ処理を行った後、所定の還元雰囲気下（例えば、Ｎ_２ガスに対するＨ_２ガスの濃度が１〜３重量％程度）、所定温度（例えば、１１００〜１３００℃）で焼成処理を施し、内部電極層３ａ、３ｂと半導体セラミック層２とが交互に積層されたセラミック素体４を形成する。

続いて、上記セラミック素体４を大気雰囲気下、又は酸素雰囲気下、所定の温度（例えば、５００〜７００℃）で再酸化処理を行う。

続いて、セラミック素体４の両端部にスパッタリング処理を施してＡｇを主成分とする外部電極５ａ及び５ｂを形成する。さらに、外部電極５ａ及び５ｂの表面には電解めっきによりＮｉ皮膜６ａ、６ｂ、及びＳｎ皮膜７ａ、７ｂを順次形成し、これにより上記積層型正特性サーミスタが製造される。

尚、本発明は上記実施の形態に限定されるものではない。上記実施の形態では、半導体セラミック層２の焼結密度に関しては、セラミックグリーンシート作製時の有機バインダの添加量で調整しているが、これに限るものではない。

また、上記実施の形態では、外部電極５ａ、５ｂの形成方法として、スパッタリング法を使用しているが、焼付け処理で形成してもよい。すなわち、外部電極用導電性ペーストをセラミック素体４の両端部に塗布した後、所定温度（例えば、５００〜８００℃）で焼付けて形成してもよく、この際、セラミック素体４への再酸化処理を兼ねるように構成してもよい。また、密着性が良好であれば、スパッタリング法以外の真空蒸着法等、他の薄膜形成方法を利用することも可能である。

また、上記実施の形態では、出発原料として酸化物を使用したが、炭酸塩等を使用することもできる。

また、本発明の積層型正特性サーミスタは、過電流保護用、温度検知用に有用であるがこれに限るものではない。図１の積層型正特性サーミスタでは内部電極層３ａ、３ｂは交互に外部電極５ａ、５ｂに接続されているが、少なくとも１組以上の連続する内部電極層３ａ、３ｂが半導体セラミック層２を介して異なる電位に接続された外部電極５ａ、５ｂに接続されていれば、その他の内部電極層３ａ、３ｂは必ずしも交互に形成する必要はなく、図１に示した形状の積層型正特性サーミスタに限定されるものではない。

また、セラミック素体４の表面のうち、外部電極５ａ、５ｂが形成されていない部分にガラス層や樹脂層等の保護層を形成してもよく（図示せず）、このような保護層を形成することで、より一層外部環境の影響が受けにくくなり、温度・湿度等による特性劣化を抑制することができる。

次に、本発明の実施例を具体的に説明する。

まず、出発原料として、ＢａＣＯ_３、ＴｉＯ_２、Ｌａ_２Ｏ_３、ＣｅＯ_２、Ｐｒ_６Ｏ₁₁、Ｎｄ_２Ｏ_３、Ｐｍ_２Ｏ_３、Ｓｍ_２Ｏ_３を用意し、半導体セラミック層の組成が（Ｂａ_0.998Ａ_0.002）ＴｉＯ_３（但し、ＡはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、又はＳｍ）となるように、これら出発原料を秤量した。

続いて、これらの出発原料に純水を加え、ＰＳＺボールと共にボールミル内で１０時間混合粉砕し、乾燥後、１１５０℃で２時間仮焼し、再度、ＰＳＺボールと共にボールミル内で粉砕して仮焼粉を得た。

次に、得られた仮焼粉に、アクリル酸系有機バインダ、分散剤としてのポリカルボン酸アンモニウム塩、及び純水を加えて、ＰＳＺボールと共にボールミル内で１５時間混合してセラミックスラリーを得た。尚、アクリル酸系有機バインダの添加量は、焼成後の半導体セラミック層の実測焼結密度が理論焼結密度の７５％となるように調整した。

続いて、得られたセラミックスラリーを、ドクターブレード法によりシート状に成形し、乾燥させて、焼成後の半導体セラミック層の厚みｄが２２μｍとなるようにセラミックグリーンシートを作製した。

次に、Ｎｉ粉末と有機バインダとを有機溶剤に分散させて内部電極用導電性ペーストを得た。そして得られた内部電極用導電性ペーストを、セラミックグリーンシートの主面上に、焼成後の内部電極層の厚みＤが１．１μｍとなるようスクリーン印刷を施し、導体パターンを形成した。すなわち、本実施例では、セラミックグリーンシート及び導電パターンの各厚みは、焼成後の半導体セラミック層の厚みｄと内部電極層の厚みＤとの比ｄ／Ｄが０．０５となるように調整されている。

その後、導体パターンの形成されたセラミックグリーンシートを、導体パターンがセラミックグリーンシートを介して対向するようにセラミックグリーンシートを２５枚積み重ね、さらに導体パターンの形成されていない保護用セラミックグリーンシートを上下に５枚づつ配して圧着し、次いで、長さ２．２ｍｍ、幅１．３ｍｍ、厚み０．９ｍｍの寸法に切断して生の積層体を得た。この生の積層体を大気中４００℃、１２時間で脱バインダ処理を行った後、Ｎ_２ガスに対するＨ_２ガスの濃度が３体積％に調整された還元雰囲気下、１１５０℃の焼成温度で２時間焼成し、半導体セラミック層と内部電極層とが交互に積層されたセラミック素体を得た。

次に、得られたセラミック素体の表面をバレル研磨した後、該セラミック素体をシリカ系のガラス溶液に浸漬し、乾燥し、次いで、大気雰囲気下、７００℃の温度で熱処理を含む再酸化処理を行い、セラミック素体の表面にガラス保護層を形成した。その後、ガラス保護層が形成されたセラミック素体のうち、外部電極形成部分をバレル研磨し、そのセラミック素体の両端部にＣｕ、Ｃｒ、及びＡｇをそれぞれターゲットにして順次スパッタリング処理を施し、三層構造の外部電極を形成した。

最後に、外部電極の表面に電解めっきを施してＮｉ皮膜及びＳｎ皮膜を順次形成し、試料番号１〜６の積層型正特性サーミスタを作製した。

次に、試料番号１〜６の各積層型正特性サーミスタを１０個づつ用意し、室温抵抗２５℃、湿度６０％の環境下で、０．０１Ｖの電圧を印加し、直流四端子法により室温抵抗値（初期値）Ｘ（Ω）を測定した。

続いて、上記各試料を、室温２５℃、湿度６０％の恒温恒室槽内で１０００時間放置し、その後、各試料を、恒温恒室槽から取り出して、再び０．０１Ｖの電圧を印加し、直流四端子法により１０００時間放置後の室温抵抗値Ｘ′（Ω）を測定し、数式（１）により室温抵抗値の経時変化率ΔＸを求めた。

ΔＸ＝（Ｘ′−Ｘ）／Ｘ×１００ …（１）

表１は、試料番号１〜６の各１０個の試料について、最大値、最小値、及び平均値をそれぞれ示している。

尚、本実施例では、上述したように実測焼結密度が理論焼結密度の７５％となるようにアクリル系有機バインダの添加量を調整しているが、この実測焼結密度は以下のようにして求めた。すなわち、まず、導電パターンの形成されていないセラミックグリーンシートを複数枚積層して焼成処理を施し、これにより焼結密度測定用の試料を別途作製し、この試料の体積と重量を測定することにより、算出した。

表１から明らかなように、試料番号６は、半導体化剤としてＳｍを使用しているため、室温抵抗値の経時変化率ΔＸは、平均値で８．０％、最小値でも６．３％となり、６％以上と大きくなることが分かった。

これに対し試料番号１〜５は、特定の半導体化剤、すなわちＬａ、Ｃｅ、Ｐｒ、Ｎｄ、及びＰｍを使用しているので、室温抵抗値の経時変化率ΔＸは、平均値で１．１〜１．４％であり、１．５％以下に小さくできることが分かった。すなわち、本発明の特定の半導体化剤を使用することにより、室温抵抗値の経時変化率ΔＸを大幅に抑制できることが確認された。

出発原料として、ＢａＴｉＯ_３、ＴｉＯ_２、半導体化剤としてのＣｅＯ_２を用意し、半導体セラミック層の組成が（Ｂａ_0.998Ｃｅ_0.002）ＴｉＯ_３となるようにこれら出発原料を秤量し、〔実施例１〕と同様の方法・手順で仮焼粉を得た。

次に、得られた仮焼粉に、アクリル酸系有機バインダ、ポリカルボン酸アンモニウム塩（分散剤）、及び純水を加えて、ＰＳＺボールと共にボールミル内で１５時間混合してセラミックスラリーを得た。尚、アクリル系有機バインダの添加量は、焼成後の実測焼結密度が理論焼結密度の６０〜９５％となるように調整した。

その後は〔実施例１〕と同様の方法・手順を使用し、試料番号１１〜１８の積層型正特性サーミスタを作製した。

次に、試料番号１１〜１８の各積層型正特性サーミスタを１０個づつ用意し、〔実施例１〕と同様の方法で室温抵抗値Ｘ、及び室温抵抗値の経時変化率ΔＸを測定した。

また、試料番号１１〜１８の各積層型正特性サーミスタについて、抵抗変化率ΔＲを求めた。すなわち各試料の積層型正特性サーミスタの各々１０個について、温度２５℃及び温度２５０℃における抵抗値Ｒ₂₅、Ｒ₂₅₀を、０．０１Ｖの電圧を印加した状態で直流四端子法により測定し、数式（２）により抵抗変化率ΔＲ（桁数）を求めた。

ΔＲ＝log(Ｒ₂₅₀／Ｒ₂₅) …（２）

表２は、各試料における理論焼結密度に対する実測焼結密度の相対比（以下、この実施例２では、単に、「焼結密度」という。）、各試料１０個における室温抵抗値Ｘ、室温抵抗値の経時変化率ΔＸ、及び抵抗変化率ΔＲのそれぞれの平均値を示している。

この表２から明らかなように、試料番号１１は焼結密度が６０％と低すぎるため、室温抵抗値が３．１４Ωとなって１Ω以上と大きくなることが分かった。

また、試料番号１８は、焼結密度が９５％であり、焼結密度が高いため、再酸化処理で酸素が中央部にまで十分に行き渡らず酸化むらが生じたため、室温抵抗値の経時変化率ΔＸが１２．７％と大きくなり、しかも抵抗変化率ΔＲも２桁程度と小さく、十分な特性が得られなかった。

これに対し試料番号１２〜１７は、焼結密度が６５％以上９０％以下の範囲にあるので、室温抵抗値Ｘは０．１０２〜０．６７１Ωとなって１Ω以下と小さく、室温抵抗値の経時変化率ΔＸも２％以下に抑制でき、しかも抵抗変化率ΔＲも４桁以上となって十分な抵抗変化率ΔＲを得ることができることが分かった。

出発原料として、ＢａＴｉＯ_３、ＴｉＯ_２、半導体化剤としてのＮｄ_２Ｏ_３を用意し、半導体セラミック層の組成が（Ｂａ_0.998Ｎｄ_0.002）_ｘＴｉ_ｙＯ_３（ただし、ｘ／ｙは０．９９６〜１．００８）となるようにこれら出発原料を秤量し、〔実施例１〕と同様の方法・手順で仮焼粉を得た。

次に、得られた仮焼粉に、アクリル酸系有機バインダ、ポリカルボン酸アンモニウム塩（分散剤）、及び純水を加えて、ＰＳＺボールと共にボールミル内で１５時間混合してセラミックスラリーを得た。尚、アクリル系有機バインダの添加量は、焼成後の実測焼結密度が理論焼結密度の８０％となるように調整した。

そして、その後は〔実施例１〕と同様の方法・手順を使用し、試料番号２１〜２７の積層型正特性サーミスタを作製した。

次に、試料番号２１〜２７の各積層型正特性サーミスタを１０個づつ用意し、〔実施例１〕と同様の方法で室温抵抗値Ｘ、及び室温抵抗値の経時変化率ΔＸを測定し、〔実施例２〕と同様の方法で抵抗変化率ΔＲを求めた。

表３は、各試料におけるＢａサイトとＴｉサイトとの比ｘ／ｙ、各試料１０個における室温抵抗値Ｘ、室温抵抗値の経時変化率ΔＸ、及び抵抗変化率ΔＲのそれぞれの平均値を示している。

表３から明らかなように、試料番号２１は、ＢａサイトとＴｉサイトとの比ｘ／ｙが０．９９６と０．９９８未満であるので、室温抵抗値の経時変化率ΔＸが５％以上と大きくなることが分かった。

また、試料番号２７は、ＢａサイトとＴｉサイトとの比ｘ／ｙが１．００８と１．００６を超えているので、室温抵抗値Ｘが７Ω以上と大きくなり、また室温抵抗値の経時変化率ΔＸも１６．９％と大きくなることが分かった。

これに対し試料番号２２〜２６はＢａサイトとＴｉサイトとの比ｘ／ｙが０．９９８〜１．００６の範囲にあるので、室温抵抗値Ｘが０．１６〜０．２０Ωとなって１Ω以下に小さくすることができ、また、室温抵抗値の経時変化率ΔＸも２．０％以下と小さく、抵抗変化率ΔＲも４桁以上と大きく、十分な抵抗変化率ΔＲを得ることのできることが分かった。

出発原料として、ＢａＴｉＯ_３、ＴｉＯ_２、半導体化剤としてのＮｄ_２Ｏ_３を用意し、半導体セラミック層の組成が（Ｂａ_0.998Ｎｄ_0.002）ＴｉＯ_３となるようにこれら出発原料を秤量し、〔実施例１〕と同様の方法・手順で仮焼粉を得た。

次に、得られた仮焼粉に、アクリル酸系有機バインダ、ポリカルボン酸アンモニウム塩（分散剤）、及び純水を加えて、ＰＳＺボールと共にボールミル内で１５時間混合してセラミックスラリーを得た。尚、アクリル系有機バインダの添加量は、焼成後の実測焼結密度が理論焼結密度の７５％となるように調整した。

次に、得られたセラミックスラリーを、ドクターブレード法により焼成後の半導体セラミック層の厚みＤが１１〜４０μｍとなるようにシート状に成形し、乾燥させてセラミックグリーンシートを得た。

次に、Ｎｉ粉末と有機バインダとを有機溶剤に分散させて内部電極用導電性ペーストを得た。そして得られた内部電極用導電性ペーストを、セラミックグリーンシートの主面上に、焼結後の電極厚みが０．４〜５μｍとなるようスクリーン印刷し、導体パターンを形成した。

そしてその後は〔実施例１〕と同様の方法・手順で試料３１〜試料５１の積層型正特性サーミスタを作製した。

次に、試料番号３１〜５１の各積層型正特性サーミスタを１０個づつ用意し、〔実施例１〕と同様の方法で室温抵抗値の経時変化率ΔＸを測定した。

表４は、各試料における内部電極層の厚みｄ、半導体セラミック層の厚みＤ、その比ｄ／Ｄ、及び室温抵抗値の経時変化率ΔＸの平均値を示している。

この表４から明らかなように、試料番号３７、４４、及び５１は内部電極層の厚みｄが０．４μｍであり、０．６μｍ未満と薄く、このため室温抵抗値の経時変化率ΔＸが不安定となり、その平均値が４．５％〜９．２％と大きくなった。

また、試料番号３１〜３４、３８、及び３９はｄ／Ｄが０．２〜０．４５と０．２以上であるため、室温抵抗値の経時変化率ΔＸが５．７〜２３．７％と大きくなり、また、ｄ／Ｄが大きくなるに伴い、室温抵抗値の経時変化率ΔＸも大きくなることも分かった。

これに対し試料番号３５、３６、４０〜４３、及び４５〜５０は、内部電極層の厚みｄが０．６μｍ以上であり、かつ内部電極層の厚みｄと半導体セラミック層の厚みＤとの比ｄ／Ｄがｄ／Ｄ＜０．２であるので、室温抵抗値の経時変化率ΔＸを０．３〜２．０％となり２．０％以下に抑制できることが分かった。

出発原料として、ＢａＴｉＯ_３、ＴｉＯ_２、半導体化剤としてのＬａ_２Ｏ_３及びＳｍ_２Ｏ_３用意し、半導体セラミック層の組成が（Ｂａ_1-αＡ_α）ＴｉＯ_３（ただし、ＡはＬａ又はＳｍ、αは０．０００８〜０．００８）となるようにこれら出発原料を秤量し、その他は〔実施例１〕と同様の方法・手順で試料番号６１〜７０の積層型正特性サーミスタを作製した。

次に、試料番号６１〜７０の各積層型正特性サーミスタを１０個づつ用意し、〔実施例１〕と同様の方法で室温抵抗値Ｘ、室温抵抗値の経時変化率ΔＸを測定し、〔実施例２〕と同様の方法で抵抗変化率ΔＲを求めた。

表５は各試料における半導体セラミック層の組成、各試料１０個における室温抵抗値Ｘ、室温抵抗値の経時変化率ΔＸ、及び抵抗変化率ΔＲのそれぞれの平均値を示している。

表５から明らかなように、試料番号６１は、半導体化剤としてのＬａの含有量がＴｉ１００モル部に対し０．０８モル部（α＝０．０００８）と０．１モル部未満であるので、室温抵抗値の経時変化率ΔＸは１．３％と小さく、また抵抗変化率ΔＲも４．７桁と大きいものの、室温抵抗値Ｘは１．２４Ωであり、１Ω以上と高くなった。

また、試料番号６６は、Ｌａの含有量がＴｉ１００モル部に対し０．８モル部（α＝０．００８）であり、０．５モル部を超えているので、室温抵抗値の経時変化率ΔＸは１．３％と小さいものの、室温抵抗値は３．６１Ωであり、１Ω以上と高く、抵抗変化率ΔＲは１桁以下に低下することが分かった。

試料番号６７〜７０は、半導体化剤として本発明範囲外のＳｍを使用しているため、室温抵抗値の経時変化率ΔＸは８％以上と高く、抵抗変化率ΔＲも４桁未満と小さくなることが分かった。

これに対し試料番号６２〜６５はＬａの含有量が０．００１〜０．００５であり、Ｔｉ１００モル部に対し０．１〜０．５モル部であるので、室温抵抗値の経時変化率ΔＸは１．２〜１．６％と小さく、抵抗変化率ΔＲは４．０〜４．７桁と十分な抵抗変化率ΔＲを得ることができ、しかも室温抵抗値Ｘは０．０６〜０．２３Ωとなって１Ω以下に小さくできることが分かった。

例えば、試料番号６３と試料番号６８とを比較すると、半導体化剤としてＬａを用いた場合は、Ｓｍを用いた場合に比べ、室温抵抗値Ｘが１／３程度に小さくできることが分かった。

すなわち、本発明で特定された半導体化剤をＴｉ１００モル部に対し０．１〜０．５モル部で半導体セラミック層に含有させた場合は、１１５０℃という低温焼成であっても、室温抵抗値Ｘが小さく、室温抵抗値の経時変化率ΔＸが小さく、かつ十分な抵抗変化率ΔＲを有する積層型正特性サーミスタが得られることが分かった。

特に、Ｔｉ１００モル部に対し０．１〜０．３モル部の範囲で添加されている試料番号６２〜６４は、良好な室温抵抗値Ｘ及び抵抗変化率ΔＲを得つつ、室温抵抗値の経時変化率ΔＸのより一層の向上を図ることのできることが分かった。

Claims (2)

1. 実測焼結密度が理論焼結密度の６５％以上９０％以下とされた半導体セラミック層と内部電極層とが交互に積層されて焼結されてなるセラミック素体と、前記内部電極層と電気的に接続されるように前記セラミック素体の両端部に形成された外部電極とを有する積層型正特性サーミスタにおいて、
   前記半導体セラミック層は、ＢａＴｉＯ_３系セラミック材料を主成分とすると共に、ＢａサイトとＴｉサイトの比が０．９９８≦Ｂａサイト／Ｔｉサイト≦１．００６であり、かつ、半導体化剤としてＬａ、Ｃｅ、Ｐｒ、Ｎｄ、及びＰｍの中から選択された少なくとも一種の元素を含み、
   前記内部電極層の厚みｄ及び前記半導体セラミック層の厚みをＤが、ｄ≧０．６μｍ、かつｄ／Ｄ＜０．２を満足することを特徴とする積層型正特性サーミスタ。
2. 前記半導体化剤は、前記ＢａＴｉＯ_３系セラミック材料のＴｉ１００モル部に対し、０．１モル部以上０．５モル部以下の範囲で含有されていることを特徴とする請求項１記載の積層型正特性サーミスタ。

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