WO2007034831A1 - 積層型正特性サーミスタ - Google Patents

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WO2007034831A1
WO2007034831A1 PCT/JP2006/318631 JP2006318631W WO2007034831A1 WO 2007034831 A1 WO2007034831 A1 WO 2007034831A1 JP 2006318631 W JP2006318631 W JP 2006318631W WO 2007034831 A1 WO2007034831 A1 WO 2007034831A1
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room temperature
site
coefficient thermistor
internal electrode
temperature resistance
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PCT/JP2006/318631
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English (en)
French (fr)
Inventor
Kenjiro Mihara
Atsushi Kishimoto
Hideaki Niimi
Original Assignee
Murata Manufacturing Co., Ltd.
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/02—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient
    • H01C7/021—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient formed as one or more layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/02—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient
    • H01C7/022—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient mainly consisting of non-metallic substances
    • H01C7/023—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient mainly consisting of non-metallic substances containing oxides or oxidic compounds, e.g. ferrites
    • H01C7/025—Perovskites, e.g. titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/18—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material comprising a plurality of layers stacked between terminals

Definitions

  • the present invention relates to a stacked positive temperature coefficient thermistor for overcurrent protection, temperature detection, and the like, and more particularly to a stacked positive temperature coefficient thermistor having an improved rate of change in room temperature resistance with time.
  • This positive temperature coefficient thermistor has a positive resistance temperature characteristic, and for example, a stacked positive temperature coefficient thermistor is known as a downsized positive temperature characteristic thermistor.
  • This type of laminated positive temperature coefficient thermistor usually has a plurality of semiconductor ceramic layers having positive resistance temperature characteristics, and a plurality of internal electrode layers formed respectively along the interface of the semiconductor ceramic layers.
  • a ceramic body, and the internal electrode layers are drawn alternately at both ends of the ceramic body, and external electrodes are formed so as to be electrically connected to the drawn internal electrode layers.
  • a semiconductor ceramic layer the thing which has a BaTiO type ceramic material as a main component is used.
  • BaTiO series BaTiO series
  • Ni is widely used as an internal electrode material of the stacked positive temperature coefficient thermistor.
  • the ceramic body of a multilayer positive characteristic thermistor is a ceramic green sheet on which a conductive pattern is formed by screen-printing a conductive paste for internal electrodes on a ceramic green sheet to be a semiconductor ceramic layer. Are laminated in a predetermined order, and the ceramic green sheet and the conductor pattern are integrally fired.
  • Ni when Ni is used as the internal electrode material, if Ni is oxidized in an air atmosphere, Ni will be oxidized. Therefore, it is necessary to perform integral baking in a reducing atmosphere. When fired, the semiconductor ceramic layer is also reduced, so that a sufficient resistance change rate cannot be obtained. For this reason, usually after performing monolithic firing in a reducing atmosphere, Reoxidation treatment is performed in an air atmosphere or an oxygen atmosphere.
  • the porosity of the semiconductor ceramic layer is set to 5 to 40% by volume, and each of the plurality of layers serving as an effective layer between the two internal electrodes is provided on the outermost side in the stacking direction.
  • the thermistor layers a stacked positive temperature coefficient thermistor has been proposed in which the thermistor layer at the center in the stacking direction has a higher porosity than the outer thermistor layer in the stacking direction.
  • Patent Document 1 a force that sets the porosity of the semiconductor ceramic layer to 5 to 40% by volume. When this porosity is converted into a sintered density, it corresponds to approximately 60% or more and 95% or less of the theoretical sintered density. To do.
  • the measured sintered density of the semiconductor ceramic layer is reduced to 60 to 95% of the theoretical sintered density, and the porosity is set to be larger than the thermistor layer outside the central thermistor layer.
  • oxygen is easily distributed to the central portion of the ceramic body, thereby preventing the occurrence of acid-oxide unevenness and obtaining a desired resistance change rate.
  • the semiconductor ceramic layer is formed. Due to the large amount of heat and atmospheric history, the semiconductor ceramic layer is distorted, which may increase the rate of change in room temperature resistance over time.
  • Patent Document 2 As a method of reducing such a time-dependent change rate of the room temperature resistance value, as shown in Patent Document 2, a ceramic body on which external electrodes are formed is subjected to a heat treatment of 60 ° C or higher and 200 ° C or lower. A method of manufacturing a laminated positive temperature coefficient thermistor is proposed.
  • Patent Document 2 after forming an external electrode on a ceramic body, heat treatment is performed at a temperature of 60 to 200 ° C to gradually relieve the strain of the semiconductor ceramic layer, thereby increasing the room temperature resistance value. I try to stabilize the rate of change over time.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2005-93574
  • Patent Document 2 Japanese Patent Laid-Open No. 2004-134744
  • the present invention has been made in view of such circumstances, and a BaTiO-based ceramic material is used.
  • the rate of change over time in room temperature resistance is small without complicated methods such as heat treatment.
  • the purpose is to provide.
  • the semiconductor ceramic layer is mainly composed of a BaTiO-based ceramic material, and the measured sintered density is the theoretical sintered density.
  • the ratio of Ba site to Ti site should be in the range of 0.99 8 to 1.006, and the semiconducting agent should be specified as La, Ce, etc.
  • the thickness d of the internal electrode layer is set to 0.6 m or more, and the ratio of the thickness d to the thickness D of the semiconductor ceramic layer is set to less than 0.2 to reduce the internal electrode.
  • the multilayer positive temperature coefficient thermistor according to the present invention is a semiconductor whose measured sintered density is 65% or more and 90% or less of the theoretical sintered density.
  • a ceramic body formed by alternately laminating ceramic layers and internal electrode layers In the laminated positive temperature coefficient thermistor having external electrodes formed at both ends of the ceramic body so as to be electrically connected to the internal electrode layer, the semiconductor ceramic layer is mainly composed of a BaTiO-based ceramic material. And the ratio of Ba site to Ti site is 0.998 ⁇
  • Ba site / Ti site ⁇ 1.006 contains at least one element selected from La, Ce, Pr, Nd, and Pm as a semiconducting agent, and the thickness of the internal electrode layer d And a thickness D force of the semiconductor ceramic layer d ⁇ 0.6 / ⁇ ⁇ and dZD ⁇ 0.2.
  • the addition amount of the semiconducting agent was determined as follows.
  • Sinterability can be improved by setting the range to 0.1 to 0.5 mole parts relative to the TilOO mole part of the ceramic material, and a large resistance change rate is maintained even when fired at a lower temperature. However, it was possible to reduce the room temperature resistance value.
  • the semiconducting agent is the BaTiO
  • It is characterized by being contained in the range of 0.1 mol part or more and 0.5 mol part or less with respect to TilOO mol part of the 3 series ceramic material.
  • the semiconductor ceramic layer has a BaTiO-based ceramic.
  • the ratio of Ba site to Ti site is 0.998 ⁇ Ba site ZTi site ⁇ 1.006, and the semiconducting agents are La, Ce, Pr, Nd, and Pm.
  • the internal electrode layer thickness d and the semiconductor ceramic layer thickness D force d ⁇ 0.6 / ⁇ ⁇ , and dZD ⁇ 0.2. Therefore, even when the measured sintered density of the semiconductor ceramic layer is as low as 65 to 90% of the theoretical sintered density, the strain can be reduced without long-time heat treatment.
  • a laminated positive temperature coefficient thermistor having a low rate of change in room temperature resistance with time can be obtained.
  • the semiconducting agent may be added to the TilOO mole part of the BaTiO-based ceramic material.
  • FIG. 1 is a schematic cross-sectional view schematically showing an embodiment of a laminated positive temperature coefficient thermistor according to the present invention.
  • FIG. 1 is a schematic cross-sectional view schematically showing an embodiment of a laminated positive temperature coefficient thermistor according to the present invention.
  • internal electrode layers 3 a and 3 b are embedded in a ceramic body 4 having a semiconductor ceramic layer 2.
  • External electrodes 5a and 5b are formed at both ends of the ceramic body 4 so as to be electrically connected to the internal electrode layers 3a and 3b. That is, the internal electrode layers 3 a are formed on one end face of the ceramic body 4, and the internal electrode layers 3 b are formed on the other end face of the ceramic body 4 so as to be alternately drawn.
  • the external electrode 5a is electrically connected to the internal electrode layer 3a
  • the external electrode 5b is electrically connected to the internal electrode layer 3b.
  • first plating films 6a and 6b having Ni isotropic force are formed on the surfaces of the external electrodes 5a and 5b, and the Sn plating force is also exerting on the surfaces of the first plating films 6a and 6b.
  • Second plating films 7a and 7b are formed.
  • the semiconductor ceramic layer 2 has a measured sintered density of 65% to 90% of the theoretical sintered density.
  • the measured sintered density is less than 65% of the theoretical sintered density, the sintered density is too low, so that the mechanical strength of the ceramic body 4 is lowered and the room temperature resistance value is increased.
  • the measured sintered density exceeds 90% of the theoretical sintered density, the sintered density is too high. Oxygen treatment makes it difficult to spread oxygen to the center of the ceramic body 4, and therefore the reoxidation treatment does not proceed smoothly. For this reason, a sufficient rate of change in resistance cannot be obtained, and the rate of change over time in the room temperature resistance value also increases.
  • the measured sintered density of the semiconductor ceramic layer 2 is set to 65% or more and 90% or less of the theoretical sintered density, the ceramics are subjected to re-oxidation treatment without causing a decrease in mechanical strength. As a result, it is possible to obtain a laminated positive temperature coefficient thermistor having a sufficient resistance change rate. It can be kept small.
  • the semiconductor ceramic layer 2 has a perovskite structure (general formula ABO) in terms of composition.
  • It contains at least one of d and Pm, which can reduce the rate of change over time in the room temperature resistance value.
  • the BaTiO-based ceramic material constituting the main component is specifically composed of Ba site and Ti site.
  • the rate of change with time in the room temperature resistance value increases, and the room temperature resistance value also increases.
  • the Ba site ZTi site exceeds 1.006, the rate of change in room temperature resistance with time increases and the room temperature resistance also increases.
  • the rate of change over time in the room temperature resistance value increases when left for a long time under high temperature and high humidity (eg, temperature 60 ° C, humidity 85 to 90%).
  • the blending amounts of the respective compositions are adjusted so that the Ba site ZTi site is 0.998 or more and 1.006 or less! Speak.
  • the Ba site is an A site in which Ba is coordinated in BaTiO represented by the general formula ABO.
  • the semiconducting agent replaces part of Ba and is coordinated to the A site.
  • the Ba site includes not only Ba but also these semiconducting agents and other substitution elements.
  • the Ti site means the entire B site coordinated with Ti. Therefore, when a part of Ti is substituted with Ni, it includes not only Ti but also these substitution elements.
  • the inclusion of the semiconducting agent in the semiconductor ceramic layer 2 can reduce the rate of change over time in the room temperature resistance value.
  • the amount is less than or equal to the range, a room temperature resistance value is low and a sufficient resistance change rate can be obtained, which is more preferable.
  • the above-mentioned specific semiconducting agent is contained in the range of 0.1 mol part or more and 0.5 mol part or less with respect to the TilOO mol part.
  • the room temperature resistance value When it was included in the material, it was possible to reduce the room temperature resistance value while maintaining a sufficiently large resistance change rate even when firing at a low firing temperature of 1150 ° C in a reducing atmosphere.
  • the content of the specific semiconducting agent is less than 0.1 mol part relative to the TilOO mol part, the semiconducting agent is too small and sufficient semiconductorization does not proceed, and the room temperature resistance value increases.
  • the content of the semiconducting agent exceeds 0.5 mol part with respect to TilOO mol part, the room temperature resistance value also increases, and in this case, the resistance change rate may also decrease. Therefore, the viewpoint power to obtain a small room temperature resistance value and a sufficiently large resistance change rate is not preferable.
  • the thickness d of the internal electrode layers 3a, 3b is formed to be 0.6 ⁇ m or more, and the thickness d of the internal electrode layers 3a, 3b and the thickness D of the semiconductor ceramic layer 2
  • the ratio dZD is less than 0.2.
  • the thickness d of the internal electrode layers 3a and 3b is less than 0.6 ⁇ m, the contact area between the internal electrode layers 3a and 3b and the external electrodes 5a and 5b decreases. Connection becomes unstable, and the rate of change over time in room temperature resistance also becomes unstable. Further, when the ratio dZD of the thickness d of the internal electrode layers 3a and 3b to the thickness D of the semiconductor ceramic layer 2 is 0.2 or more, the internal electrode layers 3a and 3b and the semiconductor ceramic layer 2 are integrally fired. When sintered and sintered, distortion occurs due to the stress generated between the internal electrode layers 3a and 3b and the semiconductor ceramic layer 2, and the rate of change over time in the room temperature resistance value may increase. .
  • the internal electrode layers 3a and 3b have a thickness d of 0.6 ⁇ m or more and the ratio dZD is less than 0.2, whereby the internal electrode layer and the semiconductor ceramic layer are sintered together. When it is sintered, structural distortion can be suppressed.
  • the thickness d of the internal electrode layers 3a and 3b is set to 0.6 ⁇ m or more, and the ratio dZD is set to less than 0.2.
  • the internal electrode material constituting the internal electrode layers 3a and 3b a material excellent in ohmic contact with the semiconductor ceramic layer 2 is preferable.
  • a simple substance or an alloy having a base metal force such as Ni or Cu is mainly used. It is preferred to be an ingredient.
  • the external electrode material constituting the external electrodes 5a and 5b a simple substance and an alloy of a noble metal such as Ag, Ag-Pd, and Pd, or a simple substance and an alloy of a base metal such as Ni and Cu are used.
  • the ratio of Ba site to Ti site is set to 0.998 or more and 1.006 or less, and (ii) a specific semiconducting agent (La, Ce, Pr, Nd and Pm) are contained in the semiconductor ceramic layer 2, and (iii) the thickness d of the internal electrode layers 3a and 3b is 0.6 m or more, and the ratio dZD is less than 0.2. Even if the measured sintered density of ceramic layer 2 is low, ie, the sintered density is 65% or more and 90% or less of the theoretical sintered density, structural distortion occurs with a small rate of change over time in the room temperature resistance value. It is possible to obtain a suppressed multilayer positive-characteristics thermistor.
  • the content of the semiconducting agent is 0% relative to the TilOO mole part of the BaTiO-based ceramic material.
  • the ceramic composition is (Ba A) Ti O (where A is La, Ce, Pr, Nd, Pm l- ⁇ a xy 3
  • the starting material is weighed in a predetermined amount so that at least one kind, 0.999 ⁇ x / y ⁇ l.006, preferably 0.001 ⁇ a ⁇ 0.005).
  • the weighed material is put into a ball mill together with a grinding medium such as a partially stable zirconia or the like (hereinafter referred to as “psz ball”) and sufficiently wet-mixed and pulverized.
  • the ceramic powder is calcined in C).
  • an organic binder is added to the ceramic powder, and wet mixing is performed to produce a ceramic slurry. Thereafter, the obtained ceramic slurry is formed into a sheet shape using a sheet forming method such as a doctor blade method to produce a ceramic green sheet.
  • the measured sintered density of the sintered semiconductor ceramic layer 2 is 65 to 90 of the theoretical sintered density.
  • the amount of organic binder added is adjusted so that it becomes%.
  • the thickness of the ceramic green sheet is adjusted so as to satisfy the relational force d / D ⁇ 0.2 between the thickness D of the semiconductor ceramic layer 2 after firing and the thickness d of the internal electrode layers 3a and 3b.
  • an internal electrode conductive paste containing Ni as a main component is prepared.
  • the conductive paste for internal electrodes is printed on the ceramic green sheet by screen printing or the like to form a conductor pattern.
  • the thickness d of the fired internal electrode layers 3a and 3b is 0.6 111 or more, and the coating of the conductor pattern is performed so that the above-mentioned (170 satisfies (170 ⁇ 0.2). Adjust the thickness.
  • the ceramic green sheets on which the conductor patterns are formed in a predetermined order are arranged up and down and pressed to produce a laminate.
  • the laminate is cut into a predetermined size, accommodated in an alumina sheath, and subjected to a binder removal treatment at a predetermined temperature (for example, 300 to 400 ° C).
  • a predetermined temperature for example, 300 to 400 ° C.
  • a reducing atmosphere for example, the concentration power of H gas to N gas is about 3% by weight
  • a predetermined temperature for example, 110
  • a ceramic body 4 in which internal electrode layers 3a and 3b and semiconductor ceramic layers 2 are alternately laminated is formed by performing a baking treatment at 0 to 1300 ° C.).
  • the ceramic body 4 is reoxidized at a predetermined temperature (eg, 500 to 700 ° C.) in an air atmosphere or an oxygen atmosphere.
  • a predetermined temperature eg, 500 to 700 ° C.
  • the both ends of the ceramic body 4 are subjected to sputtering treatment to form external electrodes 5a and 5b mainly composed of Ag. Further, Ni coatings 6a and 6b and Sn coatings 7a and 7b are sequentially formed on the surfaces of the external electrodes 5a and 5b by electrolytic plating, whereby the multilayer positive temperature coefficient thermistor is manufactured.
  • the present invention is not limited to the above embodiment.
  • the sintered density of the semiconductor ceramic layer 2 is adjusted by the amount of organic binder added at the time of producing the ceramic green sheet, but is not limited to this.
  • the sputtering method is used as a method of forming the external electrodes 5a and 5b.
  • the external electrodes 5a and 5b may be formed by a baking process. That is, after applying a conductive base for external electrodes to both ends of the ceramic body 4, a predetermined temperature (for example, 500 to 800 ° C) In this case, the ceramic body 4 may be reoxidized and treated.
  • a predetermined temperature for example, 500 to 800 ° C
  • the ceramic body 4 may be reoxidized and treated.
  • other thin film forming methods such as a vacuum deposition method other than the sputtering method can be used.
  • an oxide is used as a starting material.
  • carbonate or the like it is possible to use carbonate or the like.
  • the multilayer positive temperature coefficient thermistor of the present invention is useful for overcurrent protection and temperature detection, but is not limited thereto.
  • the internal electrode layers 3a and 3b are alternately connected to the external electrodes 5a and 5b. At least one set of continuous internal electrode layers 3a and 3b are connected via the semiconductor ceramic layer 2. If the external electrodes 5a and 5b are connected to different potentials, the other internal electrode layers 3a and 3b are not necessarily formed alternately. Not limited
  • a protective layer such as a glass layer or a resin layer may be formed on the surface of the ceramic body 4 where the external electrodes 5a and 5b are not formed (not shown).
  • a protective layer By forming such a protective layer, it is less susceptible to the influence of the external environment, and characteristic deterioration due to temperature, humidity, etc. can be suppressed.
  • the calcined powder obtained was mixed with an acrylic acid-based organic binder, a polycarboxylic acid ammonium salt as a dispersant, and pure water, and mixed with a PSZ ball in a ball mill for 15 hours.
  • a ceramic slurry was obtained.
  • the amount of the acrylic acid organic binder added was adjusted so that the measured sintered density of the fired semiconductor ceramic layer was 75% of the theoretical sintered density.
  • the obtained ceramic slurry was formed into a sheet by a doctor blade method and dried to produce a ceramic Darene sheet so that the thickness d of the fired semiconductor ceramic layer was 22 m.
  • Ni powder and an organic binder were dispersed in an organic solvent to obtain a conductive paste for internal electrodes.
  • the obtained internal electrode conductive paste was screen-printed on the main surface of the ceramic green sheet so that the thickness D of the internal electrode layer after firing was 1.1 m to form a conductor pattern. That is, in this example, the thicknesses of the ceramic green sheet and the conductive pattern were adjusted so that the ratio d / D between the thickness d of the semiconductor ceramic layer after firing and the thickness D of the internal electrode layer was 0.05. Has been.
  • the ceramic body was immersed in a silica-based glass solution, dried, and then heat-treated at 700 ° C in an air atmosphere. A glass protective layer was formed on the surface of the ceramic body. afterwards
  • the external electrode forming portion is barrel-polished, and both layers of the ceramic body are sequentially sputtered with Cu, Cr, and Ag as targets, respectively.
  • An external electrode having a structure was formed.
  • electrolytic plating is applied to the surface of the external electrode to sequentially form a Ni film and a Sn film.
  • the stacked positive temperature coefficient thermistors of sample numbers 1 to 6 were prepared.
  • Table 1 shows the maximum value, the minimum value, and the average value for 10 samples of sample numbers 1 to 6, respectively.
  • the force for adjusting the addition amount of the acrylic organic binder so that the measured sintered density is 75% of the theoretical sintered density I asked for it. That is, first, a plurality of ceramic green sheets on which no conductive pattern is formed are stacked and fired, whereby a sample for sintering density measurement is separately prepared, and the volume and weight of this sample are measured. Calculated.
  • sample number 6 uses Sm as a semiconducting agent, so the rate of change over time in room temperature resistance value ⁇ ⁇ is 8.0% on average and 6 on the minimum. It became 3%, and it became a force to become larger than 6%.
  • Sample Nos. 1 to 5 use specific semiconducting agents, that is, La, Ce, Pr, Nd, and Pm. In the range of 1.1 to 1.4%, it can be reduced to 1.5% or less. That is, it was confirmed that by using the specific semiconducting agent of the present invention, the time-dependent change rate ⁇ of the room temperature resistance value can be greatly suppressed.
  • BaTiO, TiO, and CeO as a semiconducting agent were prepared as starting materials.
  • an acrylic acid organic binder, polycarboxylic acid ammonium salt (dispersing agent), and pure water are added to the obtained calcined powder, and mixed with a PSZ ball in a ball mill for 15 hours.
  • a ceramic slurry was obtained.
  • the amount of the acrylic organic binder added was adjusted so that the measured sintered density after firing was 60 to 95% of the theoretical sintered density.
  • the resistance change rate AR was determined for each of the stacked positive temperature coefficient thermistors of sample numbers 11 to 18. That is, for each of the 10 stacked positive temperature coefficient thermistors of each sample, the temperature 25
  • the resistance values R and R at ° C and 250 ° C should be adjusted directly with a voltage of 0.01 V applied.
  • the resistance change rate AR (number of digits) was calculated by Equation (2).
  • AR log (R / R)--(2)
  • Table 2 shows the relative ratio of the measured sintered density to the theoretical sintered density in each sample (hereinafter, simply referred to as “sintered density” in Example 2), room temperature resistance in 10 samples. The average values of the value X, the room temperature resistance value ⁇ X, and the resistance change rate ⁇ R are shown.
  • Sample No. 18 had a sintering density of 95%, and the sintering density was high, so that the oxygen did not reach the center part sufficiently during reoxidation, resulting in acidity unevenness.
  • the time-dependent rate of change ⁇ was as large as 12.7%, and both the force and resistance change rate AR were as small as two orders of magnitude, and sufficient characteristics were not obtained.
  • Sample Nos. 12 to 17 have a sintering density in the range of 65% to 90%, so the room temperature resistance value X is 0.102-0.671 ⁇ , which is as low as 1 ⁇ or less.
  • the time-dependent change rate ⁇ can be suppressed to 2% or less, and the force and resistance change rate AR are 4 digits or more, and a sufficient resistance change rate ⁇ R can be obtained.
  • BaTiO, TiO, and NdO as a semiconducting agent are prepared as starting materials.
  • the yarn of the laminar layer is S (Ba Nd) TiO (where x / y is 0.996-1.008)
  • the calcined powder obtained was added to an acrylic acid organic binder and polycarboxylic acid ammonium. Salt (dispersant) and pure water were added and mixed with a PSZ ball in a ball mill for 15 hours to obtain a ceramic slurry. The amount of acrylic organic binder added was adjusted so that the measured sintered density after firing would be 80% of the theoretical sintered density.
  • the room temperature resistance value X and the room temperature resistance value ⁇ were measured in the same manner as in 1], and the resistance change rate AR was determined in the same manner as in [Example 2].
  • Table 3 shows the average value of Ba site to Ti site ratio xZy in each sample, room temperature resistance value X in each sample, room temperature resistance value aging rate ⁇ , and resistance change rate AR. Show.
  • Sample No. 27 has a Ba site to Ti site ratio xZy exceeding 1.008 and 1.006. Therefore, the room temperature resistance value X increased to 7 ⁇ or more, and the time-dependent change rate ⁇ of the room temperature resistance value increased to 16.9%.
  • a calcined powder was obtained in the same manner as in Example 1].
  • an acrylic acid organic binder, polycarboxylic acid ammonium salt (dispersing agent), and pure water are added to the obtained calcined powder and mixed in a ball mill with a PSZ ball for 15 hours. A ceramic slurry was obtained. The amount of the acrylic organic binder added was adjusted so that the measured sintered density after firing was 75% of the theoretical sintered density.
  • the obtained ceramic slurry is formed into a sheet shape by a doctor blade method so that the thickness D of the semiconductor ceramic layer after firing is 11 to 40 m, and is dried to be a ceramic green sheet.
  • Ni powder and an organic binder were dispersed in an organic solvent to obtain a conductive paste for internal electrodes.
  • the obtained conductive paste for internal electrodes was screen-printed on the main surface of the ceramic green sheet so that the electrode thickness after sintering was 0.4 to 5 / ⁇ ⁇ to form a conductor pattern.
  • the time-dependent change rate ⁇ of the room temperature resistance value was measured in the same manner as in 1].
  • Table 4 shows the average values of the thickness d of the internal electrode layer, the thickness D of the semiconductor ceramic layer, the ratio dZD, and the room temperature resistance value ⁇ X in each sample.
  • Sample Nos. 37, 44, and 51 have an internal electrode layer thickness d of .0, which is as thin as less than 0.6 m. The average value increased from 4.5% to 9.2%.
  • sample numbers 31 to 34, 38, and 39 have dZD of 0.2 to 0.45, which is 0.2 or more, the room temperature resistance change rate ⁇ is increased to 5.7 to 23.7%, and dZD is As the size increased, the time-dependent rate of change ⁇ in room temperature resistance also increased.
  • the thickness d of the internal electrode layer is 0.6 m or more, and the thickness d of the internal electrode layer and the thickness of the semiconductor ceramic layer Since the ratio dZD to D is dZD less than 0.2, the time-dependent rate of change ⁇ of room temperature resistance was 0.3 to 2.0%, and it was possible to suppress it to 2.0% or less.
  • composition of the semiconductor ceramic layer is (Ba A) TiO (where A is La or Sm, and 0 ⁇ 000
  • the rate of resistance change ⁇ R was determined in the same manner as in 2].
  • Table 5 shows the composition of the semiconductor ceramic layer in each sample, the room temperature resistance value X in each sample, the room temperature resistance value aging rate ⁇ , and the average value of the resistance change rate AR.
  • the time-dependent change rate ⁇ was as small as 1.3% and the resistance change rate AR was as large as 4.7 digits, but the room temperature resistance value X was 1.24 ⁇ , which was higher than 1 ⁇ .
  • Sample Nos. 67 to 70 use Sm outside the scope of the present invention as a semiconducting agent, so the rate of change in room temperature resistance over time ⁇ is 8% or more, and the rate of change in resistance AR is also less than 4 digits It became a force to become smaller.
  • Sample Nos. 62 to 65 have a La content of 0.001 to 0.005 and 0.1 to 0.5 parts by mole with respect to TilOO moles.
  • Resistance change rate AR as small as 6% is 4.0 to 4.7 digits, and sufficient resistance change rate AR can be obtained, and room temperature resistance value X is 0.06 to 0.23 ⁇ , 1 ⁇
  • the power that can be made smaller is S minutes.
  • Sample Nos. 6 2 to 64 added in the range of 0.1 to 0.3 mol parts with respect to TilOO mol parts have good room temperature resistance value X and resistance change rate AR.
  • the room temperature resistance value change rate with time ⁇ ⁇ could be further improved.

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Abstract

　本発明の積層型正特性サーミスタは、半導体セラミック層が、ＢａＴｉＯ３系セラミック材料を主成分とし、ＢａサイトとＴｉサイトの比が０．９９８～１．００６であり、かつ、半導体化剤としてＬａ、Ｃｅ、Ｐｒ、Ｎｄ、及びＰｍの中から選択された少なくとも一種の元素が含有されている。この積層型正特性サーミスタは、内部電極層の厚みｄ及び半導体セラミック層の厚みをＤが、ｄ≧０．６μｍ、かつｄ／Ｄ＜０．２を満足している。これにより実測焼結密度が理論焼結密度の６５％～９０％という焼結密度の低い半導体セラミック層の場合であっても、熱処理等の煩雑な方法を伴わずに、室温抵抗値の経時変化率が小さい積層型正特性サーミスタを実現する。半導体化剤の含有量が、Ｔｉ１００モル部に対し０．１～０．５モル部の場合は、１１５０°Cという低温焼成が可能となり、低い室温抵抗値と十分に大きな抵抗変化率を得ることができる。

Description

明 細 書
積層型正特性サーミスタ
技術分野
[0001] 本発明は、過電流保護用、温度検知用等の積層型正特性サーミスタに関し、特に 室温抵抗値の経時変化率を向上させた積層型正特性サーミスタに関する。
背景技術
[0002] 近年、電子機器の分野では小型化が進んでおり、これらの電子機器に搭載される 正特性サーミスタにお 、ても小型化が進んで 、る。この正特性サーミスタは正の抵抗 温度特性を有するものであり、小型化された正特性サーミスタとして、例えば、積層型 正特性サーミスタが知られて 、る。
[0003] この種の積層型正特性サーミスタは、通常、正の抵抗温度特性を有する複数の半 導体セラミック層と、半導体セラミック層の界面に沿ってそれぞれ形成された複数の 内部電極層とを有するセラミック素体を有し、前記セラミック素体の両端部には前記 内部電極層が互い違いになるように引き出され、この引き出された内部電極層と電気 的に接続するように外部電極が形成されている。また、半導体セラミック層としては、 BaTiO系セラミック材料を主成分としたものが用いられている。さらに、 BaTiO系セ
3 3 ラミック材料で正の抵抗温度特性を発現させるには、極微量の半導体化剤が添加さ れるが、この半導体化剤としては、一般には Smが広く用いられている。
[0004] また、積層型正特性サーミスタの内部電極材料としては、 Niが広く用いられている。
通常、積層型正特性サーミスタのセラミック素体は、半導体セラミック層となるセラミツ クグリーンシートに、内部電極用導電性ペーストをスクリーン印刷して導体パターンを 形成し、導体パターンの形成されたセラミックグリーンシートを所定順序で積層し、セ ラミックグリーンシートと導体パターンとを一体焼成することによって形成される。
[0005] ところで、内部電極材料として Niを用いた場合、大気雰囲気下で一体焼成すると N iが酸ィ匕されてしまうため、還元雰囲気下で一体焼成する必要があるが、還元雰囲気 下で一体焼成すると、半導体セラミック層も還元されてしまうため、十分な抵抗変化率 が得られなくなる。このため、通常は還元雰囲気下で一体焼成を行った後に、別途、 大気雰囲気下または酸素雰囲気下で再酸化処理を行っている。
[0006] し力しながら、この再酸化処理は、熱処理温度の制御が難しく、セラミック素体の中 央部にまで酸素を行き渡らすのが困難であり、このため酸ィ匕むらが生じて十分な抵 抗変化率が得られなくなるおそれがある。
[0007] そこで、特許文献 1では、半導体セラミック層の空隙率を 5〜40体積％とし、積層方 向に関して最も外側にそれぞ; 立置する 2つの内部電極間にある有効層となる複数 のサーミスタ層のうち、積層方向での中央部にあるサーミスタ層の空隙率が、積層方 向での外側にあるサーミスタ層の空隙率よりも高くした積層型正特性サーミスタが提 案されている。
[0008] 特許文献 1では、半導体セラミック層の空隙率を 5〜40体積％としている力 この空 隙率を焼結密度に換算すると、おおよそ理論焼結密度の 60%以上 95%以下に相 当する。そして、この特許文献 1では、半導体セラミック層の実測焼結密度を理論焼 結密度の 60以上 95%以下と小さくし、空隙率を中央部のサーミスタ層よりも外側の サーミスタ層よりも大きくすることにより、セラミック素体の中央部にまで酸素を行き渡り やすくし、これにより酸ィ匕むらが生じるのを防いで所望の抵抗変化率を得ようとしてい る。
[0009] 一方、半導体セラミック層となるべきセラミックグリーンシートと内部電極層となるべき 導体パターンとを還元雰囲気下で一体焼成した後に、大気中雰囲気下または酸素 雰囲気で一体焼成すると、半導体セラミック層に熱及び雰囲気履歴が多く加わるた め、半導体セラミック層には歪みが生じ、室温抵抗値の経時変化率が大きくなるおそ れがある。
[0010] そこで、このような室温抵抗値の経時変化率を小さくする方法として、特許文献 2に 示すように、外部電極が形成されたセラミック素体に 60°C以上 200°C以下の熱処理 を行うようにした積層型正特性サーミスタの製造方法が提案されて ヽる。
[0011] この特許文献 2では、セラミック素体に外部電極を形成した後、 60〜200°Cの温度 で熱処理を行うことにより、上記半導体セラミック層の歪みを徐々に緩和し、室温抵抗 値の経時変化率を安定ィ匕させるようとして 、る。
[0012] 特許文献 1 :特開 2005— 93574号公報 特許文献 2：特開 2004 - 134744号公報
発明の開示
発明が解決しょうとする課題
[0013] し力しながら、特許文献 2の製造方法では、 60〜200°Cの温度で熱処理を行って いるが、室温抵抗値の経時変化率を安定ィ匕させるためには、 100時間程度の熱処理 時間が必要とされ (特許文献 2、段落番号〔0023〕参照）、したがって熱処理に長時 間を要することとなり、生産効率が悪ぐ量産性に欠けるという問題点があった。
[0014] また、半導体化剤として、特許文献 1のように Smを用いた場合、半導体セラミック層 の焼結密度が低いと、粒子間結合も弱ぐ結晶格子が不安定になるため、たとえ特許 文献 2のような熱処理を施しても室温抵抗値の経時変化率を十分に安定化するのは 困難である。
[0015] 本発明はこのような事情に鑑みなされたものであって、 BaTiO系セラミック材料を
3
主成分とする焼結密度の低 、半導体セラミック層を有する場合であっても、熱処理等 の煩雑な方法を伴わずに、室温抵抗値の経時変化率が小さ!ヽ積層型正特性サーミ スタを提供することを目的とする。
課題を解決するための手段
[0016] 上記目的を達成するために、本発明者らは鋭意検討を重ねた結果、半導体セラミ ック層が BaTiO系セラミック材料を主成分とし、かつ実測焼結密度が理論焼結密度
3
の 65〜90%という焼結密度の低い場合であっても、 Baサイトと Tiサイトの比を 0. 99 8〜1. 006の範囲とし、かつ、半導体化剤として、 La、 Ce等の特定の物質を添加す ると共に、内部電極層の厚み dを 0. 6 m以上とし、この厚み dと半導体セラミック層 の厚み Dとの比である dZDを 0. 2未満とすることにより、内部電極層と半導体セラミツ ク層を還元雰囲気下で一体焼成し、かつ再酸化処理を行っても歪みが生じるのを抑 制することができ、その結果、室温抵抗値の経時変化率を小さくできるという知見を 得た。
[0017] 本発明はこのような知見に基づきなされたものであって、本発明に係る積層型正特 性サーミスタは、実測焼結密度が理論焼結密度の 65%以上 90%以下である半導体 セラミック層と内部電極層とが交互に積層されて焼成されてなるセラミック素体と、前 記内部電極層と電気的に接続されるように前記セラミック素体の両端部に形成された 外部電極とを有する積層型正特性サーミスタにおいて、前記半導体セラミック層は、 BaTiO系セラミック材料を主成分とすると共に、 Baサイトと Tiサイトの比が 0. 998≤
3
Baサイト/ Tiサイト≤1. 006であり、かつ、半導体化剤として La、 Ce、 Pr、 Nd、及び Pmの中カゝら選択された少なくとも一種の元素を含み、前記内部電極層の厚み d及び 前記半導体セラミック層の厚み D力 d≥0. 6 /ζ πι、かつ dZD< 0. 2を満足すること を特徴としている。
[0018] また、本発明者らの更なる鋭意研究の結果、半導体化剤の添加量を、 BaTiO系セ
3 ラミック材料の TilOOモル部に対し、 0. 1〜0. 5モル部の範囲とすることにより、焼結 性を向上させることができ、より低温で焼成しても大きな抵抗変化率を維持しつつ室 温抵抗値を小さくすることが可能であるということが分力つた。
[0019] すなわち、本発明の積層型正特性サーミスタは、前記半導体化剤が、前記 BaTiO
3 系セラミック材料の TilOOモル部に対し、 0. 1モル部以上 0. 5モル部以下の範囲で 含有されることを特徴として 、る。
発明の効果
[0020] 上記積層型正特性サーミスタによれば、前記半導体セラミック層は、 BaTiO系セラ
3 ミック材料を主成分とすると共に、 Baサイトと Tiサイトの比が 0. 998≤Baサイト ZTiサ イト≤1. 006であり、かつ、半導体化剤として La、 Ce、 Pr、 Nd、及び Pmの中力ら選 択された少なくとも一種の元素を含み、前記内部電極層の厚み d及び前記半導体セ ラミック層の厚み D力 d≥0. 6 /ζ πι、かつ dZD< 0. 2を満足するので、半導体セラ ミック層の実測焼結密度が理論焼結密度の 65〜90%という焼結密度の低い場合で あっても、長時間の熱処理を行わなくても歪みを低減することができ、室温抵抗値の 経時変化率が小さい積層型正特性サーミスタを得ることができる。
[0021] また、前記半導体化剤が、前記 BaTiO系セラミック材料の TilOOモル部に対し、 0
3
. 1モル部以上 0. 5モル部以下の範囲で含有されているので、焼成温度の低温ィ匕を 図ることができ、より低温で焼結しても大きな抵抗変化率を維持したまま、室温抵抗値 を小さくすることができる。したがって、室温抵抗値の経時変化率が小さぐしかも大き な抵抗変化率と小さな室温抵抗値を有する積層型正特性サーミスタを得ることができ る。
図面の簡単な説明
[0022] [図 1]本発明に係る積層型正特性サーミスタの一実施の形態を模式的に示した概略 断面図である。
符号の説明
[0023] 2 半導体セラミック層
3a, 3b 内部電極層
4 セラミック素体
5a、 5b 外部電極
発明を実施するための最良の形態
[0024] 次に、本発明の実施の形態を詳細に説明する。
[0025] 図 1は、本発明に係る積層型正特性サーミスタの一実施の形態を模式的に示した 概略断面図である。
[0026] 本積層型正特性サーミスタは、半導体セラミック層 2を有するセラミック素体 4の内部 に内部電極層 3a、 3bが埋設されている。そして、セラミック素体 4の両端部には、内 部電極層 3a、 3bと電気的に接続されるように外部電極 5a、 5bが形成されている。す なわち、内部電極層 3aはセラミック素体 4の一方の端面に、内部電極層 3bはセラミツ ク素体 4の他方の端面に、交互に引き出されるように形成されている。そして、外部電 極 5aは内部電極層 3aと電気的に接続され、外部電極 5bは内部電極層 3bと電気的 に接続されている。
[0027] また、外部電極 5a、 5bの表面には Ni等力もなる第 1のめつき皮膜 6a、 6bが形成さ れ、さらに第 1のめつき皮膜 6a、 6bの表面には Sn等力もなる第 2のめつき皮膜 7a、 7 bが形成されている。
[0028] そして、上記半導体セラミック層 2は、実測焼結密度が理論焼結密度の 65%以上 9 0%以下とされている。
[0029] すなわち、実測焼結密度が理論焼結密度の 65%未満になると焼結密度が低すぎ るため、セラミック素体 4の機械的強度が低下したり、室温抵抗値が高くなる。一方、 実測焼結密度が理論焼結密度の 90%を超えてしまうと焼結密度が高すぎるため、再 酸ィ匕処理で酸素をセラミック素体 4の中央部にまで行き渡らせるのが困難となり、した がって再酸化処理が円滑に進行しない。このため十分な抵抗変化率を得ることがで きず、室温抵抗値の経時変化率も大きくなる。
[0030] これに対し半導体セラミック層 2の実測焼結密度を理論焼結密度の 65%以上 90% 以下とした場合は、機械的強度の低下を招くこともなぐ再酸化処理で酸素をセラミツ ク素体 4の中央部にまで行き渡らせることができ、その結果十分な抵抗変化率を有す る積層型正特性サーミスタを得ることが可能となり、しカゝも、室温抵抗値の経時変化 率を小さ 、まま維持することが可能となる。
[0031] 上記半導体セラミック層 2は、組成的には、ぺロブスカイト型構造 (一般式 ABO )を
3 有する BaTiO系セラミック材料を主成分とし、かつ半導体化剤として La、 Ce、 Pr、 N
3
d、及び Pmのうちの少なくとも一種が含有されており、これにより室温抵抗値の経時 変化率の低減化を実現して ヽる。
[0032] 主成分を構成する BaTiO系セラミック材料は、具体的には、 Baサイトと Tiサイトと
3
の比（ = Baサイト ZTiサイト）が 0. 998以上 1. 006以下となるように配合されている。
[0033] すなわち、 Baサイト ZTiサイトが 0. 998未満になると室温抵抗値の経時変化率が 大きくなり、かつ、室温抵抗値も高くなる。一方、 Baサイト ZTiサイトが 1. 006を超え た場合も室温抵抗値の経時変化率が大きくなり、室温抵抗値も高くなる。特に、高温 多湿下 (例えば、温度 60°C、湿度 85〜90%)で長時間放置した場合に室温抵抗値 の経時変化率が大きくなる。
[0034] そこで、本実施の形態では、 Baサイト ZTiサイトが 0. 998以上 1. 006以下となるよ うに各組成の配合量が調整されて！ヽる。
[0035] 尚、 Baサイトとは、一般式 ABOで表される BaTiOにおいて、 Baが配位する Aサイ
3 3
ト全体を意味する。したがって、本実施の形態の場合、上記半導体化剤は Baの一部 と置換して Aサイトに配位される力 Baサイトとは Baのみならずこれら半導体化剤や その他の置換元素を含めたものをいう。同様に、 Tiサイトとは、 Tiが配位する Bサイト 全体を意味し、したがって、 Tiの一部が Niで置換されている場合は、 Tiのみならずこ れらの置換元素を含めたものを 、う。
[0036] また、半導体セラミック層 2に含有される半導体化剤として、 La、 Ce、 Pr、 Nd、及び Pm (以下、これらの半導体化剤を「特定の半導体化剤」と総称する。 )に限定したの は以下の理由による。
[0037] 特許文献 1にも記載されているように、従来より、この種の積層型正特性サーミスタ では、半導体化剤として Smを使用するのが一般的であった力 この Smを半導体ィ匕 剤に使用した場合、室温抵抗値の経時変化率が大きくなる傾向にあった。これは Sm 力 ¾aサイトと Tiサイトの双方に固溶しやすいことから、熱や雰囲気の履歴の影響を受 けるとセラミックスの結晶格子に歪みが生じやすくなるためと考えられる。
[0038] 一方、本発明者らの研究結果により、 Baサイト ZTiサイトを 0. 998以上 1. 006以 下とし、かつ、上記特定の半導体化剤を使用すると、これら特定の半導体化剤が Ba サイトに選択的に固溶し、その結果、結晶格子が安定化しやすくなり、セラミックスの 歪みが軽減されることが分力ゝつた。すなわち、 Baサイト ZTiサイトを 0. 998以上 1. 0 06以下とし、かつ上記特定の半導体化剤を使用した場合は、特定の半導体化剤が Baサイトに選択的に固溶するため、半導体セラミック層 2の実測焼結密度が理論焼 結密度の 65〜90%と低くても半導体セラミック層 2の結晶格子が歪みに《なり、これ により室温抵抗値の経時変化率が小さくなつたものと思われる。
[0039] また、上記半導体化剤を半導体セラミック層 2に含有させることにより、室温抵抗値 の経時変化率を小さくすることができる力 TilOOモル部に対し、 0. 1モル部以上 0. 5モル部以下とすると、室温抵抗値を低くかつ十分な抵抗変化率を得ることができる ことから、より好ましい。
[0040] すなわち、従来の Smを半導体化剤として使用した場合は、低い室温抵抗値と十分 に大きな抵抗変化率を得るためには、 1250°C以上の高い温度で還元雰囲気下、焼 成する必要があることが知られて ヽた。
[0041] しかしながら、本発明者らが鋭意研究を重ねたところ、上記特定の半導体化剤を、 TilOOモル部に対し、 0. 1モル部以上 0. 5モル部以下の範囲で半導体セラミック層 2に含有させた場合は、還元雰囲気下、 1150°Cという低い焼成温度で焼成しても、 十分に大きな抵抗変化率を維持したまま、室温抵抗値を小さくできることが分力 た
[0042] そして、上記半導体化剤を半導体セラミック層 2に含有させることにより、室温抵抗 値の経時変化率を小さくすることができるのであるから、特定の半導体化剤の含有量 を TilOOモル部に対し、 0. 1モル部以上 0. 5モル部以下とすると、室温抵抗値の経 時変化率が小さぐしかも十分に大きな抵抗変化率と小さな室温抵抗値を有する積 層型正特性サーミスタを得ることができることとなる。
[0043] 尚、特定の半導体化剤の含有量が、 TilOOモル部に対し 0. 1モル部未満になると 、半導体化剤が少なすぎるため十分に半導体化が進まず、室温抵抗値が高くなるお それがあり、一方、半導体化剤の含有量力 TilOOモル部に対し 0. 5モル部を超え た場合も室温抵抗値が高くなり、しカゝもこの場合は抵抗変化率も小さくなるおそれが あるため、小さな室温抵抗値と十分に大きな抵抗変化率を得る観点力 は好ましくな い。
[0044] また、本積層型正特性サーミスタは、内部電極層 3a、 3bの厚み dは 0. 6 μ m以上 に形成され、内部電極層 3a、 3bの厚み dと半導体セラミック層 2の厚み Dとの比 dZD は 0. 2未満となるように形成されている。
[0045] すなわち、内部電極層 3a、 3bの厚み dが 0. 6 μ m未満になると、内部電極層 3a、 3 bと外部電極 5a、 5bとの接触面積が減少し、このため電気的な接続が不安定となり、 室温抵抗値の経時変化率も不安定になる。また、内部電極層 3a、 3bの厚み dと半導 体セラミック層 2の厚み Dとの比 dZDが 0. 2以上になると、内部電極層 3a、 3bと半導 体セラミック層 2とが一体焼成されて焼結された場合に、内部電極層 3a、 3bと半導体 セラミック層 2との間に生じる応力の影響を受けて歪みが生じ、このため室温抵抗値 の経時変化率が大きくなるおそれがある。
[0046] これに対し、内部電極層 3a、 3bの厚み dを 0. 6 μ m以上とし、前記比 dZDを 0. 2 未満とすることにより、内部電極層と半導体セラミック層とがー体焼成されて焼結され た際、構造的な歪みが生じるのを抑制することができる。
[0047] そこで、本実施の形態では、内部電極層 3a、 3bの厚み dを 0. 6 μ m以上とし、前記 比 dZDを 0. 2未満としている。
[0048] 尚、内部電極層 3a、 3bを構成する内部電極材料としては、半導体セラミック層 2と のォーミック接触に優れた材料が好ましぐ例えば Ni、 Cu等の卑金属力 なる単体 又は合金を主成分とすることが好まし 、。 [0049] また、外部電極 5a、 5bを構成する外部電極材料としては、 Ag、 Ag— Pd、及び Pd 等の貴金属の単体及び合金、または Ni、及び Cu等の卑金属の単体及び合金等を 使用することができるが、内部電極層 3a、 3bとの接続及び導通が好適なものを選ぶ のが好ましい。
[0050] このように本積層型正特性サーミスタは、（i) Baサイトと Tiサイトの比を 0. 998以上 1 . 006以下とし、（ii)特定の半導体化剤（La、 Ce、 Pr、 Nd、及び Pm)を半導体セラミ ック層 2に含有させ、（iii)内部電極層 3a、 3bの厚み dを 0. 6 m以上とし、かつ前記 比 dZDを 0. 2未満としているので、半導体セラミック層 2の実測焼結密度が理論焼 結密度の 65%以上 90%以下という焼結密度の低い場合であっても、室温抵抗値の 経時変化率の小さぐ構造的な歪みが生じるのを抑制された積層型正特性サーミス タを得ることがでさる。
[0051] 特に、半導体化剤の含有量が、 BaTiO系セラミック材料の TilOOモル部に対し、 0
3
. 1モル部以上 0. 5モル部以下とすることにより、 1150°Cという低温での焼成が可能 となり、室温抵抗値の経時変化率が小さぐかつ、十分に大きな抵抗変化率を確保し つつ、室温抵抗値の低 、高品質の積層型正特性サーミスタを得ることができる。
[0052] 次に、上記積層型正特性サーミスタの製造方法を説明する。
[0053] まず、出発原料として BaCO、 TiO、及び La O、 CeO、 Pr O 、 Nd O、 Pm O
3 2 2 3 2 6 11 2 3 2 のうちの少なくとも 1種を用意する。
3
[0054] そして、セラミック組成が（Ba A ) Ti O (ただし、 Aは La、 Ce、 Pr、 Nd、 Pmのう l- α a x y 3
ちの少なくとち 1種、 0. 998≤x/y≤l . 006、好ましくは 0. 001≤ a≤0. 005)とな るように前記出発原料を所定量秤量する。次いで、該秤量物を部分安定ィ匕ジルコニ ァ等（以下、「pszボール」という。）の粉砕媒体と共にボールミルに投入して十分に 湿式混合粉砕し、その後、所定温度 (例えば、 1000〜1200°C)で仮焼しセラミック 粉末を作製する。
[0055] 次に、前記セラミック粉末に有機バインダを加え、湿式で混合処理を行なってセラミ ックスラリーを作製する。その後、得られたセラミックスラリーをドクターブレード法等の シート成形法を用いてシート状に成形し、セラミックグリーンシートを作製する。
[0056] この際、焼成後の半導体セラミック層 2の実測焼結密度が理論焼結密度の 65〜90 %となるように、有機バインダの添加量を調整する。また、焼成後の半導体セラミック 層 2の厚み Dと内部電極層 3a、 3bの厚み dとの関係力 d/D< 0. 2を満足するよう にセラミックグリーンシートの厚みを調整する。
[0057] 次 、で、 Niを主成分とした内部電極用導電性ペーストを用意する。そして、前記セ ラミックグリーンシート上に前記内部電極用導電性ペーストをスクリーン印刷等によつ て印刷し、導体パターンを形成する。尚、この際に焼成後の内部電極層 3a、 3bの厚 み dが 0. 6 111以上でぁり、かっ前記(170が(170<0. 2を満足するように導体パタ ーンの塗布厚みを調整する。
[0058] 次に、これら導体パターンの形成されたセラミックグリーンシートを所定順序に積層 した後、導体パターンの形成されていないセラミックグリーンシートを上下に配し、圧 着して積層体を作製する。
[0059] 次 、で、この積層体を所定寸法に切断してアルミナ製の匣（さや）に収容し、所定の 温度 (例えば 300〜400°C)で脱バインダ処理を行った後、所定の還元雰囲気下 (例 えば、 Nガスに対する Hガスの濃度力^〜 3重量％程度）、所定温度 (例えば、 110
2 2
0〜1300°C)で焼成処理を施し、内部電極層 3a、 3bと半導体セラミック層 2とが交互 に積層されたセラミック素体 4を形成する。
[0060] 続、て、上記セラミック素体 4を大気雰囲気下、又は酸素雰囲気下、所定の温度（ 例えば、 500〜700°C)で再酸化処理を行う。
[0061] 続いて、セラミック素体 4の両端部にスパッタリング処理を施して Agを主成分とする 外部電極 5a及び 5bを形成する。さらに、外部電極 5a及び 5bの表面には電解めつき により Ni皮膜 6a、 6b、及び Sn皮膜 7a、 7bを順次形成し、これにより上記積層型正特 性サーミスタが製造される。
[0062] 尚、本発明は上記実施の形態に限定されるものではない。上記実施の形態では、 半導体セラミック層 2の焼結密度に関しては、セラミックグリーンシート作製時の有機 バインダの添カ卩量で調整して 、るが、これに限るものではな!/、。
[0063] また、上記実施の形態では、外部電極 5a、 5bの形成方法として、スパッタリング法 を使用しているが、焼付け処理で形成してもよい。すなわち、外部電極用導電性べ 一ストをセラミック素体 4の両端部に塗布した後、所定温度 (例えば、 500〜800°C) で焼付けて形成してもよぐこの際、セラミック素体 4への再酸ィ匕処理を兼ねるように 構成してもよい。また、密着性が良好であれば、スパッタリング法以外の真空蒸着法 等、他の薄膜形成方法を利用することも可能である。
[0064] また、上記実施の形態では、出発原料として酸化物を使用したが、炭酸塩等を使 用することちでさる。
[0065] また、本発明の積層型正特性サーミスタは、過電流保護用、温度検知用に有用で あるがこれに限るものではない。図 1の積層型正特性サーミスタでは内部電極層 3a、 3bは交互に外部電極 5a、 5bに接続されている力 少なくとも 1組以上の連続する内 部電極層 3a、 3bが半導体セラミック層 2を介して異なる電位に接続された外部電極 5 a、 5bに接続されていれば、その他の内部電極層 3a、 3bは必ずしも交互に形成する 必要はなぐ図 1に示した形状の積層型正特性サーミスタに限定されるものではない
[0066] また、セラミック素体 4の表面のうち、外部電極 5a、 5bが形成されていない部分にガ ラス層や榭脂層等の保護層を形成してもよく（図示せず)、このような保護層を形成す ることで、より一層外部環境の影響が受けにくくなり、温度'湿度等による特性劣化を 抑帘 Uすることができる。
[0067] 次に、本発明の実施例を具体的に説明する。
実施例 1
[0068] まず、出発原料として、 BaCO、 TiO、： La O、 CeO、 Pr O 、 Nd O、 Pm O、
3 2 2 3 2 6 11 2 3 2 3
Sm Oを用意し、半導体セラミック層の組成が（Ba A )TiO (但し、 Aは La、 Ce
2 3 0.998 0.002 3
、 Pr、 Nd、 Pm、又は Sm)となるように、これら出発原料を秤量した。
[0069] 続いて、これらの出発原料に純水を加え、 PSZボールと共にボールミル内で 10時 間混合粉砕し、乾燥後、 1150°Cで 2時間仮焼し、再度、 PSZボールと共にボールミ ル内で粉砕して仮焼粉を得た。
[0070] 次に、得られた仮焼粉に、アクリル酸系有機バインダ、分散剤としてのポリカルボン 酸アンモニゥム塩、及び純水をカ卩えて、 PSZボールと共にボールミル内で 15時間混 合してセラミックスラリーを得た。尚、アクリル酸系有機バインダの添加量は、焼成後 の半導体セラミック層の実測焼結密度が理論焼結密度の 75%となるように調整した。 [0071] 続いて、得られたセラミックスラリーを、ドクターブレード法によりシート状に成形し、 乾燥させて、焼成後の半導体セラミック層の厚み dが 22 mとなるようにセラミックダリ ーンシートを作製した。
[0072] 次に、 Ni粉末と有機バインダとを有機溶剤に分散させて内部電極用導電性ペース トを得た。そして得られた内部電極用導電性ペーストを、セラミックグリーンシートの主 面上に、焼成後の内部電極層の厚み Dが 1. 1 mとなるようスクリーン印刷を施し、 導体パターンを形成した。すなわち、本実施例では、セラミックグリーンシート及び導 電パターンの各厚みは、焼成後の半導体セラミック層の厚み dと内部電極層の厚み D との比 d/Dが 0. 05となるように調整されている。
[0073] その後、導体パターンの形成されたセラミックグリーンシートを、導体パターンがセラ ミックグリーンシートを介して対向するようにセラミックグリーンシートを 25枚積み重ね 、さらに導体パターンの形成されていない保護用セラミックグリーンシートを上下に 5 枚づっ配して圧着し、次いで、長さ 2. 2mm、幅 1. 3mm、厚み 0. 9mmの寸法に切 断して生の積層体を得た。この生の積層体を大気中 400°C、 12時間で脱バインダ処 理を行った後、 Nガスに対する Hガスの濃度が 3体積％に調整された還元雰囲気
2 2
下、 1150°Cの焼成温度で 2時間焼成し、半導体セラミック層と内部電極層とが交互 に積層されたセラミック素体を得た。
[0074] 次に、得られたセラミック素体の表面をバレル研磨した後、該セラミック素体をシリカ 系のガラス溶液に浸漬し、乾燥し、次いで、大気雰囲気下、 700°Cの温度で熱処理 を含む再酸化処理を行い、セラミック素体の表面にガラス保護層を形成した。その後
、ガラス保護層が形成されたセラミック素体のうち、外部電極形成部分をバレル研磨 し、そのセラミック素体の両端部に Cu、 Cr、及び Agをそれぞれターゲットにして順次 スパッタリング処理を施し、三層構造の外部電極を形成した。
[0075] 最後に、外部電極の表面に電解めつきを施して Ni皮膜及び Sn皮膜を順次形成し
、試料番号 1〜6の積層型正特性サーミスタを作製した。
[0076] 次に、試料番号 1〜6の各積層型正特性サーミスタを 10個づっ用意し、室温抵抗 2
5°C、湿度 60%の環境下で、 0. 01Vの電圧を印加し、直流四端子法により室温抵 抗値 (初期値) X ( Ω )を測定した。 [0077] 続いて、上記各試料を、室温 25°C、湿度 60%の恒温恒室槽内で 1000時間放置 し、その後、各試料を、恒温恒室槽から取り出して、再び 0. 01Vの電圧を印加し、直 流四端子法により 1000時間放置後の室温抵抗値 X' ( Ω )を測定し、数式（1)により 室温抵抗値の経時変化率 Δ Xを求めた。
[0078] ΔΧ= (Χ' -X) /XX 100 …ひ）
[0079] 表 1は、試料番号 1〜6の各 10個の試料について、最大値、最小値、及び平均値を それぞれ示している。
[0080] 尚、本実施例では、上述したように実測焼結密度が理論焼結密度の 75%となるよう にアクリル系有機バインダの添加量を調整している力 この実測焼結密度は以下のよ うにして求めた。すなわち、まず、導電パターンの形成されていないセラミックグリーン シートを複数枚積層して焼成処理を施し、これにより焼結密度測定用の試料を別途 作製し、この試料の体積と重量を測定することにより、算出した。
[0081] [表 1]
Figure imgf000015_0001
*は本発明範囲外
[0082] 表 1から明らかなように、試料番号 6は、半導体化剤として Smを使用しているため、 室温抵抗値の経時変化率 ΔΧは、平均値で 8. 0%、最小値でも 6. 3%となり、 6%以 上と大きくなることが分力つた。 [0083] これに対し試料番号 1〜5は、特定の半導体化剤、すなわち La、 Ce、 Pr、 Nd、及 び Pmを使用しているので、室温抵抗値の経時変化率 ΔΧは、平均値で 1. 1〜1. 4 %であり、 1. 5%以下に小さくできることが分力つた。すなわち、本発明の特定の半 導体化剤を使用することにより、室温抵抗値の経時変化率 ΔΧを大幅に抑制できるこ とが確認された。
実施例 2
[0084] 出発原料として、 BaTiO、 TiO、半導体化剤としての CeOを用意し、半導体セラ
3 2 2
ミック層の組成が（Ba Ce ) TiOとなるようにこれら出発原料を秤量し、〔実施例
0.998 0.002 3
1〕と同様の方法'手順で仮焼粉を得た。
[0085] 次に、得られた仮焼粉に、アクリル酸系有機バインダ、ポリカルボン酸アンモ-ゥム 塩 (分散剤）、及び純水を加えて、 PSZボールと共にボールミル内で 15時間混合して セラミックスラリーを得た。尚、アクリル系有機バインダの添加量は、焼成後の実測焼 結密度が理論焼結密度の 60〜95%となるように調整した。
[0086] その後は〔実施例 1〕と同様の方法 ·手順を使用し、試料番号 11〜18の積層型正 特性サーミスタを作製した。
[0087] 次に、試料番号 11〜18の各積層型正特性サーミスタを 10個づっ用意し、〔実施例
1〕と同様の方法で室温抵抗値 X、及び室温抵抗値の経時変化率 ΔΧを測定した。
[0088] また、試料番号 11〜18の各積層型正特性サーミスタについて、抵抗変化率 ARを 求めた。すなわち各試料の積層型正特性サーミスタの各々 10個について、温度 25
°C及び温度 250°Cにおける抵抗値 R 、R を、 0. 01Vの電圧を印加した状態で直
25 250
流四端子法により測定し、数式 (2)により抵抗変化率 AR (桁数)を求めた。
[0089] AR=log(R /R ) - -- (2)
250 25
[0090] 表 2は、各試料における理論焼結密度に対する実測焼結密度の相対比（以下、こ の実施例 2では、単に、「焼結密度」という。）、各試料 10個における室温抵抗値 X、 室温抵抗値の経時変化率 Δ X、及び抵抗変化率 Δ Rのそれぞれの平均値を示して いる。
[0091] [表 2] ( Β30.998。βο.οο2) Ti 03
試料 室温抵抗値の
No. 焼結密度 室温抵抗値 X 抵抗変化率
経時変化率 ΔΧ
(%) (Ω) (桁数）
(%)
11* 60 3.14 1.6 3.7
12 65 0.671 1.2 4.1
13 70 0.211 1.4 4.3
14 75 0.183 1.2 4.5
15 80 0.1 3 1.2 4.7
16 85 0.127 1.1 4.3
17 90 0.102 2.0 4.0
18* 95 0.067 12.7 2.1
*は本発明の範囲外
[0092] この表 2から明らかなように、試料番号 11は焼結密度が 60%と低すぎるため、室温 抵抗値が 3.14 Ωとなって 1 Ω以上と大きくなることが分力 た。
[0093] また、試料番号 18は、焼結密度が 95%であり、焼結密度が高いため、再酸化処理 で酸素が中央部にまで十分に行き渡らず酸ィ匕むらが生じたため、室温抵抗値の経 時変化率 ΔΧが 12.7%と大きくなり、し力も抵抗変化率 ARも 2桁程度と小さぐ十分 な特'性が得られなかった。
[0094] これに対し試料番号 12〜 17は、焼結密度が 65%以上 90%以下の範囲にあるの で、室温抵抗値 Xは 0.102-0.671 Ωとなって 1Ω以下と小さぐ室温抵抗値の経 時変化率 ΔΧも 2%以下に抑制でき、し力も抵抗変化率 ARも 4桁以上となって十分 な抵抗変化率 Δ Rを得ることができることが分力つた。
実施例 3
[0095] 出発原料として、 BaTiO、 TiO、半導体化剤としての Nd Oを用意し、半導体セ
3 2 2 3
ラミック層の糸且成カ S(Ba Nd ) TiO (た し、 x/yは 0.996-1.008)となるよ
0.998 0.002 3
うにこれら出発原料を秤量し、〔実施例 1〕と同様の方法 ·手順で仮焼粉を得た。
[0096] 次に、得られた仮焼粉に、アクリル酸系有機バインダ、ポリカルボン酸アンモ-ゥム 塩 (分散剤）、及び純水を加えて、 PSZボールと共にボールミル内で 15時間混合して セラミックスラリーを得た。尚、アクリル系有機バインダの添加量は、焼成後の実測焼 結密度が理論焼結密度の 80%となるように調整した。
[0097] そして、その後は〔実施例 1〕と同様の方法.手順を使用し、試料番号 21〜27の積 層型正特性サーミスタを作製した。
[0098] 次に、試料番号 21〜27の各積層型正特性サーミスタを 10個づっ用意し、〔実施例
1〕と同様の方法で室温抵抗値 X、及び室温抵抗値の経時変化率 ΔΧを測定し、〔実 施例 2〕と同様の方法で抵抗変化率 ARを求めた。
[0099] 表 3は、各試料における Baサイトと Tiサイトとの比 xZy、各試料 10個における室温 抵抗値 X、室温抵抗値の経時変化率 ΔΧ、及び抵抗変化率 ARのそれぞれの平均 値を示している。
[0100] [表 3]
Figure imgf000018_0001
*は本発明の範囲外
[0101] 表 3から明らかなように、試料番号 21は、 Baサイトと Tiサイトとの比 xZyが 0. 996と 0. 998未満であるので、室温抵抗値の経時変化率 ΔΧが 5%以上と大きくなることが 分かった。
[0102] また、試料番号 27は、 Baサイトと Tiサイトとの比 xZyが 1. 008と 1. 006を超えてい るので、室温抵抗値 Xが 7 Ω以上と大きくなり、また室温抵抗値の経時変化率 ΔΧも 1 6. 9%と大きくなることが分力つた。
[0103] これに対し試料番号 22〜26は Baサイトと Tiサイトとの比 xZyが 0. 998〜1. 006 の範囲にあるので、室温抵抗値 Xが 0. 16-0. 20 Ωとなって 1 Ω以下に小さくするこ とができ、また、室温抵抗値の経時変化率 ΔΧも 2. 0%以下と小さぐ抵抗変化率 Δ Rも 4桁以上と大きぐ十分な抵抗変化率 ARを得ることのできることが分力つた。 実施例 4
[0104] 出発原料として、 BaTiO、 TiO、半導体化剤としての Nd Oを用意し、半導体セ
3 2 2 3
ラミック層の組成が（Ba Nd ) TiOとなるようにこれら出発原料を秤量し、〔実施
0.998 0.002 3
例 1〕と同様の方法'手順で仮焼粉を得た。
[0105] 次に、得られた仮焼粉に、アクリル酸系有機バインダ、ポリカルボン酸アンモ-ゥム 塩 (分散剤）、及び純水を加えて、 PSZボールと共にボールミル内で 15時間混合して セラミックスラリーを得た。尚、アクリル系有機バインダの添加量は、焼成後の実測焼 結密度が理論焼結密度の 75%となるように調整した。
[0106] 次に、得られたセラミックスラリーを、ドクターブレード法により焼成後の半導体セラミ ック層の厚み Dが 11〜40 mとなるようにシート状に成形し、乾燥させてセラミックグ リーンシートを得た。
[0107] 次に、 Ni粉末と有機バインダとを有機溶剤に分散させて内部電極用導電性ペース トを得た。そして得られた内部電極用導電性ペーストを、セラミックグリーンシートの主 面上に、焼結後の電極厚みが 0. 4〜5 /ζ πιとなるようスクリーン印刷し、導体パターン を形成した。
[0108] そしてその後は〔実施例 1〕と同様の方法'手順で試料 31〜試料 51の積層型正特 性サーミスタを作製した。
[0109] 次に、試料番号 31〜51の各積層型正特性サーミスタを 10個づっ用意し、〔実施例
1〕と同様の方法で室温抵抗値の経時変化率 ΔΧを測定した。
[0110] 表 4は、各試料における内部電極層の厚み d、半導体セラミック層の厚み D、その比 dZD、及び室温抵抗値の経時変化率 Δ Xの平均値を示して 、る。
[0111] [表 4] (Ba0.998Nd0.002)TiO3
試料
No. 内部電極の層厚み d 半導体セラミック層の厚み D d/D 室温抵抗値の
(M m) ( m) 経時変化率 ΔΧ
(一）
(%)
31* 5 11 0. 45 23. 7
32* 4. 3 11 0. 36 13. 3
33* 3. 1 11 0. 28 13. 1
34* 2. 2 11 0. 20 6. 1
35 1. 1 11 0. 10 2. 0
36 0. 6 11 0. 05 1. 6
37* 0. 4 11 0. 04 9. 2
38* 5 22 0. 23 12. 4
39* 4. 3 22 0. 20 5. 7
40 3. 1 22 0. 14 1. 8
41 2. 2 22 0. 10 1. 4
42 1. 1 22 0. 05 1. 3
43 0. 6 22 0. 03 1. 7
44* 0. 4 22 0. 02 6. 9
45 5 40 0. 13 1. 6
46 4. 3 40 0. 11 1. 2
47 3. 1 40 0. 08 1. 3
48 2. 2 40 0. 06 0. 3
49 1. 1 40 0. 03 1. 1
50 0. 6 40 0. 02 1. 3
51* 0. 4 40 0. 01 4. 5
*は本発明の範囲外
[0112] この表 4から明らかなように、試料番号 37、 44、及び 51は内部電極層の厚み dが 0 . であり、 0.6 m未満と薄く、このため室温抵抗値の経時変化率 ΔΧが不安 定となり、その平均値が 4.5%〜9.2%と大きくなつた。
[0113] また、試料番号 31〜34、 38、及び 39は dZDが 0.2〜0.45と 0.2以上であるた め、室温抵抗値の経時変化率 ΔΧが 5.7〜23.7%と大きくなり、また、 dZDが大き くなるに伴い、室温抵抗値の経時変化率 ΔΧも大きくなることも分力つた。 [0114] これに対し試料番号 35、 36、 40〜43、及び 45〜50は、内部電極層の厚み dが 0. 6 m以上であり、かつ内部電極層の厚み dと半導体セラミック層の厚み Dとの比 dZ Dが dZDく 0. 2であるので、室温抵抗値の経時変化率 ΔΧを 0. 3〜2. 0%となり 2 . 0%以下に抑制できることが分力つた。
実施例 5
[0115] 出発原料として、 BaTiO、 TiO、半導体化剤としての La O及び Sm O用意し、
3 2 2 3 2 3 半導体セラミック層の組成が（Ba A )TiO (ただし、 Aは La又は Sm、 ひは 0· 000
1- α α 3
8〜0. 008)となるようにこれら出発原料を秤量し、その他は〔実施例 1〕と同様の方法
'手順で試料番号 61〜70の積層型正特性サーミスタを作製した。
[0116] 次に、試料番号 61〜70の各積層型正特性サーミスタを 10個づっ用意し、〔実施例
1〕と同様の方法で室温抵抗値 X、室温抵抗値の経時変化率 ΔΧを測定し、〔実施例
2〕と同様の方法で抵抗変化率 Δ Rを求めた。
[0117] 表 5は各試料における半導体セラミック層の組成、各試料 10個における室温抵抗 値 X、室温抵抗値の経時変化率 ΔΧ、及び抵抗変化率 ARのそれぞれの平均値を 示している。
[0118] [表 5]
(Ba— aAff)Ti03
室温抵抗値の 抵抗変化率 ΔΡ5
A a 室温抵抗値 X
(Ω) 経時変化率 ΔΧ
(桁数）
(%)
61 ** し a 0.0008 1.24 1.3 4.7
62 La 0.001 0.23 1.4 4.7
63 La 0.002 0. 15 1.2 4.5
64 La 0.003 0.09 1.6 4.2
65 La 0.005 1.4 4.0
66** La 0.008 d 3.61 2.0 0.8
67氺 Sm 0.001 3.2 Ο41 9.4 3.6
D C
68* Sm 0.002 0.492 8.0 3.2
69* Sm 0.003 0.271 2.1
70* Sm 0.005 0.124 15.3 1.6
6
*は本発明の範困外
* *は本発明（請求項 2)の範囲外
[0119] 表 5から明らかなように、試料番号 61は、半導体化剤としての Laの含有量が TilOO モノレ咅に対し 0.08モノレ咅 (α=0.0008)と 0.1モノレ咅未満であるので、室温抵抗 値の経時変化率 ΔΧは 1.3%と小さぐまた抵抗変化率 ARも 4.7桁と大きいものの 、室温抵抗値 Xは 1.24 Ωであり、 1Ω以上と高くなつた。
[0120] また、試料番号 66は、 Laの含有量が TilOOモル部に対し 0.8モル部 (α =0.00 8)であり、 0.5モル部を超えているので、室温抵抗値の経時変化率 ΔΧは 1.3%と 小さいものの、室温抵抗値は 3.61 Ωであり、 1Ω以上と高ぐ抵抗変化率 ARは 1桁 以下に低下することが分力つた。
[0121] 試料番号 67〜70は、半導体化剤として本発明範囲外の Smを使用しているため、 室温抵抗値の経時変化率 ΔΧは 8%以上と高ぐ抵抗変化率 ARも 4桁未満と小さく なることが分力つた。
[0122] これに対し試料番号 62〜65は Laの含有量が 0.001〜0.005であり、 TilOOモル 部に対し 0.1〜0.5モル部であるので、室温抵抗値の経時変化率 ΔΧは 1.2〜1. 6%と小さぐ抵抗変化率 ARは 4. 0〜4. 7桁と十分な抵抗変化率 ARを得ることが でき、しかも室温抵抗値 Xは 0. 06〜0. 23 Ωとなって 1 Ω以下〖こ小さくできること力 S分 かった。
[0123] 例えば、試料番号 63と試料番号 68とを比較すると、半導体化剤として Laを用いた 場合は、 Smを用いた場合に比べ、室温抵抗値 Xが 1Z3程度に小さくできることが分 かった。
[0124] すなわち、本発明で特定された半導体化剤を TilOOモル部に対し 0. 1〜0. 5モル 部で半導体セラミック層に含有させた場合は、 1150°Cという低温焼成であっても、室 温抵抗値 Xが小さぐ室温抵抗値の経時変化率 ΔΧが小さぐかつ十分な抵抗変化 率 Δ Rを有する積層型正特性サーミスタが得られることが分力つた。
[0125] 特に、 TilOOモル部に対し 0. 1〜0. 3モル部の範囲で添カ卩されている試料番号 6 2〜64は、良好な室温抵抗値 X及び抵抗変化率 ARを得つつ、室温抵抗値の経時 変化率 ΔΧのより一層の向上を図ることのできることが分力つた。

Claims

請求の範囲
[1] 実測焼結密度が理論焼結密度の 65%以上 90%以下とされた半導体セラミック層と 内部電極層とが交互に積層されて焼結されてなるセラミック素体と、前記内部電極層 と電気的に接続されるように前記セラミック素体の両端部に形成された外部電極とを 有する積層型正特性サーミスタにおいて、
前記半導体セラミック層は、 BaTiO系セラミック材料を主成分とすると共に、 Baサイ
3
トと Tiサイトの比が 0. 998≤Baサイト ZTiサイト≤1. 006であり、かつ、半導体化剤 として La、 Ce、 Pr、 Nd、及び Pmの中力も選択された少なくとも一種の元素を含み、 前記内部電極層の厚み d及び前記半導体セラミック層の厚みを D力 d≥0.
、かつ dZD< 0. 2を満足することを特徴とする積層型正特性サーミスタ。
[2] 前記半導体化剤は、前記 BaTiO系セラミック材料の TilOOモル部に対し、 0. 1モ
3
ル部以上 0. 5モル部以下の範囲で含有されていることを特徴とする請求項 1記載の 積層型正特性サーミスタ。
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