JP2004063548A - 積層型正特性サーミスタの設計方法 - Google Patents

Abstract

【課題】ＢａＴｉＯ_３系半導体セラミックからなるセラミック層の薄層化に伴い確実に低抵抗化でき、しかも積層構造から計算される抵抗値に近い抵抗値を得ることができる、積層型正特性サーミスタを提供する。
【解決手段】内部電極３間に位置するセラミック層２の１層の厚みをＸ［μｍ］とし、セラミック層２を構成するＢａＴｉＯ_３系半導体セラミックに含まれるドナー量Ｙ［％］を（ドナー原子数／Ｔｉ原子数）×１００で表わしたとき、５≦Ｘ≦２０、かつ４≦Ｘ・Ｙ≦１０の条件を満たすようにする。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、積層型正特性サーミスタおよびその設計方法に関するもので、特に、チタン酸バリウム系半導体セラミックを用いて構成される積層型正特性サーミスタおよびその設計方法に関するものである。
【０００２】
【従来の技術】
チタン酸バリウム（ＢａＴｉＯ_３）系半導体セラミックは、正特性サーミスタを構成するために広く用いられている。このような正特性サーミスタの用途拡大のため、その低抵抗化が積極的に進められている。低抵抗化を図るため、用いられるＢａＴｉＯ_３系半導体セラミックについて、比抵抗のより低い材料の開発に加えて、正特性サーミスタを積層化する試みもなされている。
【０００３】
図１は、この発明にとって興味ある正特性サーミスタを示す断面図である。図１には、積層化された、すなわち積層型の正特性サーミスタ１が示されている。
【０００４】
図１を参照して、積層型正特性サーミスタ１は、正の抵抗温度特性を示すＢａＴｉＯ_３系半導体セラミックからなる複数の積層されたセラミック層２と、セラミック層２間の複数の界面にそれぞれ沿って形成された内部電極３とからなる、積層構造を有する素子本体４を備えている。
【０００５】
また、素子本体４の両端部には、外部電極５がそれぞれ形成されている。上述した内部電極３は、一方の外部電極５に電気的に接続されるものと他方の外部電極５に電気的に接続されるものとが積層方向に関して交互に配列されている。
【０００６】
上述した積層型正特性サーミスタ１において、内部電極３は、多くの場合、ニッケルを含んでいる。なぜなら、ニッケルは比較的安価であるとともに、セラミック層２に対してオーミック性を与えることができるからである。
【０００７】
また、外部電極５は、たとえば銀を導電成分として含んでいる。
【０００８】
このような積層型正特性サーミスタ１を製造するため、次のような工程が実施される。
【０００９】
まず、セラミック層２となるべきものであって、ＢａＴｉＯ_３系半導体セラミックのためのセラミック原料粉末を含むセラミックグリーンシートが用意される。
【００１０】
次に、セラミックグリーンシート上に、内部電極３となるニッケルを含む導電性ペーストからなる膜が印刷法等によって形成される。
【００１１】
次に、導電性ペースト膜が形成された複数のセラミックグリーンシートを積み重ねるとともに、その上下に、導電性ペースト膜が形成されていない保護用のセラミックグリーンシートを積み重ね、これらセラミックグリーンシートを圧着し、その後、必要に応じて、所定の寸法にカットされる。これによって、素子本体４の生の状態のものが得られる。
【００１２】
次に、上述した内部電極３のための導電性ペースト膜に含まれるニッケルが酸化されない還元性雰囲気中で、生の素子本体４が焼成される。これによって、セラミック層２となるセラミックグリーンシートが焼結するとともに、内部電極３となる導電性ペーストが焼結される。
【００１３】
次に、外部電極５を形成するため、焼結後の素子本体４の両端部上に、たとえば銀を含む導電性ペーストが付与され、大気中において、これが焼き付けられる。
【００１４】
上述の焼付け工程は、焼結後の素子本体４に対する再酸化処理を兼ねるもので、これによって、セラミック層２にサーミスタ特性が与えられる。
【００１５】
このようにして、積層型正特性サーミスタ１が得られる。
【００１６】
【発明が解決しようとする課題】
上述したような積層型正特性サーミスタ１によれば、素子本体４を積層構造とすることにより、セラミック層２の１層あたりの厚みが薄くなり、それによって、低抵抗化が図られる。
【００１７】
しかしながら、従来、セラミック層２の各々の厚みを薄くしても、実際には、計算どおりに低抵抗化できないという問題に遭遇することがある。
【００１８】
図１を参照しながら具体的に説明すると、平面寸法が２．０ｍｍ×１．２ｍｍの素子本体４において、厚み１００μｍのセラミック層２を１０層積層した場合に、２Ωの室温抵抗が得られたとする。これに対して、セラミック層２の厚みを１／５の２０μｍとし、５倍の５０層積層した場合、計算上では、０．０８Ωの室温抵抗が得られるはずであるが、実際には、０．２８Ω程度しか得られないことがある。
【００１９】
また、上述のように計算値からずれる傾向は、セラミック層２の厚みが２０μｍ以下というように薄くなるほど顕著に現れる。そのため、セラミック層２を薄層化しても、低抵抗化されないことさえある。
【００２０】
そこで、この発明の目的は、セラミック層の薄層化に伴い確実に低抵抗化でき、しかも積層構造から計算される抵抗値に近い抵抗値を得ることができる、積層型正特性サーミスタを提供しようとすることである。
【００２１】
この発明の他の目的は、上述のような要望を満たし得る、積層型正特性サーミスタの設計方法を提供しようとすることである。
【００２２】
【課題を解決するための手段】
本件発明者は、積層型正特性サーミスタを製造するために実施される生の素子本体の焼成工程において、内部電極に含まれるニッケルが、内部電極の近傍においてセラミック層へと拡散し、この拡散したニッケルがアクセプターとして作用すること、ならびに、セラミック層が薄層化されればされるほど、内部電極近傍でのニッケルの拡散の影響が大きくなり、そのため、セラミック層が高抵抗化されることによって、積層型正特性サーミスタの低抵抗化が阻害されることを見出し、この発明をなすに至ったものである。
【００２３】
この発明では、簡単に言えば、セラミック層を構成するチタン酸バリウム系半導体セラミックに含まれるドナーがニッケルのアクセプターとしての作用を打ち消すことに着目して、このドナー量を所定の範囲に規定することにより、低抵抗化を阻害する要因を取り除こうとしている。
【００２４】
より詳細には、この発明は、正の抵抗温度特性を示すチタン酸バリウム系半導体セラミックからなる複数の積層されたセラミック層と、セラミック層間の複数の界面にそれぞれ沿って形成されかつニッケルを含む内部電極との積層構造を有する素子本体を備えた、積層型正特性サーミスタにまず向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。
【００２５】
すなわち、内部電極間に位置するセラミック層の１層の厚みをＸ［μｍ］とし、チタン酸バリウム系半導体セラミックに含まれるドナー量Ｙ［％］を（ドナー原子数／Ｔｉ原子数）×１００で表わしたとき、５≦Ｘ≦２０、かつ４≦Ｘ・Ｙ≦１０の条件を満たすことを特徴としている。
【００２６】
この発明は、また、正の抵抗温度特性を示すチタン酸バリウム系半導体セラミックからなる複数の積層されたセラミック層と、セラミック層間の複数の界面にそれぞれ沿って形成されかつニッケルを含む内部電極との積層構造を有する素子本体を備えた、積層型正特性サーミスタの設計方法にも向けられる。
【００２７】
この発明に係る積層型正特性サーミスタの設計方法は、セラミック層の厚みＸ［μｍ］を、５≦Ｘ≦２０の条件を満たすように決定する工程と、チタン酸バリウム系半導体セラミックに含まれるドナー量Ｙ［％］（Ｙ＝ドナー原子数／Ｔｉ原子数）×１００）をセラミック層の厚みＸに応じて４≦Ｘ・Ｙ≦１０の条件を満たすように決定する工程とを備えることを特徴としている。
【００２８】
【発明の実施の形態】
この発明を、その実施形態に従って説明するため、前述した図１を再び参照する。すなわち、図１は、この発明の一実施形態による積層型正特性サーミスタ１を示す図でもある。したがって、図１を参照して前述した積層型正特性サーミスタ１の構造および製造方法に関する説明は、基本的には、この発明の実施形態の説明において援用することができるので、重複する説明は省略する。
【００２９】
図１を参照して、この発明は、まず、セラミック層２の１層の厚みＸ［μｍ］が５≦Ｘ≦２０の条件を満たす場合に適用される。すなわち、セラミック層２の１層の厚みＸが５μｍ以上かつ２０μｍ以下の場合に適用される。
【００３０】
上述のような積層型正特性サーミスタ１において、セラミック層２を構成するＢａＴｉＯ_３系半導体セラミックに含まれるドナー量Ｙ［％］を（ドナー原子数／Ｔｉ原子数）×１００で表わしたとき、４≦Ｘ・Ｙ≦１０の条件を満たすようにされる。簡単に言えば、セラミック層２の厚みＸを薄くするに従って、ドナー量Ｙを増すようにされる。
【００３１】
上述した４≦Ｘ・Ｙ≦１０の条件は、後述する実験例によって得られた結果に基づいて求められたものである。この実験例からわかるように、４≦Ｘ・Ｙ≦１０の条件を満たすように、ドナー量Ｙを多めとすることによって、セラミック層に拡散したニッケルのアクセプターとしての作用を効果的に打ち消すことができ、セラミック層２の厚みＸを２０μｍ以下に薄くした場合に低抵抗化しにくくなるという問題を解決することができる。
【００３２】
なお、４≦Ｘ・Ｙ≦１０の条件を外れて、ドナー量Ｙが過剰になると、セラミック層２においてサーミスタ特性すなわち抵抗が正の温度係数を持つという特性が低下してしまう。他方、ドナー量Ｙが４≦Ｘ・Ｙ≦１０の条件より少ないと、ニッケルのアクセプターとしての作用を十分に打ち消すことができず、低抵抗化が困難になる。
【００３３】
なお、ＢａＴｉＯ_３系半導体セラミックに含まれるドナーとしては、たとえば、Ｌａ、Ｓｍなどの希土類元素、あるいはＮｂ、Ｓｂなどの５価元素などがある。
【００３４】
次に、この発明の範囲を求めるために実施した実験例について説明する。
【００３５】
なお、この実験例では、Ｎｉを含む内層とＡｇを含む外層とからなる外部電極を備える積層型正特性サーミスタを作製した。
【００３６】
まず、ＢａＣＯ_３、ＴｉＯ_２およびＳｍ_２Ｏ_３の各粉末を出発原料として、種々のドナー量Ｙを有するＢａＴｉＯ_３系半導体セラミックを得るため、（Ｂａ_１−ＺＳｍ_Ｚ）ＴｉＯ_３における「Ｚ」が、表１に示すように種々に異なる調合比をもって、上述した出発原料を調合した。
【００３７】
表１では、上述の「Ｚ」に対応する、（Ｓｍ原子数／Ｔｉ原子数）×１００で表わされるドナー量Ｙ［％］も示されている。
【００３８】
次に、上述のように調合された各試料に係る出発原料粉末に、純水を加えて、ジルコニアボールとともに５時間混合粉砕処理を実施し、乾燥工程の後、各出発原料粉末を１１５０℃の温度で２時間仮焼した。
【００３９】
次に、得られた仮焼粉に、有機バインダ、分散剤および水を加えて、ジルコニアボールとともに数時間混合処理を実施し、得られたスラリーをシート状に成形することによって、セラミックグリーンシートを得た。この工程において、セラミックグリーンシートとして、焼成後の厚みＸが表１に示す値となるように、種々の厚みのものを作製した。
【００４０】
次に、セラミックグリーンシート上に、印刷法によって、ニッケルを含む導電性ペーストを付与し、内部電極となる導電性ペースト膜を形成した。
【００４１】
次に、導電性ペースト膜がセラミックグリーンシートを介して互いに対向するように、複数のセラミックグリーンシートを積み重ねるとともに、その上下に、内部電極となる導電性ペースト膜が形成されていない保護用のセラミックグリーンシートを積み重ね、これらを圧着し、次いで、焼成後の寸法で２．０ｍｍ×１．２５ｍｍとなるようにカットして、生の素子本体を得た。
【００４２】
上述の生の素子本体を得る工程において、表１に示したすべての試料について、焼成後の厚みが１．２ｍｍとなるように、各試料において用いられたセラミックグリーンシートの厚みに応じて積層数を変更した。
【００４３】
次に、生の素子本体の両端部上に、ニッケルを含む導電性ペーストを付与し、乾燥させた。
【００４４】
次に、生の素子本体を、Ｈ_２／Ｎ_２＝３％の還元性雰囲気下において１２００℃の温度で焼成した。これによって、生の素子本体を構成するセラミックグリーンシートおよび導電性ペースト膜が焼結し、セラミック層および内部電極からなる焼結後の素子本体が得られ、また、生の素子本体の両端部上に付与された導電性ペーストが焼結し、外部電極のための焼結後の内層が得られた。
【００４５】
次に、焼結後の素子本体の両端部上に形成された外部電極のための内層上に、銀を含む導電性ペーストを付与し、乾燥させ、大気中において７００℃の温度でこれを焼き付けた。これによって、外部電極のための外層が得られた。また、同時に、セラミック層が再酸化処理され、サーミスタ特性がセラミック層に与えられた。
【００４６】
このようにして得られた各試料に係る積層型正特性サーミスタについて、表１に示すように、室温抵抗値およびサーミスタ特性を４端子法によってそれぞれ測定した。
【００４７】
なお、表１には、室温抵抗値のほかに、室温抵抗の計算値および室温抵抗値の計算値に対する比も示されている。計算値は、表１に示した各試料のＢａＴｉＯ_３系半導体セラミックの組成をもってセラミック層を厚み１００μｍというように十分に厚い層として積層した場合の比抵抗値から、各試料における厚みにした場合に得られる値を計算によって求めたものである。
【００４８】
また、表１に示したサーミスタ特性は、２５０℃の温度下で測定した抵抗値Ｒ_２５０と２５℃の温度下で測定した抵抗値Ｒ_２５との比率Ｒ_２５０／Ｒ_２５を求め、その対数ｌｏｇ（Ｒ_２５０／Ｒ_２５）から、比率Ｒ_２５０／Ｒ_２５の桁数を求めたものである。
【００４９】
【表１】

【００５０】
表１において、試料番号に＊を付したものは、この発明の範囲外のものである。
【００５１】
表１において、室温抵抗値が０．５Ω以下であり、計算値との比が３．０より小さく、さらに、サーミスタ特性が３．０桁以上のものを、この発明の範囲内の試料としている。
【００５２】
表１に示した結果から、いずれの試料であっても、室温抵抗値は計算値より高い値を示しているが、この発明の範囲内にある試料によれば、薄層化により、計算値により近い値をもって低抵抗化できることがわかる。
【００５３】
また、試料１４〜１７の間で比較すると、これらはＺすなわちドナー量Ｙが互いに同じであるが、厚みＸについては、試料１４では３０μｍ、試料１５では２０μｍ、試料１６では１５μｍ、試料１７では１０μｍというように、試料１４〜１７の順序でより薄層化されている。このような場合において、試料１５以降のように、厚みＸが２０μｍ以下とされたとき、厚みＸがより薄くなるほど、計算値との比がより大きくなり、室温抵抗値が計算値からより大きくずれる傾向がある。
【００５４】
これに対して、試料９〜１２のように、Ｚすなわちドナー量Ｙを増やしていくと、計算値との比を比較的低く保ちながら、薄層化に伴い、順調に低抵抗化することが可能になる。
【００５５】
なお、厚みＸが２０μｍを超えると、計算値との比を小さくすることができるが、たとえば試料７、８および１４のように、室温抵抗値自体が０．５Ω以上となり、十分な低抵抗化が不可能であるという問題がある。また、厚みＸが５μｍ未満になると、Ｘ・Ｙの値を４≦Ｘ・Ｙ≦１０の範囲内としても、たとえば試料１３のように、良好なサーミスタ特性が得られなくなる。
【００５６】
以上説明した実験例の結果から、セラミック層の１層の厚みＸ［μｍ］を５≦Ｘ≦２０としたとき、セラミック層を構成するＢａＴｉＯ_３系半導体セラミックに含まれるドナー量Ｙ［％］が４≦Ｘ・Ｙ≦１０の条件を満たすようにすれば、セラミック層の薄層化に伴い確実に低抵抗化でき、しかも積層構造から計算される抵抗値に近い抵抗値を得ることができることがわかる。
【００５７】
したがって、上述のような条件は、積層型正特性サーミスタを設計する場合にも利用することができる。
【００５８】
すなわち、この設計方法において、セラミック層の厚みＸ［μｍ］を５≦Ｘ≦２０の条件を満たす範囲で決定すれば、セラミック層を構成するＢａＴｉＯ_３系半導体セラミックに含まれるドナー量［％］をセラミック層の厚みＸに応じて４≦Ｘ・Ｙ≦１０の条件を満たすように決定すればよい。
【００５９】
【発明の効果】
以上のように、この発明に係る積層型正特性サーミスタによれば、あるいはこの発明に係る設計方法に従って製造された積層型正特性サーミスタによれば、セラミック層の薄層化に伴い確実に低抵抗化でき、しかも積層構造から計算される抵抗値に近い抵抗値を得ることができる。
【図面の簡単な説明】
【図１】この発明にとって興味ある積層型正特性サーミスタ１を示す断面図である。
【符号の説明】
１　積層型正特性サーミスタ
２　セラミック層
３　内部電極
４　素子本体

Claims (2)

1. 正の抵抗温度特性を示すチタン酸バリウム系半導体セラミックからなる複数の積層されたセラミック層と、前記セラミック層間の複数の界面にそれぞれ沿って形成されかつニッケルを含む内部電極との積層構造を有する素子本体を備えた、積層型正特性サーミスタであって、
   前記内部電極間に位置する前記セラミック層の１層の厚みをＸ［μｍ］とし、前記チタン酸バリウム系半導体セラミックに含まれるドナー量Ｙ［％］を（ドナー原子数／Ｔｉ原子数）×１００で表わしたとき、
   ５≦Ｘ≦２０、かつ
   ４≦Ｘ・Ｙ≦１０
   の条件を満たす、積層型正特性サーミスタ。
2. 正の抵抗温度特性を示すチタン酸バリウム系半導体セラミックからなりかつ複数の積層されたセラミック層と、前記セラミック層間の複数の界面にそれぞれ沿って形成されかつニッケルを含む内部電極との積層構造を有する素子本体を備えた、積層型正特性サーミスタの設計方法であって、
   前記セラミック層の厚みＸ［μｍ］を、５≦Ｘ≦２０の条件を満たすように決定する工程と、
   前記チタン酸バリウム系半導体セラミックに含まれるドナー量Ｙ［％］（Ｙ＝（ドナー原子数／Ｔｉ原子数）×１００）を前記セラミック層の厚みＸに応じて４≦Ｘ・Ｙ≦１０の条件を満たすように決定する工程と
   を備える、積層型正特性サーミスタの設計方法。

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