WO2005043555A1 - 積層型正特性サーミスタおよびその設計方法 - Google Patents

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    • C04B2237/704Forming laminates or joined articles comprising layers of a specific, unusual thickness of one or more of the ceramic layers or articles

Definitions

  • the present invention relates to a multilayer positive temperature coefficient thermistor and a method for designing the same, and more particularly to a multilayer positive temperature coefficient thermistor formed using a barium titanate-based semiconductor ceramic and a method for designing the same.
  • Barium titanate (BaTiO 3) -based semiconductor ceramics constitute a positive temperature coefficient thermistor.
  • FIG. 1 is a cross-sectional view showing a positive temperature coefficient thermistor of interest to the present invention.
  • FIG. 1 shows a stacked, ie, stacked, positive temperature coefficient thermistor 1.
  • a multilayer positive temperature coefficient thermistor 1 is a BaTiO
  • An element main body 4 having a multilayer structure, comprising a plurality of stacked ceramic layers 2 of a three-system semiconductor ceramic strength and internal electrodes 3 formed along a plurality of interfaces between the ceramic layers 2, respectively.
  • External electrodes 5 are formed on both ends of the element body 4, respectively.
  • the internal electrodes 3 described above are arranged such that those electrically connected to one external electrode 5 and those electrically connected to the other external electrode 5 are alternately arranged in the laminating direction.
  • the internal electrode 3 contains nickel in many cases. This is because nickel is relatively inexpensive and can give the ceramic layer 2 an ohmic property.
  • the external electrode 5 contains, for example, silver as a conductive component.
  • the ceramic layer 2 is to be used, and is a cell for BaTiO-based semiconductor ceramic.
  • a ceramic green sheet containing a lamic raw material powder is prepared.
  • a film made of a conductive paste containing nickel serving as the internal electrode 3 is formed by a printing method or the like.
  • a plurality of ceramic green sheets on which the conductive paste film is formed are stacked, and a protective ceramic line sheet on which no conductive paste film is formed is stacked above and below the ceramic green sheets. Crimping is performed, and then, if necessary, cut to a predetermined size. As a result, a raw element body 4 can be obtained.
  • the raw element body 4 is fired in a reducing atmosphere in which nickel contained in the conductive paste film for the internal electrode 3 is not oxidized.
  • the ceramic green sheets that become the ceramic layers 2 are sintered, and the conductive paste that becomes the internal electrodes 3 is sintered.
  • a conductive paste containing, for example, silver is applied to both ends of the sintered element body 4 and baked in the air.
  • the above-described baking step also serves as a reoxidation treatment for the sintered element body 4, thereby giving the ceramic layer 2 thermistor characteristics.
  • the thickness of each ceramic layer 2 is reduced, thereby reducing the resistance. It is planned.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-43103
  • an object of the present invention is to provide a laminated type which can surely achieve low resistance as the ceramic layer is made thinner and can obtain a resistance value close to the calculated resistance value of the laminated structural force.
  • Positive characteristic is to provide a thermistor.
  • Another object of the present invention is to provide a method of designing a stacked positive temperature coefficient thermistor that can satisfy the above-mentioned needs.
  • the present inventor diffused into the ceramic layer in the vicinity of the nickel force internal electrode included in the internal electrode, This diffused nickel acts as an acceptor, and the thinner the ceramic layer, the greater the effect of nickel diffusion in the vicinity of the internal electrodes, and therefore the higher the resistance of the ceramic layer. It has been found that the lowering of the resistance of the stacked positive temperature coefficient thermistor is impaired, and the present invention has been accomplished.
  • the donor contained in the barium titanate-based semiconductor ceramic constituting the ceramic layer cancels the action of nickel as an acceptor, and the amount of the donor is adjusted to a predetermined amount.
  • the range we are trying to remove the factors that hinder low resistance.
  • the present invention provides a plurality of stacked ceramic layers having a barium titanate-based semiconductor ceramic having a positive resistance temperature characteristic and also having a ceramic force, and formed along a plurality of interfaces between ceramic layers, respectively.
  • the present invention is directed at first to a stacked positive temperature coefficient thermistor having an element body having a stacked structure with an internal electrode containing nickel, and in order to solve the above-mentioned technical problem, the following configuration is provided. It is characterized by having.
  • the thickness of one of the ceramic layers located between the internal electrodes is defined as X [m]
  • the donor amount Y [%] contained in the barium titanate-based semiconductor ceramic is represented by (number of donor atoms Z number of atoms) X It is characterized by satisfying the conditions of 5 ⁇ X ⁇ 18 and 4 ⁇ ⁇ ⁇ 10 when represented by 100.
  • the present invention also provides a plurality of stacked ceramic layers made of a barium titanate-based semiconductor ceramic exhibiting a positive resistance temperature characteristic, and nickel formed along each of a plurality of interfaces between the ceramic layers.
  • the present invention is also directed to a method of designing a stacked positive temperature coefficient thermistor including an element body having a stacked structure with internal electrodes including the same.
  • a method of designing a multilayer positive temperature coefficient thermistor according to the present invention includes a step of determining a thickness ⁇ [ ⁇ m] of a ceramic layer so as to satisfy a condition of 5 ⁇ X ⁇ 18, and a barium titanate-based semiconductor cell.
  • a process of determining the amount of donor ⁇ [%] ( ⁇ the number of donor atoms and the number of ZTi atoms) ⁇ 100) in the ceramic so as to satisfy the condition of 4 ⁇ X ⁇ Y ⁇ 10 according to the thickness X of the ceramic layer; It is characterized by having.
  • the multilayer positive temperature coefficient thermistor according to the present invention or according to the multilayer positive temperature coefficient thermistor manufactured according to the design method according to the present invention, it is ensured that the ceramic layer becomes thinner. In addition, a resistance value close to the resistance value calculated from the multilayer structure can be obtained.
  • FIG. 1 is a cross-sectional view showing a laminated positive temperature coefficient thermistor 1 of interest to the present invention.
  • FIG. 1 is also a diagram showing a stacked positive temperature coefficient thermistor 1 according to an embodiment of the present invention. Therefore, the description of the structure and the manufacturing method of the multilayer positive temperature coefficient thermistor 1 described above with reference to FIG. 1 can be basically referred to in the description of the embodiment of the present invention, and thus will be repeated. Description is omitted.
  • the present invention is applied when the thickness X [m] of one ceramic layer 2 satisfies the condition of 5 ⁇ X ⁇ 18. That is, it is applied when the thickness X of one ceramic layer 2 is 5 m or more and 18 ⁇ m or less.
  • the amount of donor ⁇ [%] contained in the 3 series semiconductor ceramic is expressed as (number of donor atoms ZT atoms) X 100, the condition of 4 ⁇ ⁇ ⁇ 10 is satisfied. In short, as the thickness X of the ceramic layer 2 is reduced, the amount of donor ⁇ is increased.
  • the donor contained in the BaTiO-based semiconductor ceramic is, for example, La, Sm, or the like.
  • rare earth elements or pentavalent elements such as Nb and Sb.
  • a conductive paste containing nickel was applied on the ceramic green sheet by a printing method to form a conductive paste film serving as an internal electrode.
  • a plurality of ceramic green sheets are stacked so that the conductive paste films face each other with the ceramic green sheets interposed therebetween, and no conductive paste films serving as internal electrodes are formed above and below the ceramic green sheets.
  • Protective ceramic green sheets were stacked, pressed, and then cut to a size of 2. Omm X l. 25 mm after firing to obtain a raw element body.
  • the thickness of the ceramic green sheet used in each sample was adjusted so that the thickness after firing was 1.2 mm for all the samples shown in Table 1. To change the number of layers.
  • the ceramic green sheet and the conductive paste film constituting the raw element body are sintered, and a sintered element body composed of the ceramic layer and the internal electrodes is obtained.
  • the conductive paste applied on both ends of the main body was sintered, and a sintered inner layer for an external electrode was obtained.
  • a conductive paste containing silver is applied to the inner layer for external electrodes formed on both ends of the sintered element body, dried, and dried at a temperature of 700 ° C. in the air. I baked this. As a result, an outer layer for an external electrode was obtained. At the same time, The mic layer was re-oxidized to give thermistor properties to the ceramic layer.
  • the room temperature resistance and the thermistor characteristics of the multilayer positive temperature coefficient thermistor according to each sample thus obtained were measured by a four-terminal method.
  • Table 1 also shows the calculated values of the room temperature resistance and the ratio of the room temperature resistance to the calculated value, in addition to the room temperature resistance.
  • the calculated values are calculated based on the specific resistance of the BaTiO-based semiconductor ceramic of each sample shown in Table 1 when the ceramic layer is laminated as a sufficiently thick layer with a thickness of 100 m. The obtained value was calculated.
  • the thermistor characteristics shown in Table 1 are obtained by calculating the ratio R / R between the resistance value R measured at a temperature of 250 ° C and the resistance value R measured at a temperature of 25 ° C, and calculating the logarithm of the ratio. log (R / R
  • samples having the same “thickness ⁇ [/ ⁇ ⁇ ]” as “15” are displayed as a group of Samples 16 to facilitate comparison between samples.
  • Samples with the same “ ⁇ ⁇ ⁇ ”, such as “6” are displayed as a group of Samples 7-13.
  • Sample 4 belonging to Samples 1 to 6 and Sample 9 belonging to Samples 7 to 13 are identical to each other.
  • the thickness X exceeds 18 ⁇ m, the force capable of reducing the ratio to the calculated value is, for example, as shown in Sample 7, the room temperature resistance itself exceeds 0.3 ⁇ and 0.6 ⁇ . Thus, there is a problem that a sufficiently low resistance cannot be achieved.
  • the thickness X is less than 5 ⁇ m, good thermistor characteristics cannot be obtained, for example, as in Sample 13, even when the value of ⁇ ⁇ ⁇ is within the range of 4 ⁇ ⁇ ⁇ 10.
  • the thickness X [m] of the ceramic layer is determined within a range satisfying the condition of 5 ⁇ X ⁇ 18, the BaTiO-based semiconductor ceramic constituting the ceramic layer is determined.
  • the present invention includes a ceramic layer that also has BaTiO-based semiconductor ceramic power, and has a low resistance.

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Abstract

 BaTiO3系半導体セラミックからなるセラミック層の薄層化に伴い確実に低抵抗化でき、しかも積層構造から計算される抵抗値に近い抵抗値を得ることができる、積層型正特性サーミスタを提供する。  内部電極(3)間に位置するセラミック層(2)の1層の厚みをX[μm]とし、セラミック層(2)を構成するBaTiO3系半導体セラミックに含まれるドナー量Y[%]を(ドナー原子数/Ti原子数)×100で表わしたとき、5≦X≦18、かつ4≦X・Y≦10の条件を満たすようにする。

Description

明 細 書
積層型正特性サーミスタおよびその設計方法
技術分野
[0001] この発明は、積層型正特性サーミスタおよびその設計方法に関するもので、特に、 チタン酸バリウム系半導体セラミックを用いて構成される積層型正特性サーミスタおよ びその設計方法に関するものである。
背景技術
[0002] チタン酸バリウム (BaTiO )系半導体セラミックは、正特性サーミスタを構成するた
3
めに広く用いられている。このような正特性サーミスタの用途拡大のため、その低抵 抗ィ匕が積極的に進められている。低抵抗ィ匕を図るため、用いられる BaTiO
3系半導 体セラミックについて、比抵抗のより低い材料の開発にカ卩えて、正特性サーミスタを 積層化する試みもなされて ヽる (たとえば、特許文献 1参照)。
[0003] 図 1は、この発明にとって興味ある正特性サーミスタを示す断面図である。図 1には 、積層化された、すなわち積層型の正特性サーミスタ 1が示されている。
[0004] 図 1を参照して、積層型正特性サーミスタ 1は、正の抵抗温度特性を示す BaTiO
3 系半導体セラミック力 なる複数の積層されたセラミック層 2と、セラミック層 2間の複数 の界面にそれぞれ沿って形成された内部電極 3とからなる、積層構造を有する素子 本体 4を備えている。
[0005] また、素子本体 4の両端部には、外部電極 5がそれぞれ形成されている。上述した 内部電極 3は、一方の外部電極 5に電気的に接続されるものと他方の外部電極 5〖こ 電気的に接続されるものとが積層方向に関して交互に配列されている。
[0006] 上述した積層型正特性サーミスタ 1において、内部電極 3は、多くの場合、ニッケル を含んでいる。なぜなら、ニッケルは比較的安価であるとともに、セラミック層 2に対し てォーミック性を与えることができるからである。
[0007] また、外部電極 5は、たとえば銀を導電成分として含んでいる。
[0008] このような積層型正特性サーミスタ 1を製造するため、次のような工程が実施される [0009] まず、セラミック層 2となるべきものであって、 BaTiO系半導体セラミックのためのセ
3
ラミック原料粉末を含むセラミックグリーンシートが用意される。
[0010] 次に、セラミックグリーンシート上に、内部電極 3となるニッケルを含む導電性ペース トからなる膜が印刷法等によって形成される。
[0011] 次に、導電性ペースト膜が形成された複数のセラミックグリーンシートを積み重ねる とともに、その上下に、導電性ペースト膜が形成されていない保護用のセラミックダリ ーンシートを積み重ね、これらセラミックグリーンシートを圧着し、その後、必要に応じ て、所定の寸法にカットされる。これによつて、素子本体 4の生の状態のものが得られ る。
[0012] 次に、上述した内部電極 3のための導電性ペースト膜に含まれるニッケルが酸ィ匕さ れない還元性雰囲気中で、生の素子本体 4が焼成される。これによつて、セラミック層 2となるセラミックグリーンシートが焼結するとともに、内部電極 3となる導電性ペースト が焼結される。
[0013] 次に、外部電極 5を形成するため、焼結後の素子本体 4の両端部上に、たとえば銀 を含む導電性ペーストが付与され、大気中において、これが焼き付けられる。
[0014] 上述の焼付け工程は、焼結後の素子本体 4に対する再酸ィ匕処理を兼ねるもので、 これによつて、セラミック層 2にサーミスタ特性が与えられる。
[0015] このようにして、積層型正特性サーミスタ 1が得られる。
[0016] 上述したような積層型正特性サーミスタ 1によれば、素子本体 4を積層構造とするこ とにより、セラミック層 2の 1層あたりの厚みが薄くなり、それによつて、低抵抗化が図ら れる。
[0017] し力しながら、従来、セラミック層 2の各々の厚みを薄くしても、実際には、計算どお りに低抵抗化できな 、と!、う問題に遭遇することがある。
[0018] 図 1を参照しながら具体的に説明すると、平面寸法が 2. Omm X l. 2mmの素子本 体 4において、厚み 100 /z mのセラミック層 2を 10層積層した場合に、 2 Ωの室温抵 抗が得られたとする。これに対して、セラミック層 2の厚みを 1Z10の 10 mとし、 10 倍の 100層積層した場合、計算上では、 0. 02 Ωの室温抵抗が得られるはずである 1S 実際には、 0. 28 Ω程度しか得られないことがある。 [0019] また、上述のように計算値力もずれる傾向は、セラミック層 2の厚みが 18 m以下に なるほど顕著に現れる。そのため、セラミック層 2を薄層化しても、低抵抗化されない ことさえある。
特許文献 1:特開 2002 - 43103号公報
発明の開示
発明が解決しょうとする課題
[0020] そこで、この発明の目的は、セラミック層の薄層化に伴い確実に低抵抗ィ匕でき、しか も積層構造力も計算される抵抗値に近 ヽ抵抗値を得ることができる、積層型正特性 サーミスタを提供しょうとすることである。
[0021] この発明の他の目的は、上述のような要望を満たし得る、積層型正特性サーミスタ の設計方法を提供しょうとすることである。
課題を解決するための手段
[0022] 本件発明者は、積層型正特性サーミスタを製造するために実施される生の素子本 体の焼成工程において、内部電極に含まれるニッケル力 内部電極の近傍において セラミック層へと拡散し、この拡散したニッケルがァクセプターとして作用すること、な らびに、セラミック層が薄層化されればされるほど、内部電極近傍でのニッケルの拡 散の影響が大きくなり、そのため、セラミック層が高抵抗化されることによって、積層型 正特性サーミスタの低抵抗ィ匕が阻害されることを見出し、この発明をなすに至ったも のである。
[0023] この発明では、簡単に言えば、セラミック層を構成するチタン酸バリウム系半導体セ ラミックに含まれるドナーがニッケルのァクセプターとしての作用を打ち消すことに着 目して、このドナー量を所定の範囲に規定することにより、低抵抗化を阻害する要因 を取り除こうとしている。
[0024] より詳細には、この発明は、正の抵抗温度特性を示すチタン酸バリウム系半導体セ ラミック力もなる複数の積層されたセラミック層と、セラミック層間の複数の界面にそれ ぞれ沿って形成されかつニッケルを含む内部電極との積層構造を有する素子本体を 備えた、積層型正特性サーミスタにまず向けられるものであって、上述した技術的課 題を解決するため、次のような構成を備えることを特徴としている。 [0025] すなわち、内部電極間に位置するセラミック層の 1層の厚みを X [ m]とし、チタン 酸バリウム系半導体セラミックに含まれるドナー量 Y[%]を (ドナー原子数 ZTi原子 数) X 100で表わしたとき、 5≤X≤18、かつ 4≤Χ·Υ≤10の条件を満たすことを特 徴としている。
[0026] この発明は、また、正の抵抗温度特性を示すチタン酸バリウム系半導体セラミックか らなる複数の積層されたセラミック層と、セラミック層間の複数の界面にそれぞれ沿つ て形成されかつニッケルを含む内部電極との積層構造を有する素子本体を備えた、 積層型正特性サーミスタの設計方法にも向けられる。
[0027] この発明に係る積層型正特性サーミスタの設計方法は、セラミック層の厚み Χ[ μ m ]を、 5≤X≤ 18の条件を満たすように決定する工程と、チタン酸バリウム系半導体セ ラミックに含まれるドナー量 Υ[%] (Υ=ドナー原子数 ZTi原子数) X 100)をセラミツ ク層の厚み Xに応じて 4≤ X · Y≤ 10の条件を満たすように決定する工程とを備えるこ とを特徴としている。
発明の効果
[0028] 以上のように、この発明に係る積層型正特性サーミスタによれば、あるいはこの発明 に係る設計方法に従って製造された積層型正特性サーミスタによれば、セラミック層 の薄層化に伴い確実に低抵抗ィ匕でき、しかも積層構造カゝら計算される抵抗値に近い 抵抗値を得ることができる。
図面の簡単な説明
[0029] [図 1]図 1は、この発明にとって興味ある積層型正特性サーミスタ 1を示す断面図であ る。
符号の説明
[0030] 1 積層型正特性サーミスタ
2 セラミック層
3 内部電極
4 素子本体
発明を実施するための最良の形態 [0031] この発明を、その実施形態に従って説明するため、前述した図 1を再び参照する。 すなわち、図 1は、この発明の一実施形態による積層型正特性サーミスタ 1を示す図 でもある。したがって、図 1を参照して前述した積層型正特性サーミスタ 1の構造およ び製造方法に関する説明は、基本的には、この発明の実施形態の説明において援 用することができるので、重複する説明は省略する。
[0032] 図 1を参照して、この発明は、まず、セラミック層 2の 1層の厚み X [ m]が 5≤X≤1 8の条件を満たす場合に適用される。すなわち、セラミック層 2の 1層の厚み Xが 5 m以上かつ 18 μ m以下の場合に適用される。
[0033] 上述のような積層型正特性サーミスタ 1において、セラミック層 2を構成する BaTiO
3 系半導体セラミックに含まれるドナー量 Υ[%]を (ドナー原子数 ZT原子数) X 100 で表わしたとき、 4≤Χ·Υ≤10の条件を満たすようにされる。簡単に言えば、セラミツ ク層 2の厚み Xを薄くするに従って、ドナー量 Υを増すようにされる。
[0034] 上述した 4≤Χ·Υ≤10の条件は、後述する実験例によって得られた結果に基づい て求められたものである。この実験例からわかるように、 4≤Χ·Υ≤10の条件を満た すように、ドナー量 Υを多めとすることによって、セラミック層に拡散したニッケルのァク セプターとしての作用を効果的に打ち消すことができ、セラミック層 2の厚み Xを 18 μ m以下に薄くした場合に低抵抗ィ匕しに《なるという問題を解決することができる。
[0035] 4≤Χ·Υ≤ 10の条件を外れて、ドナー量 Υが過剰になると、セラミック層 2において サーミスタ特性すなわち抵抗が正の温度係数を持つと!ヽぅ特性が低下してしまう。他 方、ドナー量 Υが 4≤Χ·Υ≤10の条件より少ないと、ニッケルのァクセプターとしての 作用を十分に打ち消すことができず、低抵抗化が困難になる。
[0036] なお、 BaTiO系半導体セラミックに含まれるドナーとしては、たとえば、 La、 Smな
3
どの希土類元素、あるいは Nb、 Sbなどの 5価元素などがある。
[0037] 次に、この発明の範囲を求めるために実施した実験例について説明する。
[0038] なお、この実験例では、 Niを含む内層と Agを含む外層とからなる外部電極を備え る積層型正特性サーミスタを作製した。
[0039] まず、 BaCO、 TiOおよび Sm Oの各粉末を出発原料として、表 1に示すような種
3 2 2 3
々のドナー量 Y[%]を有する BaTiO系半導体セラミックを得るため、(Ba Sm )Ti
3 1-z z oにおける「z」を種々に異ならせた調合比をもって、上述した出発原料を調合した。
3
[0040] 次に、上述のように調合された各試料に係る出発原料粉末に、純水をカ卩えて、ジル コ-ァボールとともに 5時間混合粉砕処理を実施し、乾燥工程の後、各出発原料粉 末を 1150°Cの温度で 2時間仮焼した。
[0041] 次に、得られた仮焼粉に、有機バインダ、分散剤および水を加えて、ジルコ -ァボ ールとともに数時間混合処理を実施し、得られたスラリーをシート状に成形することに よって、セラミックグリーンシートを得た。この工程において、セラミックグリーンシートと して、焼成後の厚み Xが表 1に示す値となるように、種々の厚みのものを作製した。
[0042] 次に、セラミックグリーンシート上に、印刷法によって、ニッケルを含む導電性ペース トを付与し、内部電極となる導電性ペースト膜を形成した。
[0043] 次に、導電性ペースト膜がセラミックグリーンシートを介して互いに対向するように、 複数のセラミックグリーンシートを積み重ねるとともに、その上下に、内部電極となる導 電性ペースト膜が形成されていない保護用のセラミックグリーンシートを積み重ね、こ れらを圧着し、次いで、焼成後の寸法で 2. Omm X l. 25mmとなるようにカットして、 生の素子本体を得た。
[0044] 上述の生の素子本体を得る工程において、表 1に示したすべての試料について、 焼成後の厚みが 1. 2mmとなるように、各試料において用いられたセラミックグリーン シートの厚みに応じて積層数を変更した。
[0045] 次に、生の素子本体の両端部上に、ニッケルを含む導電性ペーストを付与し、乾燥 させた。
[0046] 次に、生の素子本体を、 H /N = 3%の還元性雰囲気下において 1170°Cの温
2 2
度で焼成した。これによつて、生の素子本体を構成するセラミックグリーンシートおよ び導電性ペースト膜が焼結し、セラミック層および内部電極からなる焼結後の素子本 体が得られ、また、生の素子本体の両端部上に付与された導電性ペーストが焼結し 、外部電極のための焼結後の内層が得られた。
[0047] 次に、焼結後の素子本体の両端部上に形成された外部電極のための内層上に、 銀を含む導電性ペーストを付与し、乾燥させ、大気中において 700°Cの温度でこれ を焼き付けた。これによつて、外部電極のための外層が得られた。また、同時に、セラ ミック層が再酸化処理され、サーミスタ特性がセラミック層に与えられた。
[0048] このようにして得られた各試料に係る積層型正特性サーミスタにつ ヽて、表 1に示 すように、室温抵抗値およびサーミスタ特性を 4端子法によってそれぞれ測定した。
[0049] なお、表 1には、室温抵抗値のほかに、室温抵抗の計算値および室温抵抗値の計 算値に対する比も示されている。計算値は、表 1に示した各試料の BaTiO系半導体 セラミックの組成をもってセラミック層を厚み 100 mというように十分に厚い層として 積層した場合の比抵抗値から、各試料における厚みにした場合に得られる値を計算 によって求めたものである。
[0050] また、表 1に示したサーミスタ特性は、 250°Cの温度下で測定した抵抗値 R と 25 °Cの温度下で測定した抵抗値 R との比率 R /R を求め、その対数 log (R /R
25 250 25 " 25"0
)から、比率 R /R の桁数を求めたものである。
25
[0051] [表 1]
Figure imgf000009_0001
[0052] 表 1において、試料番号に *を付したものは、この発明の範囲外のものである。
[0053] 表 1において、室温抵抗値が 0. 3 Ω以下であり、計算値との比が 3. 0より小さぐさ らに、サーミスタ特性が 3. 0桁以上のものを、この発明の範囲内の試料としている。
[0054] 表 1に示した結果から、 V、ずれの試料であっても、室温抵抗値は計算値より高 、値 を示している力 この発明の範囲内にある試料によれば、薄層化により、計算値により 近 ヽ値をもって低抵抗ィ匕できることがわかる。
[0055] また、表 1において、試料間の比較を容易にするため、「厚み Χ[ /ζ πι]」が「15」とい うように同じである試料が、試料 1一 6のグループとして表示され、「Χ·Υ」が「6」という ように同じである試料が、試料 7— 13のグループとして表示されている。なお、このよ うな試料のグループ化の結果、試料 1一 6のグループに属する試料 4と試料 7— 13の グループに属する試料 9とは、互いに同じものとなって!/、る。
[0056] 試料 7— 13の間で比較すると、これらは「Χ·Υ」が互いに同じである力 厚み Xにつ いては、試料 7では 25 μ m、試料 8では 18 μ m、試料 9では 15 μ m、試料 10では 10 m、試料 11では 7 m、試料 12では 5 m、試料 13では 4と! /、うように、試料 7— 1 3の順序でより薄層化されている。このような場合において、試料 8以降のように、特 に、厚み Xが 18 m以下とされたとき、厚み Xがより薄くなるほど、計算値との比がより 大きくなり、室温抵抗値が計算値力もより大きくずれる傾向があるが、「Χ·Υ」が 4≤X •Y≤ 10の条件を満たしているので、計算値との比を比較的低く保ちながら、薄層化 に伴い、順調に低抵抗ィ匕することが可能になる。
[0057] 他方、試料 1一 6の間で比較すると、これらは「厚み X」が互いに同じである力 ドナ 一量「Υ」を互いに異ならせることによって、「Χ·Υ」については、試料 1では 2. 3、試 料 2では 3、試料 3では 4、試料 4では 6、試料 5では 10、試料 6では 12というように、試 料 1一 6の順序でより大きくなるようにされている。このような場合において、試料 3— 5 のように、「Χ·Υ」が 4≤Χ·Υ≤10の条件を満たしているとき、計算値との比を 3. 0より 小さく保ちながら、低抵抗ィ匕することが可能になる。
[0058] なお、厚み Xが 18 μ mを超えると、計算値との比を小さくすることができる力 たとえ ば試料 7のように、室温抵抗値自体が 0. 3 Ωを超える 0. 6 Ωとなり、十分な低抵抗ィ匕 が不可能であるという問題がある。また、厚み Xが 5 μ m未満になると、 Χ·Υの値を 4 ≤Χ·Υ≤10の範囲内としても、たとえば試料 13のように、良好なサーミスタ特性が得 られなくなる。
[0059] 以上説明した実験例の結果から、セラミック層の 1層の厚み X [ m]を 5≤Χ≤18と したとき、セラミック層を構成する BaTiO系半導体セラミックに含まれるドナー量 Y[
3
%]が 4≤Χ·Υ≤ 10の条件を満たすようにすれば、セラミック層の薄層化に伴い確実 に低抵抗化でき、しかも積層構造から計算される抵抗値に近 、抵抗値を得ることがで さることがゎカゝる。
[0060] したがって、上述のような条件は、積層型正特性サーミスタを設計する場合にも利 用することができる。
[0061] すなわち、この設計方法において、セラミック層の厚み X [ m]を 5≤X≤18の条 件を満たす範囲で決定すれば、セラミック層を構成する BaTiO系半導体セラミック
3
に含まれるドナー量 [%]をセラミック層の厚み Xに応じて 4≤Χ·Υ≤ 10の条件を満た すように決定すればよい。
産業上の利用可能性
[0062] この発明は、 BaTiO系半導体セラミック力もなるセラミック層を備え、低抵抗化のた
3
めにセラミック層が薄層化される、積層型正特性サーミスタにお ヽて有利に適用され る。

Claims

請求の範囲
[1] 正の抵抗温度特性を示すチタン酸バリウム系半導体セラミックからなる複数の積層 されたセラミック層と、前記セラミック層間の複数の界面にそれぞれ沿って形成されか つニッケルを含む内部電極との積層構造を有する素子本体を備えた、積層型正特 性サーミスタであって、
前記内部電極間に位置する前記セラミック層の 1層の厚みを X [ m]とし、前記チ タン酸バリウム系半導体セラミックに含まれるドナー量 Y[%]を (ドナー原子数 ZTi原 子数) X 100で表わしたとき、
5≤X≤18,かつ
4≤Χ·Υ≤10
の条件を満たす、積層型正特性サーミスタ。
[2] 正の抵抗温度特性を示すチタン酸バリウム系半導体セラミック力 なりかつ複数の 積層されたセラミック層と、前記セラミック層間の複数の界面にそれぞれ沿って形成さ れかつニッケルを含む内部電極との積層構造を有する素子本体を備えた、積層型正 特性サーミスタの設計方法であって、
前記セラミック層の厚み X [ m]を、 5≤ Χ≤ 18の条件を満たすように決定するェ 程と、
前記チタン酸バリウム系半導体セラミックに含まれるドナー量 Υ[%] (Υ= (ドナー原 子数 ZTi原子数) X 100)を前記セラミック層の厚み Xに応じて 4≤Χ· Y≤ 10の条件 を満たすように決定する工程と
を備える、積層型正特性サーミスタの設計方法。
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