JP4487439B2

JP4487439B2 - 積層型半導体セラミック素子およびその製造方法

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Publication number: JP4487439B2
Application number: JP2001144317A
Authority: JP
Inventors: 光俊川本; 雅弘児玉; 秀明新見; 陽安藤
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2000-05-15
Filing date: 2001-05-15
Publication date: 2010-06-23
Anticipated expiration: 2021-05-15
Also published as: JP2002043103A

Description

【０００１】
【発明の属する技術分野】
この発明は積層型半導体セラミック素子およびその製造方法に関し、特にたとえば、回路の過電流保護用として用いられる積層型半導体セラミック素子およびその製造方法に関する。
【０００２】
【従来の技術】
チタン酸バリウム系半導体セラミックは、常温では比抵抗が小さく、ある温度（キュリー温度）を超えると急激に抵抗が上昇するという正の抵抗温度特性（ＰＴＣ特性）を有しており、従来より温度制御、電流制御、定温度発熱などの用途に広く用いられている。中でも、回路用として用いられる過電流保護素子では、小型で高耐圧を維持しながら、特に室温において、より低抵抗化されていることが要望されている。特に、パーソナルコンピュータあるいはその周辺機器などにおいては、小型で低抵抗、高耐圧の半導体セラミック電子部品が望まれている。
【０００３】
このような要望に対応するものとして、たとえば特開昭５７−６０８０２号公報には、積層型の半導体セラミック素子が提案されている。この半導体セラミック素子は、チタン酸バリウムを主成分とする半導体セラミック層と、Ｐｔ−Ｐｄ合金からなる内部電極とを交互に積層した基体を含み、これらの内部電極に接続された外部電極を形成したものである。この基体は、たとえばセラミックグリーンシートと内部電極材料とを積層したのち、一体焼成することによって作製される。このような積層構造を採用することにより、半導体セラミック素子全体としての内部電極の面積を大きくすることができ、室温における低抵抗化を図ることができるとともに、素子自体の小型化も図ることができる。
【０００４】
しかしながら、このような積層型半導体セラミック素子では、内部電極の材料としてＰｔ−Ｐｄ合金を用いているため、内部電極と半導体セラミック層との間でオーミック接触が得られにくく、オーミック接触が得られない場合、室温における抵抗値が大幅に上昇するという問題がある。
【０００５】
そこで、特開平６−１５１１０３号公報において、ＮｉまたはＮｉ含有合金のようなＮｉ系金属を用いた積層型セラミック素子が提案されている。このようなＮｉ系金属からなる内部電極は、半導体セラミック層と良好なオーミック接触を示すため、室温における抵抗値の上昇を防止することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、内部電極としてＮｉ系金属を用いた場合、通常の大気中において焼成すると、Ｎｉ系金属が酸化してしまうため、還元雰囲気中で焼成が行われる。ところが、還元雰囲気中で焼成を行うと、半導体セラミック層のＰＴＣ特性が得られないため、還元雰囲気中で焼成したのち、Ｎｉ系金属が酸化されない程度の比較的低温で半導体セラミック層の再酸化処理を行なう必要がある。しかしながら、このような方法で作製した積層型半導体セラミック素子では、温度変化による抵抗変化幅が２桁未満と小さくなってしまうという問題がある。
【０００７】
また、積層型半導体セラミック素子においては、半導体セラミック層の１層当たりの厚みを薄くするほど抵抗値を下げることができるが、半導体セラミック層の厚みが２０μｍ以下になると、Ｎｉ内部電極の拡散の影響で、逆に高抵抗化することがわかった。そのため、半導体セラミック層の厚みを２０μｍ以下にすることができず、小型で、かつ室温における抵抗値が０．１Ω以下の低抵抗値を有する積層型半導体セラミック素子を得ることができなかった。
【０００８】
さらに、多数の積層体を焼成するときに、焼成ロットによってＰＴＣ特性にばらつきが生じるという問題がある。そのため、還元性ガスを多数の導入口から入れたり、積層体を載置する基板の間隔を広くするなどの方法により、還元雰囲気を均一化する対策が講じられてきた。しかしながら、これらの方法では不充分であり、なおＰＴＣ特性のばらつきが生じていた。
【０００９】
それゆえに、この発明の主たる目的は、半導体セラミック層と内部電極との間にオーミック接触が得られるとともに、小型で、かつ室温における抵抗値が０．１Ω以下の低抵抗で、さらに温度変化による抵抗変化幅が十分な値を有する積層型半導体セラミック素子と、その製造方法を提供することである。
また、この発明の目的は、特性ばらつきの少ない積層型半導体セラミック素子と、そのような積層型半導体セラミック素子を多量に得ることができる製造方法を提供することである。
【００１０】
【課題を解決するための手段】
この発明は、半導体セラミック層とＮｉを含む内部電極とが交互に積層された基体を含む正の抵抗温度特性を有する積層型半導体セラミック素子の製造方法であって、セラミックグリーンシートとＮｉを含む内部電極材料層との積層体を還元雰囲気中で焼成したのち、再酸化することにより基体を形成する工程を含み、還元雰囲気は、金属ニッケルが酸化ニッケルになる平衡酸素分圧の１／１０⁶ 以下の酸素分圧とした雰囲気であることを特徴とする、積層型半導体セラミック素子の製造方法である。
このような積層型半導体セラミック素子の製造方法において、積層体を焼成する際に、空隙率が０．１５以上の基板上に積層体を載置して焼成することが好ましい。
また、この発明は、半導体セラミック層とＮｉを含む内部電極とが交互に積層された基体を含む正の抵抗温度特性を有する積層型半導体セラミック素子であって、上述の積層型半導体セラミック素子の製造方法によって製造された、積層型半導体セラミック素子である。
このような積層型半導体セラミック素子において、焼成後の半導体セラミック層の厚みが２０μｍ以下であることが好ましい。
【００１１】
積層型半導体セラミック素子の内部電極の材料としてＮｉ系金属を用いることにより、内部電極と半導体セラミック層との間にオーミック接触を得ることができる。また、焼成時の雰囲気条件を、金属ニッケルが酸化ニッケルになる平衡酸素分圧の１／１０⁶以下の酸素分圧という極めて還元性の強い雰囲気とすることにより、再酸化後の室温における抵抗値が０．１Ω以下で、かつ、温度変化による半導体セラミック層の抵抗変化幅が４．０桁以上という極めて急峻な変化幅を有する半導体セラミック層が得られることを見出した。
また、このような製造方法を採用することにより、内部電極材料のＮｉが半導体セラミック中に拡散することを防ぐことができ、半導体セラミック層の厚みを薄くしても、高抵抗化を防止することができる。
さらに、基体の焼成時に、空隙率が０．１５以上の基板を用いることにより、焼成炉内の還元雰囲気を均一にすることができ、多数の基体を焼成しても特性ばらつきを大幅に抑制することができることを見出した。
【００１２】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の発明の実施の形態の詳細な説明から一層明らかとなろう。
【００１３】
【発明の実施の形態】
図１は、この発明の積層型半導体セラミック素子の一例を示す図解図である。積層型半導体セラミック素子１０は、基体１２を含む。基体１２は、半導体セラミック層１４と内部電極１６とを交互に積層したものである。内部電極１６の隣接するものは、互いに基体１２の反対側の側面に引き出される。そして、内部電極１６が引き出された基体１２の側面には、外部電極１８，２０が形成される。したがって、基体１２の対向側面に形成された外部電極１８，２０には、隣接する内部電極１６が交互に接続される。
【００１４】
半導体セラミック層１４は、たとえばチタン酸バリウム系半導体セラミック粉末を焼結させることによって得られる。このチタン酸バリウム系半導体セラミック材料において、必要に応じて、Ｂａの一部をＣａ，Ｓｒ，Ｐｂなどで置換してもよく、またＴｉの一部をＳｎ，Ｚｒなどで置換してもよい。また、このようなチタン酸バリウム系半導体セラミック材料中に含まれる半導体化剤は、ドナー元素と呼ばれるものであるが、このようなドナー元素としては、Ｌａ，Ｙ，Ｓｍ，Ｃｅ，Ｄｙ，Ｇｄなどの希土類元素や、Ｎｂ，Ｔａ，Ｂｉ，Ｓｂ，Ｗなどの遷移元素を用いることができる。さらに、このようなチタン酸バリウム系半導体セラミック材料に対して、必要に応じて、ＳｉＯ₂ やＭｎなどを添加してもよい。なお、チタン酸バリウム系半導体セラミック材料のＢａサイト／Ｔｉサイト比や、焼結体の磁器粒径については、特段の限定をされるものではないが、Ｂａサイト／Ｔｉサイト比は、０．９９０以上、１．０１０以下であることが好ましく、また、磁器粒径は平均で２μｍ以下であることが好ましい。
【００１５】
また、内部電極１６に含まれる導電成分としては、Ｎｉ系金属、Ｍｏ系金属、Ｃｒ系金属、またはこれらの合金を用いることができるが、半導体セラミック層１４との間で確実なオーミック接触を得ることができるという点から、特にＮｉ系金属を用いることが好ましい。一方、外部電極１８，２０に含まれる導電成分としては、Ａｇ，Ｐｄ、またはこれらの合金などを用いることができるが、内部電極１６の場合に比べると、その金属の種類に関して、それほど限定されるものではない。
【００１６】
この積層型半導体セラミック素子１０を作製するには、半導体セラミック材料で形成されたセラミックグリーンシート上に内部電極材料を印刷し、このセラミックグリーンシートを複数枚積層することにより、積層体が得られる。この積層体を還元雰囲気中で焼成し、さらに大気中において再酸化処理を行うことによって基体１２が形成される。なお、焼成時の還元雰囲気としては、金属ニッケルが酸化ニッケルになる平衡酸素分圧の１／１０⁶以下の酸素分圧とした還元雰囲気が用いられる。そして、得られた基体１２の端部に外部電極用材料を塗布し、焼き付けることにより、外部電極１８，２０が形成される。このようにして得られた積層型半導体セラミック素子１０は、室温における抵抗値は低く、キュリー温度を超えると急激に抵抗値が上昇するような正の抵抗温度特性を有する素子となる。したがって、この積層型半導体セラミック素子１０は、たとえば回路の過電流保護用素子として用いることができる。
【００１７】
この積層型半導体セラミック素子１０では、積層体を金属ニッケルが酸化ニッケルになる平衡酸素分圧の１／１０⁶以下の酸素分圧とした還元雰囲気中で焼成し、再酸化処理をすることにより、室温における抵抗値が低く、しかも温度変化による抵抗変化率が４．０桁以上の素子とすることができる。さらに、このような製造方法を採用することにより、半導体セラミック層が２０μｍ以下の厚みとなるようにしても、Ｎｉ系金属の拡散を防ぐことができ、半導体セラミック層１４の高抵抗化を防止することができる。そのため、低抵抗で小型の積層型半導体セラミック素子１０を得ることができる。また、内部電極材料としてＮｉ系金属を用いることにより、内部電極１６と半導体セラミック層１４との間にオーミック接触を得ることができ、室温における抵抗値を低くすることができる。
【００１８】
さらに、基体を焼成する際に、空隙率が０．１５以上の基板を用い、この基板上に積層体を載置して焼成することにより、積層体の周囲の還元雰囲気を均一にすることができる。そのため、多数の積層体を焼成しても、全ての積層体を均一な雰囲気中で焼成することができ、特性ばらつきの少ない積層型半導体セラミック素子を得ることができる。なお、基板の空隙率は０．１５以上のときにこのような効果を得ることができるが、基板の機械的強度が弱くなるため、空隙率の上限は０．５程度となる。
【００１９】
【実施例】
（実施例１）
出発原料として、ＢａＣＯ₃ ，ＳｒＣＯ₃ ，ＴｉＯ₂ および硝酸サマリウム溶液を用い、（Ｂａ_0.938Ｓｒ_0.06Ｓｍ_0.002）_1.004ＴｉＯ₃という組成となるように秤量し、純水およびＰＳＺ５Φの玉石を用いて５時間ボールミルによる混合を行なった。次に、この混合液を蒸発乾燥し、得られた混合粉を１０００〜１２００℃の温度で２時間仮焼した。この仮焼粉に純水を加え、ＰＳＺ５Φの玉石を用いて、５〜３０時間ボールミルによる粉砕を行ない、蒸発乾燥して粉砕済み仮焼粉末を得た。この粉砕済み仮焼粉末に、有機溶剤、有機バインダおよび可塑剤などを添加して、セラミックスラリーとした。このセラミックスラリーを用いて、ドクターブレード法により成形し、セラミックグリーンシートを得た。
【００２０】
そして、セラミックグリーンシートの特定のものの上に、内部電極を形成するために、Ｎｉを含有する導電性ペーストをスクリーン印刷し、図１に示すような構造が得られるように、導電性ペーストを印刷したセラミックグリーンシートを積層し、その上下に導電性ペーストを印刷していないセラミックグリーンシートを積層した。これを加圧し、切断することによって、基体となるべき積層体を得た。このとき、セラミックグリーンシートの厚みと積層数を種々変更して、積層体の作製を行なった。
【００２１】
得られた積層体を、大気中で脱バインダ処理したのち、水素／窒素＝０．３／１００〜３．３／１００の雰囲気で還元焼成を行ない、焼結された基体を得た。なお、試料の焼成前において、試料支持板や炉材などを全て水素１００％の雰囲気中で強還元雰囲気焼成を行なった。積層体の焼成時の酸素分圧は、炉の背面から取り付けられた直挿式のジルコニア酸素センサの起電力を読み取り、それをもとにして算出した。また、積層体の焼成時における、金属ニッケルから酸化ニッケルになる平衡酸素分圧は、エリンガム図のデータを読み取った。そして、還元焼成後の基体について、大気中において６００〜１０００℃で１時間再酸化処理を施した。そののち、基体の両端部にオーミック銀ペーストを塗布し、大気中で焼き付けることにより、外部電極を形成した積層型半導体セラミック素子を得た。得られた積層型半導体セラミック素子は、概ね、３．２ｍｍの長さ方向寸法、２．５ｍｍの幅方向寸法および１．０ｍｍの厚み方向寸法を有するものであった。
【００２２】
このようにして得られた各積層型半導体セラミック素子の室温における抵抗値および温度変化による抵抗変化幅を求めた。室温における抵抗値は、デジタルボルトメータを用いて４端子法で測定することによって求めた。また、温度変化による抵抗変化幅（桁）は、室温から２５０℃までにおける最大抵抗値を最小抵抗値で除し、その常用対数を求めることによって算出した。そして、これらの評価結果を表１に示した。なお、表１において、＊印を付した試料番号は、この発明の範囲外のものであることを示す。
【００２３】
【表１】

【００２４】
試料番号１，２，４，５からわかるように、１層当たりの半導体セラミック層の厚みが２０μｍ以下で、かつ、金属ニッケルが酸化ニッケルになる平衡酸素分圧に対する焼成時の酸素分圧が１／１０⁶以下である積層型半導体セラミック素子では、室温における抵抗値が０．１Ω以下であり、温度変化による抵抗変化幅が４．０桁以上の特性が得られている。
【００２５】
それに対して、試料番号７，８のように、１層当たりの半導体セラミック層の厚みが２０μｍを超えると、室温における抵抗値が増加して０．１Ω以上となり好ましくない。
また、試料番号３，６のように、金属ニッケルが酸化ニッケルになる平衡酸素分圧に対する焼成時の酸素分圧が１／１０⁶ より大きくなると、１層当たりの半導体セラミック層の厚みが２０μｍ以下の場合、室温における抵抗値が極端に上昇するとともに、温度変化による抵抗変化幅が大幅に低下して好ましくない。
【００２６】
（実施例２）
実施例１と同じ原料を用いて、実施例１と同じ方法により、複数の積層体を作製した。これらの積層体については、セラミックグリーンシートの厚みおよび積層数は全て同じとなるようにした。そして、図２に示すように、得られた積層体３０をセラミック製の基板３２に載せて焼成した。基板３２は、酸化ジルコニウムを原料として、混合するバインダの量や焼成温度を変えることで、所定の空隙率となるようにした。
【００２７】
基板３２を得るために、バインダと混合した酸化ジルコニウムを金型に入れ、プレス機で加圧した。得られた成形体を大気中で脱バインダの後１３００℃〜１５００℃で２時間焼成し、基板３２を得た。基板３２の大きさは、縦横５０ｍｍ、厚み２．０ｍｍである。
【００２８】
１枚の基板３２上の中央付近に５個の積層体３０を載せ、スペーサ３４を用いて、基板３２間の距離２ｍｍとして５段重ねた。これを焼成炉３６内の回転テーブル３８に載せて、水素／窒素＝３／１００の還元雰囲気中において、１２００℃で２時間、積層体３０の焼成を行なった。このときの酸素分圧は、金属ニッケルが酸化ニッケルになる平衡酸素分圧の１／１０⁶ である。そして、実施例１と同様にして再酸化処理し、外部電極を形成して、積層型半導体セラミック素子を得た。得られた積層型半導体セラミック素子の大きさは、実施例１と同様に、概ね、３．２ｍｍの長さ寸法、２．５ｍｍの幅方向寸法、１．０ｍｍの厚み方向寸法を有するものである。
【００２９】
焼成ロットごとに、積層体を載せる基板の空隙率のみを変えて、その他については同じ条件として、積層型半導体セラミック素子を得た。これらの積層型半導体セラミック素子について、実施例１と同様にして、室温における抵抗値と抵抗変化幅を測定した。そして、同じ空隙率を有する基板を用いた積層型半導体セラミック素子について、室温における抵抗値および抵抗変化幅を測定し、平均値と標準偏差とを求めて、その結果を表２に示した。
【００３０】
表２において、基板の空隙率は、基板焼成後、焼結体の寸法から体積を求め、これに酸化ジルコニウムの真密度をかけて真重量とし、実際の焼結体基板の重量を真重量で除した値を１から引いて求めた。また、表２において、＊印を付した試料番号は、この発明の範囲外のものであることを示す。
【００３１】
【表２】

【００３２】
試料番号１〜４に示すように、基板の空隙率が０．１５以上のとき、抵抗値および抵抗変化幅とも、ばらつきが小さいことがわかる。それに対して、試料番号５に示すように、基板の空隙率が０．１５未満であると、抵抗値および抵抗変化幅のばらつきが大きい。これは、焼成時における還元性ガスが、基板の空隙を通して積層体の裏面にも供給され、十分な還元性ガスの循環が行なわれていることによるものと考えられる。
【００３３】
【発明の効果】
この発明によれば、室温における抵抗値が０．１Ω以下と低く、温度変化による抵抗変化幅が４．０桁以上という十分な抵抗変化幅を有し、回路の過電流保護素子として好適な小型の積層型半導体セラミック素子を得ることができる。
また、積層体を焼成する際に、積層体を載せる基板の空隙率を０．１５以上とすることにより、特性ばらつきの少ない積層型半導体セラミック素子を得ることができる。
【図面の簡単な説明】
【図１】この発明の積層型半導体セラミック素子の一例を示す図解図である。
【図２】実施例２における積層体の焼成炉内を示す図解図である。
【符号の説明】
１０積層型半導体セラミック素子
１２基体
１４半導体セラミック層
１６内部電極
１８，２０外部電極
３０積層体
３２基板
３４スペーサ
３６焼成炉
３８回転テーブル

Claims

半導体セラミック層とＮｉを含む内部電極とが交互に積層された基体を含む正の抵抗温度特性を有する積層型半導体セラミック素子の製造方法であって、
セラミックグリーンシートとＮｉを含む内部電極材料層との積層体を還元雰囲気中で焼成したのち、再酸化することにより前記基体を形成する工程を含み、
前記還元雰囲気は、金属ニッケルが酸化ニッケルになる平衡酸素分圧の１／１０⁶以下の酸素分圧とした雰囲気であることを特徴とする、積層型半導体セラミック素子の製造方法。
前記積層体を焼成する際に、空隙率が０．１５以上の基板上に前記積層体を載置して焼成することを特徴とする、請求項１に記載の積層型半導体セラミック素子の製造方法。
半導体セラミック層とＮｉを含む内部電極とが交互に積層された基体を含む正の抵抗温度特性を有する積層型半導体セラミック素子であって、
請求項１または請求項２に記載の積層型半導体セラミック素子の製造方法によって製造された、積層型半導体セラミック素子。
焼成後の前記半導体セラミック層の厚みが２０μｍ以下である、請求項３に記載の積層型半導体セラミック素子。