JP4936087B2

JP4936087B2 - 積層正特性サーミスタ

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Publication number: JP4936087B2
Application number: JP2009509037A
Authority: JP
Inventors: 賢二良三原; 敦司岸本
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2007-03-19
Filing date: 2008-03-18
Publication date: 2012-05-23
Anticipated expiration: 2028-03-18
Also published as: TWI350547B; US7830240B2; US20100001828A1; TW200903527A; DE112008000744B4; DE112008000744T5; JPWO2008123078A1; CN101636798B; CN101636798A; WO2008123078A1

Description

本発明は積層正特性サーミスタに関し、より詳しくは過電流保護用、温度検知用等に使用される積層正特性サーミスタに関する。

近年、電子機器の分野では、小型化が進んでおり、これに用いられる正の抵抗温度特性を有する正特性サーミスタにおいてもチップ化が進んでいる。このようなチップ化された正特性サーミスタとして、例えば積層正特性サーミスタが知られている。

この種の積層正特性サーミスタは、通常、例えばＢａＴｉＯ_３系の複数の半導体セラミック層と内部電極とが交互に積層されたセラミック素体を有し、かつ、半導体セラミック層を介して積層方向に隣り合う内部電極がセラミック素体の端面に交互に引き出され、前記内部電極と電気的に接続するように前記セラミック素体の端部に外部電極が形成されている。

また、前記内部電極を構成する導電性材料としては、導電性が良好で安価なＮｉ等の卑金属材料が広く使用されている。そして、前記セラミック素体は、半導体セラミック層となるセラミックグリーンシートに、内部電極となる卑金属材料を含有した導電性ペーストをスクリーン印刷して導電層を形成し、導電層の形成されたセラミックグリーンシートを積層した後、導電層の形成されていないセラミックグリーンシートで挟持して圧着し、その後所定の雰囲気中で一体焼成することによって形成される。その際、大気雰囲気中で一体焼成すると、Ｎｉ等の卑金属材料が容易に酸化されるため、上記一体焼成は還元雰囲気中で行われる。

一方、上述のように還元雰囲気中で半導体セラミック層と内部電極とが一体焼成して形成されると、半導体セラミック層も還元されてしまい、十分な抵抗変化率が得られない。このため還元雰囲気で一体焼成を行った後に、大気雰囲気中又は酸素雰囲気中で再酸化処理を行い、これにより所望の抵抗変化率を確保しようとしている。

ところで、この再酸化処理は、熱処理温度の制御が難しく、セラミック素体の中央部にまで酸素が行き渡り難いため、酸化むらが生じ易く、このため十分な抵抗変化率が得られなくなるおそれがある。

そこで、例えば、特許文献１のように、ガラス成分を含浸させたセラミック素体を含む電子部品本体の表面に電極を形成し、かつセラミック素体の相対密度を９０％以下としたセラミック電子部品が提案されている。

この特許文献１では、半導体セラミック層の焼結密度を低くし、該半導体セラミック層の空孔率を増やすことによって、セラミック素体の中央部にまで酸素が行き渡りやすくし、これより所望の抵抗変化率を確保しようとしている。

また、積層正特性サーミスタを基板実装する際、通常はリフロー加熱処理により基板にはんだ付けされる。しかし、特許文献１のように半導体セラミック層の空孔率が高くなると、はんだに含まれるフラックスが、セラミック素体表面に位置する半導体セラミック層の空孔を介してセラミック素体の内部に浸入してしまい、このため耐電圧の低下を招くおそれがある。

そこで、特許文献１では、ガラス成分をセラミック素体に含浸させることによって、セラミック素体表面の前記空孔にガラス膜を形成している。これによりフラックスのセラミック素体の内部への浸入を防いでいる。

また、特許文献２には、半導体セラミック層毎に空孔の割合を変化させるようにした先行技術が開示されている。具体的には、積層方向に関して最も外側にそれぞれ位置する２つの内部電極の間にある有効層となる複数の前記サーミスタ層のうち、積層方向での中央部にあるサーミスタ層の空隙率が、積層方向での外側にあるサーミスタ層の空隙率より高くなるようにした積層正特性サーミスタが提案されている。

この特許文献２では、ポリスチレン粒子等の有機材料を混合させたバインダを使用し、該有機材料の含有割合の異なる複数種のセラミックグリーンシートを得ている。そして、セラミック素体の積層方向に対し中央部に位置するセラミックグリーンシートには有機材料の含有割合の比較的高く、積層方向に対し外層に位置するセラミックグリーンシートには有機材料の含有割合が低くなるように、有機材料の含有割合が異なる複数種類のセラミックグリーンシートを積層し、焼成処理を行って前記有機材料を焼失させて空孔を形成している。これによりセラミック素体の積層方向での中央部にある前記サーミスタ層の空隙率が、積層方向での外側にある前記サーミスタ層の空隙率より高くなるようにしている。換言すると、セラミック素体表面に位置する半導体セラミック層の空孔率が、セラミック素体の中央部に比べ低くなるように形成されている。

特開２００２−２１７００４号公報特開２００５−９３５７４号公報

しかしながら、特許文献１のようにセラミック素体表面の空孔にガラス膜を形成しようとした場合、空孔数が多くなると、ガラス成分の種類及び含浸・乾燥焼付け条件によっては、空孔を十分に埋めることができないおそれがあり、その結果、フラックスがセラミック素体の内部に浸入して耐電圧の低下を招くおそれがある。

したがって、この種の積層正特性サーミスタでは、特許文献２のように、セラミック素体表面に位置する半導体セラミック層の空孔率を、セラミック素体の中央部に比べ、低くするのが望ましいと考えられる。

しかしながら、半導体セラミック層毎の空孔率を、特許文献２のような方法で異なるようにした場合、ポリスチレン等の有機材料自体はバインダとして作用しない。このため、有機材料を多く含むセラミックグリーンシートを積層し、圧着して焼成することになる。これにより、半導体セラミック層間の密着性が不十分となり、デラミネーション（層間剥離）の発生を招くおそれがある。

また、半導体セラミック層の空孔率を異ならせる方法としては、セラミックグリーンシート中のバインダの含有量自体を異ならせることも考えられる。

しかしながら、バインダ量や有機材料の量を変化させてセラミックグリーンシートを積層し、内部電極となる導電層と一体焼成した場合、セラミック素体の中央部から燃焼ガスが発生しやすくなり、これによってもデラミネーションが生じやすくなる。

本発明はこのような事情に鑑みなされたものであって、セラミック素体の中央部の空孔率を従来と同程度に高く維持する一方、セラミック素体表面に位置する半導体セラミック層の空孔率をセラミック素体の中央部に比べて低くすることにより、デラミネーションが生じることもなく、半導体セラミック層へのフラックスの浸入を防止し、所望の抵抗変化率を確保することのできる積層正特性サーミスタを提供することを目的とする。

本発明者らは、ＢａＴｉＯ_３を主成分とするセラミック材料に半導体化剤を添加して鋭意研究を行ったところ、セラミック材料に含まれる半導体化剤のイオン半径が大きいほど、所定の焼成温度で焼成して得られた半導体セラミック層の空孔率が小さくなるという知見を得た。

そして、更に鋭意研究を重ねたところ、最外層を形成する保護層となる第１のセラミック部の半導体化剤のイオン半径を、内部電極間に位置する有効層を含む第２のセラミック部の半導体化剤のイオン半径よりも大きくすることにより、半導体セラミック層と内部電極とを一体焼成して形成しても、有効層を含む第２のセラミック部の空孔率は従来と同程度に高く維持しながら、第１のセラミック部の空孔率を第２のセラミック部の空孔率よりも低くすることが可能であるということが分かった。

そしてこのように第１のセラミック部と第２のセラミック部のセラミック材料に加えられる半導体化剤を異ならせることによって、第１のセラミック部の空孔率を第２のセラミック部の空孔率よりも低くする場合、ポリスチレン等の有機材料やバインダ量をセラミック層毎に変更する必要がないので、デラミネーションが生じることもなく、半導体セラミック層へのフラックスの浸入が防止可能であると共に、所望の抵抗変化率を確保することのできる積層正特性サーミスタを得ることができる。

本発明はこのような知見に基づきなされたものであって、本発明に係る積層正特性サーミスタは、主成分がＢａＴｉＯ_３で形成されると共に半導体化剤を含有した半導体セラミック層と、内部電極とが交互に複数積層され、かつ最外層が半導体セラミック層で形成されたセラミック素体を有し、前記最外層が保護層となる第１のセラミック部を形成し、さらに、前記セラミック素体の厚み方向の最外に位置する内部電極層に挟まれた複数の前記半導体セラミック層を有効層とすると共に、少なくとも前記有効層を含む半導体セラミック層で第２のセラミック部を形成し、前記第１のセラミック部は、前記第２のセラミック部に含有される半導体化剤よりも大きなイオン半径を有する半導体化剤を含有し、前記第１のセラミック部の空孔率が前記第２のセラミック部の空孔率よりも低減されていることを特徴としている。

ここで、空孔率とは、半導体セラミック層中の空孔の占める割合をいう。

また、本発明の積層正特性サーミスタは、一対の前記第１のセラミック部のうち、少なくとも基板実装時に該基板と対面する前記第１のセラミック部の空孔にはガラス膜が形成されていることを特徴としている。

さらに、本発明の積層正特性サーミスタは、前記第１のセラミック部の空孔率は、１０％以下であることを特徴としている。

また、本発明の積層正特性サーミスタは、前記第１及び第２のセラミック部のそれぞれに含有される前記半導体化剤は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｙ、Ｈｏ、Ｅｒ、及びＴｍの群から各々選択された少なくとも一種であることを特徴としている。

本発明の積層正特性サーミスタによれば、主成分がＢａＴｉＯ_３で形成されると共にＬａ、Ｃｅ、Ｐｒ等の特定の半導体化剤を含有した半導体セラミック層と、内部電極とが交互に複数積層され、かつ最外層が半導体セラミック層で形成されたセラミック素体を有し、前記最外層が保護層となる第１のセラミック部を形成し、さらに、前記セラミック素体の厚み方向の最外に位置する内部電極層に挟まれた複数の前記半導体セラミック層を有効層とすると共に、少なくとも前記有効層を含む半導体セラミック層で第２のセラミック部を形成し、前記第１のセラミック部は、前記第２のセラミック部に含有される半導体化剤よりも大きなイオン半径を有する半導体化剤を含有し、前記第１のセラミック部の空孔率が前記第２のセラミック部の空孔率よりも低減されているので、半導体セラミック層と内部電極とを一体焼成して形成しても、第２のセラミック部の空孔率は従来と同程度に高く維持しながら、第１のセラミック部の空孔率を第２のセラミック部の空孔率よりも低くすることができる。これにより、焼成後の再酸化処理時には、内部電極に挟まれてサーミスタ特性に直接寄与する有効層を含む第２のセラミック部は酸素が行き渡りやすい状態を維持する一方、フラックスが浸入しやすくサーミスタ特性に寄与しない第１のセラミック部の空孔率を小さくすることができる。したがって、リフロー加熱処理で基板実装してもフラックスのセラミック素体への浸入を回避することができ、所望の抵抗変化率を確保することが可能となる。

しかも、ポリスチレン等の有機材料に依ることなくイオン半径の差異で半導体セラミック層の空孔率を第２のセラミック部と第１のセラミック部とで異ならせているので、半導体セラミック間の密着性に影響を与えることがなく、デラミネーションが生じることもない。

また、本発明の積層正特性サーミスタは、一対の前記第１のセラミック部のうち、少なくとも基板実装時に該基板と対面する前記第１のセラミック部の空孔にはガラス膜が形成されているので、はんだリフロー処理により基板実装した場合であっても、はんだに含まれるフラックスがセラミック素体の内部に浸入するのを確実に防ぐことが可能となる。

また、本発明の積層正特性サーミスタは、前記第１のセラミック部の空孔率が１０％以下であるので、該第１のセラミック部の空孔率は低く、はんだに含まれるフラックスがセラミック素体の内部に浸入するのをより防止することができる。そしてこれにより、例えば、基板にはんだ付けして通電試験を行っても、通電試験前後の抵抗値の変化率が大きくなるのを回避することが可能となる。

本発明の積層正特性サーミスタの一実施の形態を模式的に示した斜視図である。本発明の積層正特性サーミスタの一実施の形態を模式的に示した縦断面図である。

符号の説明

１セラミック素体
３ａ〜３ｅ半導体セラミック層
４ａ〜４ｄ内部電極
５保護層
６有効層

次に、本発明の実施の形態を添付図面を参照しながら詳説する。

図１は、本発明に係る積層正特性サーミスタの一実施の形態を示す斜視図であり、図２は縦断面図である。

図１及び図２において、本発明の積層正特性サーミスタは、長さＬ、幅Ｗ、厚みＴのチップ形状を有しおり、セラミック素体１の両端部には外部電極２ａ、２ｂが形成されている。

セラミック素体１は、主成分がＢａＴｉＯ_３で形成されると共に半導体化剤を含有した半導体セラミック層３ａ〜３ｅと、内部電極４ａ〜４ｄとが交互に複数積層されている。そして、最外層が保護層５を形成し、内部電極４ａ及び内部電極４ｄに挟まれた中央部が有効層６を形成している。

また、外部電極２ａ、２ｂは、内部電極４ａ又は内部電極４ｂと電気的に接続される下地電極７ａ、７ｂが、セラミック素体１の両端部に形成されている。そして、該下地電極７ａ、７ｂの表面にはＮｉ等で形成された第１のめっき膜８ａ、８ｂが形成され、さらに該第１のめっき膜８ａ、８ｂの表面にはＳｎ等で形成された第２のめっき膜９ａ、９ｂが形成されている。そして、本積層正特性サーミスタは、温度上昇により内部電極４ａと内部電極４ｄとの間の抵抗値が上昇する正の温度特性が得られように構成されている。

尚、内部電極材料としては、半導体セラミック層３ａ〜３ｅとのオーミック接触に優れた材料が好ましく、例えばＮｉ、Ｃｕ等の卑金属材料の単体又は合金を主成分とする材料を好んで使用することができる。また、下地電極材料としては、内部電極４ａ〜４ｄとの接続性及び導通性が好適なものが望ましく、Ａｇ、Ａｇ−Ｐｄ、及びＰｄ等の貴金属材料の単体及び合金、又はＮｉ、及びＣｕ等の卑金属材料の単体及び合金等を好んで使用することができる。

そして、保護層５（半導体セラミック層３ａ、３ｅ）は、有効層６（半導体セラミック層３ｂ〜３ｄ）に含有される半導体化剤よりも大きなイオン半径を有する半導体化剤を含有している。

イオン半径は、価数、配位数、測定方法等によって異なるが、本実施の形態では、配位数が６の半導体化剤のイオン半径を基準に選択している。例えば、「Handbook of Chem.& Phys.，79th Edition」、Y.Q.Jia、J. Solid State Chem.、95（1991）184によると、６配位におけるイオン半径は、Ｓｍ³⁺が０．０９６ｎｍであり、Ｎｄ³⁺は０．０９８ｎｍ、Ｌａ³⁺は０．１０３ｎｍである。したがって、有効層６の半導体化剤としてＳｍ³⁺を使用する場合は、保護層５の半導体化剤として、Ｓｍ³⁺よりもイオン半径の大きなＮｄ³⁺やＬａ³⁺等が使用される。

このように保護層５に含有される半導体化剤のイオン半径が、有効層６に含有される半導体化剤のイオン半径よりも大きくなるように構成することにより、半導体セラミック層３ａ〜３ｅとなるセラミックグリーンシートと内部電極４ａ〜４ｄとなる導電層を一体焼成した場合、保護層５の空孔率を有効層６の空孔率よりも低減することができる。すなわち、有効層６の空孔率を従来と同程度に高く維持しつつ、保護層５の空孔率のみを低減することが可能となる。

そして、このような半導体化剤として希土類元素を使用することができ、具体的にはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｙ、Ｈｏ、Ｅｒ及びＴｍの群から選択された少なくとも一種が使用される。

表１は、上記半導体化剤の６配位におけるイオン半径を示している。

そして、上述したようにこれらの半導体化剤の中から、保護層５の半導体化剤のイオン半径が有効層６の半導体化剤のイオン半径よりも大きくなるように適宜選択されて半導体セラミック層３ａ〜３ｅが形成されることとなる。

尚、保護層５及び有効層６を形成する各半導体セラミック層３ａ〜３ｅに複数種の半導体化剤を添加する場合は、保護層５の半導体化剤の平均イオン半径が有効層６の半導体化剤の平均イオン半径よりも大きくなるように配合量が調整される。

また、図２では、保護層と有効層とが最外内部電極を境界にして分けられているが、保護層よりも厚みが薄く形成され、最外内部電極の有効層側であれば、有効層と同一のイオン半径を有する半導体セラミック層を最外内部電極層よりも外側（セラミック素体表面側）に形成してもよい。

また、上記積層正特性サーミスタは、少なくとも基板実装時に基板と対面する保護層５（半導体セラミック層３ａ又は半導体セラミック層３ｅ）の空孔にはガラス膜（図示せず）が形成されているのが好ましい。すなわち、有効層６に比べ保護層５の空孔率を低減させた上に、基板と対面する保護層５の空孔をガラス膜で覆うことになる。これにはんだを用いてリフロー加熱処理により基板実装した場合、はんだに含まれるフラックスがセラミック素体１の内部に浸入するのを確実に防ぐことが可能となる。

尚、保護層５はサーミスタ特性に関与しないことから、基板と対面しない側の保護層５の空孔にもガラス膜を形成しても何ら差し支えないのはいうまでもない。

また、保護層５の空孔率は、１０％以下が好ましい。これによりはんだ付け後に行う通電試験において、通電前後の抵抗値の変化率を小さくすることができる。

すなわち、本発明者らの実験結果により、積層正特性サーミスタをはんだを用いてリフロー加熱処理により基板に実装する場合、基板と接する保護層５、特に、実装面側の表面部（Ｌ×Ｗ面、図１参照）からフラックスが浸入するおそれのあることが判明した。その原因は明らかではないが、以下のように推察される。

半導体セラミック層の空孔に形成されるガラス膜には微小なクラックが存在している。また、基板実装時にはセラミック素体１と下地電極７ａ、７ｂとの間に応力が負荷される。この応力負荷により、セラミック素体１の表面部（Ｌ×Ｗ面）及び下地電極７ａ、７ｂとの接続部分近傍のガラス膜に存在するクラックが伸長すると考えられる。そして、このような状態で通電試験を行うと、当初はガラス膜の表面に固着していたフラックスが、セラミック素体１の発熱に伴って粘性が低下し、その結果、毛細管現象によりガラス膜のクラック等を介してセラミック素体１の内部に浸入し易くなる。これにより通電試験前後の抵抗値の変化率が大きくなるものと考えられる。

そこで、上述したように保護層５の空孔率を１０％以下とすることによって、保護層の空孔の存在割合を低下させている。これにより空孔にはガラス膜が十分に形成され、セラミック素体の中央部へのフラックスの浸入をより確実に防ぐことが可能となる。そしてこのように形成することにより、基板にリフロー加熱処理によりはんだ付けした後に通電試験を行っても、通電試験前後で抵抗値の変化率が大幅に変動するのを回避することが可能となる。

尚、半導体セラミック層３ａ〜３ｅ全体の空孔率は、１０％以上３５％以下が好ましい。これにより再酸化処理における酸素がセラミック素体１の中央部にまで行き渡りやすくなり、抵抗変化率の優れた積層正特性サーミスタを得ることができる。一方、半導体セラミック層３ａ〜３ｅ全体の空孔率が３５％を超えると、セラミック素体１の強度が低下したり、室温抵抗値が高くなるおそれがある。また、半導体セラミック層３ａ〜３ｅ全体の空孔率が１０％未満の場合は、再酸化処理が円滑に進行せず、このため十分な抵抗変化率が得られず、室温抵抗値の経時変化率が大きくなる。

また、半導体セラミック層３ａ〜３ｅの主成分であるＢａＴｉＯ_３系セラミック材料のＢａサイトとＴｉサイトとのＢａ／Ｔｉ比は、０．９９８以上１．００６以下とすることが好ましい。これは、Ｂａ／Ｔｉ比が０．９９８未満になると、抵抗変化率が小さくなる傾向にあるからであり、Ｂａ／Ｔｉ比が１．００６を超えると、室温抵抗値が高くなる傾向があり、抵抗の立ち上がり係数が不安定になるからである。

また、各半導体セラミック層３ａ〜３ｅに添加される半導体化剤の含有量は、主成分であるＢａＴｉＯ_３系セラミック材料のＴｉ１００モル部に対して０．１モル部以上０．５モル部以下が好ましい。これは、半導体化剤の含有量がＴｉ１００モル部に対して０．１モル部未満になると、ＢａＴｉＯ_３系セラミック材料の半導体化を十分に行うことができないからであり、半導体化剤の含有量が、Ｔｉ１００モル部に対して０．５モル部を超えると、室温抵抗値が高くなる傾向があるからである。

次に、積層正特性サーミスタの製造方法を、保護層５の半導体化剤としてＬａを用い、有効層６の半導体化剤としてＳｍを用いた場合について、詳述する。

まず、保護層５用のセラミック素原料としてＢａＣＯ_３、ＴｉＯ_２、Ｌａ_２Ｏ_３を用意し、有効層６用のセラミック素原料として、ＢａＣＯ_３、ＴｉＯ_２、Ｓｍ_２Ｏ_３を用意し、これらセラミック素原料を所定量秤量する。

次いで、これらの秤量物を部分安定化ジルコニア（以下、「ＰＳＺボール」という。）等の粉砕媒体と共にボールミルに投入して十分に湿式混合粉砕する。その後、所定温度（例えば、１０００〜１２００℃）で仮焼し、保護層５用及び有効層６用の各セラミック原料粉末を作製する。

次に、これらのセラミック原料粉末に有機バインダを加え、湿式で混合処理を行なってそれぞれのスラリーを作製する。その後、得られた保護層５用及び有効層６用の各スラリーをドクターブレード法等のシート成形法を用いてシート状に成形し、保護層５用及び有効層６用の各セラミックグリーンシートを作製する。

次いで、Ｎｉ等の導電性材料を含有した内部電極用導電性ペーストを用意する。そして、有効層６用のセラミックグリーンシート上に前記内部電極用導電性ペーストをスクリーン印刷等によって印刷し、導電層を形成する。

次に、内部電極用導電性ペーストが印刷された有効層６用のセラミックグリーンシートを焼成後のセラミック素体の両端面に交互に内部電極が露出するような配置で積層する。その後、導電層が形成されていない保護層５用のセラミックグリーンシートを上下に複数枚配置し、圧着し、生の積層体を作製する。

次いで、この積層体を所定寸法に切断してアルミナ製の匣（さや）に収容し、脱バインダ処理を所定の温度（例えば３００〜４００℃）で行う。その後、還元雰囲気下（例えば、Ｈ_２／Ｎ_２＝１〜３％程度）、所定温度（例えば、１１００〜１３００℃）で焼成し、内部電極４ａ〜４ｄと半導体セラミック層３ａ〜３ｅとが交互に積層されたセラミック素体１を形成する。

続いて、上述のようにして得られたセラミック素体１を大気雰囲気中又は酸素雰囲気中、所定温度（例えば、５００〜７００℃）で再酸化処理を行う。次いで、得られたセラミック素体１を、例えばＳｉを主成分とするガラス溶液に含浸させ、セラミック素体１の表面部に位置する保護層５の各空孔にガラス成分を充填させる。そして、セラミック素体１を乾燥させ、これにより保護層５の各空孔にはガラス膜が形成される。

続いて、Ａｇ等をターゲット物質としてスパッタリングを行い、セラミック素体１の両端部に下地電極７ａ、７ｂを形成する。さらに、電解めっきにより下地電極７ａ、７ｂの表面に第１のめっき膜８ａ、８ｂ、第２のめっき膜９ａ、９ｂを形成し、これにより積層正特性サーミスタが製造される。

このように本実施の形態では、保護層５は、有効層６に含有される半導体化剤よりも大きなイオン半径を有する半導体化剤を含有し、前記保護層５の空孔率が前記有効層６の空孔率よりも低減されている。このため半導体セラミック層と内部電極とを一体焼成により形成しても、有効層６の空孔率は従来と同じ程度に高く維持しながら、保護層５の空孔率を有効層６の空孔率よりも低くすることができる。これにより、焼成後の再酸化処理時には、内部電極４（保護層５）に挟まれてサーミスタ特性に直接寄与する有効層６は酸素が行き渡りやすい状態を維持する一方で、フラックスが浸入しやすくサーミスタ特性に寄与しない保護層５の空孔率を小さくすることができる。したがって、リフロー加熱処理で基板実装してもフラックスのセラミック素体への浸入を回避することができ、所望の抵抗変化率を確保することが可能となる。

しかも、ポリスチレン等の有機材料に依ることなくイオン半径の差異で半導体セラミック層３ａ〜３ｅの空孔率を有効層６と保護層５とで異ならせている。このため、半導体セラミック層３ａ〜３ｅ間の密着性に影響を与えることがなく、デラミネーションが生じることもない。

また、保護層５の空孔率が有効層６の空孔率に比べて低減されている。このたま、空孔にガラス膜で十分に埋めることが可能であり、はんだに含まれるフラックスのセラミック素体１への浸入を確実に防止することができる。

さらに、保護層５の空孔率を１０％以下とすることにより、保護層の空孔率の存在割合が確実に低減する。このことから、空孔を確実にガラス膜で埋めることができ、フラックスのセラミック素体１への浸入をより確実に防止することができる。したがって、基板にリフロー加熱処理によりはんだ付けした後に通電試験を行っても、通電試験前後で抵抗率が大幅に変動するのを回避することができる。

尚、本発明は上記実施の形態に限定されるものではない。例えば、保護層５の空孔にガラス膜が形成されたセラミック素体１（外部電極２ａ、２ｂが形成された部分を除く。）の表面に、ガラス材や樹脂材からなる絶縁層を形成してもよい。このような絶縁層を形成することによって、更に外部環境の影響を受けにくくなり、温度・湿度等による特性の劣化を小さくすることができる。

また、下地電極７ａ、７ｂについても、上記実施の形態ではスパッタリング法で形成しているが、Ａｇ等を主成分とする外部電極用導電性ペーストを用意し、セラミック素体１の両端面に所定の温度（例えば、５００〜８００℃）で焼付けることにより形成してもよい。また、この外部電極用導電性ペーストの焼付け時の加熱でもって、セラミック素体１への再酸化処理を兼ねるようにしてもよい。

さらに、密着性が良好であれば、真空蒸着法等の他の薄膜形成方法を利用することも可能である。

また、上記実施の形態では、半導体セラミック原料として酸化物を使用したが、炭酸塩等を使用することもできる。

さらに、本発明の積層正特性サーミスタは、過電流保護用、温度検知用に有用であるがこれに限定されるものではない。また、図２の積層正特性サーミスタでは、内部電極４ａ〜４ｄが交互に下地電極７ａ又は下地電極７ｂに接続されているが、少なくとも１組以上の連続する内部電極（例えば４ｂ、４ｃ）が半導体セラミック層（例えば、３ｃ）を介して異なる電位に接続された下地電極７ａ、７ｂに接続されていればよく、その他の内部電極（例えば４ａ、４ｄ）は必ずしも交互に下地電極７ａ又は下地電極７ｂに接続されていなくともよく、図２に示した形状の積層正特性サーミスタに限定されるものではない。

以下、本発明の積層正特性サーミスタを具体的に説明する。

まず、セラミック素原料として、ＢａＣＯ_３、ＴｉＯ_２、Ｙ_２Ｏ_３、Ｄｙ_２Ｏ_３、Ｓｍ_２Ｏ_３、Ｎｄ_２Ｏ_３、Ｌａ_２Ｏ_３を用意し、組成式（Ｂａ_0.998Ｌｎ_0.002）ＴｉＯ_３（ただし、ＬｎはＹ、Ｄｙ、Ｓｍ、Ｎｄ、又はＬａのいずれかを示す。）を満足するように各セラミック素原料を秤量する。

尚、Ｙ^3＋、Ｄｙ^3＋、Ｓｍ^3＋、Ｎｄ^3＋及びＬａ^3＋の６配位におけるイオン半径は、それぞれ０．０９０ｎｍ、０．０９１ｎｍ、０．０９６ｎｍ、０．０９８ｎｍ、０．１０３ｎｍである（表１参照）。

次いで、これらの秤量物に純水を加え、ＰＳＺボールとともにボールミルにより１０時間混合粉砕し、乾燥した。その後、１１００℃で２時間仮焼し、再度、ＰＳＺボールとともにボールミルにより粉砕して仮焼粉を得た。

次に、得られた仮焼粉に、アクリル酸系の有機バインダ、分散剤、及び純水を加えて、ＰＳＺボールと共に１５時間混合してセラミックスラリーを得た。

続いて、得られたセラミックスラリーを、ドクターブレード法によりシート状に成形し、乾燥させて、表２に示すような組み合わせでもって、上記半導体化剤Ｌｎを含有した厚み３０μｍのセラミックグリーンシートを得た。

尚、有効層及び保護層となる各セラミックグリーンシートには同量のバインダを添加した。

次に、Ｎｉ金属粉末と有機バインダを有機溶剤に分散させて内部電極用導電性ペーストを得た。続いて、有効層として、表２に示す半導体化Ｌｎを含有したセラミックグリーンシートを用意し、焼結後の電極厚みが約１．０μｍとなるように、その主面上に内部電極用導電性ペーストをスクリーン印刷し、導電層を形成した。その後、導電層の形成されたセラミックグリーンシートを、該内部電極用導電性ペーストがセラミックグリーンシートを介して交互に対向するようにセラミックグリーンシートを２５枚積み重ね、さらに保護層が、表２に示す半導体化剤Ｌｎを含有したセラミックグリーンシートを上下に５枚づつ配して圧着し、長さＬ：２．３ｍｍ、幅Ｗ：１．６ｍｍ、厚みＴ：１．２ｍｍの寸法に切断して生の積層体を得た。この生の積層体をアルミナ製の匣に収容し、大気中、４００℃で１２時間、脱バインダ処理を行った。その後、Ｈ_２／Ｎ_２＝３％の還元雰囲気中、表２に示す焼成温度で２時間焼成し、半導体セラミック層と内部電極とが交互に積層されたセラミック素体を得た。

次に、得られたセラミック素体をバレル研磨した後、Ｓｉを主成分とするＬｉ−Ｓｉ−Ｏ系ガラス溶液に浸漬した後、１５０℃で熱処理して乾燥し、保護層の空孔にガラス膜を形成した。

尚、ガラス膜の形成は、ＷＤＸで確認した。

そしてその後、大気中雰囲気下において７００℃の再酸化処理を行った。次いで、セラミック素体の両端面にＣｕ、Ｃｒ、及びＡｇの順でスパッタリングをし、下地電極を形成した。

最後に、この下地電極の表面に、電解めっきを施し、Ｎｉ皮膜とＳｎ皮膜とを順次成膜し、これにより試料番号１〜２５の積層正特性サーミスタを各５０個づつ得た。

次いで、各試料について４端子法により室温２５℃における抵抗値を測定した。続いて、これらの各試料を、はんだを用いてリフロー加熱処理によりアルミナ基板上に実装し、８５℃のオーブンに入れ、２４Ｖの電圧を１０００時間印加して通電試験を行った。そして、各試料をオーブンから取り出し、通電試験後の積層正特性サーミスタの室温（２５℃）における抵抗値を、基板実装前と同様、４端子法で測定した。

また、各試料の空孔率は、セラミック素体の断面を研磨し、研磨面における空孔の存在比を画像処理により測定した。

表２は、試料番号１〜２５の組成、焼成温度、空孔率、及び通電試験前後の室温での抵抗値の変化率を示している。

この表２から明らかなように、試料番号１、７、１３、１９及び２５は有効層及び保護層に含有される半導体化剤がいずれも同一元素を使用しており、したがって空孔率も有効層と保護層とで同一（１３％）である。このため通電試験前後の抵抗値の変化率は１１．３％〜１３．１％となって１０％を超えることが分かった。これはセラミック素体の表面部の空孔にガラス膜が形成されているものの、保護層の空孔率が大きいため、はんだ付け時にフラックスがセラミック素体内部に浸入したためと思われる。

試料番号６は、保護層に含まれる半導体化剤Ｌｎがイオン半径が０．０９０ｎｍのＹであるのに対し、有効層に含まれる半導体化剤Ｌｎはイオン半径が０．０９１ｎｍのＤｙであり、保護層の半導体化剤Ｌｎは、有効層の半導体化剤Ｌｎよりもイオン半径が小さい。このため保護層の空孔率は１６％と大きくなり、試料番号１と略同様の理由から、通電試験前後の抵抗値の変化率が１６．２％と大きくなることが分かった。

同様に、試料番号１１、１２は、保護層に含まれる半導体化剤ＬｎがＹ（イオン半径：０．０９０ｎｍ）又はＤｙ（イオン半径：０．０９１ｎｍ）であるのに対し、有効層に含まれる半導体化剤ＬｎはＳｍ（イオン半径：０．０９６ｎｍ）であり、保護層の半導体化剤Ｌｎは、有効層の半導体化よりもイオン半径が小さい。このため保護層の空孔率は１７〜１９％と大きくなり、試料番号１と略同様の理由から、通電試験前後の抵抗値の変化率は１８．５〜２１．２％と大きくなることが分かった。

同様に、試料番号１６、１７、及び１８は、保護層に含まれる半導体化剤ＬｎがＹ、Ｄｙ、又はＳｍであるのに対し、有効層に含まれる半導体化剤ＬｎはＮｄ（イオン半径：０．０９８ｎｍ）であり、保護層の半導体化剤Ｌｎは、有効層の半導体化よりもイオン半径が小さい。このため保護層の空孔率は１６〜２１％と大きくなり、試料番号１と略同様の理由から、通電試験前後の抵抗値の変化率は１９．４〜３１．６％と大きくなることが分かった。

さらに、試料番号２１〜２４は、保護層に含まれる半導体化剤ＬｎがＹ、Ｄｙ、Ｓｍ、又はＮｄであるのに対し、有効層に含まれる半導体化剤ＬｎはＬａ（イオン半径：０．１０３ｎｍ）であり、保護層の半導体化剤Ｌｎは、有効層の半導体化剤Ｌｎよりもイオン半径が小さい。このため保護層の空孔率は１７〜２４％大きくなり、試料番号１と同様の理由から、通電試験前後の抵抗値の変化率は１５．３％以上に増加することが分かった。特に、保護層の空孔率が２２％、２４％の試料番号２２、２３は、通電試験により破壊され測定できなかった。

このように試料番号１、６、７、１１〜１３、１７〜１９、及び２１〜２５は、保護層に含有される半導体化剤Ｌｎのイオン半径が有効層に含有される半導体化剤Ｌｎのイオン半径と同等以上であるので、保護層の空孔率が大きくなり、通電試験前後の抵抗率の変化率が大きくなることが分かった。

特に、保護層に含有される半導体化剤Ｌｎのイオン半径が有効層に含有される半導体化剤Ｌｎのイオン半径に比べて小さくなればなるほど、保護層の空孔率が大きくなり、その結果通電試験前後の抵抗率の変化率も空孔率の大きさに比例して大きくなり、保護層の空孔率が２２％を超えるとはんだ付け後には組織が破壊され抵抗率を測定するのが困難になることが分かった。

これに対し試料番号２〜５、８〜１０、１４、１５、及び２０は、保護層に含まれる半導体化剤のイオン半径が、有効層に含まれる半導体化剤のイオン半径よりも大きい。その結果、有効層の空孔率を従来と同程度に高く維持しながら、保護層の空孔率が有効層の空孔率よりも低く、１０％以下となり、その結果通電試験前後の室温抵抗値の変化率も５％以下と小さいことが分かった。

Claims

主成分がＢａＴｉＯ_３で形成されると共に半導体化剤を含有した半導体セラミック層と、内部電極とが交互に複数積層され、かつ最外層が半導体セラミック層で形成されたセラミック素体を有し、
前記最外層が保護層となる第１のセラミック部を形成し、
さらに、前記セラミック素体の厚み方向の最外に位置する内部電極層に挟まれた複数の前記半導体セラミック層を有効層とすると共に、少なくとも前記有効層を含む半導体セラミック層で第２のセラミック部を形成し、
前記第１のセラミック部は、前記第２のセラミック部に含有される半導体化剤よりも大きなイオン半径を有する半導体化剤を含有し、前記第１のセラミック部の空孔率が前記第２のセラミック部の空孔率よりも低減されていることを特徴とする積層正特性サーミスタ。
一対の前記第１のセラミック部のうち、少なくとも基板実装時に該基板と対面する前記第１のセラミック部の空孔にはガラス材が充填されていることを特徴とする請求項１記載の積層正特性サーミスタ。
前記第１のセラミック部の空孔率は、１０％以下であることを特徴とする請求項１又は請求項２記載の積層正特性サーミスタ。
前記第１及び第２のセラミック部のそれぞれに含有される前記半導体化剤は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｙ、Ｈｏ、Ｅｒ、及びＴｍの群から各々選択された少なくとも一種であることを特徴とする請求項１乃至請求項３のいずれかに記載の積層正特性サーミスタ。