JPH11331212A - デ―タトランシ―バ―及びそれを有するバスインタ―フェ―ス - Google Patents

デ―タトランシ―バ―及びそれを有するバスインタ―フェ―ス

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JPH11331212A
JPH11331212A JP11062329A JP6232999A JPH11331212A JP H11331212 A JPH11331212 A JP H11331212A JP 11062329 A JP11062329 A JP 11062329A JP 6232999 A JP6232999 A JP 6232999A JP H11331212 A JPH11331212 A JP H11331212A
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Abstract

(57)【要約】 【課題】 ディジタルデータ処理システムでシリアルバ
スを通してデータ信号を送受信するデータトランスミッ
ター／データ受信器を提供する。 【解決手段】 シリアルバスと機能デバイスとの間で通
信を提供するためのバスインターフェース装置は、第１
電圧範囲内の第１電源電圧を使用して第２電圧範囲内の
第２電源電圧を供給するための電圧調整器と、第１及び
第２電源電圧を使用してバス志向フォーマットの複数の
第１信号をインターフェース志向フォーマットの複数の
第２信号に変換したり、第１及び第２電源電圧を変換す
るトランシーバーを具え、インターフェース志向フォー
マットの第２信号とデバイス志向フォーマットの複数の
第３信号の間のインターフェースを実行するためのイン
ターフェースエンジンと、デバイス志向フォーマットの
第３信号に応じて機能デバイスを制御するためのデバイ
ス制御を付加的に含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ伝送システ
ム（ｄａｔａ ｔｒａｎｓｍｉｓｓｉｏｎ ｓｙｓｔｅ
ｍｓ）で使用される両方向トランシーバー（ｂｉｄｉｒ
ｅｃｔｉｏｎａｌｔｒａｎｓｃｅｉｖｅｒ）回路に関す
るものであり、より詳しくは、伝送ライン、又は伝送ラ
インから直列にデータを送信、又は受信する回路に関す
るものである。
【０００２】又本発明は、ディジタルデータ処理システ
ム（ｄｉｇｉｔａｌ ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ
ｓｙｓｔｅｍｓ）で、バス（ｂｕｓ）とこのバスに連
結されるデバイス（ｄｅｖｉｃｅ）の間にインターフェ
ース（ｉｎｔｅｒｆａｃｅ）を提供する回路に関するも
のであり、より詳しくは、コンピューターとコンピュー
ターの周辺装置を容易に連結させるワイヤケーブル（ｗ
ｉｒｅ ｃａｂｌｅｓ）等のような一般シリアルバス
（ｇｅｎｅｒａｌ−ｐｕｒｐｏｓｅ ｓｅｒｉａｌ ｂ
ｕｓｅｓ）とこのバスに連結されるデバイス間のインタ
ーフェースを行う回路に関するものである。
【０００３】
【従来の技術】１９９０年度中半期からのコンピュータ
ー（特に、個人型コンピューター）の飛躍的な性能発展
にも関わらず、その間にコンピューターの周辺装置に対
する大きな変更は、殆どなかった。
【０００４】しかし、今は個人用コンピューター、又は
ワークステーション（ｗｏｒｋｓｔａｔｉｏｎｓ）の周
辺装置が多くに変化している。このような変化は、新た
な一般バス（ｇｅｎｅｒａｌ−ｐｕｒｐｏｓｅ ｂｕｓ
ｅｓ）、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉ
ａｌ Ｂｕｓ）、ＦＷ（Ｆｉｒｅ Ｗｉｒｅ：‘ＩＥＥ
Ｅ１３９４’と呼ばれる）、ＦＣ（Ｆｉｂｅｒ Ｃｈａ
ｎｎｅｌ）、ＳＳＡ（Ｓｅｒｉａｌ Ｓｔｏｒａｇｅ
Ａｒｃｈｉｔｅｃｔｕｒｅ）等の登場のため可能になっ
ている。これらのうち、ＵＳＢは、マルチメディア環境
に非常に適合なＦＷ（即ち、ＩＥＥＥ１３９４）と共
に、次世代コンピューター周辺装置インターフェースと
して目されている。
【０００５】特にＵＳＢは、既存の並列バスとは異な
り、次のようないろいろの特徴を有する。即ちＰｎＰ
（Ｐｌｕｇ ａｎｄ Ｐｌａｙ）環境でターミネータ
（ｔｅｒｍｉｎａｔｏｒ）、又はジャンパ（ｊｕｍｐｅ
ｒ）による設定が不必要で、ＩＤの自動割り当て及びホ
ットプラグ（ｈｏｔ ｐｌｕｇ；コンピューターがパワ
ー−オン状態にあるとき、デバイスを着脱すること）が
できる。さらに、ＵＳＢケーブルは、単に４つのライ
ン、即ち２つの信号ライン（Ｄ＋、Ｄ−）と電源ライン
及び接地ラインだけを有する。従って精密なケーブルと
小さいコネクタを形成することができることによって生
産費が節減されることができ、さらに安価な周辺装置の
開発が可能になる。“ＵＳＢ仕様書（ｓｐｅｃｉｆｉｃ
ａｔｉｏｎ） Ｒｅｖｉｓｉｏｎ １．０”（Ｊａｎ．
１５、１９９６）によると、ＵＳＢケーブルは、ＵＳＢ
デバイスをＵＳＢホストに連結する。
【０００６】どのようなシステムでもホストは、１つだ
け存在する。ＵＳＢデバイスシステムは、多層スター型
トポロジ（ｔｉｅｒｅｄ ｓｔａｒ ｔｏｐｏｌｏｇ
ｙ）を有する。ＵＳＢデバイスでは、ＵＳＢシステムに
付加的な接続点（ａｄｄｉｔｉｏｎａｌ ａｔｔａｃｈ
ｍｅｎｔ ｐｏｉｎｔｓ）を提供するハブ（ｈｕｂｓ）
と、システムに機能（ｃａｐａｂｉｌｉｔｉｅｓ）を提
供するファンクション（ｆｕｎｃｔｉｏｎｓ）（例え
ば、ディスプレー、キーボード、デジタルジョイスティ
ック、スピーカ等）がある。ホストは、必ずルートハブ
（ｒｏｏｔｈｕｂ）を有する。１つのハブには複数のノ
ード、即ち、他のハブ、又はファンクションデバイスが
連結される。ホストを経由しないファンクションの間の
データ伝送は、不可能である。全てのＵＳＢデバイス
は、ホスト制御器によって制御される。
【０００７】
【発明が解決しようとする課題】本発明の主な目的は、
ディジタルデータ処理システムでシリアルバスを通して
データ信号を送信するデータトランスミッターを提供す
ることである。
【０００８】本発明の目的は、第一に、ディジタルデー
タ処理システムでシリアルバスを通してデータ信号を受
信するデータ受信器を提供することである。
【０００９】第二に、ディジタルデータ処理システムの
ホスト及びホストの周辺装置を連結するシリアルバスと
周辺装置との間にインターフェースを提供するシリアル
バスインターフェース装置を提供することである。
【００１０】第三に、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓ
ｅｒｉａｌ Ｂｕｓ）のための低スピドバスインターフ
ェース装置を提供することである。
【００１１】前述の目的を達成するための本発明の１特
徴によると、シリアルバスと機能デバイスとの間で通信
を提供するためのバスインターフェース装置は、単一の
チップに集積化することに適合な回路構成を有する。こ
のインターフェース装置は、第１電圧範囲内の第１電源
電圧を使用して第２電圧範囲内の第２電源電圧を供給す
るための電圧調整器と、第１及び第２電源電圧を使用し
てバス志向フォーマットの複数の第１信号をインターフ
ェース志向フォーマットの複数の第２信号に変換した
り、それと反対に第１及び第２電源電圧を変換するトラ
ンシーバーを具える。又、インターフェース装置は、イ
ンターフェース志向フォーマットの第２信号とデバイス
志向フォーマットの複数の第３信号の間のインターフェ
ースを実行するためのインターフェースエンジンと、デ
バイス志向フォーマットの第３信号に応じて機能デバイ
スを制御するためのデバイス制御を付加的に含む。
【００１２】本発明のほかの特徴によると、第１及び第
２の電気的なデータ信号を１対の第１及び第２のデータ
ライン上に送信するためのデータ送信回路は、外部から
印加される複数の入力信号に応じて、第１及び第２のデ
ータ信号が、いつ、予め決めたデータ状態に駆動される
かを決定する複数の状態制御信号を発生する第１手段
と、状態制御信号に応じて、データ信号のエッジ率を制
御する複数の傾斜制御信号を発生する第２手段と、状態
制御信号及び傾斜制御信号に応じて、第１もでデータラ
イン上に送信される第１データ信号を発生するための第
３手段と、状態制御信号及び傾斜制御信号に応じて第２
データライン上に送信される第２のデータ信号を発生す
るための第４手段とを含み、第３手段及び第４手段の各
々は１つだけの演算増幅器を有する。
【００１３】本発明の他の特徴によると、イネイブル信
号に応じて第１及び第２データラインの対から第１及び
第２電気的な入力データ信号であって、２つの予め決定
された電圧レベルの範囲内でスイングする第１及び第２
電気的な入力データ信号を受けるためのデータ受信回路
において、第１入力データ信号と第２入力データ信号の
差を増幅して入力データ信号と同一の範囲内でスイング
する差動信号を発生する差動増幅器と、差動信号のスイ
ング電圧レベルをシフトして第１出力データ信号と同一
にレベル−シフトされた差動信号を発生する第１レベル
シフタと、第１入力データ信号のスイングに応じてヒス
テリシス特性を有する出力信号を発生する第１シュミッ
トトリガと、第１シュミットトリガの出力信号のスイン
グ電圧レベルをシフトして第１レベルシ−フトされた出
力データ信号を発生する第２レベルシフタと、第２入力
データ信号のスイングに応じてヒステリシス特性を有す
る出力信号を発生する第２シュミットトリガと、第２シ
ュミットトリガの出力信号のスイング電圧レベルをシフ
トして第２レベル−シフトされた出力データ信号を発生
する第３レベルシフタと、イネイブル信号、第１及び第
２レベルシフトされた出力データ信号に応じて第２及び
第３出力データ信号を発生するための出力駆動ロジック
とを含む。
【００１４】本発明の他の特徴によると、電気的なデー
タ信号を１対の第１及び第２データライン、又はデータ
ライン対から送信、又は受信するためのデータ送受信回
路は、各々が第１スイング範囲内にある第１コーディン
グされた入力データ信号、第１コーディングされた入力
データ信号の終了を示すデータエンド信号、そして選択
信号に応じて、各々が第２スイング範囲内にある第１及
び第２のコーディングされた出力データ信号を発生して
データライン対に提供するトランスミッターと、選択信
号を論理的に反転させるインバータと、反転された選択
信号に応じて、データライン対から第２スイング範囲内
の第２及び第３のコーディングされた入力データ信号を
受けて第１スイング範囲内の第３乃至第５のコーディン
グされた信号を発生する受信器とを含み、第３乃至第５
のコーディングされた出力データ信号のうち、１つは他
の信号の差動信号である。
【００１５】以上のような本発明によると、シリアルバ
スのためのデータトランスミッターは、新たな構造の単
に２つの演算増幅器と出力駆動だけに構成されることに
よってバスインターフェースの集積化に有利である。
【００１６】
【発明の実施の形態】ここからは、添付された図面を参
照して本発明によるシリアルバスインターフェース装置
の望ましい実施形態に対して詳細に説明する。
【００１７】図１は、本発明の１実施形態によるバスイ
ンターフェース装置を示すブロック図である。図１を参
照すると、バスインターフェース装置１００は、シリア
ルバス２００と機能デバイス３００との間に連結され
る。インターフェース装置は、電圧調整器（ｖｏｌｔａ
ｇｅ ｒｅｇｕｌａｔｏｒ）１１０、トランシーバー１
２０、シリアルインターフェースエンジン１３０、そし
てデバイス制御器１４０で構成される。電圧調整器１１
０は、第１電圧範囲（例えば、０〜５Ｖ）内の第１電源
電圧ＶDDを使用して第２電圧範囲（例えば、０〜３．３
Ｖ）内の第２電源電圧ＶRRを供給する。
【００１８】トランシーバー１２０は、２つの電源電圧
ＶDD、ＶRRを使用してバス志向フォーマット（ｂｕｓ−
ｓｐｅｃｉｆｉｃ ｆｏｒｍａｔ）に変調された複数の
第１コーディングされたデータ信号（ｅｎｃｏｄｅｄ
ｄａｔａ ｓｉｇｎａｌｓ）（以下、‘バス志向データ
信号’と略称する）をインターフェース志向フォーマッ
トの複数の第２コーディングされたデータ信号（以下、
‘インターフェース志向データ信号’と略称する）に変
換したり、それと反対に変換する。シリアルインターフ
ェースエンジン１３０は、インターフェース志向データ
信号とデバイス志向フォーマットの複数の第３信号（以
下、‘デバイス志向データ信号’と略称する）の間のイ
ンターフェースを実行する。デバイス制御器１４０は、
デバイス志向データ信号に応じて機能デバイス３００を
制御する。
【００１９】前述のようなインターフェース装置１００
は、１乃至２Ｍｂｐｓ程度のデータ伝送率を保障するた
め、低速のファンクションデバイス、例えばコンピュー
ターのマウス、キーボード等と、シリアルバスの間のイ
ンターフェースのため使用されることに適当である。
又、このインターフェース装置１００は、負荷（ｌｏａ
ｄ）の変化に対して安定的な動作を保障する。さらに、
本発明のバスインターフェース装置１００は、簡単な構
造及び小さいチップサイズを有することによって、単一
のチップに形成することに適する。
【００２０】本発明によるインターフェース装置１００
は、ディジタルデータ処理システム、例えば、個人型コ
ンピューター、又はワークスターションのシリアルデー
タバス（ｓｅｒｉａｌ ｄａｔａ ｂｕｓ）とシステム
に多様な付加的な機能を提供するファンクションデバイ
ス（ｆｕｎｃｔｉｏｎ ｄｅｖｉｃｅｓ）（例えば、キ
ーボード、マウス、ジョイスティック、マイクロフォ
ン、そしてスピーカ等）間のインターフェースを行うこ
とに適して使用することができる。個人型コンピュータ
ー、又はワークステーションに、それらの周辺装置を連
結するシリアルバスでは、ＵＳＢ、ＦＷ等がある。ここ
では、説明上の便宜のため、本発明によるバスインター
フェース装置がＵＳＢシステムに適用される場合を説明
するが、本発明がその適用に限定されないことを注意す
べきである。
【００２１】ＵＳＢは、４線ケーブル（ａ ｆｏｕｒ
ｗｉｒｅ ｃａｂｌｅ）を通して信号及びパワーを伝達
する。シグナリング（ｓｉｇｎａｌｉｎｇ）は、２つの
ワイヤとポイント−ト−ポイントセグメントを通して発
生する。各セグメント上の信号は、ＵＳＢ仕様書Ｖ１．
０で規定された固有インピーダンス（ｉｎｔｒｉｎｓｉ
ｃ ｉｍｐｅｄａｎｃｅ）のケーブルとして差動的に駆
動される。ＵＳＢは、両方向半二重動作（ｂｉ−ｄｉｒ
ｅｃｔｉｏｎａｌ ｈａｌｆ ｄｕｐｌｅｘｏｐｅｒａ
ｔｉｏｎ）のための３−状態動作（ｔｈｒｅｅ−ｓｔａ
ｔｅ ｏｐｅｒａｔｉｏｎ）を支援し、しれの最大伝送
速度は、１２Ｍｂｐｓである。
【００２２】ＵＳＢシグナリングには、２つのモード、
即ちデートレート１２Ｍｂｐｓ±０．２５％のフルスピ
ードモード（Ｆｕｌｌ Ｓｐｅｅｄ Ｍｏｄｅ）及びデ
ートーレート１．５Ｍｂｐｓ±１．５％の低スピードモ
ード（Ｌｏｗ ＳｐｅｅｄＭｏｄｅ）がある。この２つ
のモードは、同一ＵＳＢシステムでモードスイッチング
することによって同時に支援することができる。低スピ
ードＵＳＢ連結は、３ｍの最大長を有するアンシール
ド、アンツイストペーアケーブル（ａｎ ｕｎｓｈｉｅ
ｌｄ、ｕｎｔｗｉｓｔｅｄ ｐａｉｒ ｃａｂｌｅ）を
通して形成される。低スピードモードで、ケーブル上の
信号の上昇及び下降時間（ｒｉｓｅ ａｎｄ ｆａｌｌ
ｔｉｍｅ）は、ノイズ放射（ＲＦＩ ｅｍｉｓｓｉｏ
ｎｓ）を抑制するため７５ｎｓより長く、タイミング遅
延（ｔｉｍｉｎｇ ｄｅｌａｙｓ）とシグナリングスキ
ュー及び歪曲（ｓｉｇｎａｌｉｎｇ ｓｋｅｗｓａｎｄ
ｄｉｓｔｏｒｔｉｏｎｓ）を制限するため３００ｎｓよ
り小さいことの方が望ましい。又、低スピードバスドラ
イバは、緩慢な上昇及び下降時間（ｓｍｏｏｔｈｒｉｓ
ｅ ａｎｄ ｆａｌｌ ｔｉｍｅｓ）を有する特定スタ
ティック信号レベル（ｔｈｅ ｓｐｅｃｉｆｉｃ ｓｉ
ｇｎａｌ ｌｅｖｅｌｓ）に達しなければならない。
【００２３】ＵＳＢファンクションデバイスは、その電
源供給方式の観点から考えるとき、デバイスそのものが
電源供給ユニットを有するセルフ−パワード（ｓｅｌｆ
−ｐｏｗｅｒｅｄ）デバイスと、ケーブルを通して５Ｖ
の電源電圧を供給されるバス−パワード（ｂｕｓ−ｐｏ
ｗｅｒｅｄ）デバイスに区分される。各デバイスとＵＳ
Ｂケーブルの間に伝送されるデータ信号は、−０．５〜
３．８Ｖの電圧範囲内でスイングするが、各デバイス内
で処理される信号は、０〜５Ｖの電圧範囲内でスイング
する。従って、各デバイスへ少なくともデータ信号の処
理のための３．３Ｖ電圧を供給することが必要である。
【００２４】図２は、ＵＳＢインターフェース装置を単
一のチップに集積するための回路構成を有する図１の電
圧調整器１１０の望ましい実施形態を示している。図２
を参照すると、電圧調整器１１０は、基準レベル発生器
（ｒｅｆｅｒｅｎｃｅ ｌｅｖｅｌ ｇｅｎｅｒａｔｏ
ｒ）２１０、電流増幅器（ｃｕｒｒｅｎｔ ａｍｐｌｉ
ｆｉｅｒ）２２０、出力ドライバ２３０、キャパシタ２
４０、２５０、３．０〜３．６Ｖ（望ましくは、３．３
Ｖ）の調整された電圧ＶRRを提供するための出力端子２
６０、そして雑音除去回路２７０を具えている。
【００２５】基準レベル発生器２１０は、４．５Ｖ〜
５．４Ｖ（望ましくは、５Ｖ）の供給電圧（ｓｕｐｐｌ
ｙ ｖｏｌｔａｇｅ）ＶDDと接地電圧の間に連結される
抵抗２１１〜２１６で構成される。供給電圧ＶDDは、抵
抗２１１〜２１６によって分配される。基準レベル発生
器２１０のノード２１７、２１８からは、２つの基準電
圧ＶREF及びＶBNが出力される。基準電圧ＶREFは、大略
ＶDD／１．５程度であり、基準電圧ＶBNは、大略ＶDD／
４．５程度である。キャパシタ２４０、２５０は、基準
電圧ＶREF及びＶBNのリプル成分（ｒｉｐｐｌｅ ｃｏ
ｍｐｏｎｅｎｔｓ）を除去するように提供される。
【００２６】電流増幅器２２０は、テイル−ダウン差動
増幅器（ａ ｔａｉｌ−ｄｏｗｎｄｉｆｆｅｒｅｎｔｉ
ａｌ ａｍｌｉｆｉｅｒ）で構成される。増幅器２２０
は、電流ミラー（ｃｕｒｒｅｎｔｍｉｒｒｏｒ）、又は
アクティブロード（ａｃｔｉｖｅ ｌｏａｄ）として機
能するトランジスター２２１と２２２、差動対（ｄｉｆ
ｆｅｒｅｎｔｉａｌ ｐａｉｒ）を形成するトランジス
ター２２５と２２６、電流シンカ（ｃｕｒｒｅｎｔ ｓ
ｉｎｋｅｒ）として機能するトランジスター２２７、フ
ィードバック抵抗２２８、そしてキャパシタ２２９を具
えている。基準電圧ＶREF、ＶBNは、トランジスター２
２５と２２７のゲートに各々印加される。電流増幅器２
２０内トランジスター２２６のゲートと出力端子２６０
との間にはフィードバック抵抗２２８が接続されてい
る。キャパシタ２２９は、電流増幅器２２０のノード２
２４と出力端子２６０との間に接続される。このキャパ
シタ２２９は、電流増幅器２２０の入力電圧の位相と出
力電圧の位相との間の差を補償するように提供される。
【００２７】出力ドライバ２３０は、プル−アップトラ
ンジスター２３１及びプル−ダウントランジスター２３
２で構成される。プル−アップトランジスター２３１の
ゲートは、電流増幅器２２０のノード２２４に接続され
る。プル−ダウントランジスター２３２のゲートとして
は、基準電圧ＶBNが印加される。
【００２８】出力端子２６０上の雑音除去回路２７０
は、図示されたように抵抗２７１及びキャパシタ２７２
で構成される。抵抗２７１は、静電放電ＥＳＤのためキ
ャパシタ２７２が破壊されることを防止するためのこと
である。
【００２９】図３は、図１のトランシーバー１２０を示
す回路図である。図３を参照すると、トランシーバー１
２０は、受信器３１０、トランスミッタ３３０、そして
制御ロジック３２０で構成される。よく知られたよう
に、ＵＳＢシステムで、データストリングは、ＮＲＺＩ
（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ Ｉｎｖｅｒ
ｔｅｄ）コード方式にコーディングされた後、ＵＳＢケ
ーブルを通して伝送される。
【００３０】受信器３１０は、ＵＳＢケーブルから１対
のバス志向データ信号ＤＮ及びＤＰ（即ち、０乃至３．
３Ｖの電圧範囲でスイングするＮＲＺＩ信号）受けてシ
リアルインターフェースエンジン１３０のためのインタ
ーフェース志向データ信号ＲＸＤＭ、ＲＸＤ、そしてＲ
ＸＤＰ（即ち、０乃至５Ｖの電圧範囲でスイングする信
号）を発生する。インターフェース志向データ信号ＲＸ
ＤＭ及びＲＸＤＰは、バス志向データ信号ＤＭ及びＤＰ
に、各々対応する信号である。インターフェース志向デ
ータ信号ＲＸＤは、バス志向データ信号ＤＭ及びＤＰの
差動増幅された信号である。これらインターフェース志
向データ信号ＲＸＤＭ、ＲＸＤ、そしてＲＸＤＰは、シ
リアルインターフェースエンジン１３０に提供される。
【００３１】ＵＳＢトランスミッタ３３０は、シリアル
インターフェースエンジン１３０からインターフェース
志向データ信号ＮＲＺＩ及びＥＯＰ（例えば、０乃至５
Ｖの電圧範囲でスイングする信号）を受けてバス志向デ
ータ信号ＤＭ及びＤＰ（例えば、０乃至３．３Ｖの電圧
範囲でスイングする信号）を発生する。バス志向データ
信号ＤＭ及びＤＰは、ＵＳＢケーブル上に伝送される。
【００３２】受信器３１０及びトランスミッタ３３０
は、シリアルインターフェースエンジン１３０によって
制御されて相互排他的に活性化（ａｃｔｉｖａｔｅｄ）
される。インバータ３２１で構成される制御ロジック３
２０は、シリアルインターフェースエンジン１３０から
の選択信号ＳＥＬ＃に応じて受信器３１０、又はトラン
スミッタ３３０を選択的に活性化させる。具体的にシリ
アルインターフェースエンジン１３０からの選択信号Ｓ
ＥＬ＃が活性化されると、制御ロジック３２０は、ＵＳ
Ｂトランスミッタ３３０をイネイブル（ｅｎａｂｌｅ）
させる。
【００３３】反面、選択信号ＳＥＬ＃が非活性化される
と、制御ロジック３２０は、ＵＳＢ受信器３１０をイネ
イブルさせる。制御ロジック３２０は、選択信号ＳＥＬ
＃の位相と１８０゜の位相差を有する第１信号ＥＮ＃
と、選択信号ＳＥＬ＃の位相と同一の位相を有する第２
信号ＯＥ＃を発生する。第１信号ＥＮ＃は、受信器３１
０に提供され、第２信号ＥＯ＃はトランスミッタ３３０
に提供される。受信器３１０及びトランスミッタ３３０
は、低レベルの第１及び第２信号ＥＮ＃及びＯＥ＃に応
じて、各々活性化される。
【００３４】図４は、図３の受信器３１０の望ましい実
施形態を示す回路図である。図４から、参照番号４１０
は、バス志向データ信号ＤＭ及びＤＰを差動的に増幅し
てインターフェース志向の差動信号ＲＸＤを発生する回
路を示し、参照番号４２０は、バス志向データ信号ＤＭ
及びＤＰをインターフェース志向データ信号ＲＸＤＭ及
びＲＸＤＰに変換する回路を示す。回路４１０は、差動
増幅器（ＡＭＰ）４１１とレベルシフタ４１３を具えて
いる。回路４１０は、インバータ４１２、４１４を付加
的に具えている。インバータ４１２、４１４、各々は信
号バッファ（ｓｉｇｎａｌ ｂｕｆｆｅｒ）として機能
する。回路４２０は、２つのシュミットトリガ４２１、
４２１’と２つのレベルシフタ４２３、４２３’そして
出力駆動ロジック４２５を具えている。この回路４２０
も、信号バッファとしてインバータ４２２、４２４、４
２２’及び４２４’を付加的にさらに具えている。
【００３５】差動増幅器４１１では、バスからのデータ
信号ＤＭ及びＤＰ、そして制御ロジック３２０からの選
択信号ＥＮ＃が提供される。データ信号ＤＭ及びＤＰ
は、レベルシフタ４２１及び４２１’でも各々提供され
る。又、選択信号ＥＮ＃は、出力駆動ロジック４２５に
提供される。次の表１は、本発明による受信器３１０の
真理表（ｔｒｕｔｈ ｔａｂｌｅ）である。
【００３６】
【表１】
【００３７】上の表１から分かるように、受信器３１０
から、ＥＮ＃信号が非活性状態にあるとき、ＤＭ及びＤ
Ｐ信号は、受信不可状態（Ｒｘ Ｄｉｓａｂｌｅ Ｓｔ
ａｔｅ）になる。ＤＭ及びＤＰ信号全部“０”状態にな
り、ＥＮ＃信号が活性状態にあると、ＲＸＤＭ及びＲＸ
ＤＰ信号は、ＳＥＺ（Ｓｉｎｇｌｅ Ｅｎｄｅｄ Ｚｅ
ｒｏ）状態になる。又ＥＮ＃信号が活性化され、ＤＭ及
びＤＰ信号が、各々“１”及び“０”状態にあると、Ｒ
ＸＤＭ及びＲＸＤＰ信号が、ＤＺ（Ｄｉｆｆｅｒｅｎｔ
ｉａｌ Ｚｅｒｏ ｏｒ Ｊ）状態になる。最後に、Ｅ
Ｎ＃信号が活性化され、ＤＭ及びＤＰ信号が、各々
“０”及び“１”状態にあると、ＲＸＤＭ及びＲＸＤＰ
信号は、ＤＯ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｏｎｅ ｏ
ｒ Ｋ）状態になる。
【００３８】図５及び図６は、上の表１によって実施さ
れた図４の受信器３１０の詳細な回路構成を示す回路図
である。
【００３９】まず、図５を参照すると、差動増幅器４１
１は、トランジスター１１〜１９で構成される。増幅器
４１１の差動対１３及び１４は、抵抗５１０及び５１１
を通してＵＳＢデータライン３４３及び３４４に各々連
結される。差動増幅器４１１のノードＮ１には電圧調整
器１１０からの調整された電圧ＶＲＲが供給される。差
動増幅器のノードＮ２には制御ロジック３２０からの選
択信号、又はイネイブル信号ＥＮ＃が提供される。レベ
ルシフタ４１３は、トランジスター２２〜２９で構成さ
れる。差動増幅器４１１とレベルシフタ４１３との間に
はトランジスター２０及び２１で構成されるＣＭＯＳイ
ンバータ４１２が位置する。
【００４０】図面に図示されたように、回路４１０の出
力ステージには雑音の除去のためのアクティブフィルタ
回路５１３が提供されている。レベルシフタ４１３とア
クティブフィルタ回路５１３との間にもトランジスター
３０及び３１で構成される他の１つのＣＭＯＳインバー
タ４１４が連結される。レベルシフタ４１３、インバー
タ４１４及び５１４、そしてアクティブフィルタ回路５
１３では、ＶDDの電源電圧が、各々提供される。アクテ
ィブフィルタ回路５１３によってフィルタリングされた
信号は、インバータ５１４を通してインターフェース志
向信号として出力される。このフィルタ回路５１３に対
しては、以後詳細に説明する。インバータ５１４の出力
は、バス志向データ信号ＤＭ及びＤＰの差動信号ＲＸＤ
としてシリアルインターフェースエンジン１３０に提供
される。
【００４１】図６は、表１による図４の回路の詳細な回
路構成を示している。図６を参照すると、シュミットト
リガ４２１は、トランスミッタ３２〜４２で構成され
る。シュミットトリガ４２１’は、トランスミッタ３
２’〜４２’で構成され、図６に図示されたように、こ
のシュミットトリガ４２１’の回路構成は、シュミット
トリガ４２１の回路構成と同一である。シュミットトリ
ガ４２１及び４２１’では電圧調整器１１０の出力電圧
ＶRRが提供される。制御ロジック３２０からの選択信号
ＥＮ＃はアクティブフィルタ回路５１５を通してシュミ
ットトリガ４２１及び４２１’に印加される。
【００４２】より詳しくは、フィルタ回路５１５の出力
は、インバータ５１６を通してシュミットトリガ４２１
に提供される。シュミットトリガ４２１’では、フィル
タ回路５１５の出力がそのまま提供される。シュミット
トリガ４２１は、そのトランジスター３６及び３７がイ
ンバータの出力に応じてターン−オン／ターン−オフさ
れることによってイネイブル／ディスエイブルされる。
このように、シュミットトリガ４２１’は、シュミット
トリガのトランジスター３６’及び３７’が選択信号Ｅ
Ｎ＃に応じてターン−オン／ターン−オフされることに
よってイネイブル／ディスエイブルされる。
【００４３】さらに、バス志向データ信号ＤＰ及びＤＭ
がシュミットトリガ４２１及び４２１’の入力ノードＮ
３及びＮ４に各々印加される。シュミットトリガ４２１
は、バス志向データ信号ＤＰのスイングに応じてヒステ
リシスを有する出力信号を発生する。このように、シュ
ミットトリガ４２１’もバス志向データ信号ＤＭのスイ
ングに応じてヒステリシスを有する出力信号を発生す
る。シュミットトリガ４２１及び４２１’の出力信号
は、インバータ４２２及び４２２’を通してレベルシフ
タ４２３及び４２３’に、各々提供される。
【００４４】レベルシフタ４２３は、トランジスター４
６〜５４で構成される。レベルシフタ４２３’は、トラ
ンジスター４６’〜５４’で構成され、このレベルシフ
タ４２３’の回路構成は、図６に図示されたように、レ
ベルシフタ４２３の回路構成と同一である。レベルシフ
タ４２３及び４２３’ではＶDDの電源電圧が、各々提供
される。このレベルシフタ４２３及び４２３’によって
０〜３．３Ｖの電圧範囲のバス志向データ信号は、０〜
５Ｖの電圧範囲のインターフェース志向データ信号に各
々レベル−シフトされる。レベルシフタ４２３及び４２
３’の出力信号は、インバータ５６及び５６’、そして
アクティブフィルタ回路５１７及び５１８を各々通して
出力駆動ロジック４２５に提供される。
【００４５】出力駆動ロジック４２５は、ナンド（ＮＡ
ＮＤ）ゲート６０、ノア（ＮＯＲ）ゲート６２、そして
インバータ５９、６１、６３で構成される。この出力駆
動ロジック４２５は、選択信号（又はイネイブル信号）
ＥＮ＃とレベルシフタ４２３及び４２３’の出力信号に
応じてバス志向データ信号ＤＭ及びＤＰに、各々対応す
るインターフェース志向データ信号ＲＸＤＭ及びＲＸＤ
Ｐを発生する。
【００４６】再び、表１を参照すると、選択信号ＥＮ＃
が非活性化されるとき、差動信号ＲＸＤは、論理０の状
態になり、信号ＲＸＤＭ及びＲＸＤＰは、各々論理１及
び０の状態になる。このとき、信号の受信動作が行われ
ない。選択信号ＥＮ＃が活性化され、信号ＤＭ及びＤＰ
が論理０の状態になるときには、信号ＲＸＤＭ及びＲＸ
ＤＰ全部が論理０の状態になる。通常的に、このような
状態は“シングルエンディドゼロ（Ｓｉｎｇｌｅ Ｅｎ
ｄｅｄ Ｚｅｒｏ）状態”と称する。選択信号ＥＮ＃が
活性化され、信号ＤＭ及びＰが各々論理１及び０の状態
になるときには信号ＲＸＤＭ及びＲＸＤＰが各々論理１
及び０の状態になり、信号ＲＸＤが論理０の状態にな
る。通常的に、このような状態は“ディファレンシャル
ゼロ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｚｅｒｏ）状
態”、又は“Ｊ−状態”と称する。又、選択信号ＥＮ＃
が活性化され、信号ＤＭ及びＤＰが各々論理０及び１の
状態になるときには信号ＲＸＤＭ及びＲＸＤＰが各々論
理０及び１の状態になり、信号ＲＸＤが論理１の状態に
なる。通常的に、このような状態は“ディファレンシャ
ルゼロ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｚｅｒｏ）状
態”、又は“Ｋ−状態”と称する。
【００４７】図７は、図５及び５Ｂに図示された各アク
ティブフィルタ回路５１３、５１５、５１７、又は５１
８の詳細な回路構成を示す回路図である。図７を参照す
ると、アクティブフィルタ回路は、遅延回路６１０、組
み合わせロジック（ｃｏｍｂｉｎａｔｉｏｎａｌ ｌｏ
ｇｉｃ）６２０、そしてキャパシタ６３０及び６４０で
構成される。遅延回路６１０は、インバータ６１１〜６
１７で構成される。組み合わせロジック６２０は、アン
ド（ＡＮＤ）ゲート６２１、ノア（ＮＯＲ）ゲート６２
２、６２３、及び６２４、そしてインバータ６２５で構
成される。図示されたように、ノアゲート６２３及び６
２４は相互ラッチされる。以上のような構成を有するフ
ィルタ回路は、信号に含まれた雑音及びグリッチ（ｇｌ
ｉｔｃｈ）を除去することに優れる性能を発揮する。
【００４８】図８は、図３のトランスミッタ３３０の望
ましい実施形態を示す回路図である。図８を参照する
と、トランスミッタ３３０は、状態制御器７１０、傾斜
制御器７２０、そして出力駆動器７３０及び７４０を含
んでいる。トランスミッタ３３０は、図面に図示された
ように、シリアルインターフェースエンジン１３０から
提供されるインターフェース志向フォーマットの入力信
号ＮＲＺＩ、ＥＯＰ、そしてＯＥ＃に応じてバス志向フ
ォーマットの出力信号ＤＭ及びＤＰを発生する。トラン
スミッタ３３０の構成要素のうち、状態制御器７１０を
除外した余りこと７２０、７３０、そして７４０では、
２つの電源電圧ＶDD及びＶRRが提供される。しかし、状
態制御器７１０では、ＶDDの電源電圧だけが提供され
る。
【００４９】傾斜制御器７２０は、インターフェース志
向フォーマットの入力信号ＮＲＺＩ、ＥＯＰ、そしてＯ
Ｅ＃に応じてどの時点でバス志向フォーマットの出力信
号ＤＭ及びＤＰがそれらの決められたデータ状態に駆動
されるかを決定する状態制御信号を発生する。傾斜制御
器７２０は、状態制御信号に応じてバス志向フォーマッ
トの出力信号ＤＭ及びＤＰの傾斜（ｓｌｏｐｅｓ）、即
ち、エッジ率（ｅｄｇｅ ｒａｔｅｓ）を制御する傾斜
制御信号を発生する。出力駆動器７３０及び７４０は、
状態制御信号及び傾斜制御信号に応じてＵＳＢケーブル
に伝送されるバス志向データ信号ＤＭ及びＤＰを、各々
発生する。
【００５０】次の表２は、本発明によるトランスミッタ
３３０の真理表である。
【００５１】
【表２】
【００５２】上の表２から分かるように、トランスミッ
タ３３０から、ＯＥ＃信号が非活性化状態にあると、Ｄ
Ｍ及びＤＰ信号は、高インピーダンス（Ｈｉｇｈ Ｉｍ
ｐｅｄａｎｃｅ）状態になる。ＯＥ＃及びＥＯＰ信号が
活性化されているとき、ＮＲＺＩ信号に関系なしにＤＭ
及びＤＰ信号がＳＥＺ（Ｓｉｎｇｌｅ ＥｎｄｅｄＺｅ
ｒｏ）状態になる。ＮＲＺＩ信号が０状態にあり、ＥＯ
Ｐは、非活性化状態に、そしてＯＥ＃信号が活性状態に
あると、ＤＭ及びＤＰ信号は、ＤＺ（Ｄｉｆｆｅｒｅｎ
ｔｉａｌ Ｚｅｒｏ）状態になる。最後に、ＮＲＺＩ信
号が１状態にあり、ＥＯＰは、非活性状態に、そしてＯ
Ｅ３信号が活性状態にあると、ＤＭ及びＤＰ信号は、Ｄ
Ｚ状態にある。
【００５３】図９乃至図１２は、上の表２によって実施
された図８のトランスミッタ３３０の詳細回路図であ
る。
【００５４】先ず、図９は、状態制御器７１０の詳細回
路図である。図９を参照すると、シリアルインターフェ
ースエンジン１３０からのインターフェース志向フォー
マットの入力信号ＮＲＺＩ、ＥＯＰ、そしてＯＥ＃が状
態制御器７１０に提供される。状態制御器７１０は、入
力信号、即ちコーディングされたデータ信号ＮＲＺＩ、
コーディングされたデータ信号ＮＲＺＩの末を示すデー
タエンド信号ＥＯＰ、そして選択信号（又は出力イネイ
ブル信号）ＯＥ＃に応じて、どの時点でバス志向フォー
マットの出力信号ＤＭ及びＤＰがそれらの決められたデ
ータ状態に駆動されるかを決定する第１乃至第６の状態
制御信号ＦＮＩ、ＦＮＩ＃、ＰＥＮ＿ＤＭ、ＮＥＮＬ＿
ＤＭ、ＰＥＮ＿ＤＰ、そしてＮＥＮＬ＿ＤＰを発生す
る。図示されたように、この状態制御器７１０は、イン
バータ８２１、８２４、８２５、８２６、８２９、８３
１、８３３、８３４、８３７、８３９、そして８４１と
アンドゲート８２７、８３２、８３５、そして８４０、
フィルタ回路８２３、８２８、そして８３６、そしてノ
アゲート８３０及び８３８で構成される。
【００５５】インバータ８２１は、出力イネイブル信号
ＯＥ＃を論理的に反転させて、第１状態制御信号ＦＮＩ
を発生する。この状態制御信号ＦＮＩは、フィルタ回路
８２３を通してインバータ８２４に提供される。インバ
ータ８２４は、フィルタ回路８２３によってフィルタリ
ングされた状態制御信号ＦＮＩを論理的に反転させて、
第２状態制御信号ＦＮＩ＃を発生する。インバータ８２
５は、データエンド信号ＥＯＰを論理的に反転させる。
インバータ８２６は、コーディングされたデータ信号Ｎ
ＲＺＩを論理的に反転させる。アンドゲート８２７は、
インバータ８２５及び８２９の出力に対する論理積の演
算（ＡＮＤ）を行う。このアンドゲート８２７の出力
は、フィルタ回路８２８を通してインバータ８２９に提
供される。インバータ８２９は、アンドゲート８２７の
フィルタリングされた出力を論理的に反転させる。
【００５６】ノアゲート８３０は、状態制御信号ＦＮＩ
とインバータ８２９の出力に対する論理和の否定の演算
（ＮＯＲ：ノア）を行う。このノアゲート８３０の出力
は、インバータ８３１を通して第３の状態制御信号ＰＥ
Ｎ＿ＤＭとして出力される。ナンド（ＮＡＮＤ：ナン
ド）ゲート８３２は、状態制御信号ＦＮＩとインバータ
８２９の出力に対する論理積の否定の演算（ＮＡＮＤ）
を行う。このナンドゲート８３２の出力は、インバータ
８３３を通して第４状態制御信号ＮＥＮＬ＿ＤＭとして
出力される。インバータ８３４は、インバータ８２６の
出力を論理的に反転させる。アンドゲート８３５は、イ
ンバータ８２５及び８３４の出力に対する論理積の演算
を行う。このアンドゲート８３５の出力は、フィルタ回
路８３６を通してインバータ８３７に提供される。イン
バータ８３７は、アンドゲート８３５のフィルタリング
された出力を論理的に反転させる。
【００５７】ノアゲート８３８は、状態制御信号ＦＮＩ
＃とインバータ８３７の出力に対する論理和の否定の演
算を行う。このノアゲート８３８の出力は、インバータ
８３９を通して第５状態制御信号ＰＥＮ＿ＤＰとして出
力される。ナンドゲート８４０は、状態制御信号ＦＮＩ
とインバータ８３７の出力に対する論理的なナンディン
グを行う。このナンドゲート８４０の出力は、インバー
タ８４１を通して第６状態制御信号ＮＥＮＬ＿ＤＰとし
て出力される。トランスミッタ３３０がデータ信号をバ
ス２００上に送信するとき、信号ＰＥＮ＿ＤＭ及びＮＥ
ＮＬ＿ＤＭは、各々高及び低レベルに維持される。又信
号ＰＥＮ＿ＤＰ及びＮＥＮＬ＿ＤＰも、各々高及び低レ
ベルに維持される。
【００５８】以上のような状態制御器７１０から、フィ
ルタ回路８２３、８２８、そして８３６、各々は図７の
フィルタ回路と同一であり、類似な構成を有する。
【００５９】図１０は、傾斜制御器７２０の詳細回路図
である。図９を参照すると、傾斜制御器７２０では、電
圧調整器１１０の出力電圧ＶRR（即ち、３．３Ｖ）が電
圧調整器の電源電圧として供給される。又、傾斜制御器
７２０は、状態制御器７１０からインターフェース志向
フォーマット（即ち、５Ｖ）の状態制御信号ＦＮＩ及び
ＦＮＩ＃を提供されてバス志向フォーマット（即ち、
３．３Ｖ）の第１乃至第３傾斜制御信号ＰＢＩＡＳ、Ｈ
ＶＤＤ、そしてＮＢＩＡＳを発生する。
【００６０】図示されたように、傾斜制御信号７２０
は、電圧調整器１１０からの供給電圧ＶRR、そして接地
電圧ＶSSが各々印加される電源ノード３５０及び３６
０、状態制御器７１０からの状態制御信号ＦＮＩ及びＦ
ＮＩ＃を各々受けるための入力ノード８０１及び８０
２、そして傾斜制御信号ＰＢＩＡＳ、ＨＶＤＤ、そして
ＮＢＩＡＳを各々出力するための出力ノード８１１、８
１２、そして８１３、又は８１１’、８１２’、そして
８１３’、ｐ−チャンネル型（ｃｈａｎｎｅｌ ｔｙｐ
ｅ）のＭＯＳトランジスター８５１、８５２及び８５
３、ｎ−チャンネル型のＭＯＳトランジスター８５６及
び８５７、抵抗８５４及び８５５、そしてＭＯＳキャパ
シタ８５８を具えている。
【００６１】トランンジスター８５１の電流経路（ｃｕ
ｒｒｅｎｔ ｐａｔｈ）（即ち、ソース／ドレーンチャ
ンネル）の１端（ｏｎｅ ｅｎｄ）は、電源ノード３５
０に接続され、トランジスターの制御端子（ｃｏｎｔｒ
ｏｌ ｔｅｒｍｉｎａｌ）（即ち、ゲート）は、入力ノ
ード８０１に接続される。トランジスター８５２の電流
通路の１端は、トランジスター８５１の電流経路の他端
（ｔｈｅ ｏｔｈｅｒｅｎｄ）と接続され、トランジス
ターの電流経路の制御端子は、入力ノード８０２に接続
される。トランジスター８５３の電流経路は、電源ノー
ド３５０と出力ノード８１１、又は８１１’の間に接続
され、トランジスターの制御端子は、トランジスター８
５１及び８５２の電流経路の接続点、出力ノード８１
１、又は８１１’全部に接続される。
【００６２】抵抗８５４は、出力ノード８１１、又は８
１１’と出力ノード８１２、又は８１２’との間に接続
される。抵抗８５５は、出力ノード８１２、又は８１
２’と出力ノード８１３、又は８１３’との間に接続さ
れる。トランジスター８５６の電流経路は、出力ノード
８１３、又は８１３’と電源ノード３６０の間に接続さ
れ、トランジスターの制御端子は、入力ノード８０２と
の間に接続される。トランジスター８５７の電流経路
は、出力ノード８１３、又は８１３’と電源ノード３６
０との間に接続され、トランジスターの制御端子は、出
力ノード８１３、又は８１３’に接続される。
【００６３】傾斜制御器７２０は、傾斜制御器のトラン
ジスター８５１及び８５６が入力信号ＦＮＩ及びＦＮＩ
＃に応じてターン−オン／ターン−オフされたことによ
ってイネイブル／ディスエイブルされる。キャパシタ８
５８は、出力ノード８１２、又は８１２’上の信号ＨＶ
ＤＤのリフル成分を除去するため提供されている。信号
ＨＶＤＤは、殆どＶRR／２に維持される。信号ＰＢＩＡ
Ｓは、信号ＤＭ及びＤＰの上昇エッジ（ｒｉｓｉｎｇ
ｅｄｇｅｓ）の傾斜を制御することに使用し、信号ＮＢ
ＩＡＳは、信号ＤＭ及びＤＰの下降（ｆａｌｌｉｎｇ
ｅｄｇｅｓ）の傾斜を制御することに使用される。
【００６４】信号ＰＢＩＡＳ及びＮＢＩＡＳは、出力駆
動器７３０及び７４０内のトランジスター（図９及び８
Ｄの８６１、８６４、８６７、８６８、８６１’、８６
４’、８６７’及び８６８’参照）をターン−オンされ
ることに充分な一定の電圧レベルに維持される。この信
号に対しては、以後詳細に説明される。傾斜制御器７２
０から、トランジスター８５２は、待機（ｓｔａｎｄｂ
ｙ）状態での電力消耗を最小化する機能を果たす。
【００６５】図１１は、出力駆動器７３０の詳細回路図
である。図１１を参照すると、出力駆動器７３０は、電
圧調整器１１０の出力電圧ＶRRを供給される。この駆動
器は、新たな構造を有する１つの演算増幅器７３１を具
えている。この演算増幅器７３１は、傾斜制御信号ＰＢ
ＩＡＳを受けるための第１入力端子７３２、制御信号Ｈ
ＶＤＤを受けるための第２入力端子７３３、傾斜制御信
号ＮＢＩＡＳを受けるための第３入力端子７３４、出力
駆動信号ＰＤＲＶＭを提供するための第１出力端子７３
５、出力駆動信号ＮＤＲＶＭを提供するための出力端子
７３６、そしてフィードバック端子７３７を具えてい
る。
【００６６】演算増幅器７３１は、トランジスター８６
１〜８６８で構成される。定電流源として作用するトラ
ンジスター８６１の電流経路の１端は、電源ノード３５
０に接続され、トランジスターの制御端子は、傾斜制御
信号ＰＢＩＡＳが印加される入力端子７３２に接続され
る。トランジスター８６２の電流経路の１端は、トラン
ジスター８６１の電流経路の他端に接続され、トランジ
スターの制御端子は、傾斜制御信号ＨＶＤＤが印加され
る入力端子７３３に接続される。定電流源として作用す
るトランジスター８６４の電流経路の１端は、電源ノー
ド３６０に接続され、トランジスターの制御端子は、傾
斜制御信号ＮＢＩＡＳが印加される入力端子７３４に接
続される。
【００６７】トランジスター８６５の電流経路は、トラ
ンジスター８６２、８６４の電流経路の間に接続され、
トランジスターの制御端子は、入力端子７３３に接続さ
れる。定電流源として作用するトランジスター８６７の
電流経路は、電源ノード３５０と出力端子７３５との間
に接続され、トランジスターの制御端子は、入力端子７
３４に接続される。トランジスター８６６の電流経路
は、トランジスター８６４の電流経路の他端と出力端子
７３５の間に接続され、トランジスターの制御端子は、
入力端子７３３に接続される。
【００６８】定電流源として作用するトランジスター８
６８の電流経路の１端は、電源ノード３６０と出力端子
７３６の間に接続され、トランジスターの制御端子は、
入力端子７３４に接続される。トランジスター８６３の
電流経路は、トランジスター８６１の電流経路の他端と
出力端子７３６との間に接続され、トランジスターの制
御端子は、入力端子７３３に接続される。演算増幅器７
３１から、トランジスター８６１及び８６４、各々の電
流利得は、トランジスター８６７及び８６８、各々の電
流利得より数倍（望ましくは２乃至４倍）程度大きい。
【００６９】出力駆動器７３０は、出力プル−アップト
ランジスター８６９、電流ソーストランジスター８７
１、出力プル−ダウントランジスター８７０、電流シン
クトランジスター８７２、そして少なくとも１つのフィ
ードバックキャパタ７３８をさらに具えている。
【００７０】出力プル−アップトランジスター８６９
は、電源ノード３５０とデータライン３４３との間に接
続される電流経路と、演算増幅器７３１の出力端子７３
５に接続される制御端子を有する。電流ソーストランジ
スター８７１は、演算増幅器７３１の出力端子７３５と
電源ノード３５０との間に接続される電流経路と、状態
制御信号ＰＥＮ＿ＤＭが印加されるノード８０３に接続
される制御端子を有する。出力プルダウントランジスタ
ー８７０は、電源ノード３６０とデータライン３４３と
の間に接続される電流経路と、演算増幅器７３１の出力
端子７３６に接続される制御端子を有する。電流シンク
トランジスター８７２は、演算増幅器７３１の出力端子
７３６と電源ノード３６０との間に接続される電流経路
と、状態制御信号ＰＥＮ＿ＤＭが印加されるノード８０
４に接続される制御端子を有する。少なくとも１つ以上
のフィードバックキャパシタ７３８は、演算増幅器７３
１のフィードバック端子７３７とデータライン３４３の
間に接続される。
【００７１】又、出力駆動器７３０は、データイン３４
３上のロードキャパシタンスの変化を補償するための回
路８７７及び８７８を具えている。抵抗８７７は、停電
気放電ＥＳＤのため、キャパシタ８７８が破壊されるこ
とを防止するため提供されている。キャパシタは、回路
内部のキャパシタンスを増加させる。というわけで、ト
ランスミッタ回路は、負荷の多くの変化に対しても安定
的な出力特性を有する。
【００７２】図１２は、出力駆動器７４０の詳細回路図
である。図１２を参照すると、出力駆動器７４０も電圧
調整器１１０の出力電圧ＶRRを供給される。この駆動器
７４０も新たな構造を有する１つの演算増幅器７４１を
具えている。この演算増幅器７４１は、傾斜制御信号Ｐ
ＢＩＡＳ、ＨＶＤＤ、ＮＢＩＡＳを各々受けるための第
１乃至第３入力端子７３２’、７３３’そして７３
４’、出力駆動信号ＰＤＲＶＰ及びＮＤＲＶＰを各々提
供するための第１及び第２出力端子７３５’及び７３
６、そしてフィードバック端子７３７’を具えている。
演算増幅器７４１は、トランジスター８６１’〜８６
８’で構成され、演算増幅器７３１と同一の構成を有す
る。演算増幅器７４１から、トランジスター８６１’及
び８６４各々の電流利得は、トランジスター８６７’及
び８６８各々の電流利得より数倍（望ましくは２乃至４
倍）程度大きい。
【００７３】この出力駆動器７４０も出力プル−アップ
トランジスター８６９’、電流ソーストランジスター８
７１’、出力プル−ダウントランジスター８７０’、電
流シンクトランジスター８７２’、そして少なくとも１
つのフィードバックキャパシタ７３８’をさらに具えて
いる。出力プル−アップトランジスター８６９’は、電
源ノード３５０と信号ＤＰを提供するためのデータライ
ン３４４の間に接続される電流経路と、演算増幅器７４
１の出力端子７３５’に接続される制御端子を有する。
電流ソーストーランジスター８７１’は、演算増幅器７
４１の出力端子７３５’と電源ノード３５０の間に接続
される電流経路と、状態制御信号ＰＥＮ＿ＤＰが印加さ
れるノード８０５に接続される制御端子を有する。
【００７４】出力プル−ダウントランジスター８７０’
は、電源ノード３６０とデータライン３４４の間に接続
される電流経路と、演算増幅器７４１の出力端子７３
６’に接続される制御端子を有する。電流シンクトラン
ジスター８７２’は、演算増幅器７４１の出力端子７３
６’と電源ノード３６０の間に接続される電流経路と、
状態制御信号ＮＥＮＬ＿ＤＰが印加されるノード８０６
に接続される制御端子を有する。少なくとも１つ以上の
フィードバックキャパシタ７３８’は、演算増幅器７４
１のフィードバック端子７３７’とデータライン３４４
の間に接続される。
【００７５】又、出力駆動器７４０は、データライン３
４４上のロードキャパシタンスの変化を補償するための
回路８７７’及び８７８’を具えている。抵抗８７７’
は、停電気放電ＥＳＤのため、キャパシタ８７８’が破
壊されることを防止するため提供されている。
【００７６】図１１及び図１２から、参照符号Ａは、信
号ＤＭの上昇傾斜（ｒｉｓｉｎｇｓｌｏｐｅ）を制御す
る回路部分を示し、符号Ｂは、信号ＤＭの下降傾斜（ｆ
ａｌｌｉｎｇ ｓｌｏｐｅ）を制御する回路部分を示し
ている。参照符号Ａで示した回路部の各構成と関連され
た信号と参照符号Ｂで示した回路部の各構成と関連され
た信号は、相互逆相関係（ｒｅｖｅｒｓｅ ｐｈａｓｅ
ｒｅｌａｔｉｏｎ）にあるだけ、それらの動作原理
は、同一である。従って、ここでは説明の便宜のため、
Ａ部分の動作原理に対して図１１を参照して詳細に説明
する。
【００７７】まず、図１１を参照して、初期にはノード
７３７上の電圧ＶFは、ＶRR／２に設定されることに仮
定する。この場合、ノード７３７上には仮想接地（ｖｉ
ｒｔｕａｌ ｇｒｏｕｎｄ）が構築される。トランスミ
ッタ３３０がバス２００上にデータ信号ＤＭ及びＰを送
信するとき、信号ＰＥＮ＿ＤＰ及びＮＥＮＬ＿ＤＰは勿
論、信号ＰＥＮ＿ＤＭ及びＮＥＮＬ＿ＤＭは、各々高及
び低レベルに維持される。又、この際、傾斜制御７２０
からの信号ＰＢＩＡＳ、ＨＶＤＤ及びＮＢＩＡＳは、そ
れらの予め決められたレベルに維持される。従って、ト
ランジスター８７１及び８７２はターン−オフされ、ト
ランジスター８６１、８６４、８６７、そして８６８
は、ターン−オンされる。
【００７８】出力信号ＤＭのエッジ率（即ち、傾斜）
（ｄＶ／ｄｔ）は、フィードバックキャパタ７３８を通
して流れる電流（以下、‘フィードバック電流’と称す
る）ＩFを次の式（１）のように決定する。 ＩF＝Ｃ738×（ｄＶ／ｄｔ） … （１）
【００７９】ここで、Ｃ738は、フィードバックキャパ
シタ７３８のキャパシタンスを示す。
【００８０】データライン３４３上の信号ＤＭの傾斜が
目標傾斜、又はエッジ率（ｔａｒｇｅｔ ｓｌｏｐｅ
ｏｒ ｅｄｇｅ ｒａｔｅ）と一致するときには、ノー
ド７３７上の電圧ＶFがＶRR／２そのままま維持され
る。又、この際には、トランジスター８６２を通してノ
ード７３７に供給される電流（以下、‘供給電流’と称
する）Ｉ862がフィードバック電流ＩFと同一である。従
って、ノード７３７の電圧は、起こらない。この場合に
は、増幅器７３１の出力ノード７３５及び７３６ではど
のような電圧変化が起こらない。その結果、信号ＤＭは
一定な変化率に増加する。
【００８１】信号ＤＭの上昇エッジの間に、もし、信号
の傾斜が目標傾斜より非常に小さい場合にはフィードバ
ック電流ＩFが減らしてノード７３７の電圧ＶFは、ＶRR
／２より大きくなる。従って、ＮＭＯＳトランジスター
８６２の導電性は、減らし、これはトランジスター８６
５を通して流れる電流の減少を催す。この結果、トラン
ジスター８６６を通して流れる電流Ｉ866は、相対的に
増加する。これが増幅器７３１の出力端子７３５の電圧
降下を催す。このような電圧降下は、トランジスター８
６９を通してデータライン３４３に流れる電流Ｉ869の
量を増加させる。その結果、信号ＤＭの電圧変化率は、
相対的に大きくなる。
【００８２】信号ＤＭの下降エッジの間に、もし信号の
傾斜が目標傾斜より非常に小さい場合には、フィードバ
ック電流ＩFが減ってノード７３７の電圧ＶFは、ＶRR／
２より大きくなる。従って、ＮＭＯＳトランジスター８
６２の導電性は減り、これはトランジスター８６５を通
して流れる電流の減少となる。この結果、トランジスタ
ー８６３を通して流れる電流Ｉ866は、相対的に減少す
る。これが増幅器７３１の出力端子７３６の電圧上昇と
なる。このような電圧上昇は、データライン３４３から
トランジスター８７０を通して接地３６０に流れる電流
Ｉ870の量を増加させる。その結果、信号ＤＭの電圧変
化率は、相対的に大きくなる。
【００８３】信号ＤＭの上昇エッジの間に、もし、信号
の傾斜が目標傾斜より非常に大きい場合にはフィードバ
ック電流ＩFが増加してノード７３７の電圧ＶFは、ＶRR
／２より小さくなる。従って、ＮＭＯＳトランジスター
８６２の導電性が増加し、これはトランジスター８６５
を通して流れる電流の増加となる。この結果、トランジ
スター８６６を通して流れる電流Ｉ866は、相対的に減
少する。これが増幅器７３１の出力端子７３５の電圧上
昇となる。このような電圧上昇は、トランジスター８６
９を通してデータライン３４３に流れる電流Ｉ869の量
を減少させる。その結果、信号ＤＭの電圧変化率は、相
対的に小さくなる。
【００８４】信号ＤＭの下降エッジの間に、もし信号の
傾斜が目標傾斜より非常に大きい場合には、フィードバ
ック電流ＩFが増加してノード７３７の電圧ＶFは、ＶRR
／２より小さくなる。従って、ＮＭＯＳトランジスター
８６２の導電性は増加し、これはトランジスター８６３
を通して流れる電流の増加となる。この結果、トランジ
スター８６３を通して流れる電流Ｉ863は、相対的に減
少する。これが増幅器７３１の出力端子７３６の電圧上
昇となる。このような電圧上昇は、データライン３４３
からトランジスター８７０を通して接地３６０に流れる
電流Ｉ870の量を減少させる。その結果、信号ＤＭの電
圧変化率は、相対的に小さくなる。
【００８５】以上から、図８のトランスミッタの主要構
成要素上に信号の波形が図１３乃至図２０に図示されて
いる。図１３は、バスに伝送されるＮＲＺＩ変調された
信号ＤＭ及びＤＰの波形を示している。図１４は、ＨＶ
ＤＤ信号の波形を示し、図１５は、ＮＤＲＶＭ信号の波
形を、そして図１６は、ＰＤＲＶＭ信号の波形を示す。
又図１７は、フィードバック信号ＶFを示し、図１８乃
至図２０は、信号ＮＤＲＶＰ、ＰＤＲＶＰ及びＶF’の
波形を各々示している。
【００８６】
【発明の効果】以上から、本発明のインターフェース装
置は、低速のファンクションデバイスとシリアルバスの
間のインターフェースのため使用されることに適してい
る。又、このインターフェース装置は、負荷の変化に対
して安定的な動作を補償する。さらに、本発明のバスイ
ンターフェース装置は、簡単な構造及び小さいチップサ
イズを有することによって単一のチップに形成すること
に適している。
【図面の簡単な説明】
【図１】 本発明によるバスインターフェースのブロッ
ク図である。
【図２】 図１の電圧調整器の詳細回路図である。
【図３】 図１のトランシーバーの回路図である。
【図４】 図１のトランシーバーの回路図である。
【図５】 図４の受信器の詳細回路図である。
【図６】 図４の受信器の詳細回路図である。
【図７】 図５及び図６の各アクティブフィルターの詳
細回路図である。
【図８】 図３のトランスミッタの望ましい実施形態を
示す回路図である。
【図９】 図８のトランスミッタの詳細回路図である。
【図１０】 図８のトランスミッタの詳細回路図であ
る。
【図１１】 図８のトランスミッタの詳細回路図であ
る。
【図１２】 図８のトランスミッタの詳細回路図であ
る。
【図１３】 図８のトランスミッタの主要構成要素上の
信号の波形図である。
【図１４】 図８のトランスミッタの主要構成要素上の
信号の波形図である。
【図１５】 図８のトランスミッタの主要構成要素上の
信号の波形図である。
【図１６】 図８のトランスミッタの主要構成要素上の
信号の波形図である。
【図１７】 図８のトランスミッタの主要構成要素上の
信号の波形図である。
【図１８】 図８のトランスミッタの主要構成要素上の
信号の波形図である。
【図１９】 図８のトランスミッタの主要構成要素上の
信号の波形図である。
【図２０】 図８のトランスミッタの主要構成要素上の
信号の波形図である。
【符号の説明】
１００：バスインターフェース １１０：電圧調整器 １２０：データトランシーバー ３１０：データ受信器 ３３０：データトランスミッタ ７１０：状態制御器 ７２０：傾斜制御器 ７３０、７４０：出力駆動器

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２の電気的なデータ信号を１
    対の第１及び第２のデータライン上に送信するためのデ
    ータ送信回路において、 外部から印加される複数の入力信号に応じて、前記第１
    及び第２のデータ信号が、いつ、ある時点に予め決めら
    れたデータ状態に駆動されるかを決定する複数の状態制
    御信号を発生する第１手段と、 前記状態制御信号に応じて、前記データ信号のエッジ率
    を制御する複数の傾斜制御信号を発生する第２手段と、 前記状態制御信号及び前記傾斜制御信号に応じて、前記
    第１のデータライン上に送信される前記第１データ信号
    を発生するための第３手段と、 前記状態制御信号及び前記傾斜制御信号に応じて、前記
    第２のデータライン上に送信される前記第２データ信号
    を発生するための第４手段を含み、 前記第３手段及び第４手段の各々は、１つだけの演算増
    幅器とを含むことを特徴とするデータ送信回路。
  2. 【請求項２】 前記入力信号は、コーディングされたデ
    ータ信号、前記コーディングされたデータ信号の終了を
    示すデータエンド信号、そして出力イネイブル信号を含
    むことを特徴とする請求項１に記載のデータ送信回路。
  3. 【請求項３】 前記第１及び第２の送信されたデータ信
    号は、 前記データエンド信号と前記出力イネイブル信号が活性
    化されるとき、第１データ状態に駆動され、 前記コーディングされたデータ信号が第１論理状態であ
    るとき、前記データエンド信号が非活性化されるとき、
    そして前記イネイブル信号が活性化されるとき、第２デ
    ータ状態に駆動され、 前記コーディングされたデータ信号が第２論理状態であ
    るとき、前記データエンド信号が非活性化されるとき、
    そして前記出力イネイブル信号が非活性化されるとき、
    第３データ状態に駆動されることを特徴とする請求項２
    に記載のデータ送信回路。
  4. 【請求項４】 前記第１及び第２の送信されたデータ信
    号は、前記出力イネイブル信号が非活性化されるとき、
    高インピーダンス状態に駆動されることを特徴とする請
    求項２に記載のデータ送信回路。
  5. 【請求項５】 前記第１手段は、前記出力イネイブル信
    号を論理的に反転させて前記状態制御信号のうちの第１
    信号を発生する第１インバータと、 前記状態制御信号の第１信号を論理的に反転させて前記
    状態制御信号のうちの第２信号を発生する第２インバー
    タと、 前記データエンド信号を論理的に反転させる第３インバ
    ータと、 前記コーディングされたデータ信号を論理的に反転させ
    る第４インバータと、 前記第３及び第４インバータの出力に対する論理積の演
    算を行う第１アンドゲートと、 前記第１アンドゲートの出力を論理的に反転させる第５
    インバータと、 前記状態制御信号のうちの第２信号と前記第５インバー
    タの出力を受けて前記状態制御信号のうちの第３信号を
    発生する第１ゲートロジックと、 前記状態制御信号のうちの第１信号と前記第５インバー
    タの出力を受けて前記状態制御信号のうちの第４信号を
    発生する第２ゲートロジックと、 前記第４インバータの出力を論理的に反転させる第６イ
    ンバータと、 前記第３及び第６インバータの出力に対する論理的積の
    演算を行う第２アンドゲートと、 前記第２アンドゲートの出力を論理的に反転させる第７
    インバータと、 前記状態制御信号のうちの第２信号と前記第７インバー
    タの出力を受けて前記状態制御信号のうちの第５信号を
    発生する第３ゲートロジックと、 前記状態制御信号のうちの第１信号と前記第７インバー
    タの出力を受けて前記状態制御信号のうちの第６信号を
    発生する第４ゲートロジックを含むことを特徴とする請
    求項２に記載のデータ送信回路。
  6. 【請求項６】 前記第１手段は、前記第１及び第４イン
    バータの間に、前記第１アンドゲートと前記第５インバ
    ータとの間に、そして前記第２アンドゲートと前記第７
    インバータとの間に各々接続されるフィルタを付加的に
    含むことを特徴とする請求項５に記載のデータ送信回
    路。
  7. 【請求項７】 前記第２手段は、 外部から第１及び第２電源電圧が、各々印加される第１
    及び第２電源ノードと、 前記状態制御信号のうちの第１及び第２信号を各々受け
    るための第１及び第２入力ノードと、 前記傾斜制御信号のうちの第１乃至第３信号を各々提供
    するための第１乃至第３出力ノードと、 １端が前記第１電源ノードに接続される電流経路と、前
    記第１入力ノードに接続される制御端子を有する第１型
    の第１トランジスターと、 前記第１トランジスターの電流経路の他端と前記第１の
    出力ノードとの間に接続される電流経路と、前記第２入
    力ノードに接続される制御端子を有する前記第１型の第
    ２トランジスターと、 前記第１電源ノードと前記第１出力ノードの間に接続さ
    れる電流経路と、前記第１及び第２トランジスターの電
    流経路の接続点、そして前記第１出力ノード全部に接続
    される制御端子を有する前記第１型の第３トランジスタ
    ーと、 前記第１出力ノードと前記第２出力ノードとの間に接続
    される第１抵抗と、 前記第２出力ノードと前記第３出力ノードとの間に接続
    される第２抵抗と、 前記第２出力ノードと前記第２電源ノードに接続される
    キャパシタと、 前記第３出力ノードと前記第２の電源ノードとの間に接
    続される電流経路と、前記第２入力ノードに接続される
    制御端子を有する第２型の第４トランジスターと、 前記第３出力ノードと前記第２電源ノードとの間に接続
    される電流経路と、前記第３出力ノードに接続される制
    御端子を有する前記第２型の第５トランジスターを含む
    ことを特徴とする請求項５に記載のデータ送信回路。
  8. 【請求項８】 前記第３手段は、 前記傾斜制御信号のうちの第１信号を受けるための第１
    入力端子と非反転端子、前記傾斜制御信号のうちの第２
    信号を受けるための第２入力端子、前記傾斜制御信号の
    うちの第３信号を受けるための第３入力端子、第１の出
    力駆動信号を提供するための第１出力端子、そして第２
    出力駆動信号を提供するための第２出力端子とフィード
    バック端子とを含む演算増幅器と、 前記演算増幅器の前記第１出力端子と前記第１電源ノー
    ドとの間に接続される電流経路と、前記状態制御信号の
    うちの第３信号に接続される制御端子を有する電流ソー
    ストランジスターと、 前記第１電源ノードと前記第１のデータラインとの間に
    接続される電流経路と、前記演算増幅器の前記第１出力
    端子に接続される制御端子を有する出力プル−アップト
    ランジスターと、 前記演算増幅器の前記第２出力端子と前記第２電源ノー
    ドとの間に接続される電流経路と、前記状態制御信号の
    うちの第４信号に接続される制御端子を有する電流シン
    クトランジスターと、 前記第２電源ノードと前記第１のデータラインの間に接
    続される電流経路と、前記演算増幅器の第２出力端子に
    接続される制御端子を有する出力プル−ダウン−トラン
    ジスターと、 前記演算増幅器の前記フィードバック端子と前記第１の
    データラインとの間に接続される少なくとも１つ以上の
    フィードバックキャパシタとを含むことを特徴とする請
    求項７に記載のデータ送信回路。
  9. 【請求項９】 前記演算増幅器は、 １端が前記第１電源ノードに接続される電流経路と、前
    記１傾斜制御信号が印加される前記第１入力端子に接続
    される制御端子を有する前記第１型の第１トランジスタ
    ーと、 １端が前記第１トランジスターの前記電流経路の他端に
    接続される電流経路と、前記第２傾斜制御信号が印加さ
    れる前記第２入力端子に接続される制御端子を有する第
    ２型の第２トランジスターと、 １端が前記第２電源ノードに接続される電流経路と、前
    記第３の傾斜制御信号が印加される前記第３入力端子に
    接続される制御端子を有する前記第２型の第３トランジ
    スターと、 前記第２及び第３トランジスターの前記電流経路の他端
    の間に接続される電流経路と、前記第２入力端子に接続
    される制御端子を有する前記第１型の第４トランジスタ
    ーと、 前記第１電源ノードと前記第１出力端子の間に接続され
    る電流経路と、前記第１入力端子に接続される制御端子
    を有する前記第２型の第５トランジスターと、 前記第３トランジスターの電流経路の他端と前記第１出
    力端子との間に接続される電流経路と、前記第１入力端
    子に接続される制御端子を有する前記第１型の第６トラ
    ンジスターと、 １端が前記第２電源ノードと前記第２出力端子との間に
    接続される電流経路と、前記第１の入力端子に接続され
    る制御端子を有する前記第１型の第７トランジスター
    と、 前記第１トランジスターの電流経路の他端と前記第２出
    力端子との間に接続される電流経路と、前記第２入力端
    子に接続される制御端子を有する前記第２型の第８トラ
    ンジスターとを含むことを特徴とする請求項８に記載の
    データ送信回路。
  10. 【請求項１０】 前記第３手段は、前記第１データライ
    ン上のロードキャパシタンスの変化を補償するための手
    段を付加的に含むことを特徴とする請求項８に記載のデ
    ータ送信回路。
  11. 【請求項１１】 前記ロードキャパシタンスの前記変化
    を補償するための前記手段は、前記出力端子と前記第２
    電源ノードとの間に直列に接続される抵抗及びキャパシ
    タを含むことを特徴とする請求項１０に記載のデータ送
    信回路。
  12. 【請求項１２】 前記第４手段は、 前記第１傾斜制御信号を受けるための第１入力端子、前
    記傾斜制御信号のうちの第２信号を受けるための第２入
    力端子、前記傾斜制御信号のうちの第３信号を受けるた
    めの第３入力端子、第１出力駆動信号を提供するための
    第１出力端子、第２出力駆動信号を提供するための第２
    出力端子、そしてフィードバック端子とを含む演算増幅
    器と、 前記第１電源ノードと前記演算増幅器の前記第１出力端
    子に接続される電流経路と、前記状態制御信号のうちの
    第５信号に接続される制御端子を有する電流ソーストラ
    ンジスターと、 前記第１電源ノードと前記第２データラインの第２出力
    端子との間に接続される電流経路と、前記演算増幅器の
    第１出力端子に接続される制御端子を有する出力プル−
    アップトランジスターと、 前記第２電源ノードと演算増幅器の前記第２出力端子と
    の間に接続される電流経路と、前記状態制御信号のうち
    の第６信号に接続される制御端子を有する電流シンクト
    ランジスターと、 前記第２電源ノードと前記第２のデータラインとの間に
    接続される電流経路と、前記演算増幅器の第２出力端子
    に接続される制御端子を有する出力プル−ダウントラン
    ジスターと、 前記演算増幅器の前記フィードバック端子と、前記第２
    データラインとの間に接続される少なくとも１つ以上の
    フィードバックキャパシタとを含むことを特徴とする請
    求項７に記載のデータ送信回路。
  13. 【請求項１３】 前記演算増幅器は、 １端が前記第１電源ノードに接続される電流経路と、前
    記１傾斜制御信号が印加される前記第１入力端子に接続
    される制御端子を有する前記第１型の第１トランジスタ
    ーと、 １端が前記第１トランジスターの前記電流経路の他端に
    接続される電流経路と、前記第２傾斜制御信号が印加さ
    れる前記第２入力端子に接続される制御端子を有する第
    ２型の第２トランジスターと、 １端が前記第２電源ノードに接続される電流経路と、前
    記第３の傾斜制御信号が印加される前記第３入力端子に
    接続される制御端子を有する前記第２型の第３トランジ
    スターと、 前記第２及び第３トランジスターの電流経路の他段の間
    に接続される電流経路と、前記第１入力端子に接続され
    る制御端子を有する前記第１型の第４トランジスター
    と、 １端が前記第１電源ノードと前記第１出力端子との間に
    接続される電流経路と、前記第１入力端子に接続される
    制御端子を有する前記第２型の第５トランジスターと、 前記第３トランジスターの電流経路の他端と前記第１出
    力端子との間に接続される電流経路と、前記第２入力端
    子に接続される制御端子を有する前記第１型の第６トラ
    ンジスターと、 １端が前記第２電源ノードと前記第１出力端子との間に
    接続される電流経路と、前記第３の入力端子に接続され
    る制御端子を有する前記第１型の第７トランジスター
    と、 前記第１トランジスターの電流経路の他端と前記第２出
    力端子との間に接続される電流経路と、前記第２入力端
    子に接続される制御端子を有する前記第２型の第８トラ
    ンジスターとを含むことを特徴とする請求項１２に記載
    のデータ送信回路。
  14. 【請求項１４】 前記第４手段は、前記第２データライ
    ン上のロードキャパシタンスの変化を補償するための手
    段を付加的に含むことを特徴とする請求項１２に記載の
    データ送信回路。
  15. 【請求項１５】 前記ロードキャパシタンスの前記変化
    を補償するための前記手段は、前記出力端子と前記第２
    電源ノードとの間に直列に接続される抵抗及びキャパシ
    タを含むことを特徴とする請求項１４に記載のデータ送
    信回路。
  16. 【請求項１６】 前記送信されたデータ信号と前記コー
    ディングされたデータ信号は、非ゼロ復帰逆転信号であ
    ることを特徴とする請求項２に記載のデータ送信回路。
  17. 【請求項１７】 前記データライン対は、ＵＳＢケ−ブ
    ルのデータラインであることを特徴とする請求項１に記
    載のデータ送信回路。
  18. 【請求項１８】 イネイブル信号に応じて第１及び第２
    データラインの対から第１及び第２電気的な入力データ
    信号であって、２つの予め決定された電圧レベルの範囲
    内でスイングする第１及び第２電気的な入力データ信号
    を受けるためのデータ受信回路において、 前記第１入力データ信号と前記第２入力データ信号の差
    を増幅して前記入力データ信号と同一の範囲内でスイン
    グする差動信号を発生する差動増幅器と、 前記差動信号のスイング電圧レベルをシフトして第１出
    力データ信号と同一にレベル−シフトされた差動信号を
    発生する第１レベルシフタと、 前記第１入力データ信号の前記スイングに応じてヒステ
    リシス特性を有する出力信号を発生する第１シュミット
    トリガと、 前記第１シュミットトリガの前記出力信号のスイング電
    圧レベルをシフトして第１レベル−シフトされた出力デ
    ータ信号を発生する第２レベルシフタと、 前記第２入力データ信号の前記スイングに応じてヒステ
    リシス特性を有する出力信号を発生する第２シュミット
    トリガと、 前記第２シュミットトリガの前記出力信号のスイング電
    圧レベルをシフトして第２レベル−シフトされた出力デ
    ータ信号を発生する第３レベルシフタと、 前記イネイブル信号、前記第１及び第２レベル−シフト
    された出力データ信号に応じて第２及び第３出力データ
    信号を発生するための出力駆動ロジックを含むことを特
    徴とするデータ受信回路。
  19. 【請求項１９】 前記第１及び第２出力データ信号は、
    前記第１及び第２の入力データ信号が第１論理状態にな
    るとき、そして前記イネイブル信号が活性化されると
    き、第１データ状態に駆動され、 前記第１入力データ信号が第２論理状態になるとき、前
    記第２入力データ信号が前記第１論理状態になるとき、
    そして前記イネイブル信号が活性化されるとき、第２デ
    ータ状態に駆動され、 前記第１入力データ信号が前記第１論理状態になると
    き、前記第２入力データ信号が前記第２論理状態になる
    とき、そして前記イネイブル信号が活性化されるとき、
    第３データ状態に駆動されることを特徴とする請求項１
    ８に記載のデータ受信回路。
  20. 【請求項２０】 前記差動増幅器及び前記第１及び第２
    シュミットトリガは、前記イネイブル信号が非活性化さ
    れるとき、ディスエイブルされることを特徴とする請求
    項１８に記載のデータ受信回路。
  21. 【請求項２１】 前記入力データ信号は、コーディング
    されたデータ信号であることを特徴とする請求項１８に
    記載のデータ受信回路。
  22. 【請求項２２】 前記コーディングされたデータ信号
    は、非ゼロ復帰逆転信号であることを特徴とする請求項
    ２１に記載のデータ受信回路。
  23. 【請求項２３】 前記第１及び第２入力データ信号の各
    々は、基準接地電位に対して−０．５Ｖ乃至３．８Ｖ範
    囲内でスイングすることを特徴とする請求項１８に記載
    のデータ受信回路。
  24. 【請求項２４】 前記データライン対は、ＵＳＢケーブ
    ルのデータラインであることを特徴とする請求項１８に
    記載のデータ受信回路。
  25. 【請求項２５】 電気的なデータ信号を１対の第１及び
    第２データライン、又は前記データライン対から送信、
    又は受信するためのデータ送受信回路において、 各々が第１スイング範囲内にある第１コーディングされ
    た入力データ信号、前記第１コーディングされた入力デ
    ータ信号の終了を示すデータエンド信号、そして選択信
    号に応じて、各々が第２スイング範囲内にある第１及び
    第２のコーディングされた出力データ信号を発生して前
    記データライン対に提供するトランスミッタと、 前記選択信号を論理的に反転させるインバータと、 前記反転された選択信号に応じて、前記データライン対
    から前記第２スイング範囲内の前記第２及び第３のコー
    ディングされた入力データ信号を受けて前記第１スイン
    グ範囲内の第３乃至第５のコーディングされた信号を発
    生する受信器を含み、 前記第３乃至第５のコーディングされた出力データ信号
    のうち、１つは別の信号の差動信号であることを特徴と
    するデータ送受信回路。
  26. 【請求項２６】 前記第１及び第２のコーディングされ
    た出力データ信号は、前記データエンド信号及び前記選
    択信号が活性化されるとき、第１データ状態に駆動さ
    れ、 前記第１のコーディングされた入力データ信号が第１論
    理状態になるとき、前記データエンド信号が非活性化さ
    れるとき、そして前記選択信号が活性化されるとき、第
    ２データ状態に駆動され、 前記第１のコーディングされた入力データ信号が前記第
    ２論理状態になるとき、前記データエンド信号が非活性
    化されるとき、そして、前記選択信号が活性化されると
    き、第３データ状態に駆動されることを特徴とする請求
    項２５に記載のデータ送受信回路。
  27. 【請求項２７】 前記第１及び第２のコーディングされ
    た出力データ信号は、前記選択信号が非活性化されると
    き、高インピーダンス状態に駆動されることを特徴とす
    る請求項２５に記載のデータ送受信回路。
  28. 【請求項２８】 前記第２及び第３のコーディングされ
    た出力データ信号は、前記第２及び第３のコーディング
    された入力信号が全部第１論理状態であり、前記反転さ
    れた選択信号が非活性化されるとき、第１データ状態に
    駆動され、 前記第２及び第３のコーディングされた入力データ信号
    が第２論理状態になるとき、前記反転された選択信号が
    活性化されるとき、第２データ状態に駆動され、 前記第２のコーディングされた入力データ信号が前記第
    １論理状態になるとき、前記第３のコーディングされた
    入力データ信号が前記第２論理状態になるとき、前記の
    反転された選択信号が活性化されるとき、第３データ状
    態に駆動されることを特徴とする請求項２５に記載のデ
    ータ送受信回路。
  29. 【請求項２９】 前記受信器は、前記反転された選択信
    号が非活性化されるとき、ディスエイブルされることを
    特徴とする請求項２５に記載のデータ送受信回路。
  30. 【請求項３０】 前記データ送受信回路は、前記第１ス
    イング範囲内の電源電圧を前記トランスミッターと前記
    受信器に全部供給するための電圧調整器を付加的に含む
    ことを特徴とする請求項２５に記載のデータ送受信回
    路。
  31. 【請求項３１】 前記トランスミッター、レシーバ、そ
    して電圧調整器は、単一の半導体チップ上に形成される
    ことを特徴とする請求項２５に記載のデータ送受信回
    路。
  32. 【請求項３２】 シリアルバスと機能デバイスとの間で
    通信を提供するためのバスインターフェースにおいて、 第１電圧範囲内の第１電源電圧を使用して第２電圧範囲
    内の第２電源電圧を供給するための電圧調整器と、 前記第１及び第２電源電圧を使用してバス志向フォーマ
    ット（３．３Ｖに調整されたフォーマット）の複数の第
    １信号をインターフェース志向フォーマット（５Ｖに調
    整されたフォーマット）の複数の第２信号に変換した
    り、それと反対に第１及び第２電源電圧を変換するトラ
    ンシーバーと、 前記インターフェース志向フォーマットの前記第２信号
    とデバイス志向フォーマットの複数の第３信号との間の
    インターフェースを実行するためのインターフェースエ
    ンジンと、 前記デバイス志向フォーマットの前記第３信号に応じて
    前記機能デバイスを制御するためのデバイス制御器とを
    含むことを特徴とするバスインターフェース。
  33. 【請求項３３】 前記トランシーバーは、 各々が前記インターフェース志向フォーマットの第１コ
    ーディングされた入力データ信号及び前記インターフェ
    ースエンジンからの前記第１コーディングされた入力デ
    ータ信号の終了を示すデータエンド信号に応じて、前記
    バス志向フォーマットの第１及び第２コーディングされ
    た出力データ信号を発生して前記シリアルバスに提供す
    るトランスミッターと、 前記シリアルバスからの前記バス志向フォーマットの第
    ２及び第３コーディングされた入力データ信号に応じて
    前記インターフェース志向フォーマットの第３乃至第５
    コーディングされた出力データ信号を発生して前記イン
    ターフェースエンジンに提供する受信器と、 前記インターフェースエンジンからの選択信号に応じて
    前記トランスミッター、又は前記受信器を選択的に活性
    化させる制御ロジックとを含むことを特徴とする請求項
    ３２に記載のバスインターフェース。
  34. 【請求項３４】 前記第３乃至第５コーディングされた
    出力データ信号のうち、１つは他の信号の差動信号であ
    ることを特徴とする請求項３３に記載のバスインターフ
    ェース。
  35. 【請求項３５】 前記電圧調整器、トランシーバー、イ
    ンターフェースエンジン、そしてデバイス制御器は、単
    一の半導体チップ上に形成されることを特徴とする請求
    項３２に記載のバスインターフェース。
  36. 【請求項３６】 前記バス及びインターフェース志向及
    びフォーマットの信号は、非ゼロ復帰逆転信号であるこ
    とを特徴とする請求項３２に記載のバスインターフェー
    ス。
  37. 【請求項３７】 前記バスは、ＵＳＢであることを特徴
    とする請求項３２に記載のバスインターフェース。
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