JP2023506148A

JP2023506148A - リング抑制を備えたバストランシーバ

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Publication number: JP2023506148A
Application number: JP2022533329A
Authority: JP
Inventors: スターリンブローシュトンリチャード; デヴァラジャンヴィジャヤラクシュミ; ライヤンレイウェスレイ; バンダララジャパクシャダッシュマンサ
Original assignee: テキサスインスツルメンツインコーポレイテッド
Priority date: 2019-12-03
Filing date: 2020-11-30
Publication date: 2023-02-15
Also published as: US20210167989A1; CN114747184A; CN114747184B; US11310072B2; WO2021113169A1

Abstract

トランシーバ（１００）が、ドライバ段（１４０）と、遷移トリガされたリング抑制回路（１２０）とを含む。ドライバ段（１４０）は、供給電圧端子と第１のバス端子との間に結合される第１のトランジスタ（Ｍ１）と、接地と第２のバス端子との間に結合される第２のトランジスタ（Ｍ４）とを有する。遷移トリガされたリング抑制回路（１２０）は、第１及び第２のトランジスタ（Ｍ１、Ｍ４）に結合される。遷移トリガされたリング抑制回路（１２０）は、トランシーバ（１００）が優勢状態から劣勢状態に遷移する際にイネーブルされるように構成される。さらに、トランシーバ（１００）が劣勢状態にある間、遷移トリガされたリング抑制回路（１２０）は、第１又は第２のバス端子のうちの少なくとも１つにおけるリンギングを減衰させるように構成される。

Description

コントローラエリアネットワーク（ＣＡＮ）は、ホストコンピュータのない応用例においてマイクロコントローラとデバイスが互いに通信できるように設計されたバス標準である。ＣＡＮバスプロトコルはメッセージベースのプロトコルであり、特に自動車内の多重化された電気配線に適しているが、他の応用例にも有用である。

一例において、トランシーバが、ドライバ段と、過渡トリガされたリング抑制回路とを含む。ドライバ段は、供給電圧端子と第１のバス端子との間に結合される第１のトランジスタ、並びに、接地と第２のバス端子との間に結合される第２のトランジスタを有する。過渡トリガされたリング抑制回路は、第１及び第２トランジスタに結合される。過渡トリガされたリング抑制回路は、トランシーバが優勢（dominant）状態から劣勢（recessive）状態に遷移する際にイネーブルされるように構成される。また、トランシーバが劣勢状態にある間、過渡トリガされたリング抑制回路は、第１又は第２のバス端子の少なくとも一方におけるリンギングを減衰させるように構成される。

種々の例の詳細な説明のため、ここで、添付の図面を参照する。

過渡トリガされたリング抑制回路を含むＣＡＮバストランシーバの例を示す。

トランシーバに過渡トリガされたリング抑制回路がない場合のＣＡＮバス上のリンギングの例示の信号波形を示す。

過渡トリガされたリング抑制回路を有する図１のトランシーバに対するＣＡＮバス上の減衰リンギングを図示する例示の信号波形を示す。

ＣＡＮバス速度が増加してくるにつれて、不適切な電気的終端に起因するバス上のリンギングも増加してきている。ＣＡＮバストランシーバが「優勢」状態から「劣勢」状態に遷移すると、不適切に終端されたスタブからの反射がトランシーバ上でリンギングを引き起こす可能性がある。リンギングの大きさが十分に高い場合、トランシーバは、そのリンギングを優勢ビットとして誤って解釈する。従って、リンギングがビットエラーを引き起こす可能性がある。本明細書で説明される例には、トランシーバが劣勢状態に遷移する際にイネーブルされる過渡トリガされたリング抑制回路を含むＣＡＮバストランシーバが含まれる。バス上の如何なるリンギングも、過渡トリガされたリング抑制回路を介して減衰され、それにより、より小さな振幅及びより短い持続時間のリンギング信号となり、それにより、ビット誤りがより少なくなる。本明細書で説明する過渡トリガされたリング抑制回路は、ＣＡＮ以外の他のバスプロトコルにも適用可能である。

図１は、ＣＡＮバストランシーバ１００の少なくとも一部の例を示す。ＣＡＮバストランシーバ１００は、トランスミッタ１０１及びレシーバ１５０を含む。ＣＡＮＢＵＳ端子はＣＡＮＨ及びＣＡＮＬと示される。レシーバ１５０は、ＣＡＮＨ及びＣＡＮＬに結合され、バス上で別のトランシーバによって送信された信号を受信し、受信信号ＲｘＤを他の論理（図示せず）に出力する。レシーバ１５０は、ＣＡＮＨとＣＡＮＬとの間に差動抵抗Ｒｉｄを含む。トランスミッタ１０１は、パルス生成器１１０と、電圧バッファ１１５と、過渡トリガされたリング抑制回路１２０と、劣勢無効化（nulling）回路１３０と、ドライバ段１４０とを含む。電圧バッファ１１５は、一例では、共通電圧端子（ＶＣＭ）上の供給電圧の２分の１に等しい電圧を生成する。

ドライバ段１４０は、トランジスタＭ１～Ｍ５、及びドライバ１４２を含む。Ｍ１、Ｍ３、及びＭ６は、ｐ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳ）、Ｍ２、Ｍ４、及びＭ５は、ｎ型金属酸化物半導体電界効果トランジスタ（ＮＭＯＳ）である。ＰＭＯＳ又はＮＭＯＳデバイスとして、このようなトランジスタの各々は、制御入力（ゲート）及び電流端子（ソース及びドレイン）を含む。他のタイプのトランジスタ、例えば、制御入力（ベース）及び電流端子（コレクタ及びエミッタ）も有するバイポーラ接合トランジスタなどを用いることもできる。

Ｍ１～Ｍ３は、供給電圧端子（ＶＣＣ）とＣＡＮＨとの間に直列に接続され、Ｍ１のソースはＶＣＣに結合され、Ｍ１のドレインはノードＮ１でＭ２のソースに接続され、Ｍ２のドレインはノードＮ２でＭ３のソースに接続され、ＣＡＮＨはＭ３のドレインから取られる。同様に、Ｍ４～Ｍ６は接地とＣＡＮＬとの間に直列に接続され、Ｍ４のソースは接地に結合され、Ｍ４のドレインはノードＮ３でＭ５のソースに接続され、Ｍ５のドレインはノードＮ４でＭ６のソースに接続され、ＣＡＮＬはＭ６のドレインから取られる。終端抵抗器Ｒｔｅｒｍ（例えば、１２０オーム）がＣＡＮＨとＣＡＮＬとの間に接続されるが、トランシーバは、他の方式で（例えば、ＣＡＮＨとＣＡＮＬとの間の直列接続される６０オーム抵抗器、及び、抵抗器と接地との間のノード間に接続されたコンデンサを用いて）終端され得る。

ＰＭＯＳトランジスタＭ３及びＭ６のゲートは接地に接続されており、そのため、Ｍ３及びＭ４は連続的にオンのままである。Ｍ３及びＭ６のソースは、トランジスタの閾値電圧が接地（例えば、０．７Ｖ）より高く固定されたままである。Ｍ３及びＭ６は、それぞれのバス端子ＣＡＮＨ又はＣＡＮＬからの大きな負電圧がトランシーバに損傷を与えるのを阻止するように動作する。Ｍ２とＭ５のゲートは、ＶＣＣに接続され、それぞれのバス端子ＣＡＮＨ又はＣＡＮＬからの大きな正電圧がトランシーバに損傷を与えるのを阻止する。

ドライバ１４２は、その入力上で送信信号ＴｘＤを受信し、それぞれ、Ｍ１及びＭ４のゲートに接続されている相補出力１４３及び１４４を駆動する。ＣＡＮＨ及びＣＡＮＬは、ＣＡＮＨ電圧がＣＡＮＬ電圧より高い状態で優勢状態に駆動されるか、又は、ＣＡＮＨ電圧がＣＡＮＬ電圧以下の状態で、駆動されず受動抵抗器によって劣勢状態にプルされるかのいずれかである。「０」データビットは優勢状態を符号化し、「１」データビットは劣性状態を符号化する。優勢状態では、ＴｘＤは０に等しく設定され、劣勢状態では、ＴｘＤは１に等しく設定される。ＴｘＤが０（優勢状態）である場合、ドライバ１４２の出力１４３は０（低）であり、出力１４４は１（高）である。出力１４３が０であり、出力１４４が０であると、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ４の両方がオンにされ、それによってＣＡＮＨがＶＣＣに向かってプルアップし、ＣＡＮＬが接地に向かってプルダウンされる。ＣＡＮバスプロトコルによれば、優勢状態では、ＣＡＮバス差動電圧は公称２Ｖである。劣勢状態では、ＴｘＤは１であり、そのため、ドライバ１４２の出力１４３は１であり、出力１４４は０であり、Ｍ１及びＭ４の両方がオフにされる。Ｍ１とＭ４がオフの状態では、ＣＡＮＨ及びＣＡＮＬ上の電圧は、受動的に抵抗器ＲｔｅｒｍとＲｉｄを介してＶＣＭにほぼ等しくなる。上記の例では、ＶＣＭはＶＣＣ／２に等しい。ＶＣＣが５Ｖである応用例ではＶＣＭは２．５Ｖであり、劣性状態では、ＣＡＮＨ及びＣＡＮＬは両方とも２．５Ｖ（ほぼゼロの差動電圧）にほぼ等しい。

劣勢無効化回路はＮＭＯＳトランジスタＭ７～Ｍ１２を含む。Ｍ７及びＭ８のゲートは、共にパルス生成器１１０に接続される。Ｍ７のドレインは、Ｍ１のドレイン及びＭ２のソース（ノードＮ１）に接続される。Ｍ９は、Ｍ８のドレインとＭ２のドレインとＭ３のソースとの間（ノードＮ２）に接続される。Ｍ９は、オンにバイアスされ、Ｎ２上の大きな正電圧がトランシーバを損傷させるのを阻止するように動作し得る。Ｍ７及びＭ８のソースは、共にＭ１０及びＭ１１のソースに接続される。Ｍ１０及びＭ１１のゲートは、共にパルス生成器１１０に接続される。Ｍ１０のドレインは、Ｍ４のドレイン及びＭ５のソース（ノードＮ３）に接続される。Ｍ１２は、Ｍ１１のドレインとＭ５のドレインとＭ６のソースとの間（ノードＮ４）に接続される。Ｍ１２は、オンにバイアスされ、Ｎ４上の大きな正電圧がトランシーバを損傷させるのを阻止するように動作する。

パルス生成器１１０は、ＴｘＤの０から１への遷移に応答して、それぞれ、出力１１１及び１１２上にパルス１１４及び１１６を生成する。パルスの幅は、固定されてもよく、プログラム可能であってもよい。一例では、幅は２００ナノ秒である。パルスの間、Ｍ７、Ｍ８、Ｍ１０、及びＭ１１はオンである。劣性無効化回路１３０は、劣性ノードへの遷移の際、ノードＮ１～Ｎ４の各々を短い時間期間（例えば、２００ｎｓ）ＶＣＭに等しくなるように強制して、ＣＡＮＨ及びＣＡＮＬ上の電圧を互いにかつＶＣＭに等しくなるように強制するのを助けるように機能する。パルス１１４及び１１６が終了すると、ＣＡＮ及びＣＡＮＬはＶＣＭに留まる。

遷移トリガされたリング抑制回路１２０は、優勢状態から劣勢状態への遷移の際にＣＡＮバス上のリンギングを抑制するのに役立つ。遷移トリガされたリング抑制回路１２０は、スイッチＳＷ１及びＳＷ２、抵抗器Ｒ１及びＲ２、コンデンサＣ１及びＣ２、並びに、ＮＭＯＳトランジスタＭ２１及びＭ２２を含む。ＳＷ１は、ＶＣＣとＭ２１のゲートとの間に結合される。一例において、ＳＷ１はＰＭＯＳトランジスタであってもよい。Ｒ１もＶＣＣとＭ２１のゲートとの間に結合される。Ｃ１はＭ２１のソースとゲートの間に結合される。ＳＷ２は、接地とＭ２２のゲートとの間に結合される。一例では、ＳＷはＮＭＯＳトランジスタであってもよい。接地とＭ２２のゲートとの間にＲ２も結合される。Ｃ２がＭ２１のゲートとドレインの間に結合される。

優勢状態（ＴｘＤが０である）の間、Ｍ１はオンである。Ｍ１がオンであると、ノードＮ１はＶＣＣにプルアップされ、そのためＭ２１のソースはＶＣＣである。Ｍ２２のソースはＶＣＭに結合される。優勢状態の間、制御信号１２１及び１２２は、スイッチＳＷ１及びＳＷ２を閉じるようにさせる。この例では、制御信号１２１及び１２２がパルス生成器１１０によって生成される。ＳＷ１がＰＭＯＳトランジスタとして実装される場合、制御信号１２１は、ＴＸＤの論理状態を追跡するために、パルス生成器１１０によってアサートされ得る（すなわち、ＴＸＤが高であるとき、制御信号１２１が高に強制され、その逆も同様である）。ＳＷ２がＮＭＯＳトランジスタとして実装される場合、制御信号１２２がパルス生成器１１０によってアサートされて、ＴＸＤの論理状態の論理反転を追跡し得る（すなわち、ＴＸＤが高であるとき、制御信号１２２が低に強制され、逆も同様である）。一例では、パルス生成器１１０は、制御信号１２１及び１２２を生成するためのバッファを含む（バッファは正及び負の出力を有する）。ＳＷ１が閉じていると、Ｍ２１のゲートはＶＣＣにプルアップされる。このように、Ｍ２１の両端のゲート‐ソース間電圧はＭ２１をオンにするには不十分であり、そのためＭ２１はオフになる。ＳＷ２が閉じていると、Ｍ２２のゲートはプルされて、Ｍ２２をオフ状態に維持する。

劣勢状態に入ると、制御信号１２１及び１２２は、論理状態を変更させ、スイッチＳＷ１及びＳＷ２を開かせ、それによって、遷移トリガされたリング抑制回路をイネーブルする。Ｒ１はＭ２１のゲートを高にプルし、それによってＭ２１をオフ状態に維持する。しかしながら、ＣＡＮＨ上にリンギング信号があると、Ｍ３及びＭ２を介してコンデンサＣ１まで伝搬する。リンギング信号に起因してＣ１が充電され、リンギング信号の大きさが十分に大きい場合、Ｃ１は、Ｍ２１をオンにするのに十分に大きな電圧（少なくともＶＣＭを上回る閾値電圧）まで充電され得る。ＶＣＣとＭ２１のゲートの間に接続されている抵抗器Ｒ１は、Ｍ２１のゲートを放電させ、それによって、最終的にＭ２１のターンをもたらす。そのように、ＣＡＮＨ上のリンギング信号は、遷移トリガされたリング抑制回路１２０のＣＡＮＨ（すなわち、Ｒ１、Ｃ１、及びＭ２１）に結合された部分を介して消散される。

劣勢状態及びバスのＣＡＮＬ側では、Ｒ２はＭ２２のゲートを低にプルし、それによってＭ２２をオフ状態に維持する。ＣＡＮＬ上にリンギング信号があると、Ｍ６及びＭ５を介してコンデンサＣ２に伝搬する。Ｃ２は、リンギング信号に起因して充電され、リンギング信号の大きさが十分に大きい場合、Ｃ２は、Ｍ２２をオンにするのに十分に大きな電圧（少なくともＶＣＭに接続されているＭ２２のソースを上回る閾値電圧）まで充電される。接地とＭ２２のゲートとの間に接続されている抵抗器Ｒ２は、Ｍ２２のゲートを放電させ、それによって最終的にＭ２２のターンをもたらす。そのように、ＣＡＮＬ上のリンギング信号は、遷移トリガされたリング抑制回路１２０のＣＡＮＬ（すなわち、Ｒ２、Ｃ２、及びＭ２２）に結合された部分を介して消散される。

図２は、遷移トリガされたリング抑制回路１２０を持たないＣＡＮバストランシーバについて、優勢状態の間及び劣勢状態への遷移の際のＣＡＮＨ及びＣＡＮＬの電位レベルを図示する。上の曲線はＣＡＮＨ及びＣＡＮＬ信号を示し、下の曲線は差動電圧（すなわち、ＣＡＮＨ－ＣＡＮＬ）である。優勢状態の間、ＣＡＮＨは３．５Ｖであり、ＣＡＮＬは１．５Ｖであり、そのため差動電圧は２Ｖである。劣勢状態に入ると、ＣＡＮＨ及びＣＡＮＬ電圧レベルは、この例では２．５ＶであるほぼＶＣＭで共に近づく。しかしながら、図１の例では、劣勢状態に入るとリンギング２１０が生じる。リンギング信号の大きさは、時間の経過とともに減少する。２２０で示される初期リンギングピークは、トランシーバにおけるビットエラー（リンギングを新たな優勢的状態と誤解する）を生じさせるのに十分な高さである。

図３は、上述した遷移トリガされたリング抑制回路１２０を有するＣＡＮバストランシーバについて、優勢状態の間及び劣勢状態への遷移の際のＣＡＮＨ及びＣＡＮＬを図示する。図から分かるように、リンギング３１０の大きさは、図２におけるリンギング２１０と比べて減衰され、ピークリンギングレベル３２０は、ビットエラーを生じさせるほど大きくない。さらに、リンギング３１０は、リンギング２１０よりもはるかに迅速に消散する。

「結合する」という用語は本明細書全体を通じて用いられている。この用語は、本開示の説明と一貫した機能的な関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが或る行為を行なうためにデバイスＢを制御するための信号を生成する場合、第１の例において、デバイスＡはデバイスＢに結合されるか、又は第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能関係を実質的に変化させない場合にデバイスＢがデバイスＡによって生成される制御信号を介してデバイスＡによって制御されるように、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合される。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims

トランシーバであって、
供給電圧端子と第１のバス端子との間に結合される第１のトランジスタと、接地と第２のバス端子との間に結合される第２のトランジスタとを有するドライバ段と、
共通電圧端子と第１のトランジスタの端子との間に結合される第３のトランジスタであって、制御入力と第１及び第２の電流端子とを有する、前記第３のトランジスタと、
前記第１の電流端子と前記第３のトランジスタの前記制御入力との間に結合される第１のコンデンサと、
前記供給電圧端子と前記第３のトランジスタの前記制御入力との間に結合される第１の抵抗器と、
前記供給電圧端子と前記第３のトランジスタの前記制御入力との間に結合される第１のスイッチと、
を含む、トランシーバ。
請求項１に記載のトランシーバであって、前記第３のスイッチが、前記トランシーバの第１の状態の間オンであり、前記トランシーバの第２の状態の間オフであるように構成される、トランシーバ。
請求項２に記載のトランシーバであって、前記トランシーバが、コントローラエリアネットワーク（ＣＡＮ）バストランシーバであり、前記第１の状態が優勢状態であり、前記第２の状態が劣勢状態である、トランシーバ。
請求項１に記載のトランシーバであって、前記共通電圧端子に結合される出力を有する電圧バッファをさらに含む、トランシーバ。
請求項１に記載のトランシーバであって、
前記第２のトランジスタの端子と前記共通電圧端子との間に結合される第４のトランジスタであって、制御入力及び第１及び第２の電流端子を有する前記第４のトランジスタと、
前記第４のトランジスタの前記第１の電流端子と前記第４のトランジスタの前記制御入力との間に結合される第２のコンデンサと、
前記接地と前記第４のトランジスタの前記制御入力との間に結合される第２の抵抗器と、
前記接地と前記第４のトランジスタの前記制御入力との間に結合される第２のスイッチと、
をさらに含む、トランシーバ。
請求項５に記載のトランシーバであって、
前記第１のトランジスタが制御入力を有し、
前記第２のトランジスタが制御入力を含み、
前記トランシーバが、ドライバ入力、第１の出力、及び第２の出力を有する送信器ドライバをさらに含み、
前記ドライバ入力が、送信信号を受信するように構成され、前記第１の出力が前記第１のトランジスタの前記制御入力に結合され、前記第２の出力が前記第２のトランジスタの前記制御入力に結合される、
トランシーバ。
請求項５に記載のトランシーバであって、
前記第３のスイッチが、前記トランシーバの第１の状態の間オンであり、前記トランシーバの第２の状態の間オフであるように構成され、
第４のスイッチが、前記トランシーバの前記第１の状態の間オンであり、前記トランシーバの前記第２の状態の間オフであるように構成される、
トランシーバ。
請求項７に記載のトランシーバであって、
前記トランシーバがコントローラエリアネットワーク（ＣＡＮ）バストランシーバであり、前記第１の状態が優勢状態であり、前記第２の状態が劣勢状態であり、
前記トランシーバが、前記共通電圧端子を提供する出力を有する電圧バッファを含む、
トランシーバ。
請求項１に記載のトランシーバであって、
前記第１のトランジスタが電流端子を有し、前記第２のトランジスタが電流端子を有し、前記トランシーバがさらに、前記共通電圧端子、前記第１のトランジスタの前記電流端子、及び前記第２のトランジスタの前記電流端子に結合される劣勢無効化回路を含み、
前記劣勢無効化回路が、前記トランシーバの優勢状態から劣勢状態への遷移の際、或る時間期間の間、前記第１及び第２のトランジスタの前記電流端子を、前記共通電圧端子上の電圧とするように構成される、トランシーバ。
トランシーバであって、
供給電圧端子と第１のバス端子との間に結合される第１のトランジスタと、接地と第２のバス端子との間に結合される第２のトランジスタとを有するドライバ段と、
前記第１及び第２のトランジスタに結合される遷移トリガされたリング抑制回路と、
を含み、
前記遷移トリガされたリング抑制回路が、前記トランシーバが優勢状態から劣勢状態に遷移する際にイネーブルされ、トランシーバが劣勢状態にある間、前記第１又は第２のバス端子の少なくとも一方におけるリンギングを減衰させるように構成される、
トランシーバ。
請求項１０に記載のトランシーバであって、前記遷移トリガされたリング抑制回路が、
前記第２のトランジスタの端子と共通電圧端子との間に結合される第３のトランジスタであって、制御入力と第１及び第２の電流端子とを有する前記第３のトランジスタと、
前記第３のトランジスタの前記第２の電流端子と前記第３のトランジスタの前記制御入力との間に結合される第１のコンデンサと、
前記接地と前記第３のトランジスタの前記制御入力との間に結合される第１の抵抗器と、
前記接地と前記第３のトランジスタの前記制御入力との間に結合される第１のスイッチと、
を含む、
トランシーバ。
請求項１１に記載のトランシーバであって、前記遷移トリガされたリング抑制回路が、
共通電圧端子と前記第１のトランジスタの端子との間に結合される第４のトランジスタであって、制御入力と第１及び第２の電流端子とを有する前記第４のトランジスタと、
前記第１の電流端子と前記第４のトランジスタの前記制御入力との間に結合される第２のコンデンサと、
前記供給電圧端子と前記第４のトランジスタの前記制御入力との間に結合される第２の抵抗器と、
前記供給電圧端子と前記第４のトランジスタの前記制御入力との間に結合される第２のスイッチと、
を含む、
トランシーバ。
請求項１１に記載のトランシーバであって、前記第１のスイッチが、前記優勢状態の間オンであり、前記劣勢状態がオフであるように構成される、トランシーバ。
請求項１１に記載のトランシーバであって、前記共通電圧端子に結合される出力を有する電圧バッファをさらに含む、トランシーバ。
請求項１０に記載のトランシーバであって、前記遷移トリガされたリング抑制回路が、
共通電圧端子と前記第１のトランジスタの端子との間に結合される第３のトランジスタであって、制御入力と第１及び第２の電流端子とを有する前記第３のトランジスタと、
前記第１の電流端子と前記第３のトランジスタの前記制御入力との間に結合される第１のコンデンサと、
前記供給電圧端子と前記第３のトランジスタの前記制御入力との間に結合される第１の抵抗器と、
前記供給電圧端子と前記第３のトランジスタの前記制御入力との間に結合される第１のスイッチと、
を含む、
トランシーバ。
請求項１０に記載のトランシーバであって、
前記第１のトランジスタが制御入力を有し、前記第２のトランジスタが制御入力を含み、前記トランシーバが、ドライバ入力、第１の出力、及び第２の出力を有する送信器ドライバをさらに含み、
前記ドライバ入力が送信信号を受信するように構成され、前記第１の出力が前記第１のトランジスタの前記制御入力に結合され、前記第２の出力が前記第２のトランジスタの前記制御入力に結合される、
トランシーバ。
トランシーバであって、
供給電圧端子と第１のバス端子との間に結合される第１のトランジスタと、接地と第２のバス端子との間に結合される第２のトランジスタとを有するドライバ段と、
共通電圧端子と前記第１のトランジスタの端子との間に結合され、制御入力と第１及び第２の電流端子とを有する前記第３のトランジスタと、
前記第１の電流端子と前記第３のトランジスタの前記制御入力との間に結合される第１のコンデンサと、
前記供給電圧端子と前記第３のトランジスタの前記制御入力との間に結合される第１の抵抗器と、
前記供給電圧端子と前記第３のトランジスタの前記制御入力との間に結合される第１のスイッチと、
前記第２のトランジスタの端子と前記共通電圧端子との間に結合される第４のトランジスタであって、制御入力及び第１及び第２の電流端子を有する前記第４のトランジスタと、
前記第４のトランジスタの前記第１の電流端子と前記第４のトランジスタの前記制御入力との間に結合される第２のコンデンサと、
前記接地と前記第４のトランジスタの前記制御入力との間に結合される第２の抵抗器と、
前記接地と前記第４のトランジスタの前記制御入力との間に結合される第２のスイッチと、
を含む、トランシーバ。
請求項１７に記載のトランシーバであって、前記第３及び第４のトランジスタの前記第２の電流端子に結合される出力を有する電圧バッファをさらに含み、前記電圧バッファが、前記共通電圧端子上に共通電圧を生成するように構成される、トランシーバ。
請求項１８に記載のトランシーバであって、
前記第１のトランジスタが電流端子を有し、前記第２のトランジスタが電流端子を有し、前記トランシーバがさらに、前記共通電圧端子と、前記第１のトランジスタの前記電流端子と、前記第２のトランジスタの前記電流端子に結合される劣勢無効化回路とを含み、
前記劣勢無効化回路が、前記トランシーバの第１の状態から第２の状態への遷移の際に、ある時間期間の間、前記第１及び第２のトランジスタの前記電流端子を前記共通電圧端子に強制するように構成される、トランシーバ。
請求項１７に記載のトランシーバであって、前記トランシーバが、コントローラエリアネットワーク（ＣＡＮ）バストランシーバである、トランシーバ。