KR19990074302A - 데이터 트랜시버 및 그것을 갖는 버스 인터페이스 - Google Patents

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Abstract

본 발명에 따른 인터페이스 장치는 1 내지 2 Mbps 정도의 데이터 전송률을 보장하므로, 저속의 펑션 디바이스들과 시리얼 버스 간의 인터페이스를 위해 사용되기에 적합하다. 또한, 이 인터페이스 장치는 부하의 변화에 대해서 안정적인 동작을 보장한다. 나아가, 본 발명의 버스 인터페이스 장치는 간단한 구조 및 작은 칩 사이즈를 가지므로 단일의 칩으로 형성하기에 적합하다.

Description

데이터 트랜시버 및 그것을 갖는 버스 인터페이스(BIDIRECTIONAL TRANSCEIVER AND BUS INTERFACE WITH THE SAME)
본 발명은 본 발명은 데이터 전송 시스템들(data transmission systems)에서 사용되는 양방향 트랜시버(bidirectional transceiver) 회로에 관한 것으로, 더 구체적으로는, 전송 라인들로 또는 그들로부터 직렬로 데이터를 송신 또는 수신하는 회로에 관한 것이다.
또, 본 발명은, 디지털 데이터 처리 시스템들(digital data processing systems)에서, 버스(bus)와 이 버스에 연결되는 디바이스(device) 간에 인터페이스(interface)를 제공하는 회로에 관한 것으로, 더 구체적으로는 컴퓨터들과 그들의 주변 장치들을 용이하게 연결할 수 있도록 하는 와이어 케이블들(wire cables) 등과 같은 범용 시리얼 버스들(general-purpose serial buses)과 이 버스들에 연결되는 디바이스들 간의 인터페이스를 수행하는 회로에 관한 것이다.
'90년도 중반기부터의 컴퓨터들(특히, 개인용 컴퓨터들)의 비약적인 성능 발전에도 불구하고, 그 동안에 그들의 주변 장치들에 대한 커다란 변경은 거의 없었다.
하지만, 지금, 개인용 컴퓨터 또는 워크스테이션들(workstations)의 주변 장치들이 크게 변화하고 있다. 이러한 변화는 새로운 범용 버스들(general-purpose buses), 예를 들면, USB, FW(Fire Wire; 'IEEE1394'라 불리기도 함), FC(Fiber Channel), SSA(Serial Storage Architecture) 등의 등장으로 가능해 지고 있다. 이들 중에서 USB는, 멀티미디어 환경에 매우 적합한 FW(즉, IEEE1394)와 더불어, 차세대 컴퓨터 주변 장치 인터페이스로서 촉망되고 있다. 특히, 상기 USB는, 기존의 병렬 버스들과는 달리, 다음과 같은 여러 가지 특징들을 갖는다. 즉, PnP(Plug and Play) 환경에서 터미네이터(terminator) 또는 점퍼(jumper)에 의한 설정이 불필요하고, ID의 자동 할당 및 핫 플러그(hot plug; 컴퓨터가 파워-온 상태에 있을 때 디바이스를 착탈하는 것)가 가능하다. 더욱이, USB 케이블은 단지 4 개의 라인들 즉, 2개의 신호 라인들(D+, D-)과 전원 라인 및, 접지 라인 만을 가진다. 따라서, 세밀한 케이블과 작은 컨넥터들 만드는 것이 가능함에 따라 생산비가 절감될 수 있고 더 나아가서 저렴한 주변 장치의 개발이 가능해 진다. "USB 사양서(specification) Revision 1.0"(Jan. 15, 1996)에 따르면, USB 케이블은 USB 디바이스들을 USB 호스트에 연결한다. 어떤 USB 시스템에서도 호스트는 오직 하나만 존재한다. USB 시스템은 다중 스타형 토플로지(tiered star topology)를 갖는다. USB 디바이스들로는 USB 시스템에 부가적인 접속점들(additonal attchment points)을 제공하는 허브들(Hubs)과, 시스템에 기능(capabilites)을 제공하는 펑션들(Functions)(예컨대, 디스플레이, 키브드, 디지털 조이스틱, 스피커 등)이 있다. 호스트는 반드시 루트 허브(root hub)를 갖는다. 하나의 허브에는 복수 개의 노드들 즉, 다른 허브들 또는 펑션 디바이스들이 연결된다. 호스트를 경유하지 않는 펑션들 간의 데이터 전송은 불가하다. 모든 USB 디바이스들은 호스트 제어기에 의해 제어된다.
본 발명의 주된 목적은 디지털 데이터 처리 시스템에서 시리얼 버스를 통해 데이터 신호를 송신하는 데이터 트랜스미터를 제공하는 것이다.
본 발명의 다른 목적은 디지털 데이터 처리 시스템에서 시리얼 버스를 통해 데이터 신호를 수신하는 데이터 리시버를 제공하는 것이다.
본 발명의 또 다른 목적은 디지털 데이터 처리 시스템의 호스트 및 그것의 주변 장치들을 연결해주는 시리얼 버스와 상기 주변 장치들 간에 인터페이스를 제공하는 시리얼 버스 인터페이스 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 USB(Univeral Serial Bus)를 위한 로우 스피드 버스 인터페이스 장치를 제공하는 것이다.
도 1은 본 발명에 따른 버스 인터페이스의 블럭도;
도 2는 도 1의 전압 조정기의 상세 회로도;
도 3은 도 1의 트랜시버의 회로도;
도 4는 도 3의 리시버의 바람직한 실시예를 보여주는 회로도;
도 5a 및 도 5b는 도 4의 리시버의 상세 회로도;
도 6은 도 5a 및 5b의 각 액티브 필터의 상세 회로도;
도 7은 도 3의 트랜스미터의 바람직한 실시예를 보여주는 회로도;
도 8a 내지 도 8d는 도 7의 트랜스미터의 상세 회로도; 그리고
도 9a 내지 도 9h는 도 7의 트랜스미터의 주요 구성 요소들 상의 신호들의 파형도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 버스 인터페이스 100 : 전압 조정기
120 : 데이터 트랜시버 310 : 데이터 트랜스미터
330 : 데이터 리시버 710 : 상태 제어기
720 : 기울기 제어기 730, 740 : 출력 구동기
상기 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 시리얼 버스와 기능 디바이스 사이에서 통신을 제공하기 위한 버스 인터페이스 장치는 단일의 칩으로 집적화하기에 적합한 회로 구성을 갖는다. 이 인터페이스 장치는 제 1의 전압 범위 내의 제 1의 전원 전압을 사용하여 제 2의 전압 범위 내의 제 2의 전원 전압을 공급하기 위한 전압 조정기와, 상기 제 1 및 제 2의 전원 전압을 사용하여 버스 지향 포맷의 복수 개의 제 1의 신호들을 인터페이스 지향 포맷의 복수 개의 제 2의 신호들로 변환하거나 그 반대로 제 1 및 제 2 전원 전압들을 변환하는 트랜시버를 구비한다. 또한, 상기 인터페이스 장치는 상기 인터페이스 지향 포맷의 상기 제 2의 신호들과 디바이스 지향 포맷의 복수 개의 제 3의 신호들 사이의 인터페이스를 실행하기 위한 인터페이스 엔진과, 상기 디바이스 지향 포맷의 상기 제 3의 신호들에 응답하여 상기 기능 디바이스를 제어하기 위한 디바이스 제어기를 더 포함한다.
본 발명의 다른 특징에 따르면, 제 1 및 제 2의 전기적인 데이터 신호들을 한 쌍의 제 1 및 제 2의 데이터 라인들 상으로 송신하기 위한 데이터 송신 회로는: 외부로부터 인가되는 복수 개의 입력 신호들에 응답하여, 상기 제 1 및 제 2의 데이터 신호들이 언제 그들의 미리 정해진 데이터 상태들로 구동될 것 인 지를 결정하는 복수 개의 상태 제어 신호들을 발생하는 상태 제어기와, 상기 상태 제어 신호들에 응답하여 상기 데이터 신호들의 에지 율을 제어하는 복수 개의 기울기 제어 신호들을 발생하는 기울기 제어기와, 상기 상태 제어 신호들 및 기울기 제어 신호들에 응답하여 상기 제 1의 데이터 라인 상으로 송신될 상기 제 1의 데이터 신호를 발생하기 위한 제 1의 출력 구동기 및, 상기 상태 제어 신호들 및 상기 기울기 제어 신호들에 응답하여 상기 제 2의 데이터 라인 상으로 송신될 상기 제 2의 데이터 신호를 발생하기 위한 제 2의 출력 구동기를 포함한다. 상기 제 출력 구동기들 각각은 단 하나의 연산 증폭기를 갖는다.
본 발명의 또 다른 특징에 따르면, 인에이블 신호에 응답하여 제 1 및 제 2의 데이터 라인들의 쌍으로부터 제 1 및 제 2의 전기적인 입력 데이터 신호들(여기서, 상기 입력 데이터 신호들은 두 개의 미리 결정된 전압 레벨들의 범위 내에서 스윙함)을 받아들이기 위한 데이터 수신 회로는: 상기 제 1의 입력 데이터 신호와 상기 제 2의 입력 데이터 신호의 차를 중폭해서 상기 입력 데이터 신호들과 동일한 범위 내에서 스윙하는 차동 신호를 발생하는 차동 증폭기와, 상기 차동 신호의 스윙 전압 레벨들을 쉬프트해서 상기 제 1의 출력 데이터 신호와 동일하게 레벨-쉬프트된 차동 신호를 발생하는 제 1의 레벨 쉬프터와, 상기 제 1의 입력 데이터 신호의 상기 스윙에 응답하여 히스테리시스 특성을 갖는 출력 신호를 발생하는 제 1의 슈미트 트리거와, 상기 제 1의 슈미트 트리거의 상기 출력 신호의 스윙 전압 레벨들을 쉬프트해서 제 1의 레벨-쉬프트된 출력 데이터 신호를 발생하는 제 2의 레벨 쉬프터와, 상기 제 2의 입력 데이터 신호의 상기 스윙에 응답하여 히스테리시스 특성을 갖는 출력 신호를 발생하는 제 2의 슈미트 트리거와, 상기 제 2의 슈미트 트리거의 상기 출력 신호의 스윙 전압 레벨들을 쉬프트해서 제 2의 레벨-쉬프트된 출력 데이터 신호를 발생하는 제 3의 레벨 쉬프터 및, 상기 인에이블 신호, 상기 제 1 및 제 2의 레벨 쉬프트된 출력 데이터 신호들에 응답하여 제 2 및 제 3의 출력 데이터 신호들을 발생하기 위한 출력 구동 로직을 포함한다.
본 발명의 또 다른 특징에 따르면, 전기적인 데이터 신호들을 한 쌍의 제 1 및 제 2의 데이터 라인들로 또는 상기 데이터 라인 쌍으로부터 송신 또는 수신하기 위한 데이터 송수신 회로는: 각각이 제 1의 스윙 범위 내에 있는 제 1의 코딩된 입력 데이터 신호, 상기 제 1의 코딩된 입력 데이터 신호의 끝을 나타내는 데이터 엔드 신호, 그리고 선택 신호에 응답하여, 각각이 제 2의 스윙 범위 내에 있는 제 1 및 제 2의 코딩된 출력 데이터 신호들을 발생해서 상기 데이터 라인 쌍으로 제공하는 트랜스미터와, 상기 선택 신호를 논리적으로 반전시키는 인버터와, 상기 반전된 선택 신호에 응답하여 상기 데이터 라인 쌍으로부터 상기 제 2의 스윙 범위 내의 상기 제 2 및 제 3의 코딩된 입력 데이터 신호들을 받아들여서 상기 제 1의 스윙 범위 내의 제 3 내지 제 5의 코딩된 신호들을 발생하는 리시버를 포함한다. 상기 제 3 내지 제 5의 코딩된 출력 데이터 신호들 중 하나는 다른 신호들의 차동 신호이다.
이상과 같은 본 발명에 따르면, 시리얼 버스를 위한 데이터 트랜스미터는 신규한 구조의 단지 2개의 연산 증폭기들과 출력 구동단 만으로 구성되므로 버스 인터페이스의 집적화에 유리하다.
이제부터는 첨부된 도면들을 참조해서 본 발명에 따른 시리얼 버스 인터페이스 장치의 바람직한 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 버스 인터페이스 장치를 보여주는 블럭도이다. 도 1을 참조하면, 버스 인터페이스 장치(100)는 시리얼 버스(200)과 펑션 디바이스(300) 사이에 연결된다. 상기 인터페이스 장치(100)는 전압 조정기(voltage regulator)(110), 데이터 트랜시버(120), 시리얼 버스 인터페이스 엔진(130), 그리고 디바이스 제어기(140)으로 구성된다. 상기 전압 조정기(110)은 제 1의 전압 범위(예컨대, 0∼5V) 내의 제 1의 전원 전압(VDD)을 사용하여 제 2의 전압 범위(예컨대, 0∼3.3V) 내의 제 2의 전원 전압(VRR)을 공급한다. 상기 트랜시버(120)은 상기 두 전원 전압들(VDD, VRR)을 사용하여 버스 지향 포맷(bus-specific format)으로 변조된 복수 개의 제 1의 코딩된 데이터 신호들(encoded data signals)(이하, '버스 지향 데이터 신호들'이라 약칭함)을 인터페이스 지향 포맷의 복수 개의 제 2의 코딩된 데이터 신호들(이하, '인터페이스 지향 데이터 신호들'이라 약칭함)로 변환하거나, 그 반대로 변환한다. 상기 인터페이스 엔진(130)은 상기 인터페이스 지향 신호들과 디바이스 지향 포맷의 복수 개의 제 3의 신호들(이하, '디바이스 지향 데이터 신호들'이라 약칭함) 사이의 인터페이스를 실행한다. 상기 디바이스 제어기(140)은 상기 디바이스 지향 데이터 신호들에 응답해서 상기 기능 디바이스(300)을 제어한다.
위와 같은 본 발명에 따른 인터페이스 장치(100)은 1 내지 2 Mbps 정도의 데이터 전송률을 보장하므로, 저속의 펑션 디바이스들 예컨대, 컴퓨터의 마우스, 키 보드 등과 시리얼 버스 간의 인터페이스를 위해 사용되기에 적합하다. 또한, 이 인터페이스 장치(100)은 부하(load)의 변화에 대해서 안정적인 동작을 보장한다. 나아가, 본 발명의 버스 인터페이스 장치(100)은 간단한 구조 및 작은 칩 사이즈를 가지므로 단일의 칩으로 형성하기에 적합하다.
본 발명에 따른 인터페이스 장치(100)은 디지털 데이터 처리 시스템들, 예컨대, 개인용 컴퓨터들 또는 워크스테이션들의 시리얼 데이터 버스(serial data bus)와 상기 시스템에 다양한 부가적인 기능들을 제공하는 펑션 디바이스들(function devices)(예컨대, 키보드, 마우스, 조이스틱, 마이크로폰, 그리고 스피커들 등) 간의 인터페이스를 수행하는 데 적합하게 사용될 수 있다. 개인용 컴퓨터들 또는 워크스테이션들에 그들의 주변 장치들을 연결하는 시리얼 버스들로는 USB, FW 등이 있다. 여기서는, 설명 상의 편의를 위해, 본 발명에 따른 버스 인터페이스 장치가 USB 시스템에 적용되는 경우를 설명하지만, 본 발명이 거기에만 한정되지 않음을 유의해야 한다.
USB는 4 선 케이블(a four wire cable)을 통해 신호 및 파워를 전달한다. 시그널링(singaling)은 2 개의 와어와 포인트-투-포인트 세그멘트들을 통해 발생한다. 각 세그멘트 상의 신호들은 90Ω 고유 임피던스(intrinsic impedance)의 케이블로 차동적으로 구동된다. USB는 양방향 반이중 동작(bi-directional half duplex operation)을 위한 3-상태 동작(three-state operation)을 지원하며, 그것의 최대 전송 속도는 124 Mbps이다.
USB 시그널링에는 2 가지의 모드들 즉, 데이트 레이트 12 Mbps±0.25%의 풀 스피드 모드(Full Speed Mode) 및 데이트 레이트 1.5 Mbps±1.5%의 로우 스피드 모드(Low Speed Mode)가 있다. 이 두 모드들은 동일 USB 시스템에서 모드 스위칭 함으로써 동시에 지원될 수 있다. 로우 스피드 USB 연결은 3m의 최대 길이를 갖는 언쉴디드, 언트위스티드 페어 케이블(an unshielded, untwisted pair cable)을 통해 이루어진다. 로우 스피드 모드에서, 케이블 상의 신호들의 상승 및 하강 시간(rise and fall time)은 노이즈 방사(RFI emissions)를 억제하기 위해 75ns보다 커야하고, 타이밍 지연(timing delays)과 시그널링 스큐 및 왜곡(signaling skews and distortions)를 제한하기 위해 300ns보다 작아야 한다. 또한, 로우 스피드 버스 드라이버는 완만한 상승 및 하강 시간(smooth rise and fall times)을 갖는 특정 스태틱 신호 레벨(the specific signal levels)에 도달해야 한다.
USB 펑션 디바이스들은, 그 전원 공급 방식의 관점에서 볼 때, 디바이스 자신이 전원 공급 유니트를 갖는 셀프-파워드(self-powered) 디바이스와, 케이블을 통해 5V의 전원 전압을 공급받는 버스-파워드(bus-powered) 디바이스로 구분된다. 각 디바이스와 USB 케이블 간에 전송되는 데이터 신호들은 0∼3.3V의 전압 범위 내에서 스윙(swing)하지만, 각 디바이스 내에서 처리되는 신호들은 0∼5V의 전압 범위 내에서 스윙한다. 따라서, 각 디바이스로 적어도 데이터 신호들의 처리를 위한 3.3V 전압을 공급하는 것이 필요하다.
도 2는 USB 인터페이스 장치를 단일의 칩에 집적하기 적합한 회로 구성을 갖는 도 1의 전압 조정기(110)의 바람직한 실시예를 보여주고 있다. 도 2를 참조하면, 전압 조정기(110)은 기준 레벨 발생기(reference level generator)(210), 전류 증폭기(current amplifier)(220), 출력 드라이버(230), 커패시터들(240 및 250), 3.0∼3.6V(바람직하게는 3.3V)의 조정된 전압(VRR)을 제공하기 위한 출력 단자(260), 그리고 잡음 제거 회로(270)을 구비하고 있다.
기준 레벨 발생기(210)은 4.5∼5.4V(바람직하게는 5V)의 공급 전압(supply voltage)(VDD)과 접지 전압 사이에 연결되는 저항들(211∼216)로 구성된다. 공급 전압(VDD)은 상기 저항들(211∼216)에 의해 분배된다. 상기 기준 레벨 발생기(210)의 노드들(217 및 218)로부터는 2 개의 기준 전압들(VREF및 VBN)이 출력된다. 기준 전압(VREF)은 대략 VDD/3 정도이고, 기준 전압( VBN)은 대략 VDD/4.5 정도이다. 상기 커패시터들(240 및 250)은 상기 기준 전압들(VREF및 VBN)의 리플 성분들(ripple components)을 제거하도록 제공된 것들이다.
전류 증폭기(220)은 테일-다운 차동 증폭기(a tail-down differential amplifier)로 구성된다. 상기 증폭기(220)은 전류 미러(current mirror) 또는 액티브 로드(active load)로서 기능하는 트랜지스터들(221 및 222), 차동 쌍(differential pair)을 이루는 트랜지스터들(225 및 226), 전류 싱커(current sinker)로서 기능하는 트랜지스터(227), 피드백 저항(228), 그리고 커패시터(229)를 구비하고 있다. 기준 전압들(VREF, VBN)은 트랜지스터들(225) 및 (227)의 게이트들로 각각 인가된다. 전류 증폭기(220) 내 트랜지스터(220)의 게이트와 상기 출력 단자(260) 사이에는 피드백 저항(234)이 접속되어 있다. 커패시터(229)는 전류 증폭기(220)의 노드(224)와 상기 출력 단자(260) 사이에 접속된다. 이 커패시터(229)는 전류 증폭기(220)의 입력 전압의 위상과 출력 전압의 위상 간의 차를 보상하도록 제공된 것이다.
출력 드라이버(230)은 풀업-트랜지스터(231) 및 풀-다운 트랜지스터(232)로 구성된다. 풀-업 트랜지스터(231)의 게이트는 전류 증폭기(220)의 노드(224)에 접속된다. 풀-다운 트랜지스터(232)의 게이트로는 기준 전압(VBN)이 인가된다.
출력 단자(260) 상의 잡음 제거 회로(270)은 도시된 바와 같이 저항(271) 및 커패시터(272)로 구성된다. 저항(271)은 정전기 방전(ESD)으로 인해 커패시터(272)가 파괴되는 것을 방지하기 위한 것이다.
도 3은 도 1의 트랜시버(120)을 보여주는 회로도이다. 도 3을 참조하면, 트랜시버(120)은 리시버(310), 트랜스미터(330), 그리고 제어 로직(320)으로 구성된다. 잘 알려져 있는 바와 같이, USB 시스템에서, 데이터 스트링은 NRZI(Non Return to Zero Inverted) 코드 방식으로 코딩된 후 USB 케이블을 통해 전송된다.
리시버(310)은 USB 케이블로부터 한 쌍의 버스 지향 데이터 신호들(DM 및 DP)(즉, 0 내지 3.3V의 전압 범위에서 스윙하는 NRZI 신호들)을 받아들여서 시리얼 인터페이스 엔진(130)을 위한 인터페이스 지향 데이터 신호들(RXDM, RXD 및 RXDP)(즉, 0 내지 5V의 전압 범위에서 스윙하는 신호들)을 발생한다. 인터페이스 지향 데이터 신호들(RXDM 및 RXDP)는 버스 지향 데이터 신호들(DM 및 DP)에 각각 대응하는 신호들이다. 인터페이스 지향 데이터 신호(RXD)는 버스 지향 데이터 신호들(DM 및 DP)의 차등 증폭된 신호이다. 이들 인터페이스 지향 데이터 신호들(RXDM, RXD 및 RXDP)는 시리얼 인터페이스 엔진(130)으로 제공된다.
USB 트랜스미터(330)은 시리얼 인터페이스 엔진(130)으로부터 인터페이스 지향 데이터 신호들(NRZI 및 EOP)(예컨대, 0 내지 5V의 전압 범위에서 스윙하는 신호들)을 받아들여서 버스 지향 데이터 신호들(DM 및 DP)(예컨대, 0 내지 3.3V의 전압 범위에서 스윙하는 신호들)을 발생한다. 상기 버스 지향 데이터 신호들(DM 및 DP)는 USB 케이블 상으로 전송된다.
리시버(310) 및 트랜스미터(330)은 시리얼 인터페이스 엔진(130)에 의해 제어되어서 상호간 배타적으로 활성화된다. 인버터(321)로 구성되는 상기 제어 로직(320)은 시리얼 인터페이스 엔진(130)으로부터의 선택 신호(SEL#)에 응답하여 상기 리시버(310) 또는 상기 트랜스미터(330)을 선택적으로 활성화시킨다. 구체적으로, 시리얼 인터페이스 엔진(130)으로부터의 선택 신호(SEL#)가 활성화(activated)되면 상기 제어 로직(320)은 USB 트랜스미터(330)를 인에이블(enable)시킨다. 반면에, 상기 선택 신호(SEL#)가 비활성화되면 상기 제어 로직(320)은 USB 리시버(310)을 인에이블시킨다. 상기 제어 로직(320)은 상기 선택 신호(SEL#)의 위상과 180도의 위상차를 갖는 제 1의 신호(EN#)와, 상기 선택 신호(SEL#)의 위상과 동일한 위상을 갖는 제 2의 신호(OE#)를 발생한다. 상기 제 1의 신호(EN#)는 리시버(310)으로 제공되고, 상기 제 2의 신호(EO#)는 트랜스미터(330)으로 제공된다. 리시버(310) 및 트랜스미터(330)은 로우 레벨의 상기 제 1 및 제 2의 신호들(EN# 및 OE#)에 응답해서 각각 활성화된다.
도 4는 도 3의 리시버(310)의 바람직한 실시예를 보여주는 회로도이다. 도 4에서 참조 번호 410은 버스 지향 데이터 신호들(DM 및 DP)을 차동적으로 증폭해서 인터페이스 지향의 차동 신호(RXD)를 발생하는 회로를 나타내고, 그리고 참조 번호 420은 버스 지향 데이터 신호들(DM 및 DP)를 인터페이스 지향 데이터 신호들(RXDM 및 RXDP)로 변환하는 회로를 나타낸다. 회로(410)은 차동 증폭기(411)과, 레벨 쉬프터(423)을 구비하고 있다. 상기 회로(410)은 인버터들(412 및 414)들을 더 구비하고 있다. 상기 인버터들(412 및 414) 각각은 신호 버퍼(signal buffer)로서 기능한다. 회로(420)은 2 개의 슈미트 트리거들(421 및 421'), 2 개의 레벨 쉬프터들(423 및 423'), 그리고 출력 구동 로직(425)를 구비하고 있다. 이 회로(420) 역시 신호 버퍼들로서 인버터들(422, 424, 422' 및 424')을 더 구비하고 있다.
차동 증폭기(411)로는 버스로부터의 데이터 신호들(DM 및 DP) 그리고 제어 로직(320)으로부터의 선택 신호(EN#)가 제공된다. 상기 데이터 신호들(DM 및 DP)은 레벨 쉬프터들(421' 및 421)으로도 각각 제공된다. 또한, 상기 선택 신호(EN#)은 출력 구동 로직(425)로 제공된다. 다음의 표1은 본 발명에 따른 리시버(310)의 진리표(truth table)이다.
입력 출력 상태
EN# DM DP RXDM RXDP RXD
1 X X 1 0 0 Rx Disable
0 0 0 0 0 X Single Ended Zero
0 1 0 1 0 0 Differential Zero (J-State)
0 0 1 0 1 1 Differential One (K-State)
여기서, X는 Don't Care를 나타냄.
도 5a 및 도 5b는 위의 표 1에 따라서 실시된 도 4의 리시버(310)의 상세한 회로 구성을 보여주는 회로도들이다.
먼저, 도 5a를 참조하면, 차동 증폭기(411)은 트랜지스터들(11∼19)로 구성된다. 상기 증폭기(411)의 차동 쌍(13 및 14)는 저항들(510 및 511)을 통해 USB 데이터 라인들(343 및 344)에 각각 연결된다. 차동 증폭기(411)의 노드(N1)에는 전압 조정기(110)으로부터의 조정된 전압(VRR)이 공급된다. 차동 증폭기의 노드(N2)에는 제어 로직(320)으로부터의 선택 신호 또는 인에이블 신호(EN#)가 제공된다. 레벨 쉬프터(413)은 트랜지스터들(22∼29)로 구성된다. 차동 증폭기(411)과 레벨 쉬프터(413) 사이에는 트랜지스터들(20 및 21)로 구성되는 CMOS 인버터(412)가 위치한다. 상기 도면에 도시된 바와 같이, 회로(410)의 출력 스테이지에는 잡음의 제거를 위한 액티브 필터 회로(513)이 제공되어 있다. 레벨 쉬프터(413)와 액티브 필터 회로(513) 사이에도 트랜지스터들(30 및 31)로 구성되는 다른 하나의 CMOS 인버터(414)가 연결된다. 레벨 쉬프터(413), 인버터들(414 및 514), 그리고 액티브 필터 회로(513)으로는 VDD의 전원 전압들이 각각 제공된다. 액티브 필터 회로(513)에 의해 필터링된 신호는 인버터(514)를 통해 인터페이스 지향 신호로서 출력된다. 이 필터 회로(513)에 대해서는 추후 상세히 설명한다. 상기 인버터(514)의 출력은 버스 지향 데이터 신호들(DM 및 DP)의 차동 신호(RXD)로서 시리얼 인터페이스 엔진(130)으로 제공된다.
도 5b는 표1에 따른 도 4의 회로(420)의 상세한 회로 구성을 보여주고 있다. 도 5b를 참조하면, 슈미터 트리거(421)은 트랜지스터들(32∼42)로 구성된다. 슈미터 트리거(421')은 트랜지스터들(32∼42)로 구성되며, 도 5b에 도시된 바와 같이, 이 슈미트 트리거(421')의 회로 구성은 슈미터 트리거(421)의 그것과 동일하다. 슈미터 트리거들(421 및 421')로는 전압 조정기(110)의 출력 전압(VRR)이 제공된다. 제어 로직(320)으로부터의 선택 신호(EN#)는 액티브 필터 회로(515)를 통해서 슈미터 트리거들(421 및 421')으로 인가된다. 더 구체적으로, 상기 필터 회로(512)의 출력은 인버터(516)을 통해 슈미터 트리거(421)로 제공된다. 슈미터 트리거(421')으로는 상기 필터 회로(512)의 출력이 그대로 제공된다. 슈미터 트리거(421)는 그것의 트랜지스터들(36 및 37)이 인버터(516)의 출력에 응답해서 턴-온/턴-오프되는 것에 의해 인에이블/디스에이블된다. 이와 마찬가지로, 슈미터 트리거(421')은 그것의 트랜지스터들(36' 및 37')이 선택 신호(NE#)에 응답해서 턴-온/턴-오프됨으로써 인에이블/디스에이블된다. 나아가, 버스 지향 데이터 신호들(DM 및 DP)가 슈미터 트리거들(421 및 421')의 입력 노드들(N3 및 N4)로 각각 인가된다. 슈미터 트리거(421)은 버스 지향 데이터 신호(DM)의 스윙에 응답해서 히스테리시스를 갖는 출력 신호를 발생한다. 이와 마찬가지로, 슈미터 트리거(421') 또한 버스 지향 데이터 신호(DP)의 스윙에 응답해서 히스테리시스를 갖는 출력 신호를 발생한다. 슈미터 트리거들(421 및 421')의 출력 신호들은 인버터들(422 및 422')을 통해 레벨 쉬프터들(423 및 423')으로 각각 제공된다.
레벨 쉬프터(423)은 트랜지스터들(46∼54)로 구성된다. 레벨 쉬프터(423')은 트랜지스터들(46'∼54')로 구성되며, 이 레벨 쉬프터(423')의 회로 구성은, 도 5b에 도시된 바와 같이, 레벨 쉬프터(423)의 그것과 동일하다. 레벨 쉬프터들(423 및 423')으로는 VDD의 전원 전압들이 각각 제공된다. 이들 레벨 쉬프터들(423 및 423')에 의해 0∼3.3V의 전압 범위의 버스 지향 데이터 신호들은 0∼5V의 전압 범위의 인터페이스 지향 데이터 신호들로 각각 레벨-쉬프트된다. 레벨 쉬프터들(423 및 423')의 출력 신호들은 인버터들(56 및 56') 그리고 액티브 필터 회로들(517 및 518)을 각각 통해 출력 구동 로직(425)로 제공된다.
출력 구동 로직(425)는 NAND 게이트(60), NOR 게이트(62), 그리고 인버터들(59, 61, 63)으로 구성된다. 이 출력 구동 로직(425)는 선택 신호(또는 인에이블 신호)(EN#)와 레벨 쉬프터들(423 및 423')의 출력 신호들에 응답해서 버스 지향 데이터 신호들(DM 및 DP)에 각각 대응하는 인터페이스 지향 데이터 신호들(RXDM 및 RXDP)를 발생한다.
다시 표 1을 참조하면, 선택 신호(OE#)가 비활성화될 때 차동 신호(RXD)는 논리적 0의 상태로 되고, 신호들(RXDM 및 RXDP)는 각각 논리적 1 및 0의 상태들로 된다. 이때에는 신호의 수신 동작이 수행되지 않는다. 선택 신호(OE#)가 활성화되고 그리고 신호들(DM 및 DP)가 논리적 0의 상태들로 될 때에는 신호들(RXDM 및 RXDP) 모두가 논리적 0의 상태들로 된다. 이런 상태는 통상 "싱글 엔디드 제로(Single Ended Zero) 상태"라 불린다. 선택 신호(OE#)가 활성화되고 그리고 신호들(DM 및 DP)가 논리적 1 및 0의 상태들로 각각 될 때에는 신호들(RXDM 및 RXDP)가 논리적 1 및 0의 상태들로 각각 되고 그리고 신호 RXD가 논리적 0의 상태로 된다. 이런 상태는 통상 "디프렌셜 제로(Differential Zero) 상태" 또는 "J-상태"라 불린다. 또, 선택 신호(OE#)가 활성화되고 그리고 신호들(DM 및 DP)가 논리적 0 및 1의 상태들로 각각 될 때에는 신호들(RXDM 및 RXDP)가 논리적 0 및 1의 상태들로 각각 되고 그리고 신호 RXD가 논리적 1의 상태로 된다. 이런 상태는 통상 "디프렌셜 제로(Differential One) 상태" 또는 "K-상태"라 불린다.
도 6은 도 5a 및 5b에 도시된 각 액티브 필터 회로(513, 515, 517, 또는 518)의 상세한 회로 구성을 보여주는 회로도이다. 도 6을 참조하면, 상기 액티브 필터 회로는 지연 회로(610), 조합 로직(combinational logic)(620), 그리고 커패시터들(630 및 640)으로 구성된다. 지연 회로(610)은 인버터들(611∼617)로 구성된다. 조합 로직(620)은 AND 게이트(621), NOR 게이트들(622, 623 및 624), 그리고 인버터(625)로 구성된다. 도시된 바와 같이, NOR 게이트들(623 및 624)는 상호간 래치된다. 이상과 같은 구성을 갖는 필터 회로는 신호에 포함된 잡음 및 글리치(glitch)를 제거하는 데 뛰어난 성능을 발휘한다.
도 7은 도 3의 트랜스미터(330)의 바람직한 실시예를 보여주는 회로도이다. 도 7을 참조하면, 상기 트랜스미터(330)은 상태 제어기(710), 기울기 제어기(720), 그리고 출력 구동기들(730 및 740)을 포함하고 있다. 상기 트랜스미터(330)은, 상기 도면에 도시된 바와 같이, 시리얼 인터페이스 엔진(130)으로부터 제공되는 인터페이스 지향 포맷의 입력 신호들(NRZI, EOP 및 EO#)에 응답해서 버스 지향 포맷의 출력 신호들(DM 및 DP)를 발생한다. 상기 트랜스미터(330)의 구성 요소들 중에서 상태 제어기(710)을 제외한 나머지 것들(720, 730 및 740)으로는 2 가지의 전원 전압들(VDD및 VRR)이 제공된다. 하지만, 상기 상태 제어기(710)으로는 VDD의 전원 전압만이 제공된다.
기울기 제어기(720)은 인터페이스 지향 포맷의 입력 신호들(NRZI, EOP 및 EO#)에 응답해서 언제 버스 지향 포맷의 출력 신호들(DM 및 DP)이 그들의 정해진 데이터 상태들로 구동될 것인 지를 결정하는 상태 제어 신호들을 발생한다. 상기 기울기 제어기(720)은 상기 상태 제어 신호들에 응답해서 버스 지향 포맷의 출력 신호들(DM 및 DP)의 기울기(slopes) 즉, 에지율(edge rates)을 제어하는 기울기 제어 신호들을 발생한다. 상기 출력 구동기들(730 및 740)은 상기 상태 제어 신호들 및 상기 기울기 제어 신호들에 응답해서 USB 케이블로 전송될 버스 지향 데이터 신호들(DM 및 DP)을 각각 발생한다.
다음의 표2는 본 발명에 따른 트랜스미터(330)의 진리표이다.
입력 출력 상태
OE# NRZI EOP DM DP
1 X X Z Z High Impedance
0 X 1 0 0 Single Ended Zero
0 0 0 1 0 Differential Zero
0 1 0 0 1 Differential One
여기서, X 및 Z는 각각 Don't Care 및 High Impedacne를 나타냄.
도 8a 내지 도 8d는 위의 표 2에 따라서 실시된 도 7의 트랜스미터(330)의 상세 회로도들이다.
먼저, 도 8a는 상태 제어기(710)의 상세 회로도이다. 도 8a를 참조하면, 시리얼 인터페이스 엔진(130)으로부터의 인터페이스 지향 포맷의 입력 신호들(NRZI, EOP 및 EO#)가 상태 제어기(710)로 제공된다. 상기 상태 제어기(710)은 상기 입력 신호들 즉, 코딩된 데이터 신호(NRZI), 상기 코딩된 데이터 신호(NRZI)의 끝을 나타내는 데이터 엔드 신호(EOP), 그리고 선택 신호(또는 출력 인에이블 신호)(EO#)에 응답하여 언제 버스 지향 포맷의 출력 신호들(DM 및 DP)이 그들의 정해진 데이터 상태들로 구동될 것인 지를 결정하는 제 1 내지 제 6의 상태 제어 신호들(FNI, FNI#, PEN_DM, NENL_DM, PEN_DP 및 NENL_DP)를 발생한다. 도시된 바와 같이, 이 상태 제어기(710)은 인버터들(821, 824, 825, 826, 829, 831, 833, 834, 837, 839 및 841)과, AND 게이트들(827, 832, 835 및 840), 필터 회로들(823, 828 및 836), 그리고 NOR 게이트들(830 및 838)로 구성된다.
인버터(821)은 출력 인에이블 신호(OE#)를 논리적으로 반전시켜서 제 1의 상태 제어 신호(FNI)을 발생한다. 이 상태 제어 신호(FNI)는 필터 회로(823)을 통해 인버터(824)로 제공된다. 상기 인버터(824)는 필터 회로(823)에 의해 필트링된 상태 제어 신호(FNI)를 논리적으로 반전시켜서 제 2의 상태 제어 신호(FNI#)를 발생한다. 인버터(825)는 데이터 엔드 신호(EOP)를 논리적으로 반전시킨다. 인버터(351)은 상기 코딩된 데이터 신호(NRZI)를 논리적으로 반전시킨다. AND 게이트(827)은 인버터들(825 및 826)의 출력들에 대한 논리적인 앤딩(ANDing)을 수행한다. 이 인버터(351)의 출력은 필터 회로(828)을 통해 인버터(829)로 제공된다. 상기 인버터(829)는 상기 앤드 게이트(827)의 필트링된 출력을 논리적으로 반전시킨다.
NOR 게이트(830)은 상태 제어 신호(FNI#)와 인버터(829)의 출력에 대한 논리적인 노어링(NORing)을 수행한다. 이 NOR 게이트(830)의 출력은 인버터(831)을 통해 제 3의 상태 제어 신호(PEN_DM)로서 출력된다. NAND 게이트(832)는 상태 제어 신호(FNI)과 인버터(829)의 출력에 대한 논리적인 낸딩(NANDing)을 수행한다. 이 NAND 게이트(832)의 출력은 인버터(833)을 통해 제 4의 상태 제어 신호(NENL_DM)로서 출력된다. 인버터(834)는 인버터(826)의 출력을 논리적으로 반전시킨다. AND 게이트(835)는 인버터들(825 및 834)의 출력들에 대한 논리적인 앤딩을 수행한다. 이 AND 게이트(835)의 출력은 필터 회로(836)를 통해 인버터(837)로 제공된다. 상기 인버터(837)은 앤드 게이트(835)의 필트링된 출력을 논리적으로 반전시킨다.
NOR 게이트(838)은 상태 제어 신호(FNI#)와 인버터(837)의 출력에 대한 논리적인 노어링을 수행한다. 이 NOR 게이트(838)의 출력은 인버터(839)를 통해 제 5의 상태 제어 신호(PEN_DP)로서 출력된다. NAND 게이트(840)은 상태 제어 신호(FNI)과 인버터(837)의 출력에 대한 논리적인 낸딩을 수행한다. 이 NAND 게이트(840)의 출력은 인버터(841)을 통해 제 6의 상태 제어 신호(NENL_DP)로서 출력된다. 트랜스미터(330)이 데이터 신호들을 버스(200) 상으로 송신할 때 신호들(PEN_DM 및 NENL_DM)은 각각 하이 및 로우 레벨들로 유지된다. 또한, 이때, 신호들(PEN_DP 및 NENL_DP)도 각각 하이 및 로우 레벨들로 유지된다.
이상과 같은 상태 제어기(710)에서, 상기 필터 회로들(823, 828 및 836) 각각은 도의 필터 회로와 동일하거나 유사한 구성을 갖는다.
도 8b는 기울기 제어기(720)의 상세 회로도이다. 도 8a를 참조하면, 상기 기울기 제어기(720)으로는 전압 조정기(110)의 출력 전압(VRR)(즉, 3.3V)이 그것의 전원 전압으로서 공급된다. 또한, 상기 기울기 제어기(720)은 상태 제어기(710)으로부터 인터페이스 지향 포맷(즉, 5V)의 상태 제어 신호들(FNI 및 FNI#)를 제공받아서 버스 지향 포맷(즉, 3.3V)의 제 1 내지 제 3의 기울기 제어 신호들(PBIAS, HVDD 및 NBIAS)를 발생한다. 도시된 바와 같이, 상기 기울기 제어기(720)은 전압 조정기(110)으로부터의 공급 전압(VRR), 그리고 접지 전압(VSS)가 각각 인가되는 전원 노드들(350 및 360), 상태 제어기(710)으로부터의 상태 제어 신호들(FNI 및 FNI#)를 각각 받아들이기 위한 입력 노드들(801 및 802), 그리고 기울기 제어 신호들(PBIAS, HVDD 및 NBIAS)각각 출력하기 위한 출력 노드들(811, 812 및 813) 또는 (811', 812' 및 813'), p-채널 형(channel type)의 MOS 트랜지스터들(851, 852 및 853), n-채널 형의 MOS 트랜지스터들(856 및 857), 저항들(854 및 855), 그리고 MOS 커패시터(858)을 구비하고 있다.
트랜지스터(851)의 전류 경로(current path)(즉,소오스-드레인 채널)의 일단(one end)은 전원 노드(350)에 접속되고, 그것의 제어 단자(control terminal)(즉, 게이트)는 입력 노드(801)에 접속된다. 트랜지스터(852)의 전류 통로의 일단은 상기 트랜지스터(851)의 상기 전류 경로의 타단(the other end)과 접속되고, 그것의 제어 단자는 입력 노드(802)에 접속된다. 트랜지스터(853)의 전류 경로는 전원 노드(350)과 출력 노드(811 또는 811') 사이에 접속되고, 그것의 제어 단자는 상기 트랜지스터들(851 및 852)의 상기 전류 경로들의 접속점 그리고 출력 노드(811 또는 811') 모두에 접속된다. 저항(854)는 출력 노드(811 또는 811')과 출력 노드(812 또는 812') 사이에 접속된다. 저항(855)는 출력 노드(812 또는 812')과 출력 노드(813 또는 813') 사이에 접속된다. 트랜지스터(856)의 전류 경로는 출력 노드(813 또는 813')와 전원 노드(360) 사이에 접속되고, 그것의 제어 단자는 입력 노드(802)에 접속된다. 트랜지스터(856)의 전류 경로는 출력 노드(813 또는 813')와 전원 노드(360) 사이에 접속되고, 그것의 제어 단자는 출력 노드(813 또는 813')에 접속된다.
상기 기울기 제어기(720)는 그것의 트랜지스터들(851 및 856)이 입력 신호들(FNI 및 FNI#)에 응답해서 턴-온/턴-오프되는 것에 의해 인에이블/디스에이블된다. 커패시터(858)은 출력 노드(812 또는 812') 상의 신호(HVDD)의 리플 성분을 제거하기 위해 제공되어 있다. 상기 신호(HVDD)는 거의 VRR/2로 유지된다. 신호(PBIAS)는 신호들(DM 및 DP)의 상승 에지들(rising edges)의 기울기들을 제어하는데 사용되고, 신호(NBIAS)는 신호들(DM 및 DP)의 하강 에지들(falling edges)의 기울기들을 제어하는데 사용된다. 신호들(PBIAS 및 NBIAS)는 출력 구동기들(730 및 740) 내의 트랜지스터들(도 8c 및 8d의 861, 864, 867, 868, 861', 864', 867' 및 868' 참조)을 턴-온시키기에 충분한 일정한 전압 레벨들로 유지된다. 이 신호들에 대해서는 추후 상세히 설명된다. 상기 기울기 제어기(720)에서, 트랜지스터(852)는 스탠바이(stanby) 상태에서의 전력 소모를 최소화하는 기능을 한다.
도 8c는 출력 구동기(730)의 상세 회로도이다. 도 8c를 참조하면, 출력 구동기(730)는 전압 조정기(110)의 출력 전압(VRR)을 공급받는다. 이 구동기는 신규한 구조를 갖는 하나의 연산 증폭기(731)을 구비하고 있다. 이 연산 증폭기(731)은 기울기 제어 신호(PBIAS)를 받아들이기 위한 제 1의 입력 단자(732), 기울기 제어 신호(HVDD)를 받아들이기 위한 제 2의 입력 단자(733), 기울기 제어 신호(NBIAS)를 받아들이기 위한 제 3의 입력 단자(734), 출력 구동 신호(PDRVM)을 제공하기 위한 제 1의 출력 단자(735), 출력 구동 신호(NDRVM)을 제공하기 위한 제 2의 출력 단자(736), 그리고 피드백 단자(737)을 구비하고 있다.
상기 연산 증폭기(731)은 트랜지스터들(861∼868)로 구성된다. 정전류원으로서 작용하는 트랜지스터(861)의 전류 경로의 일단은 전원 노드(350)에 접속되고, 그것의 제어 단자는 기울기 제어 신호(PBIAS)가 인가되는 입력 단자(732)에 접속된다. 트랜지스터(862)의 전류 경로의 일단은 트랜지스터(861)의 상기 전류 경로의 타단에 접속되고, 그것의 제어 단자는 기울기 제어 신호(HVDD)가 인가되는 입력 단자(733)에 접속된다. 정전류원으로서 작용하는 트랜지스터(864)의 전류 경로의 일단은 전원 노드(360)에 접속되고, 그것의 제어 단자는 기울기 제어 신호(NBIAS)가 인가되는 입력 단자(734)에 접속된다. 트랜지스터(865)의 전류 경로는 트랜지스터들(862, 864)의 상기 전류 경로들 사이에 접속되고, 그것의 제어 단자는 입력 단자(733)에 접속된다. 정전류원으로서 작용하는 트랜지스터(867)의 전류 경로는 전원 노드(350)와 출력 단자(735) 사이에 접속되고, 그것의 제어 단자는 입력 단자(732)에 접속된다. 트랜지스터(866)의 전류 경로는 트랜지스터(864)의 전류 경로의 타단과 출력 단자(735) 사이에 접속되고, 그것의 제어 단자는 입력 단자(733)에 접속된다. 정전류원으로서 작용하는 트랜지스터(868)의 전류 경로의 일단은 전원 노드(360)와 출력 단자(736) 사이에 접속되고, 그것의 제어 단자는 입력 단자(734)에 접속된다. 트랜지스터(863)의 전류 경로는 트랜지스터(861)의 상기 전류 경로의 타단과 출력 단자(736) 사이에 접속되고, 그것의 제어 단자는 입력 단자(733)에 접속된다. 연산 증폭기(731)에서, 트랜지스터들(861 및 864) 각각의 전류 이득은 트랜지스터들(867 및 868) 각각의 그것보다 수 배(바람직하게는 2 내지 4 배) 정도 더 크다.
상기 출력 구동기(730)은 출력 풀-업 트랜지스터(869), 전류 소스 트랜지스터(871), 출력 풀-다운 트랜지스터(870), 전류 싱크 트랜지스터(872), 그리고 적어도 하나의 피드백 커패시터(783)을 더 구비하고 있다.
출력 풀-업 트랜지스터(869)는 전원 노드(350)과 데이터 라인(343) 사이에 접속되는 전류 경로와, 연산 증폭기(731)의 출력 단자(735)에 접속되는 제어 단자를 갖다. 전류 소스 트랜지스터(871)은 연산 증폭기(731)의 출력 단자(735)와 전원 노드(350) 사이에 접속되는 전류 경로와, 상태 제어 신호(PEN_DM)가 인가되는 노드(803)에 접속되는 제어 단자를 갖는다. 출력 풀-다운 트랜지스터(870)은 전원 노드(360)와 데이터 라인(343) 사이에 접속되는 전류 경로와, 연산 증폭기(731)의 출력 단자(736)에 접속되는 제어 단자를 갖는다. 전류 싱크 트랜지스터(872)는 연산 증폭기(731)의 출력 단자(736)과 전원 노드(360) 사이에 접속되는 전류 경로와, 상태 제어 신호(NENL_DM)가 인가되는 노드(804)에 접속되는 제어 단자를 갖는다. 적어도 하나 이상의 피드백 커패시터(738)는 연산 증폭기(731)의 상기 피드백 단자(737)와 상기 데이터 라인(343) 사이에 접속된다.
또한, 상기 출력 구동기(730)은 데이터 라인(343) 상의 로드 커패시턴스의 변화를 보상하기 위한 회로(877 및 878)을 더 구비하고 있다. 저항(877)은 정전기 방전(ESD)으로 인해 커패시터(878)이 파괴되는 것을 방지하기 위해 제공되어 있다. 상기 커패시터는 회로 내부의 커패시턴스를 증가시킨다. 이로써 트랜스미터 회로는 부하의 많은 변화에 대해서도 안정적인 출력 특성을 갖는다.
도 8d는 출력 구동기(740)의 상세 회로도이다. 도 8d를 참조하면, 출력 구동기(740) 또한 전압 조정기(110)의 출력 전압(VRR)을 공급받는다. 이 구동기(740) 역시 신규한 구조를 갖는 하나의 연산 증폭기(741)을 구비하고 있다. 이 연산 증폭기(741)은 기울기 제어 신호들(PBIAS, HVDD 및 NBIAS)를 각각 받아들이기 위한 제 1 내지 제 3의 입력 단자들(732', 733' 및 734'), 출력 구동 신호들(PDRVP 및 NDRVP)를 각각 제공하기 위한 제 1 및 제 2의 출력 단자(735' 및 736'), 그리고 피드백 단자(737')을 구비하고 있다. 상기 연산 증폭기(741)은 트랜지스터들(861'∼868')로 구성되고, 연산 증폭기(731)과 동일한 구성을 갖는다. 연산 증폭기(741)에서, 트랜지스터들(861' 및 864') 각각의 전류 이득은 트랜지스터들(867' 및 868') 각각의 그것보다 수 배(바람직하게는 2 내지 4 배) 정도 더 크다.
이 출력 구동기(740) 또한 출력 풀-업 트랜지스터(869'), 전류 소스 트랜지스터(871'), 출력 풀-다운 트랜지스터(870'), 전류 싱크 트랜지스터(872'), 그리고 적어도 하나의 피드백 커패시터(783')을 더 구비하고 있다. 출력 풀-업 트랜지스터(869')은 전원 노드(350)과 신호 DP를 제공하기 위한 데이터 라인(344) 사이에 접속되는 전류 경로와, 연산 증폭기(741)의 출력 단자(735')에 접속되는 제어 단자를 갖다. 전류 소스 트랜지스터(871')은 연산 증폭기(741)의 출력 단자(735')과 전원 노드(350) 사이에 접속되는 전류 경로와, 상태 제어 신호(PEN_DP)가 인가되는 노드(805)에 접속되는 제어 단자를 갖는다. 출력 풀-다운 트랜지스터(870')은 전원 노드(360)과 데이터 라인(344) 사이에 접속되는 전류 경로와, 연산 증폭기(741)의 출력 단자(736')에 접속되는 제어 단자를 갖는다. 전류 싱크 트랜지스터(872')은 연산 증폭기(741)의 출력 단자(736')과 전원 노드(360) 사이에 접속되는 전류 경로와, 상태 제어 신호(NENL_DP)가 인가되는 노드(806)에 접속되는 제어 단자를 갖는다. 적어도 하나 이상의 피드백 커패시터(738')은 연산 증폭기(741)의 피드백 단자(737')과 데이터 라인(344) 사이에 접속된다.
또한, 상기 출력 구동기(740)은 데이터 라인(344) 상의 로드 커패시턴스의 변화를 보상하기 위한 회로(877' 및 878')을 더 구비하고 있다. 저항(877')은 정전기 방전(ESD)으로 인해 커패시터(878')이 파괴되는 것을 방지하기 위해 제공되어 있다.
도 8c 및 8d에서, 참조 부호 A는 신호 DM의 상승 기울기(rising slope)을 제어하는 회로 부분을 나타내고, 부호 B는 상기 신호 DM의 하강 기울기(falling slope)을 제어하는 회로 부분을 나타내고 있다. 참조 부호 A로 나타낸 회로부의 각 구성들과 관련된 신호들과 참조 부호 B로 나타낸 회로부의 각 구성들과 관련된 신호들은 상호간 역상 관계(reverse phase relation)에 있을 뿐 그들의 동작 원리는 동일하다. 따라서, 여기서는 설명 상의 편의를 위해, A 부분의 동작 원리에 대해서만 도 8c를 참조해서 상세히 설명한다.
먼저, 도 8c를 참조하여, 초기에 노드(737) 상의 전압(VF)는 VRR/2로 설정되는 것으로 가정한다. 이 경우, 상기 노드(737) 상에는 가상 접지(virtual ground)가 구축된다. 트랜스미터(330)이 버스(200) 상으로 데이터 신호들(DM 및 DP)를 송신할 때, 신호들(PEN_DP 및 NENL_DP) 물론이고, 신호들(PEN_DM 및 NENL_DM)은 각각 하이 및 로우 레벨들로 유지된다. 또한, 이때, 기울기 제어기(720)으로부터의 신호들(PBIAS, HVDD 및 NBIA)은 그들의 미리 정해진 레벨들로 유지된다. 따라서, 트랜지스터들(871 및 872)는 턴-오프되고, 트랜지스터들(861, 864, 867 및 868)은 턴-온 된다.
출력 신호(DM)의 에지율(즉, 기울기)(dV/dt)는 피드백 커패시터(738)을 통해 흐르는 전류(이하, '피드백 전류'라 함)(IF)를 다음의 식1과 같이 결정한다.
여기서, C738은 피드백 커패시터(738)의 커패시턴스를 나타낸다.
데이터 라인(343) 상의 신호(DM)의 기울기가 목표 기울기 또는 에지율(target slope or edge rate)과 일치할 때에는 노드(737) 상의 전압(VF)가 VRR/2 그대로 유지된다. 또한, 이때에는 트랜지스터(862)를 통해 노드(737)로 공급되는 전류(이하, '공급 전류'라 함)(I862)가 피드백 전류(IF)와 동일하다. 따라서,노드(737)의 전압은 변화는 생기지 않는다. 이 경에는 증폭기(731)의 출력 노드들(735 및 736)에서는 아무런 전압 변화가 발생하지 않는다. 그 결과, 신호(DM)은 일정한 변화율로 증가한다.
신호(DM)의 상승 에지 동안에, 만일 그것의 기울기가 목표 기울기보다 상당히 작은 경우에는 상기 피드백 전류(IF)가 줄어들어서 노드(737)의 전압(VF)는 VRR/2보다 더 커진다. 따라서, NMOS 트랜지스터(862)의 도전성은 줄어들게 되며, 이는 트랜지스터(865)를 통해 흐르는 전류의 감소를 가져온다. 그 결과, 트랜지스터(866)을 통해 흐르는 전류(I866)은 상대적으로 증가한다. 이것이 증폭기(731)의 출력 단자(735)의 전압 강하를 가져온다. 이와 같은 전압 강하는 트랜지스터(869)를 통해 데이터 라인(343)으로 흐르는 전류(I869)의 양을 증가시킨다. 그 결과, 신호(DM)의 전압 변화율은 상대적으로 더 커진다.
신호(DM)의 하강 에지 동안에, 만일 그것의 기울기가 목표 기울기보다 상당히 작은 경우에는 데이터 라인(343)으로부터 트랜지스터(870)을 통해 흐르는 전류(I870)의 양을 증가시킨다. 그 결과, 신호(DM)의 전압 변화율은 상대적으로 더 커진다.
신호(DM)의 상승 에지 동안에, 만일 그것의 기울기가 목표 기울기보다 상당히 큰 경우에는 상기 피드백 전류(IF)가 증가해서 노드(737)의 전압(VF)는 VRR/2보다 더 작아진다. 따라서, NMOS 트랜지스터(862)의 도전성이 증가하고, 이는 트랜지스터(865)를 통해 흐르는 전류의 증가를 가져온다. 그 결과, 트랜지스터(866)을 통해 흐르는 전류(I866)은 상대적으로 감소한다. 이것이 증폭기(731)의 출력 단자(735)의 전압 상승을 가져온다. 이와 같은 전압 상승은 트랜지스터(869)를 통해 데이터 라인(343)으로 흐르는 전류(I869)의 양을 감소시킨다. 그 결과, 신호(DM)의 전압 변화율은 상대적으로 더 작아진다.
신호(DM)의 하강 에지 동안에, 만일 그것의 기울기가 목표 기울기보다 상당히 큰 경우에는 데이터 라인(343)으로부터 트랜지스터(870)을 통해 흐르는 전류(I870)의 양을 감소시킨다. 그 결과, 신호(DM)의 전압 변화율은 상대적으로 더 커진다.
이상과 같은, 도 7의 트랜스미터의 주요 구성 요소들 상의 신호들의 파형들이 도 9a 내지 9h에 도시되어 있다. 도 9a는 버스로 전송되는 NRZI 변조된 신호들(DM 및 DP)의 파형을 보여주고 있다. 도 9b는 HVDD 신호의 파형을 나타내고, 도 9c는 NDRVM 신호의 파형을, 그리고 도 9d는 PDRVM 신호의 파형을 나타낸다. 또, 도 9e는 피드백 신호(VF)를 보여주고, 도 9f 내지 도 9g는 신호들(NDRVP, PDRVP 및 VF')의 파형들을 각각 나타내고 있다.
여기서는 비록 본 발명이 바람직한 실시예를 들어서 설명되었지만 본 발명이 거기에 한정되지 않는다는 것이 잘 이해될 것이다.
이상과 같이, 본 발명의 인터페이스 장치는 저속의 펑션 디바이스들과 시리얼 버스 간의 인터페이스를 위해 사용되기에 적합하다. 또한, 이 인터페이스 장치는 부하의 변화에 대해서 안정적인 동작을 보장한다. 나아가, 본 발명의 버스 인터페이스 장치는 간단한 구조 및 작은 칩 사이즈를 가지므로 단일의 칩으로 형성하기에 적합하다.

Claims (37)

  1. 제 1 및 제 2의 전기적인 데이터 신호들을 한 쌍의 제 1 및 제 2의 데이터 라인들상으로 송신하기 위한 데이터 송신 회로에 있어서:
    외부로부터 인가되는 복수 개의 입력 신호들에 응답하여, 상기 제 1 및 제 2의 데이터 신호들이 언제 그들의 미리 정해진 데이터 상태들로 구동될 것 인 지를 결정하는 복수 개의 상태 제어 신호들을 발생하는 제 1의 수단과;
    상기 상태 제어 신호들에 응답하여 상기 데이터 신호들의 에지 율을 제어하는 복수 개의 기울기 제어 신호들을 발생하는 제 2의 수단과;
    상기 상태 제어 신호들 및 기울기 제어 신호들에 응답하여 상기 제 1의 데이터 라인 상으로 송신될 상기 제 1의 데이터 신호를 발생하기 위한 제 3의 수단및;
    상기 상태 제어 신호들 및 상기 기울기 제어 신호들에 응답하여 상기 제 2의 데이터 라인 상으로 송신될 상기 제 2의 데이터 신호를 발생하기 위한 제 4의 수단을 포함하되;
    상기 제 3의 수단 및 제 4의 수단 각각은 단 하나의 연산 증폭기를 포함하는 데이터 송신 회로.
  2. 제 1 항에 있어서,
    상기 입력 신호들은 코딩된 데이터 신호, 상기 코딩된 데이터 신호의 끝을 나타내는 데이터 엔드 신호, 그리고 출력 인에이블 신호를 포함하는 데이터 송신 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2의 송신된 데이터 신호들은:
    상기 데이터 엔드 신호와 상기 출력 인에이블 신호가 활성화될 때 제 1의 데이터 상태로 구동되고;
    상기 코딩된 데이터 신호가 제 1의 논리 상태일 때, 상기 데이터 엔드 신호가 비활성화될 때 그리고 상기 출력 인에이블 신호가 활성화될 때 제 2의 데이터 상태로 구동되고; 그리고
    상기 코딩된 데이터 신호가 제 2의 논리 상태일 때, 상기 데이터 엔드 신호가 비활성화될 때, 그리고 상기 출력 인에이블 신호가 활성화될 때 제 3의 데이터 상태로 구동되는 데이터 송신 회로.
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2의 송신된 데이터 신호들은 상기 출력 인에이블 신호가 비활성화될 때 고 임피던스 상태로 구동되는 데이터 송신 회로.
  5. 제 2 항에 있어서,
    상기 제 1의 수단은 상기 출력 인에이블 신호를 논리적으로 반전시켜서 상기 상태 제어 신호들 중의 제 1의 신호를 발생하는 제 1의 인버터와;
    상기 제 1의 상태 제어 신호를 논리적으로 반전시켜서 상기 상태 제어 신호들 중의 제 2의 신호를 발생하는 제 2의 인버터와;
    상기 데이터 엔드 신호를 논리적으로 반전시키는 제 3의 인버터와;
    상기 코딩된 데이터 신호를 논리적으로 반전시키는 제 4의 인버터와;
    상기 제 3 및 제 4의 인버터들의 출력들에 대한 논리적인 앤딩을 수행하는 제 1의 앤드 게이트와;
    상기 제 1의 앤드 게이트의 출력을 논리적으로 반전시키는 제 5의 인버터와;
    상기 제 2의 상태 제어 신호와 상기 제 5의 인버터의 출력을 받아들여 상기 상태 제어 신호들 중의 제 3의 신호과;
    상기 제 1의 상태 제어 신호와 상기 제 5의 인버터를 받아들여 상기 상태 제어 신호들 중의 제 4의 신호를 발생하는 제 2의 게이트 로직과;
    상기 제 4의 인버터의 출력을 논리적으로 반전시키는 제 6의 인버터와;
    상기 제 3 및 제 6의 인버터들의 출력들에 대한 논리적인 앤딩을 수행하는 제 2의 앤드 게이트와;
    상기 제 2의 앤드 게이트의 출력을 논리적으로 반전시키는 제 7의 인버터와;
    상기 제 2의 상태 제어 신호와 상기 제 7의 인버터를 받아들여 상기 상태 제어 신호들 중의 제 5의 신호를 발생하는 제 3의 게이트 로직 및;
    상기 제 1의 상태 제어 신호와 상기 제 7의 인버터의 출력을 받아들여 상기 상태 제어 신호들 중의 제 6의 신호를 발생하는 제 4의 게이트 로직을 포함하는 데이터 송신 회로.
  6. 제 5 항에 있어서,
    상기 제 1의 수단은 상기 제 1 및 제 4의 인버터들 사이에, 상기 제 1의 앤드 게이트와 상기 제 5의 인버터 사이에, 그리고 상기 제 2의 앤드 게이트와 상기 제 7의 인버터 사이에 각각 접속되는 필터들을 부가적으로 포함하는 데이터 송신 회로.
  7. 제 5 항에 있어서,
    상기 제 2의 수단은:
    외부로부터 제 1 및 제 2의 전원 전압들이 각각 인가되는 제 1 및 제 2의 전원 노드들과;
    상기 제 1 및 제 2의 상태 제어 신호들을 각각 받아들이기 위한 제 1 및 제 2의 입력 노드들과;
    상기 기울기 제어 신호들 중의 제 1 내지 제 3의 신호들을 각각 제공하기 위한 제 1 내지 제 3의 출력 노드들과;
    일단이 상기 제 1의 전원 노드에 접속되는 전류 경로와, 상기 제 1의 입력 노드에 접속되는 제어 단자를 갖는 제 1 형의 제 1의 트랜지스터와;
    상기 제 1의 트랜지스터의 전류 경로의 타단과 상기 제 1의 출력 노드 사이에 접속되는 전류 경로와, 상기 제 2의 입력 노드에 접속되는 제어 단자를 갖는 상기 제 1 형의 제 2의 트랜지스터와;
    상기 제 1의 전원 노드와 상기 제 1의 출력 노드 사이에 접속되는 전류 경로와, 상기 제 1 및 제 2의 트랜지스터들 의 전류 경로들의 접속점 그리고 상기 제 1의 출력 노드모두에 접속되는 제어 단자를 갖는 상기 제 1 형의 제 3의 트랜지스터와;
    상기 제 1의 출력 노드와 상기 제 2의 출력 노드 사이에 접속되는 제 1의 저항과;
    상기 제 2의 출력 노드와 상기 제 3의 출력 노드 사이에 접속되는 제 2의 저항과;
    상기 제 2의 출력 노드와 상기 제 2의 전원 노드에 접속되는 커패시터와;
    상기 제 3의 출력 노드와 상기 제 2의 전원 노드사이에 접속되는 전류 경로와, 상기 제 2의 입력 노드에 접속되는 제어 단자를 갖는 제 2 형의 제 4의 트랜지스터 및;
    상기 제 3의 출력 노드와 상기 제 2의 전원 노드사이에 접속되는 전류 경로와, 상기 제 3의 출력 노드에 접속되는 제어 단자를 갖는 상기 제 2 형의 제 5의 트랜지스터를 포함하는 데이터 송신 회로.
  8. 제 7 항에 있어서,
    상기 제 3의 수단은:
    상기 제 1의 기울기 제어 신호를 받아들이기 위한 제 1 입력 단자비반전 단자, 상기 제 2의 기울기 제어 신호를 받아들이기 위한 제 2 입력 단자, 상기 제 3의 기울기 제어 신호를 받아들이기 위한 제 3 입력 단자, 제 1의 출력 구동 신호를 제공하기 위한 제 1의 출력 단자, 그리고 제 2의 출력 구동 신호를 제공하기 위한 제 2의 출력 단자와 피드백 단자를 포함하는 연산 증폭기와;
    상기 연산 증폭기의 상기 제 1의 출력 단자와 상기 제 1의 전원 노드사이에 접속되는 전류 경로와, 상기 제 3의 상태 제어 신호에 접속되는 제어 단자를 갖는 전류 소스 트랜지스터와;
    상기 제 1의 전원 노드와 상기 데이터 라인 사이에 접속되는 전류 경로와, 상기 연산 증폭기의 제 1의 출력 단자에 접속되는 제어 단자를 갖는 출력 풀-업 트랜지스터와;
    상기 연산 증폭기의 상기 제 2의 출력 단자와 상기 제 2의 전원 노드 사이에 접속되는 전류 경로와, 상기 제 4의 상태 제어 신호에 접속되는 제어 단자를 갖는 전류 싱크 트랜지스터와;
    상기 제 2의 전원 노드와 상기 데이터 라인 사이에 접속되는 전류 경로와, 상기 연산 증폭기의 제 2의 출력 단자에 접속되는 제어 단자를 갖는 출력 풀-다운 트랜지스터 및;
    상기 연산 증폭기의 상기 피드백 단자와 상기 데이터 라인 사이에 접속되는 적어도 하나 이상의 피드백 커패시터를 포함하는 데이터 송신 회로.
  9. 제 8 항에 있어서,
    상기 연산 증폭기는:
    일단이 상기 제 1의 전원 노드에 접속되는 전류 경로와, 상기 제 1의 기울기 제어 신호가 인가되는 상기 제 1의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 1 형의 제 1의 트랜지스터와;
    일단이 상기 제 1의 트랜지스터의 상기 전류 경로의 타단에 접속되는 전류 경로와, 상기 제 2의 기울기 제어 신호가 인가되는 상기 제 2의 입력 단자에 접속되는 제어 단자를 갖는 제 2 형의 제 2의 트랜지스터와;
    일단이 상기 제 2의 전원 노드에 접속되는 전류 경로와, 상기 제 3의 기울기 제어 신호가 인가되는 상기 제 3의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 2 형의 제 3의 트랜지스터와;
    상기 제 2 및 제 3의 트랜지스터들의 상기 전류 경로들의 타단들 사이에 접속되는 전류 경로와, 상기 제 2의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 1 형의 제 4의 트랜지스터와;
    상기 제 1의 전원 노드와 상기 제 1의 출력 단자 사이에 접속되는 전류 경로와, 상기 제 1 입력 단자에 접속되는 제어 단자를 갖는 상기 제 2 형의 제 5의 트랜지스터와;
    상기 제 3의 트랜지스터의 전류 경로의 타단과 상기 제 1의 출력 단자 사이에 접속되는 전류 경로와, 상기 제 1의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 1 형의 제 6의 트랜지스터와;
    일단이 상기 제 2의 전원 노드와 상기 제 2의 출력 단자 사이에 접속되는 전류 경로와, 상기 제 1의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 1 형의 제 7의 트랜지스터와;
    상기 제 1의 트랜지스터의 전류 경로의 타단과 상기 제 2의 출력 단자 사이에 접속되는 전류 경로와, 상기 제 2의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 2 형의 제 8의 트랜지스터를 포함하는 데이터 송신 회로.
  10. 제 8 항에 있어서,
    상기 제 3의 수단은 상기 제 1의 데이터 라인 상의 로드 커패시턴스의 변화를 보상하기 위한 수단을 부가적으로 포함하는 데이터 송신 회로.
  11. 제 10 항에 있어서,
    상기 로드 커패시턴스의 상기 변화를 보상하기 위한 상기 수단은 상기 출력 패드와 상기 제 2의 전원 노드 사이에 직렬로 접속되는 저항및 커패시터를 포함하는 데이터 송신 회로.
  12. 제 7 항에 있어서,
    상기 제 4의 수단은:
    상기 제 1의 기울기 제어 신호를 받아들이기 위한 제 1의 입력 단자, 상기 제 2의 기울기 제어 신호를 받아들이기 위한 제 2의 입력 단자, 상기 제 3의 기울기 제어 신호를 받아들이기 위한 제 3의 입력 단자, 제 1의 출력 구동 신호를 제공하기 위한 제 1의 출력 단자, 제 2의 출력 구동 신호를 제공하기 위한 제 2의 출력 단자및, 피드백 단자를 갖는 연산 증폭기와;
    상기 제 1의 전원 노드와 상기 연산 증폭기의 상기 제 1의 출력 단자에 접속되는 전류 경로와, 상기 제 5의 상태 제어 신호에 접속되는 제어 단자를 갖는 전류 소스 트랜지스터와;
    상기 제 1의 전원 노드와 상기 제 2의 데이터 라인의 제 2의 출력 단자사이에 접속되는 전류 경로와, 상기 연산 증폭기의 상기 제 1의 출력 단자에 접속되는 제어 단자를 갖는 출력 풀-업 트랜지스터와;
    상기 제 2의 전원 노드와 상기 연산 증폭기의 상기 제 2의 출력 단자사이에 접속되는 전류 경로와, 상기 제 6의 상태 제어 신호에 접속되는 제어 단자를 갖는 전류 싱크 트랜지스터와;
    상기 제 2의 전원 노드와 상기 제 2의 데이터 라인 사이에 접속되는 전류 경로와, 상기 연산 증폭기의 상기 제 2의 출력 단자에 접속되는 제어 단자를 갖는 출력 풀-다운 트랜지스터및;
    상기 연산 증폭기의 상기 피드백 단자 와 상기 제 2의 데이터 라인 사이에 접속되는 적어도 하나의 이상의 피드백 커패시터를 포함하는 데이터 송신 회로.
  13. 제 12 항에 있어서,
    상기 연산 증폭기는:
    일단이 상기 제 1의 전원 노드에 접속되는 전류 경로와, 상기 제 1의 기울기 제어 신호가 인가되는 상기 제 1의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 1 형의 제 1의 트랜지스터와;
    일단이 상기 제 1의 트랜지스터의 상기 전류 경로의 타단에 접속되는 전류 경로와, 상기 제 2의 기울기 제어 신호가 인가되는 상기 제 2의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 2 형의 제 2의 트랜지스터와;
    일단이 상기 제 2의 전원 노드에 접속되는 전류 경로와, 상기 제 3의 기울기 제어 신호가 인가되는 상기 제 3의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 2 형의 제 3의 트랜지스터와;
    상기 제 2 및 제 3의 트랜지스터들의 전류 경로들의 타단들 사이에 접속되는 전류 경로와, 상기 제 1 입력 단자에 접속되는 제어 단자를 갖는 상기 제 1 형의 제 4의 트랜지스터와;
    일단이 상기 제 1의 전원 노드와 상기 제 1 출력 단자 사이에 접속되는 전류 경로와, 상기 제 1입력 단자에 접속되는 제어 단자를 갖는 상기 제 2 형의 제 5의 트랜지스터와;
    상기 제 3의 트랜지스터의 전류 경로의 타단과 상기 제 1 출력 단자 사이에 접속되는 전류 경로와, 상기 제 2의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 1 형의 제 6의 트랜지스터와;
    일단이 상기 제 2의 전원 노드와 상기 제 1 출력 단자 사이에 접속되는 전류 경로와, 상기 제 3의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 1 형의 제 7의 트랜지스터및;
    상기 제 1의 트랜지스터의 전류 경로의 타단과 상기 제 2 출력 단자 사이에 접속되는 전류 경로와, 상기 제 2의 입력 단자에 접속되는 제어 단자를 갖는 상기 제 2 형의 제 8의 트랜지스터를 포함하는 데이터 송신 회로.
  14. 제 12 항에 있어서,
    상기 제 4의 수단은 상기 제 2의 데이터 라인 상의 로드 커패시턴스의 변화를 보상하기 위한 수단들을 부가적으로 포함하는 데이터 송신 회로.
  15. 제 14 항에 있어서,
    상기 로드 커패시턴스의 상기 변화를 보상하기 위한 상기 수단은 상기 출력 패드와 상기 제 2 전원 노드 사이에 직렬로 접속되는 저항및 커패시터를 포함하는 데이터 송신 회로.
  16. 제 2 항에 있어서,
    상기 송신된 데이터 신호와 코딩된 데이터 신호들은 비영복귀 신호들인 데이터 송신 회로.
  17. 제 1 항에 있어서,
    상기 데이터 라인 쌍은 USB 케이블의 데이터 라인들인 데이터 송신 회로.
  18. 인에이블 신호에 응답하여 제 1 및 제 2의 데이터 라인들의 쌍으로부터 제 1 및 제 2의 전기적인 입력 데이터 신호들을 받아들이기 위한 데이터 수신 회로에 있어서:
    상기 제 1의 입력 데이터 신호와 상기 제 2의 입력 데이터 신호의 차를 중폭해서 상기 입력 데이터 신호들과 동일한 범위 내에서 스윙하는 차동 신호를 발생하는 차동 증폭기와;
    상기 차동 신호의 스윙 전압 레벨들을 쉬프트해서 상기 제 1의 출력 데이터 신호와 동일하게 레벨-쉬프트된 차동 신호를 발생하는 제 1의 레벨 쉬프터와;
    상기 제 1의 입력 데이터 신호의 상기 스윙에 응답하여 히스테리시스 특성을 갖는 출력 신호를 발생하는 제 1의 슈미트 트리거와;
    상기 제 1의 슈미트 트리거의 상기 출력 신호의 스윙 전압 레벨들을 쉬프트해서 제 1의 레벨-쉬프트된 출력 데이터 신호를 발생하는 제 2의 레벨 쉬프터와;
    상기 제 2의 입력 데이터 신호의 상기 스윙에 응답하여 히스테리시스 특성을 갖는 출력 신호를 발생하는 제 2의 슈미트 트리거와;
    상기 제 2의 슈미트 트리거의 상기 출력 신호의 스윙 전압 레벨들을 쉬프트해서 제 2의 레벨-쉬프트된 출력 데이터 신호를 발생하는 제 3의 레벨 쉬프터및;
    상기 인에이블 신호, 상기 제 1 및 제 2의 레벨 쉬프트된 출력 데이터 신호들에 응답하여 제 2 및 제 3의 출력 데이터 신호들을 발생하기 위한 출력 구동 로직을 포함하는 데이터 수신 회로.
  19. 제 18 항에 있어서,
    상기 제 2 및 제 3의 출력 데이터 신호들은 상기 입력 데이터 신호들이 모두 제 1의 논리 상태로 될 때, 그리고 상기 인에이블 신호가 비활성화될 때 제 1의 데이터 상태로 구동되고;
    상기 제 1의 입력 데이터 신호가 제 2의 논리 상태로 될 때, 상기 제 2의 입력 데이터 신호가 상기 제 2의 논리 상태로 될 때, 그리고 상기 인에이블 신호가 활성화될 때 제 2의 데이터 상태로 구동되고; 그리고
    상기 제 1의 입력 데이터 신호가 상기 제 1의 논리 상태로 될 때, 상기 제 2의 입력 데이터 신호가 상기 제 2의 논리 상태로 될 때, 그리고 상기 인에이블 신호가 활성화될 때 제 3의 데이터 상태로 구동되는 데이터 수신 회로.
  20. 제 18 항에 있어서,
    상기 차동 증폭기 및 상기 슈미트 트리거들은 상기 인에이블 신호가 비활성화될 때 디스에이블되는 데이터 수신 회로.
  21. 제 18 항에 있어서,
    상기 입력 데이터 신호들은 코딩된 데이터 신호들인 데이터 수신 회로.
  22. 제 21 항에 있어서,
    상기 코딩된 데이터 신호들은 비영복귀 신호들인 데이터 수신 회로.
  23. 제 18 항에 있어서,
    상기 제 1 및 제 2의 입력 데이터 신호들 각각은 기준 접지 전위에 대하여 -0.5V 내지 3.8V 범위 내에서 스윙하는 데이터 수신 회로.
  24. 제 18 항에 있어서,
    상기 데이터 라인 쌍은 USB 케이블의 데이터 라인들인 데이터 수신 회로.
  25. 전기적인 데이터 신호들을 한 쌍의 제 1 및 제 2의 데이터 라인들로 또는 상기 데이터 라인 쌍으로부터 송신 또는 수신하기 위한 데이터 송수신 회로에 있어서:
    각각이 제 1의 스윙 범위 내에 있는 제 1의 코딩된 입력 데이터 신호, 상기 제 1의 코딩된 입력 데이터 신호의 끝을 나타내는 데이터 엔드 신호, 그리고 선택 신호에 응답하여, 각각이 제 2의 스윙 범위 내에 있는 제 1 및 제 2의 코딩된 출력 데이터 신호들을 발생해서 상기 데이터 라인 쌍으로 제공하는 트랜스미터와;
    상기 선택 신호를 논리적으로 반전시키는 인버터와;
    상기 반전된 선택 신호에 응답하여 상기 데이터 라인 쌍으로부터 상기 제 2의 스윙 범위 내의 상기 제 2 및 제 3의 코딩된 입력 데이터 신호들을 받아들여서 상기 제 1의 스윙 범위 내의 제 3 내지 제 5의 코딩된 신호들을 발생하는 리시버를 포함하되;
    상기 제 3 내지 제 5의 코딩된 출력 데이터 신호들 중 하나는 다른 신호들의 차동 신호인 데이터 송수신 회로.
  26. 제 25 항에 있어서,
    상기 제 1 및 제 2의 코딩된 출력 데이터 신호들은 상기 데이터 엔드 신호 및 상기 선택 신호가 활성화될 때 제 1의 데이터 상태로 구동되고;
    상기 제 1의 코딩된 입력 데이터 신호가 제 1의 논리 상태로 될 때, 상기 데이터 엔드 신호가 비활성화될 때, 그리고 상기 선택 신호가 활성화될 때 제 2의 데이터 상태로 구동되고; 그리고
    상기 제 1의 코딩된 입력 데이터 신호가 상기 제 2의 논리 상태로 될 때, 상기 데이터 엔드 신호가 비활성화될 때, 그리고 상기 선택 신호가 활성화될 때 제 3의 데이터 상태로 구동되는 데이터 송수신 회로.
  27. 제 25 항에 있어서,
    상기 제 1 및 제 2의 코딩된 출력 데이터 신호들은 상기 선택 신호가 비활성화될 때 고 임피던스 상태로 구동되는 데이터 송수신 회로.
  28. 제 25 항에 있어서,
    상기 제 2 및 제 3의 코딩된 출력 데이터 신호들은 상기 제 2 및 제 3의 코딩된 입력 신호들이 모두 제 1의 논리 상태이고, 상기 반전된 선택 신호가 비활성화될 때 제 1의 데이터 상태로 구동되고;
    상기 제 2 및 제 3의 코딩된 입력 데이터 신호들이 제 2의 논리 상태로 될 때, 그리고 상기 반전된 선택 신호가 활성화될 때 제 2의 데이터 상태로 구동되고; 그리고
    상기 제 2의 코딩된 입력 데이터 신호가 상기 제 1의 논리 상태로 될 때, 상기 제 3의 코딩된 입력 데이터 신호가 상기 제 2의 논리 상태로 될 때, 그리고 상기 반전된 선택 신호가 활성화될 때 제 3의 데이터 상태로 구동되는 데이터 송수신 회로.
  29. 제 25 항에 있어서,
    상기 리시버는 상기 반전된 선택 신호가 비활성화될 때 디스에이블되는 데이터 송수신 회로
  30. 제 25 항에 있어서,
    상기 데이터 송수신 회로는 상기 제 1의 진동 범위 내의 전원 전압을 상기 트랜스미터와 리시버에 모두 공급하기 위한 전압 조정기를 부가적으로 포함하는 데이터 송수신 회로.
  31. 제 25 항에 있어서,
    상기 트랜스미터, 리시버 그리고 전압 조정기는 단일의 반도체 칩 상에 형성되는 데이터 송수신 회로.
  32. 시리얼 버스와 기능 디바이스 사이에서 통신을 제공하기 위한 버스 인터페이스에 있어서:
    제 1의 전압 범위 내의 제 1의 전원 전압을 사용하여 제 2의 전압 범위 내의 제 2의 전원 전압을 공급하기 위한 전압 조정기와;
    상기 제 1 및 제 2의 전원 전압을 사용하여 버스 지향 포맷의 복수 개의 제 1의 신호들을 인터페이스 지향 포맷의 복수 개의 제 2의 신호들로 변환하거나 그 반대로 제 1 및 제 2 전원 전압들을 변환하는 트랜시버와;
    상기 인터페이스 지향 포맷의 상기 제 2의 신호들과 디바이스 지향 포맷의 복수 개의 제 3의 신호들 사이의 인터페이스를 실행하기 위한 인터페이스 엔진및;
    상기 디바이스 지향 포맷의 상기 제 3의 신호들에 응답하여 상기 기능 디바이스를 제어하기 위한 디바이스 제어기를 포함하는 버스 인터페이스.
  33. 제 32 항에 있어서,
    상기 트랜시버는:
    각각이 상기 인터페이스 지향 포맷의 제 1의 코딩된 입력 데이터 신호 및 상기 인터페이스 엔진으로부터의 상기 제 1의 코딩된 입력 데이터 신호의 끝을 나타내는 데이터 엔드 신호에 응답하여, 상기 버스 지향 포맷의 제 1 및 제 2의 코딩된 출력 데이터 신호들을 발생해서 상기 시리얼 버스로 제공하는 트랜스미터와;
    상기 시리얼 버스로부터의 상기 버스 지향 포맷의 제 2 및 제 3의 코딩된 입력 데이터 신호들에 응답하여 상기 인터페이스 지향 포맷의 제 3 내지 제 5의 코딩된 출력 데이터 신호들을 발생해서 상기 인터페이스 엔진으로 제공하는 리시버와;
    상기 인터페이스 엔진으로부터의 선택 신호에 응답하여 상기 트랜스미터 또는 상기 리시버를 선택적으로 활성화시키는 제어 로직을 포함하는 버스 인터페이스.
  34. 제 33 항에 있어서,
    상기 제 3 내지 제 5의 코딩된 출력 데이터 신호들 중 하나는 다른 신호들의 차동 신호인 버스 인터페이스.
  35. 제 32 항에 있어서,
    상기 전압 조정기, 트랜시버, 인터페이스 엔진 그리고 디바이스 제어기는 단일의 반도체 칩 상에 형성되는 버스 인터페이스.
  36. 제 32 항에 있어서,
    상기 버스 및 인터페이스 지향 포맷들의 신호들은 비영복귀 신호들인 버스 인터페이스.
  37. 제 32 항에 있어서,
    상기 버스는 USB인 버스 인터페이스.
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