TW518856B - Integrated data transceiver circuit for use with a serial bus and bus interface with the same - Google Patents

Description

518856 A7 B7 4490pif2 .doc/008 五、發明說明（1 ) 本發明是有關於一種用於資料傳送系統中之整合雙向 收發器（傳送器與接收器）電路，且特別是有關於一種以連 (請先閱讀背面之注意事項再填寫本頁) 接至資料傳送系統的資料匯流排進行序列資料項傳送與接 收之整合介面電路。 本發明更有關於一種在數位資料處理系統中，用於 訊號匯流排介面與其連接裝置之整合介面電路，且特別是 用於一般用途的序列匯流排介面與其連接裝置之整合介面 電路。 在1990年中期，即使個人電腦（Personal Computer， 以下簡稱PC)或工作站的性能有快速的改進，其週邊，如 鍵盤、滑鼠、監視器、印表機、揚聲器、麥克風，以及電 話/傳真數據機）’幾乎不曾改變。 經濟部智慧財產局員工消費合作社印製 然而，近來，幾乎每個用於PC與工作站的周邊，都 有革命性的改變發生。這些改變可藉由新發展的一般用途 匯流排的問世而得以實現，如通用序列匯流排（Universal Serial Bus，以下簡稱USB)、火線（Fire Wire，以下簡稱FW， 有時稱爲IEEE 1394)、光纖通道（Fiber Channel，簡稱FC)、 以及序列儲存架構（Serial Storage Architecture，簡稱 SSA)。此種同時期發展的序列匯流排詳述於，如美國專利 號 5523610，5621901，以及 5579336 之中。 在上述發展的匯流排之中，USB可望成爲下一代電 腦週邊介面的主流，而FW則適用於多媒體的環境。USB 將即插即用的技術帶至現今的高性能PC或工作站之外接 的輸入輸出裝置之中。USB具有以下三個主要的進步特 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 518856 A7 4490pif2.doc/008 gy 五、發明說明（V) 徵：（1)經由熱插拔與自動組態，使USB易於使用；（2)標 準化連接點與簡化的連接器設計；以及（3)經由使用星狀階 梯式的集線器拓撲架構，使其擴充非常簡單。 舊型電腦連接，如序列埠（RS232 οι* COMx)與並列印 表機埠（LPTx)，一次只能連接一個裝置。相反地，在相同 的匯流排之上，USB允許同時添加與使用多個裝置。USB 也允許電腦在執行的狀態下，進行添加與移除裝置，且不 需重新開機，即可使用新添加的裝置。USB還允許”在機 殼外部”，做虛擬的無限PC擴充。一旦PC的使用者打開 機殼，安裝擴充卡，就會使事情變得更複雜。非技術性的 使用者面對必須設定與經常必須重設的開關、跳線、軟體 驅動程式、中斷請求（Interrupt Request，以下簡稱IRQ)設 定、直接記憶體存取（Direct Memory Access，以下簡稱DMA) 通道與輸入輸出位址，會感到非常複雜與困惑。更糟的是， 擴充PC的功能常可能使系統相衝突，同時花時間與成本。 對曾經發生過不知該選擇哪個璋，而用猜的或者是對於開 關不知如何調整而感到苦惱的任一位PC使用者而言，USB 是解決的方案。用了 USB，PC使用者不需要再擔心該選 擇哪一璋才是正確埠，安裝擴充卡或者是該如何調整開 關，跳線，軟體驅動程式，IRQ設定，DMA通道與輸入 輸出位址之令人頭痛的技術問題。 爲了能致能各種週邊，USB規格（1996年，1月15 曰的版本1.0)定義四種傳輸型式：控制（Control)、等時 (Isochronous)、中斷（Interrupt)與大量（Bulk)。每個週邊必 5 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 0 訂--------- 518856 A7 __ 4490pif2.doc/008 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（A ) 須支援組態，命令，以及狀態資訊流程的控制傳輸。等時 傳輸提供如整合電腦電δ舌、音響系統、以及多媒體遊戲設 備寺裝置的保證匯流排存取’疋値資料傳輸率與誤差容忍 度。中斷傳輸的設計是用來支援偶而需要做小量資料傳 輸，但是具有有限服務週期之需由個人做輸入的裝置，如 搖桿、滑鼠與鍵盤。大量傳輸，因爲匯流排頻寬變爲可用， 而使得裝置，如印表機、掃描器與數位相機，可以與PC 做大量資料的傳輸。 爲了使0種不同的傳輸型式致能，USB拓撲（Topology) 具有三種一起作用的元件：主機(Host)、集線器（Hub)與功 能(Function)。在USB系統中，主機控制匯流排上之資料 與控制資訊的流程。主機的能力通常是位於PC的主機板 上。功能提供主機系統能力。這些功能可包括典型的PC 效能，如鍵盤或搖桿輸入與監視器控制，或者是更增進的 效能，如影像電話與影像傳送。最後，集線器提供USB 的擴充點，以連接至其他的USB功能。在PC使用者的擴 充世界之中，USB集線器扮演整合的角色。藉由嵌入式集 線器置於鍵盤_、監視器、印表機與其他裝置之中，所完成 的裝置連接，使新週邊的添加或移除就如插拔插頭一樣的 簡單。 爲更簡化連接，USB纜線（Cable)只由四條接線（Wire) 組成：USB匯流排上的電壓(Vbus)、正的資料訊號（DP或 D+)、負的資料訊號(DM或D-)與接地(GND)。單一'標準化 的上游連接器型式，更增加USB週邊的易用性。在DP與 6 (請先閱讀背面之注意事項再填寫本頁) β Τ 良 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 518856 A7 4490pifz.doc/008 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（&) DM上，以差動方式驅動的資料，在全速訊號時，傳輸速 率爲每秒(per second，簡稱ps)傳送12百萬位元（M bits)， 也就是l2Mbits/ps(以下簡稱bps)，或在USB低速模式中， 傳輸速率爲l.5Mbps。從數據機、印表機、麥克風、以及 揚聲器到圖板、遊戲操作裝置、搖桿、掃描器、監視器與 數位相機的各種週邊裝置，12Mbps的資料傳輸率都可^ 援。可選擇讎的l.5MbPs支援低階，低速的裝置，如鍵 盤與滑鼠，以使成本更降低。同時，因爲USB配置電源 (Vbus)，使許多週邊產品（低電源裝置）不再需要獨立的 源。 如上所述，因爲㈣不需要擴充卡的花費，使實施 新週邊產品的淨成本可實質上降低。同時，咖 = 容性大量減少測試成本與改變pc_週邊_軟體 性。因此，具有上賴__與擴充連魏特性的刪， 更能帶給下-代的娛樂與應用產品，有更多新 本發明的目的是提供1職資料傳送紐之雙向 序列資料收發器電路。 本發明的另—目的是提供—觀連接料傳送系 統的資料匯流排進行序列資料項傳送與接收之整合序列匯 流排介面電路。 本發明的又另-目的㉞供—_數位韻處理系 統之中，用於序列訊號匯流_介面的續線與宜連接裝置之 整合序列匯流排介面電路。 本發明的又另-目的轉供—種用於—般用途的序 (請先閱讀背面之注意事項再填寫本頁) - - -----訂-------I -線» -H «I n n n ϋ 1_1 ϋ n n ϋ I- ϋ n - 本紙張尺度適用中國國家標準（CNS)A4規格(210 x 297贫 518856 4490pif2.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（t) 列訊號匯流排介面的纜線與其連接裝置之整合序列匯流排 介面電路。 本發明的更又另一目的是提供用於USB的低速介面 電路，其具有可輕易地實施於單晶片上的簡單架構。 本發明之上述及其他目的’特徵與優點是提供一^種 用於電腦系統的整合匯流排介面電路，其提供序列匯流排 (如USB纜線）與功能裝置(如電腦鍵盤或滑鼠）之間的互連 且包括一穩壓器、一雙向序列資料收發器、一序列介面引 擎、以及一裝置控制器。穩壓器藉由使用在第二電壓範圍 之內的第二電源電壓（如5伏特），以供應在第一電壓範圍 之內的第一電源電壓（如3.3伏特）。收發器藉由使用第一 與第二電源電壓，將複數個特定匯流排格式的資料訊號(如 3.3伏特調變格式）轉換成複數個特定介面格式的資料訊號 (如5伏特調變格式），以及反之易然。序列介面引擎爲介 於第二訊號與複數個特定裝置格式(如5伏特二進位格式) 之第三的二進位資料訊號之間的一個操作介面。裝置控制 器回應於第三訊號，以控制功能裝置。收發器包括用以產 生特定匯流排信號的傳送器，用以產生特定介面訊號的接 收器，以及回應於來自序列介面引擎的傳送(以下簡稱Tx)/ 接收（以下簡稱Rx)選擇訊號，以控制傳送器與接收器操作 的控制邏輯。 在根據本發明的匯流排介面之中，傳送器回應於特 定介面格式的第一編碼輸入資料訊號（如NRZI)與來自序列 介面引擎，用以表示第一編碼輸入資料訊號結束之具有特 8 (請先閱讀背面之注意事項再填寫本頁) 言 Γ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 518856 經濟部智慧財產局員工消費合作社印製 A7 4490pif2.doc/008 37 五、發明說明（L ) 定介面格式的資料結束訊號（如ΕΟΡ)，以提供特定匯流排 格式的第一與第二編碼輸出資料訊號（如DM與DP)至序列 匯流排。接收器回應於來自序列匯流排之特定匯流排格式 的一對編碼輸入資料訊號（如DM與DP)，以產生複數個特 定介面格式的編碼輸出資料訊號（如RXDM，RXD與 RXDP)，以提供編碼輸出資料訊號至序列介面引擎。控制 邏輯回應於來自序列介面引擎的Tx/Rx選擇訊號（如 SEL)，以選擇致能傳送器與接收器的其中之一。第三至第 五編碼輸出資料訊號的一個訊號是其他訊號的差動訊號。 穩壓器、收發器、序列介面引擎、以及裝置控制器，可整 合至單一半導體晶片中。 在匯流排介面電路之中，整合接收器包括一差動放 大器、兩個電位移位器、三個史密特觸發器、以及一輸出 驅動邏輯。差動放大器放大第一與第二輸入資料訊號之間 的電壓差，以產生與資料訊號(如DM與DP)的擺幅範圍相 同的差動訊號。第一電位移位器將差動訊號的電位擺幅移 位，以產生如第一輸出資料訊號（RXD)的電位移位差動訊 號。第一史密特觸發器回應於第一輸入資料訊號的擺幅， 以產生具有磁滯的輸出訊號。第二電位移位器將第一史密 特觸發器的輸出訊號之電位擺幅移位’以產生第一電位移 位輸出資料訊號。第二史密特觸發器回應於第二輸入資料 訊號的擺幅，以產生具有磁滯的輸出訊號。第三電位移位 器將第二史密特觸發器的輸出訊號之電位擺幅移位，以產 生第二電位移位輸出資料訊號。輸出驅動邏輯回應於致能 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) -- (請先閱讀背面之注意事項再填寫本頁) 訂--------- 518856 4490pif2.doc/〇〇8 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ) 信號與第〜及第二電位移位輸出資料訊號，以產生第二與 第三輸出資料訊號（如RXDP與RXDM)。在此接收器電路 之中，第二與第三輸出資料訊號驅動至：第一資料狀態， 當輸入資料訊號皆處於第一邏輯狀態且致能信號致能時； 第一資料狀態，當第一輸入資料訊號處於第二邏輯狀態， 第一輸入資料訊號處於第一邏輯狀態且致能信號致能時； 第三資料狀態，當第一輸入資料訊號處於第一邏輯狀態， 當第一輸入資料訊號處於第二邏輯狀態且致能信號致能 時。 在匯流排介面電路之中，傳送器包括··第一電路， 回應於複數個外加輸入訊號，以產生複數個狀態控制訊號 (如 FNI、FNI#、PEN一DM、NENL—DM、PEN—DP 與 NENL—DP)，以決定何時將第一與第二資料訊號驅動至其 既定的資料狀態；第二電路，回應於狀態控制訊號，以產 生複數個斜率控制訊號(如PBIAS、HVDD與NBIAS)，以 控制資料訊號的邊緣傳輸率；第三電路，回應於狀態與斜 率控制訊號，以產生第一資料訊號(DM)，以傳送至第一資 料線；以及第四電路，回應於狀態與斜率控制訊號，以產 生第二資料訊號（DP)，以傳送至第二資料線。在傳送器之 中，輸入訊號包括編碼資料訊號(如NRZI)，用以表示編碼 資料訊號結束的資料結束訊號（如EOP)，以及輸出致能訊 號（如0E#)。同時，在傳送器之中，第一與第二傳送資料 訊號(DM與DP)驅動至：第一資料狀態(單端〇狀態），當 資料結束與輸出致能訊號致能時,·第二資料狀態（差動0 10 (請先閱讀背面之注意事項再填寫本頁) # .. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 518856 A7 B7 4490pif2.doc/008 五、發明說明（¾ ) 狀態），當編碼資料訊號處於第一邏輯狀態，資料結束訊 號失能且輸出致能訊號致能時；以及第三資料狀態（差動1 狀態），當編碼資料訊號處於第二邏輯狀態，資料結束訊 號失能且該輸出致能訊號致能時。 當輸出致能訊號失能時，將第一與第二傳送資料訊號 (DM，DP)驅動至高阻抗狀態。 本發明的傳送器只用兩個新操作放大器與其個別的 輸出驅動器即可實施，因此其可使匯流排介面晶片，增加 相當程度的整合度。由於傳送器增加其內部電容，所以即 使其負載變化非常明顯，也能具有穩定的輸出特性。 爲讓本發明之上述和其他目的、特徵和優點，能更 加明顯易懂，下文特舉較佳實施例，並配合所附圖式’其 相同的參考標號表示相同或相似的元件，做詳細說明如 下： 圖式之簡單說明： 第1圖繪示的是根據本發明的匯流排介面之較佳實例 的方塊圖； 第2圖繪示的是第1圖中之穩壓器的詳細方塊圖； 第3圖繪示的是第1圖中之收發器的電路架構方塊 圖； 第4圖繪示的是第3圖中之匯流排接收器的電路架_ 方塊圖； 第5A圖與第5B圖繪示的是第4圖中之匯流排接# 器的詳細電路圖； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297 (請先閱讀背面之注意事項再填寫本頁) --------訂---------丨羞 經濟部智慧財產局員工消費合作社印製 11 518856 4490pif2.doc/008 _B7_ 五、發明說明（) 第6圖繪示的是第5A圖與第5B圖中之各主動濾波 器的詳細電路圖； 第7圖繪示的是第3圖中之匯流排傳送器的電路架 構方塊圖； 第8A〜8D圖繪示的是第7圖中之匯流排傳送器的詳 細電路圖；以及 第9A〜9H圖繪示的是第8A〜8D圖之電路中各點的輸 出波型。 重要元件標號」 100 ： 匯流排介面裝置 200 ： 序列匯流排 300 ： 功能裝置 110 ： 穩壓器 120 ： 匯流排信號收發器 130 ： 序列匯流排介面引擎 140 ： 裝置控制器 210 ： 參考電位產生器 220 ： 電流放大器 230 ： 輸出驅動器 240,250: N通道型空乏型金屬氧化物半導體（D-MOS) 電容 260 :輸出終端點 270 :雜訊排除器 211-216 :電阻 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --裝--- (請先閱讀背面之注意事項再填寫本頁) ^· 線· 經濟部智慧財產局員Η消費合作社印製 518856 五、發明說明（（& ) 217，218 :節點

221，222 : PMOS

225，226 : NMOS (請先閱讀背面之注意事項再填寫本頁) 227 : NMOS 電流集（Current Sinker)電晶體 228 :回授電阻 229 : D-NMOS 電容 224 :節點 231 : PMOS拉高電晶體 232 : NMOS拉低電晶體 271，854，855，877，877” ：電阻 272 : D-NMOS 電容 310 :匯流排訊號接收器電路 343，344 :資料線 330 :匯流排訊號傳送器電路 320 :控制邏輯 410 :差動訊號產生器電路 420 :匯流排至介面資料訊號轉換器電路 經濟部智慧財產局員工消費合作社印製 411 :差動放大器 413 :電位移位器 412，414 :反相器 421，421’ ：史密特觸發器 423，423’ ：電位移位器 425 :輸出驅動邏輯 422，424，422’，424’ ：反相器 13 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 518856 A7 B7 4490pif2.doc/008 五、發明說明（（\)

11-19，22-29，32-42，32，-42’，46-54，46，-54’ ： MOS 電晶體 3 卜 36，36’， 856，857，862，864，866，868，862,， (請先閱讀背面之注意事項再填寫本頁) 864’，866’，868’ ： NMOS 電晶體 13，14，30，37，37’ ，851，852，853，86卜 863， 865，867，86Γ，863’，865’，867, ： PMOS 電晶體

56，56’，412，414，514，516，611-617，625 : CMOS 反相器 513，51$，517，518，823，828，836 :主動濾波器 347 : RXD輸出節點 60，621 : NAND 閘 62，622-624，830，838 : NOR 聞 59，61，63 :反相器 610 :延遲電路 620 :組合邏輯 630，640，858，878，878’ ： D-NMOS 電容 經濟部智慧財產局員工消費合作社印製 710 :狀態控制器 720 :斜率控制器 730 : DM輸出驅動器 740 : DP輸出驅動器 821，824，825，826，829，831，833，834，837， 839，841 :反相器 827，832，835，840 : AND 閘 350，360 :電源節點 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 518856 4490pif2 .doc/008 ^ ___B7__ 五、發明說明（（1) 801，802 :輸入節點 811(或 811’），812(或 812，），813(或 813，）：輸出節 點 731，740 ··操作放大器 732 ’ 733 ’ 734 ’ 732，’ 733’，734’ ：輸入節點 735，736，735’ ’ 736’ ··輸出節點 737，737’ ：回授終端點 738，738’ ：回授電容 871，87Γ : PMOS電流源電晶體 869，869’ ： PMOS輸出拉高電晶體 872，872’ ： NMOS電流集電晶體 870，870’ ： PMOS輸出拉低電晶體 較佳實施例· 本發明之較佳實施例，將參考附圖做敘述。在以下 的敘述中，所提出的特定細節是用以提供對本發明的整體 了解。然而，對熟習技術者而言，本發明可在不需這些特 點下實施。 第1圖是根據本發明之匯流排介面裝置100的較佳 實例的方塊圖。參考第1圖，匯流排介面裝置100連接於 如USB纜線或FW匯流排纜線的序列匯流排200，以及如 鍵盤或滑鼠的功能裝置300之間。爲解釋起見，序列匯流 排200假設爲USB纜線。匯流排介面裝置100包括穩壓 器110、匯流排訊號收發器120、序列匯流排介面引擎(Serial Bus Interface Engine，簡稱 SIE)130、以及裝置控制器 MO。 15 t紙張尺度適用中國國家標準（CNS)A4規格（21(^ 297公11 '~" (請先閱讀背面之注意事項再填寫本頁)

518856 4490pif2.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（G) 穩壓器110藉由使用在第二電壓範圍（約0〜5伏特（以下簡 稱V))之第二電源電壓VDD，以提供在第一電壓範圍（約 0〜3.5V，較好爲0〜3.3V)之第一定電源電壓VRR至匯流排 訊號收發器120。匯流排訊號收發器120藉由使用第一與 第二電源電壓VRR與VDD，將複數個特定匯流排格式（如 3.3V調變格式）之第一編碼訊號轉換成複數個介面特定格 式（如5V調變格式）之第二編碼訊號，以及反之易然。序 列匯流排介面引擎130爲介於特定介面格式之第二訊號與 複數個特殊裝置格式（如5V二進位格式）之第三信號之間 的一個操作介面。裝置控制器140回應於特殊裝置格式之 第三信號，以控制功能裝置300的操作。上述之本發明的 匯流排介面裝置100具有l-2Mbps的資料傳輸率，所以其 適合支援低階，低速的裝置，如鍵盤與滑鼠。 USB使用差動輸出驅動器，以驅動USB資料訊號至 USB纜線上。在低態中，驅動器使用連接至3.6V的1.5 千歐姆(k )的負載，使靜態輸出擺幅必須低於0.3V的V〇L， 而在高態中，使用連接至接地的15k的負載，使靜態輸 出擺幅必須高於2.8V的Vqh。介於差動高態與低態的輸出 擺幅必須良好平衡，以使訊號的相位差最小。驅動器上的 變動率控制需使發射的雜訊與干擾最小化。驅動器的輸出 必須支援三態操作，以達成雙向半多工操作。高阻抗也需 要將處於熱插拔或已連接但電源關閉之下游裝置的埠做隔 離。 低速USB的連接是由長度最長爲3米之未遮蓋，未 16 (請先閱讀背面之注意事項再填寫本頁) 訂---------線 0. 本紙張尺度適用中國國家標準（CNS)A4規格（210 x297公爱） 518856 A7 B7 經濟部智慧財產局員工消費合作社印製 4490pif2.doc/008 五、發明說明（^) 扭轉的纜線所組成。在此纜線上的上升與下降時間必須大 於75ns，以使射頻干擾的放射保持在FCC制之B限制下， 且低於300ns，以限制時間延遲與信號相位差及失真。驅 動器也必須以平滑的上升與下降時間，以達成所指定的靜 態信號位準，且當驅動未扭轉線纜時，將反射與回振減至 最小。此纜線與驅動器只用於低速裝置與其連接埠之間的 網路區段。 USB支援以其功率消耗做分類的各種裝置；這些包 括完全依賴來自纜線電源的電源匯流排(bus-powered)裝置 與具有另一電源的自電源（self-powered)裝置。電源匯流排 集線器從USB連接器的電源接腳汲取所有電源至任一個 內部功能與下游埠。在自電源的集線器之中，任一個內部 功能與下游璋所需之電源不是由USB提供，雖然USB介 面可從其上位連接汲取任一負載，以允許當集線器之其餘 部分的電源關閉時，介面仍能運作。在低功率中，電源匯 流排功能至其裝置之所需的所有電源是由USB連接器提 供。在任何時間，其汲取不超過一個單位負載。對高功率 而言，電源匯流排功能至其裝置之所需的所有電源是由 USB連接器提供。一旦電源打開時，其汲取不超過一個單 位負載且在組態之後，可汲取高達5個單位負載。自電源 功能從其上游連接汲取一個負載，以允許當集線器之其餘 部分的電源關閉時，介面仍能運作。所有其餘電源是從外 部至USB電源。 經由USB纜線之傳送資料信號的狀態，其擺幅範圍 17 尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁)

518856 A7 B7 4490pif2.doc/008 五、發明說明（丨Ο 爲0〜3.8V(較好爲0〜3.3V)，但在USB裝置內處理的資料 訊號，其擺幅約介於0V與5V之間。因此，個別的USB 裝置需要3.3V的電源。 第2圖顯示穩壓器110之詳細電路架構，其可輕易 地整合至單一晶片半導體晶片中。參考第2圖，穩壓器110 包括參考電位產生器210、電流放大器220、輸出驅動器 230、以及N通道型空乏型金屬氧化物半導體（以下稱爲 D-NMOS)電容240與250，供應在範圍約3.0〜3.6V(較好爲 3.3V)之內的穩壓電壓VRR之輸出終端點260，以及雜訊排 除器270。 參考電位產生器210是由串聯於範圍約4.5〜5.4V(較 好爲5V)內之第一電源電壓Vdd與0V(也就是接地電壓）之 第二電源電壓Vss間的複數個電阻211-216所組成。電源 VDD是藉由電阻211-216做分壓。兩參考電壓Vref與Vbn 分別從參考電位產生器210之節點217與218的輸出。參 考電壓 Vref 約 Vdd/1.5，而 Vbn 約 Vdd/4.5。D-NM0S 電容 240與250分別耦合至節點217與218，以排除在電壓VrEF 與Vbn上的漣波成分。 由第2圖可發現，電流放大器220是由後隨(tail-down) 差動放大器所架構而成。電流放大器220包括由P通道型 M0S(以下稱爲PM0S)電晶體221與222所組成的電流鏡、 N通道型M0S(以下稱爲NM0S)電晶體225與226所組成 的差動對、NM0S電流集（Current Sinker)電晶體227、耦 合於電晶體226之閘極與輸出終端點260之間的回授電阻 18 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

518856 A7 B7 4490pif2 .doc/008 五、發明說明（κ ) (請先閱讀背面之注意事項再填寫本頁) 228、以及D-NMOS電容229。參考電壓VrEF與VBN分別 施加至電晶體225與227的閘極。電容229耦合於節點 224(也就是電晶體221與225的汲極接面）與輸出終端點 260之間，以補償電流放大器220之輸入與輸出電壓之間 的相位差。 輸出驅動器230是由PMOS拉高（Pull-up)電晶體231 與NMOS拉低（Pull-down)電晶體232所組成。PMOS拉高 電晶體231之閘極連接至電流放大器220之節點224，而 NMOS拉低電晶體232之閘極連接至參考電位產生器210 之節點218。 連接至輸出終端點260的雜訊排除器270是由電阻 271與D-NMOS電容272所組成。耦接於輸出終端點260 與D-NMOS電容272的閘極之間的電阻271，是提供用以 防止D-NMOS電容272的閘極氧化物因爲靜電放電 (Electrostatic Discharge，簡稱 ESD)而被損壞。 經濟部智慧財產局員工消費合作社印製 參考第3圖，其顯示第1圖之匯流排訊號收發器電 路120之較佳電路架構。由第3圖可知，匯流排訊號收發 器電路120包括用以接收來自USB纜線200之資料線343 與344的匯流排信號之匯流排訊號接收器電路310 ;用以 傳送匯流排訊號至資料線343與344上之匯流排訊號傳送 器電路330，以及回應於來自序列匯流排介面引擎130的 控制訊號，以交替地致能/失能匯流排訊號接收器電路310 與匯流排訊號傳送器電路330之控制邏輯320。

當傳送封包時，USB應用NRZI資料編碼。在NRZI 19 張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） 518856 4490pif2.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（0) 編碼中，”1”表示電位沒有改變，表示在電位有改變。 匯流排訊號接收器電路310接收來自USB纜線200 的一對特定匯流排資料訊號DP與DM(也就是NRZI信號 的擺幅約在-0.5〜3_8V間），並產生三個特定介面訊號 RXDP，RXD與RXDM(也就是訊號擺幅約在〇〜5V間）至 序列匯流排介面引擎130。特定介面訊號RXDP與RXDM 分別相關於特定匯流排資料訊號DP與DM。特定介面訊 號RXD是訊號DP與DM的差動放大訊號。這些訊號 RXDP，RXD與RXDM用以提供至序歹丨J匯流排介面弓丨擎 130 ° 匯流排訊號傳送器電路330將來自序列匯流排介面 引擎130的一對特定介面訊號NRZI與EOP(也就是訊號擺 幅約在〇〜5V間）改變成一相關的特定匯流排訊號對DP與 DM(也就是訊號擺幅約在-0.5〜3.8V間）。此特定匯流排訊 號DP與DM用以提供至USB纜線200。 匯流排訊號接收器電路310與匯流排訊號傳送器電 路330是由序列匯流排介面引擎130所控制，使其交替地 致能/失能。由反相器321所組成的控制邏輯320回應於 來自序列匯流排介面引擎13的Tx/Rx選擇訊號SEL，以 交替地致能/失能匯流排訊號接收器電路310與匯流排訊 號傳送器電路330。特別是，當選擇訊號SEL致能（低電 位)時，控制邏輯320致能匯流排訊號傳送器電路330。相 反地，當選擇訊號SEL失能(高電位）時，控制邏輯320致 能匯流排訊號接收器電路310。控制邏輯320產生兩個互 20 (請先閱讀背面之注意事項再填寫本頁)

訂---------· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 518856 A7 經濟部智慧財產局員工消費合作社印製 4490pif2 .doc/008 五、發明說明（（1 ) 補訊號：一個是接收器致能訊號（或輸入致能訊號）EN#與 另一個是傳送器致能訊號（或輸出致能訊號）0E#。接收器 致能訊號EN#是選擇訊號SEL的反相訊號，而傳送器致能 訊號0E#本質上是與選擇訊號SEL相同的訊號。當EN#與 0E#訊號分別變爲低電位時，匯流排訊號接收器電路310 與匯流排訊號傳送電路330被致能。 第4圖顯示匯流排訊號接收器電路310之電路架構。 在第4圖中，參考標號410表示差動訊號產生器電路，其 用以放大特定匯流排訊號DP與DM的差動訊號，並產生 特定介面差動訊號RXD。參考標號420表示匯流排至介面 資料訊號轉換器電路，其用以將特定匯流排資料訊號DP 與DM轉換成特定介面訊號RXDP與RXDM。差動訊號產 生器電路410包括差動放大器411與電位移位器413。反 相器412與414也提供於差動訊號產生器電路410中，其 功能爲訊號緩衝器。匯流排至介面資料訊號轉換器電路420 具有兩個史密特觸發器421與421’、兩個電位移位器423 與423’、以及輸出驅動邏輯425。電路420更包括反相器 422、424、422’、以及424’，其功能也是當成訊號緩衝器。 差動放大器411接收來自USB纜線200的資料訊號 DP與DM。其也接收來自控制邏輯320的接收器致能訊號 EN#。訊號DP與DM分別用以提供至史密特觸發器421 與421’。訊號EN#也用以提供至輸出驅動邏輯425。匯流 排訊號接收器電路310具有如下列功能真値表的特徵： 表1 21 ^張尺度適用中國國家標準（CNS)A4規格（210 X 297公ίΐ (請先閱讀背面之注音？事項再填寫本頁)

518856 4490pif2.doc/008 A7 B7 五、 ll 輸入 輸入 狀態 EN#

DP

DM

RXDP

RXDM

RXD

X

X Ο Ο

Rx失能 Ο Ο Ο

X 單端〇狀態 Ο ο 差動〇狀態(J狀態) Ο Ο 差動1狀態(Κ狀態) 經濟部智慧財產局員工消費合作社印製 在上述表中，X表示”無關緊要，，狀態。 在匯流排訊號接收器電路310中，當EN#信號失能 時，將DM與DP訊號驅動至RX失能狀態。當Dp與DM 訊號皆爲”〇”狀態且EN#訊號致能時，將RXDP與RXDM 訊號驅動至單端〇狀態。如果DP與DM訊號分別保持在，，〇，， 與”1”狀態且致能訊號致能時，然後將RXDP與RXDM驅 動至差動〇狀態狀態）。如果DP與DM訊號分別保持在”1” 與”0”狀態且致能訊號致能時，然後將RXDP與RXDM訊 號驅動至差動1狀態(K狀態）。 第5A與5B圖分別顯示具有表一之差動訊號產生器 電路410與匯流排至介面資料訊號轉換器電路420的詳細 電路架構。 首先參考第5A圖，差動放大器411是由MOS電晶 體Π-19所組成。PMOS電晶體13與14(差動放大器411 的差動對）分別經由電阻510與511而連接至USB纜線的 資料線343與344 (DM與DP)。差動放大器411之節點N1 接收來自穩壓器110的穩壓電壓VRR(參考第5B圖）。差動 22 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 518856 A7 4490pif2.doc/008 五、發明說明（W) (請先閱讀背面之注意事項再填寫本頁) 放大器411之另一節點Ν2接收來自控制邏輯320的接收 器致能訊號EN#。電位移位器413是由MOS電晶體22-29 所組成。由PMOS電晶體20與NMOS電晶體21所組成 的CMOS反相器412介於差動放大器411與電位移位器413 之間。由弟5 A圖可發現’主動爐波器5 13是用來排除差 動訊號產生器電路410的輸出級雜訊。由PMOS電晶體30 與NMOS電晶體31所組成的另一 CMOS反相器414連接 於電位移位器413與主動濾波器513之間。另一 CMOS反 相器514連接於主動濾波器513與RXD輸出節點347之 間。電位移位器413、CMOS反相器414與514、以及主 動濾波器513共同接收約5V的電源電壓Vdd。電位移位 器413的輸出訊號經由反相器414，主動濾波器513與反 相器514而當成特定匯流排資料訊號DP與DM的特定介 面資料訊號RXD。訊號RXD用以提供至序列介面引擎 130。主動濾波器513的詳細電路架構將於稍後敘述。 經濟部智慧財產局員工消費合作社印製 參考第5B圖，史密特觸發器421是由MOS電晶體 32-42所組成。史密特觸發器421’具有與史密特觸發器421 相同的架構，且由MOS電晶體32，-42,所組成。史密特觸 發器421與42Γ共同接收來自穩壓器ι10的穩壓電壓vRR。 來自控制邏輯320的接收器致能信號EN#經由主動濾波器 515而輸入至史密特觸發器421與421，。更特別是，主動 濾波器515的輸出經由CMOS反相器516而輸入至史密特 觸發器421，然而其直接輸入至史密特觸發器421，。藉由 NMOS與PMOS電晶體36與37的導通與關閉所產生的 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱)' 518856 A7 B7 4490pif2.doc/008 五、發明說明Η ) CMOS反相器5 16之輸出，使史密特觸發器421致能/失能。 相似地，藉由NMOS與PMOS電晶體36’與37’的導通與 關閉所產生的接收器致能訊號EN#，使史密特觸發器421， 致能/失能。史密特觸發器421的訊號輸入節點N3接收特 定匯流排資料訊號DP，而史密特觸發器421’的訊號節點 N4接收特定匯流排資料訊號DM。史密特觸發器421與421， 回應於特定匯流排資料訊號DP與DN，以產生具有磁滯 的輸出訊號，也就是，只有當輸入訊號DP(或DM)的電位 達到上臨界點時，史密特觸發器421(或42Γ)的輸出訊號 將從低電位改變至高電位；史密特觸發器421(或42Γ)的 輸出訊號將不改變，直到當輸入訊號DP(或DM)的電位掉 到低於上臨界點電壓的下臨界點時；之後，當輸入訊號 DP(或DM)的電位到達下臨界點時，史密特觸發器421(或 42Γ)的輸出訊號將從高電位改變至低電位。史密特觸發 器421(或421’)的輸出訊號分別經由CMOIS反相器422與 422’而輸入至電位移位器423與423’。 由第5B圖可發現，電位移位器423與423’具有相同 架構。電位移位器423是由MOS電晶體46-54所組成， 而電位移位器423’是由MOS電晶體46’-54’所組成。電位 移位器423與423’接收約5V的電源電壓Vdd。電位移位 器423與423’將在約0〜3.3V擺幅範圍內的特定匯流排資 料訊號改變爲在約0〜5V擺幅範圍內的特定介面資料訊 號。電位移位器423與423’的輸出訊號經由CMOS反相器 56與56’及主動濾波器517與518而輸入至輸出驅動邏輯 24 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁) 訂---------% 經濟部智慧財產局員工消費合作社印製 518856 4490pif2.doc/008 A/ __B7______ 五、發明說明 425 ° 輸出驅動邏輯425包括NAND閘60、，NOR閘62、 (請先閱讀背面之注意事項再填寫本頁) 以及反相器59、61與63。NAND閘60具有分別耦接至主 動濾波器517與反相器59的兩個輸入端，而其輸出端 耦接至反相器61。NOR閘62具有分別耦接至主動濾波器 517與518的兩個輸入端，而其輸出端耦接至反相器63。 反相器61與63的輸出端分別耦接至RXDP與RXDM的 節點348與346。輸出驅動邏輯425回應於接收器致能訊 號EN#與電位移位器423與423’的輸出訊號，以產生分別 相關於特定匯流排資料訊號DP與DM的特定接接面資料 訊號RXDP與RXDM 〇 經濟部智慧財產局員工消費合作社印製 再次參考表1，當訊號EN#保持在失能(“1”或高電位） 時，差動訊號RXD與資料訊號RXDP停留在邏輯，，〇，，狀態， 而資料信號RXDM停留在邏輯”1”狀態。此時，匯流排訊 號接收器電路310是失能。當資料訊號DP與DM保持在，，0，， 狀態及訊號EN#保持在致能(“〇”或低電位)時，匯流排訊號 接收器電路310的輸出進入所謂的”單端〇狀態，，，而特定 介面資料訊號RXDP與RXDM停留在，，〇，，狀態，差動訊號 RXD爲無關緊要（〇或1)狀態。如果資料訊號Dp與dm分 別保持在”0”與”1”狀態，以及EN#訊號致能時，然後rXDP 與RXDM訊號分別停留在”〇”與，，丨，，狀態，其通常稱爲，，差 動〇狀態”或”J狀態”。相反地，當資料訊號DP與DM分 別保持在1”與”0”狀態’以及EN#訊號致能時，然後RXDp 與RXDM訊號分別停留在”Γ’與，，〇，，狀態，其通常稱爲，，差 25 }紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱)"" 518856 4490pif2.doc/008

五、發明說明（θ) 動1狀態”或”κ狀態”。 第6圖顯示在第5Α圖與第5Β圖中之每個主動濾波 器513,515,517或518的詳細電路架構。由第6圖可發現， 所組成的每個主動濾波器是用來有效地消除包含於輸入訊 號IN中的雜訊與突波。特別是，參考第6圖，每個主動 濾波器513,515,517或518包括延遲電路610、組合邏輯 620、以及D-NMOS電容630與640。延遲電路是由奇數 個（例如7個）串聯的CMOS反相器611-617所組成。組合 邏輯620是由AND閘621、NOR閘622-624與CMOS反 相器625所組成。NAND閘621的一個輸入端耦接於延遲 電路610內的反相器611與612之間，而另一個輸入端耦 接至反相器617的輸出端。依此相同的方式，NOR閘的兩 個輸入端分別耦接接於反相器611與612之間，以及耦接 至反相器617的輸出端。NOR閘623與624構成訊號栓鎖 電路:NOR閘623具有一個輸入端耦接至AND閘621的輸 出，而另一輸入端耦接至NOR閘624的輸出，以及NOR 閘624具有兩輸入端分別耦接至NOR閘622與623的輸 請 先 閱 背 面 之 注 意 事 項

I I I 訂

經 濟 部 智 慧 財 產 局 員 X 消 費 合 作 社 印 製 出端。CMOS反相器625耦接至NOR閘623的輸出端。 第7圖顯示匯流排訊號傳送器電路330之電路架構， 其以方塊圖的型式表示出將特定匯流排資料訊號DM與DP 傳送至USB纜線200的資料線343與344之上。參考第7 圖，匯流排訊號傳送器電路330包括狀態控制器710、斜 率控制器720、以及DM與DP輸出驅動器730與740。在 匯流排訊號傳送器電路330的所有元件之中，狀態控制器 26 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 518856 4490pif2.doc/008 八 _ _JB7_________ 五、發明說明（>0) 710是接收來自裝置電源（未顯示）的供應電壓Vdd，但是其 他元件共同接收來自穩壓器110的穩壓電壓VrR與電源供 應電壓V D D。 狀態控制器710回應於輸入訊號，如來自控制邏輯320 的傳送器致能訊號OE#、來自序列介面引擎130的編碼訊 號NRZI與資料結束訊號EOP，並產生狀態控制訊號FNI， FNI#，PEN_DM，NENL—DM，PEN_DP 與 NENL—DP(參考 第8A圖），以決定何時將DM與DP訊號驅動至其既定的 資料狀態。斜率控制器720回應於狀態控制訊號，並產生 斜率控制訊號PBIAS，HVDD與NBIAS(參考第8B圖）， 以控制資料訊號的邊緣率。DM輸出驅動器730回應於狀 態與斜率控制訊號，並產生要傳送至USB纜線200之資 料線343上的DM訊號。DP輸出驅動器740回應於狀態 與斜率控制訊號，並產生荽傳送至USB纜線200之資料 線344上的DP訊號。對於匯流排訊號傳送器電路33〇之 功能真値表顯示於下表。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 表2 輸入 輸出 狀態 OE# NRZI EOP DM DP 1 X X Z Z 高阻抗 0 X 1 0 0 單端〇狀態 0 0 0 1 0 差動0狀態(J狀態） 0 1 0 0 1 ^___ 差動1狀態(κ狀態） 在表2中’ X表示”無關繫要，，狀態與z表示，，高阻抗” 27 張尺度適用中國國家標準（CNS)A4規格（21(^ 297公^ 518856 4490pif2.doc/008 _____B7__ i、發明說明（<) 狀態。 在匯流排訊號傳送器電路330中，當OE#信號失能時， 將DM與DP訊號驅動至高阻抗狀態。當OE#與EOP訊號 致能時，將DM與DP訊號驅動至單端0狀態。當NRZI 訊號爲”〇”狀態，EOP失能且OE#保持致能時，將DM與 DP訊號驅動至差動〇狀態狀態）。當NRZI訊號爲”1”狀 態，EOP失能且〇E#致能時，將DM與DP訊號驅動至差 動1狀態（K狀態）。 第8A〜8D顯示具有表2特性之狀態控制器710，斜率 控制器720，DM輸出驅動器730與DP輸出驅動器740分 別的詳細電路圖。 首先參考第8A圖，狀態控制器710接收來自序列介 面引擎130之特定介面格式的輸入訊號，如編碼資料訊號 NRZI與資料結束訊號εορ，以及來自控制邏輯32〇之輸 出致能（或傳送器致能）訊號。狀態控制器710回應於外加 輸入訊號OE#，EOP與NRZI，並產生複數個狀態控制訊 號 FNI，FNI#，PEN—DM，NENLJDM，PEN—DP，以及 NENL_DP，以決定何時將資料訊號DM與DP驅動至其既 定的資料狀態。狀態控制器710包括反相器821、，824、 825、826、829、83卜 833、834、837、839 與 841，AND 閘 827、832、835 與 840，主動濾波器 823、828 與 836， 以及NOR閘830與838。主動濾波器823、828與836分 別連接於反相器821與824之間，AND閘827與反相器829 之間’以及AND閘836與反向器837之間。這些主動濾 28 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂---------線一 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 518856 4490pi0.doc/008 A7 _______B7 五、發明說明 波器823、828與836，每一個都具有如第6圖之主動濾波 器之相同或相似的架構。

反相器821將輸出致能訊號〇E#做邏輯反相，並產生 經由主動濾波器823而輸入至斜率控制器720之第一狀態 控制訊號FNI。反相器824產生第一狀態控制訊號FNI的 反相訊號，稱爲第二狀態控制訊號FNI#，其也輸入至斜 率控制器720。反相器825產生資料結束訊號EOP的反相 訊號。反相器826產生編碼資料訊號NRZI的反相訊號。 AND閘827對反相器8M與826的輸出進行AND邏輯的 操作。反相器829產生AND閘827之輸出的反相訊號。 第一邏輯閘是由NOR閘830與反相器831所組成，用以 接收第二狀態控制訊號FNI#與反相器829的輸出，並產 生第三狀態控制訊號PEN_DM。第二邏輯閘是由NAND 閘832與反相器833所組成，用以接收第一狀態控制訊號 FNI與反相器829的輸出，並產生第四狀態控制訊號 NENL_DM。反相器834將反相器826的輸出做邏輯反相。 AND閘835對反相器825與834的輸出進行AND邏輯的 操作。反向器837將AND閘835的輸出做邏輯反相。第 三邏輯閘是由NOR閘838與反相器839所組成，用以接 收第二狀態控制訊號FNI#與反相器837的輸出，並產生 第五狀態控制訊號PEN_DP。第四邏輯閘是由NAND閘840 與反相器841所組成，用以接收第一狀態控制訊號FNI與 反相器837的輸出，並產生第六狀態控制訊號NENL_DP。 第三至第六狀態控制訊號PENJDM，NENLJDM，、PEN DP 29 >紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

518856 A7 B7 4490pif2.doc/008 五、發明說明d ) 與PEN—DP共同輸入至DM與DP輸出驅動器730與740。 接著參考第8B圖，斜率控制器720回應於第一與第 二狀態控制訊號FNI及FNI#，並產生三個斜率控制訊號 PBIAS、HVDD與NBIAS，以控制特定匯流排資料訊號DM 與DP的邊緣率。由第8B圖可發現’斜率控制器720包 括接收來自穩壓器110之穩壓電源電壓VRR的第一電源節 點350與接收接地電壓Vss的第二電源節點（也就是接地結 點）360。控制器720也包括分別用以接收第一與第二狀態 控制訊號FNI，FNI#的第一與第二輸入節點801與8〇2， 以及分別用以提供第一至第三斜率控制訊號PBIAS，HVDD 與NBIAS的第一至第三輸出節點811(或811，）、812(或812，) 與813(或813’）。斜率控制器720更包括PMOS電晶體851、 852 與 853，電阻 854 與 855，NMOS 電晶體 856 與 857， 以及D-NMOS電容858。 PMOS電晶體851具有其第一端連接至第一電源節點 350的電流路徑，以及連接至第一輸入節點8〇1的控制電 極。PMOS電晶體852具有連接於電晶體851之電流路徑 的第二端與第一輸出節點811(或81Γ)之間的電流路徑， 以及連接至弟一輸入節點802的控制電極。pM〇s電晶體 853具有連接於第一電源節點350與第一輸出節點811(或 81Γ)之間的電流路徑，以及連接至第一輸出節點811(或 81Γ)與電晶體851與852之電流路徑的接面的控制電極。 電阻854連接於第一輸出節點811(或811，)與第二輸出節 點8 12(或812 )之間。笔阻855連接於第二輸出節點8 1 2(或 30 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 518856 4490pif2.doc/008 _ B7 _ 五、發明說明（J ) ;裝--- (請先閱讀背面之注意事項再填寫本頁) 812’)與第三輸出節點813(或813’)之間。電容858連接於 第二輸出節點812(或812’)與接地節點360之間。NMOS 電晶體856具有連接於第三輸出節點813(或813’)與接地 節點360之間的電流路徑，以及連接至第二輸入節點802 的控制電極。NMOS電晶體857具有連接於第三輸出節點 813(或813’)與接地節點360之間的電流路徑，以及連接 至第三輸出節點813(或813’）的控制電極。 .線· 經濟部智慧財產局員工消費合作社印製 輸入訊號FNI與FNI#藉由電晶體851與856的導通/ 關閉，使斜率控制器720致能/失能。電容858是用以消 除輸出訊號HVDD上的漣波成分。訊號HVDD維持約在 VRR/2。輸出訊號PBIAS是用以控制特定匯流排資料訊號 DM與DP之上升緣的斜率，以及NBIAS訊號是用以控制 資料訊號DM與DP之下降緣的斜率。這些訊號PBIAS與 NBIAS需保持在分別的固定電位足夠長的時間，以確保在 DM與DP驅動器730與740之內的電晶體能導通(在第8C 圖中的電晶體861、864、867與868，以及在第8D圖中 的電晶體86Γ、864’、867’與868，），其將於稍後做詳細描 述。此外，電晶體852是用以提供在待機狀態下，將斜率 控制器720的功率消耗減至最小。 參考第8C圖，DM輸出驅動器730回應於狀態控制 訊號PEN—DM與NENL—DM及斜率控制訊號PBIAS，HVDD 與NBIAS，並產生傳送至USB纜線200之DM線上的特 定匯流排資料訊號DM。驅動器730接收穩壓器110的輸 出電壓Vrr。 31 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 518856 A7 B7 4490pif2.doc/008 五、發明說明（巧） DM輸出驅動器730包括具有新架構的之操作放大器 731。操作放大器731具有用以接收斜率控制訊號PBIAS 的第一輸入節點732、用以接收斜率控制訊號HVDD的第 二輸入節點733、用以接收斜率控制訊號NBIAS的第三輸 入節點734、用以提供第一輸出驅動訊號PDRVM的第一 輸出節點735、用以提供第二輸出驅動訊號NDRVM的第 二輸出節點736、以及回授終端點737。

操作放大器731更包括PMOS電晶體861、863、865 與 867，以及 NMOS 電晶體 862、864、866 與 868。PMOS 電晶體861具有其第一端連接至電源節點350的電流路 徑，以及連接至施加第一斜率控制訊號PBIAS之第一輸入 節點732的控制電極。NMOS電晶體862具有其第一端連 接至電晶體861之電流路徑的第二端的電流路徑，以及連 接至施加斜率控制訊號HVDD之第二輸入節點733的控制 電極。PMOS電晶體863具有連接於電晶體861之電流路 徑的第二端與第二輸出節點736之間的電流路徑，以及連 接至第二輸入節點733的控制電極。NMOS電晶體864具 有其第一端連接至接地節點360的電流路徑，以及連接至 施加斜率控制訊號NBIAS之第三輸入節點734的控制電 極。PMOS電晶體865具有連接於電晶體862與864之電 流路徑的第二端之間的電流路徑，以及連接至第二輸入節 點733的控制電極。NMOS電晶體866具有連接於電晶體 864之電流路徑的第二端與第一輸出節點735之間的電流 路徑，以及連接至第二輸入節點733的控制電極。PMOS 32 長尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線！ 經濟部智慧財產局員工消費合作社印製 518856 A7 B7 經濟部智慧財產局員工消費合作社印製 4490pif2.doc/008 1、發明說明（w ) 電晶體867具有連接於電源節點350與第一輸出節點735 之間的電流路徑，以及連接至第一輸入節點732的控制電 極。NMOS電晶體868具有連接於接地節點360與第二輸 出節點736之間的電流路徑，以及連接至第三輸入節點734 的控制電極。 在操作放大器731中，電晶體861之電流增益(或W/L 比）爲電晶體867之電流增益的數倍大（較好爲2-4倍）。如 此，電晶體864之電流增益也大於電晶體866之電流增益。 DM輸出驅動器730更包括PMOS電流源電晶體871、 PMOS輸出拉高電晶體869、NMOS電流集電晶體872、 以及NMOS輸出拉低電晶體870。電流源電晶體871具有 連接於電源節點350與操作放大器731之輸出節點735之 間的電流路徑，以及連接至狀態控制訊號PEN_DM的控 制電極。輸出拉高電晶體869具有連接於電源節點350與 USB纜線200之第一資料線343之間的電流路徑，以及連 接至操作放大器731之輸出節點735的控制電極。電流集 電晶體872具有連接於接地節點360與操作放大器731之 輸出節點736之間的電流路徑，以及連接至狀態控制訊號 NENL_DM的控制電極。輸出拉低電晶體870具有連接於 接地節點360與USB纜線200之第一資料線343之間的 電流路徑，以及連接至操作放大器731之輸出節點736的 控制電極。 DM輸出驅動器730更包括一個或多個D_NMOS回授 電容738。回授電容738(例如873-876)連接於操作放大器 33 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

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518856 A7 B7 經濟部智慧財產局員工消費合作社印製 4490pif2.doc/008 五、發明說明P 1 ) 731的回授終端點737與USB纜線資料線343或耦接至接 地節點360之電阻739的其中之一之間。更特別是，電容 873與876連接於USB纜線資料線343與電阻739之間。 電容874與875連接於回授終端點737與USB纜線資料 線343之間。 DM輸出驅動器730更包括由電阻877與D-NMOS電 容878所組成的電路，其用以補償USB纜線資料線343 上負載電容的變化。電阻877與1)卞]^08電容878是以串 聯方式連接於輸出墊(或USB纜線資料線343)與接地節點 360之間。電阻877是用以防止D-NMOS電容878因爲 ESD，所造成的閘極氧化物崩潰。因爲D-NMOS電容878 增加驅動器730之內部電容値，使匯流排訊號傳送器電路 330即使其負載變化非常明顯，也能具有穩定的輸出特性。 參考第8D圖，DP輸出驅動器740具有相似於dm輸 出驅動器730的電路架構。由此圖可發現，DP輸出驅動 器740回應於來自狀態控制器710之狀態控制訊號PEN_DP 與NENL—DP及來自斜率控制器72〇之斜率控制訊號 PBIAS、HVDD與NBIAS，並產生傳送至USB纜線資料線 344上的特定匯流排資料訊號DP。驅動器740也接收穩壓 器110的輸出電壓VRR。 DP輸出驅動器740包括具有新架構的之操作放大器 741。操作放大器741具有用以接收斜率控制訊號pBIAS 的第一輸入節點732’、用以接收斜率控制訊號HVDD的 第二輸入節點733’、用以接收斜率控制訊號NBIAS的第 34 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

518856 4490pif2.doc/008 A7 B7 五、發明說明 三輸入節點734,、用以提供第一輸出驅動訊號PDRVP的 第一輸出節點735’、用以提供第二輸出驅動訊號NDRVP 的第二輸出節點736’、以及回授終端點737,。 操作放大器741更包括PMOS電晶體861，、863，、865, 與 867’，以及NMOS電晶體 862，、864，、866，與 868，。PMOS 電晶體861’具有其第一端連接至電源節點350的電流路 徑，以及連接至施加第一斜率控制訊號PBIAS之第一輸入 節點732’的控制電極。NMOS電晶體862,具有其第一端連 接至電晶體之電流路徑的第二端的電流路徑，以及連 接至施加斜率控制訊號HVDD之第二輸入節點733,的控 制電極。PMOS電晶體863’具有連接於電晶體861，之電流 路徑的第二端與第二輸出節點736’之間的電流路徑，以及 連接至第二輸入節點733’的控制電極。NMOS電晶體864, 具有其第一端連接至接地節點360的電流路徑，以及連接 至施加斜率控制訊號NBIAS之第三輸入節點734,的控制 電極。PMOS電晶體865’具有連接於電晶體862,與864’之 電流路徑的第二端之間的電流路徑，以及連接至第二輸入 節點733’的控制電極。NMOS電晶體866’具有連接於電晶 體864’之電流路徑的第二端與第一輸出節點735,之間的電 流路徑，以及連接至第二輸入節點733’的控制電極。PMOS 電晶體867’具有連接於電源節點350與第一輸出節點735’ 之間的電流路徑，以及連接至第一輸入節點732,的控制電 極。NMOS電晶體868具有連接於接地節點360與第二輸 出節點736’之間的電流路徑，以及連接至第三輸入節點 35 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂---------： 經濟部智慧財產局員工消費合作社印製 518856 A7 B7 4490pif2.doc/008 i、發明說明（θ ) 734’的控制電極。 在操作放大器741中，電晶體861’之電流增益（或W/L 比）爲電晶體867’之電流增益的數倍大（較好爲2-4倍）。如 此，電晶體864’之電流增益也大於電晶體866’之電流增 益。 DP輸出驅動器740更包括PMOS電流源電晶體87Γ， PMOS輸出拉高電晶體869’，NMOS電流集電晶體872’， 以及NMOS輸出拉低電晶體870’。電流源電晶體87Γ具 有連接於電源節點350與操作放大器741之輸出節點735 之間的電流路徑，以及連接至狀態控制訊號PEN_DP的控 制電極。輸出拉高電晶體869’具有連接於電源節點350與 USB纜線200之第一資料線344之間的電流路徑，以及連 接至操作放大器741之輸出節點735’的控制電極。電流集 電晶體872’具有連接於接地節點360與操作放大器741之 輸出節點736’之間的電流路徑，以及連接至狀態控制訊號 NENL_DP的控制電極。輸出拉低電晶體870’具有連接於 接地節點360與USB纜線200之第一資料線344之間的 電流路徑，以及連接至操作放大器741之輸出節點736,的 控制電極。

DP輸出驅動器740更包括一個或多個D_NMOS回授 電容738’。回授電容738’(例如873’-876，)連接於操作放大 器741的回授終端點737’與USB纜線資料線344或顯示 於第8C圖之電阻739的其中之一之間。更特別是，電容 873’與876’是以串聯方式連接於回授終端點737,與USB 36 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) -丨•丨I ----丨訂-----丨丨丨- 經濟部智慧財產局員工消費合作社印製 518856 A7 B7 4490pif2.doc/008 五、發明說明（60) 纜線資料線344之間。電容876’連接於USB纜線資料線344 與電阻739之間。 (請先閱讀背面之注意事項再填寫本頁) DP輸出驅動器740更包括由電阻877’與D-NMOS電 容878’所組成的電路，其用以補償USB纜線資料線344 上負載電容的變化。電阻877’與D-NMOS電容878’是以 串聯方式連接於輸出墊（或USB纜線資料線344)與接地節 點360之間。電阻877’是用以防止D-NMOS電容878’因 爲ESD，所造成的閘極氧化物崩潰。因爲D-NMOS電容878’ 增加驅動器74〇之內部電容値，使匯流排訊號傳送器電路 330即使其負載變化非常明顯，也能具有穩定的輸出特性。 在第8C與第8D圖中，參考字元A與A’表示控制DM 與DP訊號之上升斜率的電路部分，而B和B’表示控制 DM與DP訊號之下降斜率的電路部分。在上升斜率控制 電路部分A與A’上的訊號分別與在下降斜率控制電路部 分上的訊號具有相反的相位。然而，其具有相同的操作原 則。爲方便解釋與避免重複解釋，因此，只將A部分（參 考第8C圖)做詳細描述。 經濟部智慧財產局員工消費合作社印製 在第8C圖，一開始，假設節點737上的電壓Vf設 定在Vw/2。此例中，虛擬接地建立於結點737之上。當 匯流排訊號傳送器電路330將DM與DP傳送至USB纜，線 200 時，DEN—DM 與 BENL—DM 訊號，以及 PEN—DP 與 NENL_DP訊號，分別保持在高電位與低準位。此時，來 自斜率控制器720的訊號PBIAS、HVDD與NBIAS維持 在其各自的預定電位。因此，電晶體871與872關閉，而 37 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 518856 A7 B7 4490pif2.doc/008 五、發明說明（β) 電晶體861、864、867與868導通。 輸出訊號DM的邊緣率（或斜率）決定流經回授電容783 之回授電流If的大小，如以下方程式（1):

If = C73 8X (dV/dt ) .··⑴ 其中C738爲回授電容738的電容値，而dV/dt爲DM 訊號的邊緣率。 當USB纜線資料線343上的DM訊號具有與其目標 斜率相等的斜率時，在回授節點737上的電壓Vf維持在 Vrr/2。此時，流經電晶體862的電流1862與回授電流。相 等，所以電壓Vf不會改變。在此例中，因爲在輸出節點735 與736上的電壓沒有改變，使DM訊號以定邊緣率增加。 在DM訊號之上升緣轉態期間，如果訊號DM的邊緣 率dV/dt遠小於目標邊緣率，則vF的電壓變成高於Vrr/2， 因爲回授電流If減少，導致NMOS電晶體862的電導率 下降，使得流經PMOS電晶體865的電流1865減少。因此， 流經NMOS電晶體866的電流1866相對地增加。這使得在 節點735上產生電壓降。此電壓降導致流經PMOS電晶體 869至USB纜線資料線343的電流1869增加。因此’ DM 訊號的電壓率dV/dt變大。 在DM訊號之上升緣轉態期間，如果訊號DM的邊緣 率dV/dt遠大於目標邊緣率，則Vf的電壓變成低於Vrr/2 ’ 因爲回授電流If增加，導致NMOS電晶體862的電導率 上升，使得流經NMOS電晶體862的電流1862增加。因此’ 流經NMOS電晶體866的電流相對地減少 38 (請先閱讀背面之注意事項再填寫本頁)

--裳--------訂---------線J 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） 518856 A7 B7 4490pif2.doc/008 五、發明說明（U) --裝--- (請先閱讀背面之注意事項再填寫本頁) 。這使得在節點735上產生電壓上升。此電壓上升導致流 經PMOS電晶體869至USB纜線資料線343的電流1869減 少。因此，DM訊號的電壓率dV/dt變小。 在DM訊號之下降緣轉態期間，如果訊號DM的邊緣 率dV/dt遠小於目標邊緣率，則乂!^的電壓變成高於VRR/2， 因爲回授電流If減少，導致NMOS電晶體862的電導率 下降，使得流經NMOS電晶體862的電流1862減少。因此， 流經PMOS電晶體863的電流1863相對地增加。這使得在 節點736上產生電壓上升。此電壓上升導致來自USB纜 線資料線343而流經NMOS電晶體870的電流I87Q增加。 因此，DM訊號的電壓率dV/dt變大。 在DM訊號之下降緣轉態期間，如果訊號DM的邊緣 率dV/dt遠大於目標邊緣率，則Vf的電壓變成低於Vrr/2， 因爲回授電流If增加，導致NMOS電晶體862的電導率 上升，使得流經NMOS電晶體862的電流1862增加。因此， 流經PMOS電晶體863的電流1863相對地減少。這使得在 節點736上產生電壓降。此電壓降導致來自USB纜線資 料線343而流經NMOS電晶體870的電流187。減少。因此， DM訊號的電壓率dV/dt變小。 經濟部智慧財產局員工消費合作社印製 在第9A〜9H圖中，所繪示的是第8A〜8D圖之上述電 路的訊號波形圖。 如上所述，因爲本發明的訊號傳送器只用兩個新操 作放大器與其相對應的輸出驅動器實施，使其可提供匯流 排介面晶片增加相當程度的整合性。而增加內部電容値， 39 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 518856 4490pif2.doc/008 _B7 五、發明說明（”） 即使其負載變化非常明顯，傳送器也能具有穩定的輸出特 性。 綜上所述，雖然本發明已以較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍內，當可作各種之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範圍所界定者爲 準。 40 (請先閱讀背面之注意事項再填寫本頁)

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Claims (1)

1. 518856 .4490pif3.doc/015 揭知8810303¾號申請專利範圍修正本 Α8 Β8 C8 D8 修正日期:民國九十一年十月二十玉曰 經濟部智.¾財產局員工消費合作社印« 六、申請專利範圍 1. 一種整合傳送器電路(33Q)，用以傳送一第一與第二 第二資料訊號(DM，DP)至一對第一與第二對的資料線(343， 344)，該傳送器電路包括: 一第置(710)，回應於複數個外加輸入訊號（0E#、 EOP、NRZI)，以產生複數個狀態控制訊號（FNI、FNI#、 PEN—DM、NENL—DM、PEN—DP、NENL—DP)，以決定何時將 該第一與第二資料訊號驅動至其既定資料狀態； 一第二裝置(720)，回應於該狀態控制訊號，以產生複 數個斜率控制訊號(PBIAS、HVDD、NBIAS)，以控制該資料 訊號的邊緣速率； 一第三裝置(730)，回應於該狀態與斜率控制訊號，以 產生該第一資料訊號(DM)，以傳送至該第一資料線(343);以 及 k 一第四裝置C740)，回應於該狀態與斜率控制訊號，以 產生該第二資料訊號(DP)，以傳送至該第二資料線(344)。 2·如申請專利範圍第1項所述之傳送器電路，其中該 輸入訊5虎是一編碼資料訊號（NRZI)，用以表示編碼資料訊 5虎結束的〜資料料結束信號（EC)P)，以及一輸出致能信號 (ΟΈ#)。 3·如申請專利範圍第2項所述之傳送器電路，其中該 第與桌〜傳送資料訊號（DM與DP)驅動至：一第一資料 狀f (單〇狀態），當該資料結束與輸出致能訊號致能時； 二^ 一 Ϊ料狀態（差動0狀態），當該編碼資料訊號處於第一 邏輯狀態，該資料結束訊號失能且該輸出致能訊號致能時； (請先W;讀背面之注意事項再本頁) --------^----------^ . 518^56 ί 4490pifXa〇c/015 A8B8C8D8 經濟部智.¾財產局員工消合作社印« 六、申請專$範圍 · 以及一第三資料狀態（差動1狀態），當該編碼資料訊號處於 第二邏輯狀態，該資料結束訊號失能且該輸出致能訊號致 能時。 4.如申請專利範圍第2項所述之傳送器電路，其中該 I 第一與第二傳送資料訊號（DM與DP)驅動至高阻抗狀態， 當該輸出致能訊號失能時。 5·如申請專利範圍第2項所述之傳送器電路，其中該 第一裝置(710)包括： 一第一反相器(821)，用以將該輸出致能訊號(OE#)做邏輯 反相，以產生該狀態控制訊號的第一個訊號(FNI); 一第二反相器(824)，用以將該第一狀態控制訊號做邏輯 反·相，以產生該狀態控制訊號的第二個訊號(FNI#); * ^ 一第三反相器(825)，用以將該資料結束訊號(ΕΟΡ)做邏 輯反相； 一第四反相器(826)，用以將該編碼資料訊號(NRZI)做邏 輯反相； 一第一 AND閘(827)，用以將該第三與第四反相器的輸 出做AND邏輯； 一第五反相器(829)，用以將該第一 AND閘的輸出做邏輯 反相； ·； 一第一邏輯閘(830，831)，用以接收該第二狀態控制訊號 (FNI#)與該第五反相器(829)的輸出，以產生該狀態控制訊號的 第三個訊號(PENJDM); 一第二邏輯閘(832，833)，用以接收該第一狀態控制訊號 先 閱 背 意 事 項 Η 線 木紙張尺度適用中00家標芈（CNS)A4規格（2】〇χ297公发） 518856

   經濟部智慧財產局員工消費合作社印« 六、申請專利範圍 (FNI)與該第五反相器(829)的輸出，以產生該狀態控制訊號的 第四個訊號(NENL_DM); 一第六反相器(834)，用以將該第四反相器(826)的輸出做 邏輯反相； 一第二AND閘(835)，用以將該第三與第六反相器(825， 834)的輸出做AND邏輯； < 一第七反相器(837)，用以將該第二AND閘(835)的輸出 做邏輯反相； 一第三邏輯閘（838，839)，用以接收該第二狀態控制訊 號(FNI#)與該第七反相器(837)的輸出，以產生該狀態控制訊號 的第五個訊號(PEN_DP);以及 • 一第四邏輯閘(840，841)，用以接收該第一狀態控制訊號 (FNI)與該第七反相器(837)的輸出，以產生該狀態控制訊號的 第六個訊號(NENL_DP)。 6. 如申請專利範圍第5項所述之傳送器電路，其中該 第一裝置(710)更包括濾波器(823、828、836)，分別連接於該 第一與第四反相器之間，該第一 AND閘與該第五反相器之間， 以及該第二AND閘與該第七反相器之間。 7. 如申請專利範圍第5項所述之傳送器電路，其中該 第二裝置(720)包括： ' 一第一與第二電源節點(350，360)，分別外加一第一與第 二電源電壓(Vrr，Vss); 一第一與第二輸入節點(801，802)，分別接收該第一與第 二狀態控制訊號(FNI，FNI#); •β. 先 閱 tr 背 面 之 注 項 再 填 寫 本 頁 % 訂 線 木紙張尺度適用中Θ0家標準（CNS)A4规格（2】〇χ297公芨） AS B8 C8 D8 91^〇月2护4^|辱。。/015 -ΜΛα 六、申請專利範圍 一第一至第三輸出節點(811或811，、812或812,、813 或813’），分別提供該斜率控制訊號的第一至第三訊號(pBIAS、 HVDD、NBIAS); 一第一型的一等一電晶體(851)，具有一電流路徑，其第 一端連接至該第一電源節點(350)，以及一控制電極，連接至 該第一輸入節點(801); 該第一型的一第二電晶體(852)，具有一電流路徑，連接 於該第一電晶體(851)之電流路徑的第二端與該第一輸出節點 (811或81Γ)之間，以及一控制電極，連接至該第二輸入節點 (802)； 該第一型的一第三電晶體(853)，具有一電流路徑，連接 於該第一電源(35〇)與該第一輸出節點(811或811，)之間，以及 一控制電極，連接至該第一輸出節點(811或811，)與該第一及 第二電晶體(851，852)之電流路徑的接面； 一第一電阻(8M)，連接於該第一輸出節點(811或811，)與 該第二輸出節點(812或812，)之間； 第一電阻(855) ’連接於該第二輸出節點(Μ〗或μ〗，)與 該第三輸出節點(813或813，)之間； 一電容(858)，連接於該第二輸出節點(812或812，)與該第 二電源節點(360)之間； / ==第二型的-第四電晶體(856)，具有—電流路徑，連接 於該弟二輸出讎⑻3 $⑴’)贿第二電源節恥⑽之間， 以及一控制電極，連接至該第二輸入節點(8〇2);以及 該第二型的-第五電晶體(857)，具有—電流路徑，連接 項 頁 訂 經 濟 部 智 慧 財 產 局 員 工 消 合 作 社 印 木紙張尺度適用中0Ξ家標芈（CNS)A4規格（210x 297公芨） 5188S6

   於口4第二輸出節點(813或813，)與該第二電源節點(360)之間， 以及一控制電極，連接至該第三輸出節點(813或813，）。 8·如申請專利範圍第7項所述之傳送器電路，其中該 第三裝置(730)包括： 一操作放大器(731)，具有接收該第一斜率控制訊號(PBIAS) 的一第一輸入節點(732)、接收該第二斜率控制訊號(HVDD)的 第一輸入節點(733)、接收該第三斜率控制訊號(NBIAS)的一 第二輸入節點(734)、提供一第一輸出驅動訊號(PDRVM)的一 第一輸出節點C735)、提供一第二輸出驅動訊號(NDRVM)的一 第二輸出節點(736)、以及一回授終端點(737); 一電流源電晶體(871)，具有一電流路徑，連接於該第一 電·源節點(350)與該放大器(731)的該第一輸出節點(735)之間， 以及一控制電極，連接至該第三狀態控制訊號(PEN_DM); 一輸出拉高電晶體(869)，具有一電流路徑，連接於該第 一電源節點(350)與該第一資料線(343)之間，以及一控制電極， 連接至該放大器(731)的該第一輸出節點(735); 一電流集（Current Sinker)電晶體(872)，具有一電流路徑， 連接於該第二電源節點(360)與該放大器(731)的該第二輸出節 濟 部 智 慧 財 產 局 員 工 消 合 社 印 點(736)之間，以及一控制電極，連接至該第四狀態控制訊號 (NENL__DM)； 一輸出拉低電晶體(870)，具有一電流路徑，連接於該第 二電源節點(360)與該第一資料線(343)之間，以及一控制電極， 連接至該放大器(731)的該第二輸出節點(736);以及 至少一個回授電容(738)，連接於該放大器(731)的回授終 ----- ^ 木紙張尺度述用中ΘΞ家標芈（CNS)A4規格（2】〇χ297公釐〉 51^856 4490piO.doc/0i5 A8 B8 C8 D8 經濟部智慧財產局貝工消背合作社印« 六、申請專利範圍 端點(737)與該第一資料線(343)之間。 9·如申請專利範圍第8項所述之傳送器電路，其中該 放大器(731)包括： 該第一型的一等一電晶體(861)，具有一電流路徑，其第 一端連接至該第一竃源節點(35〇)，以及一控制電極，連接至 施加該第一斜率控制訊號(PBIAS)的該第一輸入節點(732); 該第二型的一第二電晶體(862)，具有一電流路徑，其静 一端連接至該第一電晶體(861)之電流路徑的第二端，以及一 控制電極，連接至施加該第二斜率控制訊號(HVDD)的該第二 輸入節點(733); 該第二型的一第三電晶體(864)，具有一電流路徑，其第 =端連接至該第二電源節點(360)，以及一控制電極，連接至 I k 施加該第三斜率控制訊號(NBIAS)的該第三輸入節點(734); 該第一型的一第四電晶體(865)，具有一電流路徑，連接 於該第二與第三電晶體(862，864)之電流路徑的第二端之間， 以及一控制電極，連接至該第二輸入節點(733); 該第一型的第五電晶體(867)，具有一電流路徑，連接於 該第一電源節點(350)與該第一輸出節點(735)之間，以及一控 制電極，連接至該第一輸入節點(732); 該第二型的一第六電晶體(866)，具有一電流路徑，連接 於該第三電晶體(864)之電流路徑的第二端與該第一輸出節點 (735)之間，以及一控制電極，連接至該第二輸入節點(733” 該第二型的一第七電晶體(868)，具有一電流路徑，連接 於該第二電源節點(360)與該第二輸出節點（736)之間，以及一 (請先閱讀背面之注意事項再本頁)

   訂· · ;線 0 木紙張尺度適用中國0家標芈（CNS)A4規格（210x 297公釐〉 518856 4490piB.doc/015 A8 B8 C8 D8 經濟部智楚財產局員工消ff合作社印« 六、申請專利範圍 ‘ 控制電極，連接至該第三輸入節點(734);以及 該第一型的一第八電晶體(863),具有一電流路徑，連接 於該第一電晶體(861)之電流路徑的第二端/與該第二輸出節點 (736)之間，以及一控制電極，連接至該第二輸入節點(733)。 10·如申請專利範圍第8項所述之傳送器電路，其中該 第二裝置(730)更包括裝置(877，878)，用以補償該第一資料線 上之負載電容之變化。 u·如申請專利範圍第10項所述之傳送器電路，其中 用以補償負載電容之變化的該裝置包括介於該輸出墊與該第二 電源節點之間，以串聯方式連接的一電阻(877)與一電容(878)。 12 ·如申請專利範圍第7項所述之傳送器電路，其中· 該第四裝置(740)包括： * ^ 一操作放大器(741)，具有接收該第一斜率控制訊號(PBIAS) 的—第一輸入節點(732，）、接收該第二斜率控制訊號(HVDD)的 一第二輸入節點(733，）、接收該第三斜率控制訊號(NBIAS)的 一第Η輸入節點(734，）、提供一第一輸出驅動訊號(PDRVM)的 一第〜輸出節點(735，）、提供一第二輸出驅動訊號(NDRVM)的 一第二輸出節點(736，）、以及一回授終端點(737，）； 一電流源電晶體(871’），具有一電流路徑：連接於該第一 電源節點(35〇)與該放大器(731)的該第一輸出節點(735，)之間， 以及〜控制電極，連接至該第五狀態控制訊號(PEN_DP); 一輸出拉高電晶體(869’），具有一電流路徑，連接於該第 一電源節點(350)與該第二資料線(344)之間，以及一控制電極， 連接至該放大器(741)的該第一輸出節點(735，）； 先 閱 讀_ 背 意 事 項 1¾ 本 · 頁 I 訂 線 木紙張尺度適用中國0家標竿（CNS)A4規格（2ΐ〇κ 297公复 518856 A8B8C8D8 449〇pil3 doc7(J 15 ·. .·匕.ί 〇 .·.Λί! I Xf . * 六、申請專利範圍 一電流集電晶體(872，），具有一電流路徑，連接於該第二 電源節點(360)與該放大器(741)的該第二輸出節點(736，)之間， 以及一控制電極，連接至該第六狀態控制訊號(NENL_DP); 一輸出拉低電晶體(870，），具有一電流路徑，連接於該第 \ 一二電源節點(360)與該第二資料線(344)之間，以及一控制電極， 連接至該放大器(741)的該第二輸出節點(736，）；以及 至少一個回授電容(738，），連接於該放大器(741)的回授終 端點(737，）與該第二資料線(344)之間。 13.如申請專利範圍第κ項所述之傳送器電路，其中 該放大器(741)包括： 該第一型的一第一電晶體(86Γ)，具有一電流路徑，其第 一端連接至該第一電源節點(35〇)，以及一控制電極，連接至 i 施加該第一斜率控制訊號(PBIAS)的該第一輸入節點(732，）； 該第二型的一第二電晶體(862，），具有一電流路徑，其第 一端連接至該第一電晶體(861，)之電流路徑的第二端，以及一 控制電極，連接至施加該第二斜率控制訊號(11¥]〇〇)的該第二 輸入節點(733，）； δ亥第一型的一第二電晶體(864’），具有一電流路徑，其第 一端連接至該第二電源節點(360)，以及一控制電極，連接至 施加該第三斜率控制訊號(NBIAS)的該第三輸入節點(734，）； 該第一型的一第四電晶體(865，），具有一電流路徑，連接 於該第二與第三電晶體(862,，864，)之電流路徑的第二端之間， 以及一控制電極，連接至該第二輸入節點(733，)·； 該第一型的一第五電晶體(867，），具有一電流路徑，連接 請- 先 閱 讀 背 面 之 經濟部智慧財產局員工消費合作社印¾ 注 意 事

   木紙張尺度適用中國Ξ家標芈（CNS)A4規格（2】〇 X 297公芨） 修正神4日補* doc/015 A8B8C8D8 I/、、_申清專利範圍 於該第一電源節點(350)與該第一輸出節點(735，)之間，以及〜 控制電極，連接至該第一輸入節點(732，）； 該第二型的一第六電晶體(866，），具有一電流路徑，連接 於該第三電晶體(S64，）之電流路徑的第二端與該第一輸出節 點（735’）之間，以芨一控制電極，連接至該第二輸入節點 (733，）； 該第二型的一第七電晶體(868，），具有一電流路徑，連接 於該第二電源節點(360)與該第二輸出節點(736，)之間，以及一 控制電極，連接至該第三輸入節點(734，）；以及 該第一型式的一第八電晶體(863，），具有一電流路徑，連 接於該第一電晶體(801，）之電流路徑的第二端與該第二輸出 節點（736’)之間，以及一控制電極，連接至該第二輸入節點 (733，）。 k 14·如申請專利範圍第12項所述之傳送器電路，其中 該第四裝置(740)更包括裝置(877,，878，），用以補償該第一資 料線上之負載電容的變化。 15·如申請專利範圍第14項所述之傳送器電路，其中 用以補償負載電容之變化的該裝置包括介於該輸出墊與該第二 經濟部智慧財產局員工消t合作社印« 電源節點之間，以串聯方式連接的一電阻（877，）與一電容 (878，）。 16·如申請專利範圍第2項所述之傳送器電路，其中該 傳送與編碼資料訊號是不會回到零的反相訊號(N〇n Retuni t〇 Zero Inverted signals，以下簡稱 nrzi)。 17·如申請專利範圍第丨項所述之傳送器電路，宜中該 ____ 木紙张尺度適用中S四家標苹（CNS)A4 297 )-------

   經濟部智楚財產局員工消費合作社印« 一 ·ι I . 六、申請專利範圍 資料線對是通用序列匯流排(Universal Serial Bus，以下簡稱 USB)纜線的資料線。 18. —種整合接收器電路（310)，回應於一致能訊號 (EN#)，用以接收來自一對第一與第二資料線(343，344)的一 I 第一與第二輸入資料訊號(DM，DP)，其中該輸入資料訊號的 擺幅在兩個既定電位(0V與3.3V)的範圍之內，該接收器電路 包括： 一差動放大器(411)，用以放大該第一與第二輸入資料訊 號之間的電壓差，以產生一差動訊號，其擺幅範圍與該輸入資 料訊號(DM，DP)相同； 一第一電位移位器(413)，用以移位該差動訊號的電位擺 幅·，以產生如一第一輸出資料訊號(RXD)的一電位移位差動訊 I ^ 號； 一第一史密特觸發器（421)，回應於該第一輸入資料訊號 的擺幅，以產生具有磁滯的一輸出訊號； 一第二電位移位器(423)，用以移位該第一史密特觸發器 之輸出訊號的電位擺幅，以產生一第一電位移位輸出資料訊 號； 一第二史密特觸發器(42Γ)，回應於該第二輸入資料訊號 的擺幅，以產生具有磁滯的一輸出訊號； 一第三電位移位器(423’），用以移位該第二史密特觸發器 之輸出訊號的電位擺幅，以產生一第二電位移位輸出資料訊 號；以及 一輸出驅動邏輯(425)，回應於該致能訊號與該第一及第 __ _10 —__ _ ^紙張尺度適用中0Θ家標準（CNS)A4規柊（210x 297公芨） (请先閱讀背面之注意事項本頁)

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   六二申，專利範圍 · 濟 部 智 慧 貝才 產 局 員 工 消 货 合 作 社 印 41 (RXDP，料"職’以產生―第二與第三輸出資料訊號 莩第-跑專讎圍第18項所述之接收器電路，其中 該輸入資料訊號皆處於笛、/主 弟貝料狀悲，虽 時；-第二資料狀：，、二S進輯狀態且該致能信號致能 輯狀能，导由矽第—輸入資料訊號處於第二邏 =能;弟邏輯狀態且該致能 於第-邏輯狀態，：;=，當該第一輸入資料訊號處 態且致能織_βΓ輸人齡福觀贿二邏輯狀 2〇·如申請專漏圍第18麵述之接收器電路，宜中 該差動放大趣史密簡_失能，當該讎翻失能時。、 21·如申請專利範圍第18麵述之接收器電路，宜中 該輸入資料訊號_，DP)是編碼資料訊號。 22·如申請專利範圍第u項所述之接收器電路，其中 該編碼資料訊號是NRZI信號。 23·如申請專利範圍第1S項所述之接收器電路，其中 該第一與第二輸入資料訊號的擺幅都在-〇·5至3.8伏特的範圍 之內。 24·如申請專利範圍第18項所述之接收器電路，其中 該資料線對是USB纜線的資料線。 25· 一種整合收發器電路(12〇)，用以傳送/接收資料訊號 至/從一對第一與第二資料線(3β，344)，該收發器電路包括： JX 本紙張尺度適用中ΘΘ家標芊（CNS)A4規格（210x 297公复）

   518S56 — , ，.V. 5 4490pif3.ddc/0I5 A8B8C8D8 濟 部 智 慧 產 局 員 工 消 合 作 六、申請專利範圍 一傳送器(330)，回應於一第一編碼輸入資料訊號(NRZI)， 用以顯示該第一編碼輸入資料資料訊號結束的一資料結束訊號 (EOP)與一選擇訊號(OE#)(上述每個訊號都在第二擺幅範圍之 內（〇至5伏特)），用以產生一第一與第二編碼輸出資料訊號 (DM，DP)(每個訊號都在第一擺幅範圍之內(0至3.3伏特)）， 以提供該第一與第二編碼輸出資料訊號送至該資料線對； 一反相器(321)，用以將該選擇訊號做邏輯反相； 一接收器(310)，回應於該反相選擇訊號(EN#)，用以接收 來自該資料線對的一第二與第三編碼輸入資料訊號（DM， DP)(每個訊號都在第二擺幅範圍之內），以產生一第三至第五 編碼輸出資料訊號(RXDM，RXD，RXDP)(每個訊號都在第一 擺幅範圍之內），其中該第三至第五編碼輸出資料訊號的一個 訊號(RXD)是其他訊號(RXDM，RXDP)的差動訊號。k 26. 如申請專利範圍第25項所述之收發器電路，其中 該第一與第二編碼輸出資料訊號驅動至：一第一資料狀態， 當該資料結束與選擇訊號致能時；一第二資料狀態，當言亥 第一編碼輸入資料訊號處於第一邏輯狀態，該資料結束訊 號失能且該运擇ί目號致能時；一*弟二資料狀態，當該第一* 編碼輸入資料訊號處於第一邏輯狀態，該資料結束訊號失 能且該選擇信號致能時。 27. 如申請專利範圍第25項所述之收發器電路，其中 該第一與第二編碼輸出資料訊號驅動至高阻抗狀態，當該選擇 訊號失能時。 28·如申請專利範圍第25項所述之收發器電路，其中

   518856__________________ -i / -- ^ r4;r jl 二： i r; ! r · / u A8B8C8D8 經濟部智慧財產局員工消費合作社印¾ 六、申請專利範圍 · 口4弟一與弟一編碼輸出資料訊號驅動至：一第一畜料狀熊， 當該第二與第三編碼輸入資料訊號都處於第一邏輯^且 該反相選擇訊號失能時；-第二資料狀態，當該第二與第 二編碼輸入資料訊琴處於第二邏輯狀態且該反相選擇訊號 致能時，一第二資料狀態，當該第二編碼輸入資料訊號處 於第一邏輯狀態，該第三編碼輸入資料訊號處於第二邏輯 狀態且該反相選擇訊號致能時。 29·如申請專利範圍第25項所述之收發器電路，其中 該接收器失能，當該反相選擇訊號失能時。 3〇·如申請專利範圍第25項所述之收發器電路，更包 括一'穩壓益’用以供應在第一^擺幅範圍之內的一電源電壓至該 傳送器與接收器。 ；^ 31·如申請專利範圍第25項所述之收發器電路，其中 該傳送器，接收器，以及穩壓器，是整合在單一半導體晶片中。 32. —種整合匯流排介面電路，用以提供一序列匯流 排與一功能裝置之間的互連，該匯流排介面電路包括： 一穩壓器（110)，藉由使用在一第二電壓範圍內之的一 第二電源電壓（5伏特），以供應在一第一電壓範圍之內的一 第一電源電壓（3.3伏特）； 一收發器（120)，藉由使用該第1與第二電源電壓（3· 3 與5伏特），以轉換一特定匯流排格式（3.3V伏特調變格式) 之複數個第一訊號(DM，DP)成一特定介面格式（5伏特調變 格式）之複數個第二訊號（RXDM，RXD，RXDP)，以及反之 易然；

   本紙張尺庋迖用中舀0家標準（CNS)A4規格（2】〇χ 297公犮)

   經濟部智慧財產局員工消費合作社印¾ 六、申請專利範圍 ‘ 一介面引擎（130)，介於該特定介面格式的該第二訊號 與一特定裝置格式（5伏特二進位格式）之複數個第三訊號（二 進位資料）之間的一個操作介面；以及 一裝置控制器（140)，回應於該特定裝置格式的該第三 訊號，以控制該功能裝置。 33·如申請專利範圍第32項所述之整合匯流排介面電 路，其中該收發器包括： 一傳送器（330)，回應於該特定介面格式的一第一編碼 輸入資料訊號(NRZI)與來自該介面引擎（130)，用以表示該 第一編碼輸入訊號結束之具有該特定介面格式的一資料結 束訊號（EOP)，以產生一第一與第二編碼輸出資料訊號 (DM，DP)，以提供該第一與第二編碼輸出資料訊號至該序 ；^ 列匯流排； ‘ 一接收器（310)，回應於來自該序列匯流排之該特定匯 流排格式的一第二與第三編碼輸入資料訊號（DM，DP)，以 產生該特定介面格式的一第三至第五編碼輸出資料訊號 (RXDM，RXD，RXDP)，以提供該第三至第五編碼輸出資 料訊號至該介面引擎（130);以及 一控制邏輯（320)，回應於來自該介面引擎的一選擇信 號（SEL)，以選擇性地致能該傳送器或該接收器。 34.如申請專利範圍第33項所述之整合匯流排介面電 路，其中該第三至第五編碼輸出資料訊號的一個訊號是其他訊 號的差動訊號。 35·如申請專利範圍第32項所述之整合匯流排介面電 ----14

   木紙张尺度遶用中0 0家標竿（CNS〉A4規柊（210 x 297公发 518856 A8B8C8D8 六、申請專利範圍 路，其中該穩壓器，收發器，介面引擎，以及裝置控制器，是 整合在單一半導體晶片中。 36. 如申請專利範圍第32項所述之整合匯流排介面電 路，其中該特定介面與特定匯流排格式的訊號是NRZI信號。 37. 如申請專利範圍第32項所述之整合匯流排介面電 路，其中該匯流排是USB。 (請先閱讀背面之注意事項^^^^本頁) n ϋ II n^OJ> t— ( I I n 經濟部智慧財產局員工消货合作社印製 5 1 木紙張尺度適用中0 0家標竿（CNS)A4规柊（2】〇χ 297公复)