JP4430048B2 - データトランシーバー及びそれを有するバスインターフェース - Google Patents

データトランシーバー及びそれを有するバスインターフェース Download PDF

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Description

本発明は、データ伝送システム（ｄａｔａ ｔｒａｎｓｍｉｓｓｉｏｎ ｓｙｓｔｅｍｓ）で使用される両方向トランシーバー（ｂｉｄｉｒｅｃｔｉｏｎａｌ ｔｒａｎｓｃｅｉｖｅｒ）回路に関するものであり、より詳しくは、伝送ライン、又は伝送ラインから直列にデータを送信、又は受信する回路に関するものである。
又本発明は、ディジタルデータ処理システム（ｄｉｇｉｔａｌ ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ ｓｙｓｔｅｍｓ）で、バス（ｂｕｓ）とこのバスに連結されるデバイス（ｄｅｖｉｃｅ）の間にインターフェース（ｉｎｔｅｒｆａｃｅ）を提供する回路に関するものであり、より詳しくは、コンピューターとコンピューターの周辺装置を容易に連結させるワイヤケーブル（ｗｉｒｅ ｃａｂｌｅｓ）等のような一般シリアルバス（ｇｅｎｅｒａｌ−ｐｕｒｐｏｓｅ ｓｅｒｉａｌ ｂｕｓｅｓ）とこのバスに連結されるデバイス間のインターフェースを行う回路に関するものである。
１９９０年度中半期からのコンピューター（特に、個人型コンピューター）の飛躍的な性能発展にも関わらず、その間にコンピューターの周辺装置に対する大きな変更は、殆どなかった。
しかし、今は個人用コンピューター、又はワークステーション（ｗｏｒｋｓｔａｔｉｏｎｓ）の周辺装置が多くに変化している。このような変化は、新たな一般バス（ｇｅｎｅｒａｌ−ｐｕｒｐｏｓｅ ｂｕｓｅｓ）、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＦＷ（Ｆｉｒｅ Ｗｉｒｅ：‘ＩＥＥＥ１３９４’と呼ばれる）、ＦＣ（Ｆｉｂｅｒ Ｃｈａｎｎｅｌ）、ＳＳＡ（Ｓｅｒｉａｌ Ｓｔｏｒａｇｅ Ａｒｃｈｉｔｅｃｔｕｒｅ）等の登場のため可能になっている。これらのうち、ＵＳＢは、マルチメディア環境に非常に適合なＦＷ（即ち、ＩＥＥＥ１３９４）と共に、次世代コンピューター周辺装置インターフェースとして目されている。
特にＵＳＢは、既存の並列バスとは異なり、次のようないろいろの特徴を有する。即ちＰｎＰ（Ｐｌｕｇ ａｎｄ Ｐｌａｙ）環境でターミネータ（ｔｅｒｍｉｎａｔｏｒ）、又はジャンパ（ｊｕｍｐｅｒ）による設定が不必要で、ＩＤの自動割り当て及びホットプラグ（ｈｏｔ ｐｌｕｇ；コンピューターがパワー−オン状態にあるとき、デバイスを着脱すること）ができる。さらに、ＵＳＢケーブルは、単に４つのライン、即ち２つの信号ライン（Ｄ＋、Ｄ−）と電源ライン及び接地ラインだけを有する。従って精密なケーブルと小さいコネクタを形成することができることによって生産費が節減されることができ、さらに安価な周辺装置の開発が可能になる。“ＵＳＢ仕様書（ｓｐｅｃｉｆｉｃａｔｉｏｎ） Ｒｅｖｉｓｉｏｎ １．０”（Ｊａｎ．１５、１９９６）によると、ＵＳＢケーブルは、ＵＳＢデバイスをＵＳＢホストに連結する。
どのようなシステムでもホストは、１つだけ存在する。ＵＳＢデバイスシステムは、多層スター型トポロジ（ｔｉｅｒｅｄ ｓｔａｒ ｔｏｐｏｌｏｇｙ）を有する。ＵＳＢデバイスでは、ＵＳＢシステムに付加的な接続点（ａｄｄｉｔｉｏｎａｌ ａｔｔａｃｈｍｅｎｔ ｐｏｉｎｔｓ）を提供するハブ（ｈｕｂｓ）と、システムに機能（ｃａｐａｂｉｌｉｔｉｅｓ）を提供するファンクション（ｆｕｎｃｔｉｏｎｓ）（例えば、ディスプレー、キーボード、デジタルジョイスティック、スピーカ等）がある。ホストは、必ずルートハブ（ｒｏｏｔ ｈｕｂ）を有する。１つのハブには複数のノード、即ち、他のハブ、又はファンクションデバイスが連結される。ホストを経由しないファンクションの間のデータ伝送は、不可能である。全てのＵＳＢデバイスは、ホスト制御器によって制御される。
本発明の主な目的は、ディジタルデータ処理システムでシリアルバスを通してデータ信号を送信するデータトランスミッターを提供することである。
本発明の目的は、第一に、ディジタルデータ処理システムでシリアルバスを通してデータ信号を受信するデータ受信器を提供することである。
第二に、ディジタルデータ処理システムのホスト及びホストの周辺装置を連結するシリアルバスと周辺装置との間にインターフェースを提供するシリアルバスインターフェース装置を提供することである。
第三に、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）のための低スピドバスインターフェース装置を提供することである。
前述の目的を達成するための本発明の１特徴によると、シリアルバスと機能デバイスとの間で通信を提供するためのバスインターフェース装置は、単一のチップに集積化することに適合な回路構成を有する。このインターフェース装置は、第１電圧範囲内の第１電源電圧を使用して第２電圧範囲内の第２電源電圧を供給するための電圧調整器と、第１及び第２電源電圧を使用してバス志向フォーマットの複数の第１信号をインターフェース志向フォーマットの複数の第２信号に変換したり、それと反対に第１及び第２電源電圧を変換するトランシーバーを具える。又、インターフェース装置は、インターフェース志向フォーマットの第２信号とデバイス志向フォーマットの複数の第３信号の間のインターフェースを実行するためのインターフェースエンジンと、デバイス志向フォーマットの第３信号に応じて機能デバイスを制御するためのデバイス制御を付加的に含む。
本発明のほかの特徴によると、第１及び第２の電気的なデータ信号を１対の第１及び第２のデータライン上に送信するためのデータ送信回路は、外部から印加される複数の入力信号に応じて、第１及び第２のデータ信号が、いつ、予め決めたデータ状態に駆動されるかを決定する複数の状態制御信号を発生する第１手段と、状態制御信号に応じて、データ信号のエッジ率を制御する複数の傾斜制御信号を発生する第２手段と、状態制御信号及び傾斜制御信号に応じて、第１もでデータライン上に送信される第１データ信号を発生するための第３手段と、状態制御信号及び傾斜制御信号に応じて第２データライン上に送信される第２のデータ信号を発生するための第４手段とを含み、第３手段及び第４手段の各々は１つだけの演算増幅器を有する。
本発明の他の特徴によると、イネイブル信号に応じて第１及び第２データラインの対から第１及び第２電気的な入力データ信号であって、２つの予め決定された電圧レベルの範囲内でスイングする第１及び第２電気的な入力データ信号を受けるためのデータ受信回路において、第１入力データ信号と第２入力データ信号の差を増幅して入力データ信号と同一の範囲内でスイングする差動信号を発生する差動増幅器と、差動信号のスイング電圧レベルをシフトして第１出力データ信号と同一にレベル−シフトされた差動信号を発生する第１レベルシフタと、第１入力データ信号のスイングに応じてヒステリシス特性を有する出力信号を発生する第１シュミットトリガと、第１シュミットトリガの出力信号のスイング電圧レベルをシフトして第１レベルシ−フトされた出力データ信号を発生する第２レベルシフタと、第２入力データ信号のスイングに応じてヒステリシス特性を有する出力信号を発生する第２シュミットトリガと、第２シュミットトリガの出力信号のスイング電圧レベルをシフトして第２レベル−シフトされた出力データ信号を発生する第３レベルシフタと、イネイブル信号、第１及び第２レベルシフトされた出力データ信号に応じて第２及び第３出力データ信号を発生するための出力駆動ロジックとを含む。
本発明の他の特徴によると、電気的なデータ信号を１対の第１及び第２データライン、又はデータライン対から送信、又は受信するためのデータ送受信回路は、各々が第１スイング範囲内にある第１コーディングされた入力データ信号、第１コーディングされた入力データ信号の終了を示すデータエンド信号、そして選択信号に応じて、各々が第２スイング範囲内にある第１及び第２のコーディングされた出力データ信号を発生してデータライン対に提供するトランスミッターと、選択信号を論理的に反転させるインバータと、反転された選択信号に応じて、データライン対から第２スイング範囲内の第２及び第３のコーディングされた入力データ信号を受けて第１スイング範囲内の第３乃至第５のコーディングされた信号を発生する受信器とを含み、第３乃至第５のコーディングされた出力データ信号のうち、１つは他の信号の差動信号である。
以上のような本発明によると、シリアルバスのためのデータトランスミッターは、新たな構造の単に２つの演算増幅器と出力駆動だけに構成されることによってバスインターフェースの集積化に有利である。
以上から、本発明のインターフェース装置は、低速のファンクションデバイスとシリアルバスの間のインターフェースのため使用されることに適している。又、このインターフェース装置は、負荷の変化に対して安定的な動作を補償する。さらに、本発明のバスインターフェース装置は、簡単な構造及び小さいチップサイズを有することによって単一のチップに形成することに適している。
ここからは、添付された図面を参照して本発明によるシリアルバスインターフェース装置の望ましい実施形態に対して詳細に説明する。
図１は、本発明の１実施形態によるバスインターフェース装置を示すブロック図である。図１を参照すると、バスインターフェース装置１００は、シリアルバス２００と機能デバイス３００との間に連結される。インターフェース装置は、電圧調整器（ｖｏｌｔａｇｅ ｒｅｇｕｌａｔｏｒ）１１０、トランシーバー１２０、シリアルインターフェースエンジン１３０、そしてデバイス制御器１４０で構成される。電圧調整器１１０は、第１電圧範囲（例えば、０〜５Ｖ）内の第１電源電圧ＶDDを使用して第２電圧範囲（例えば、０〜３．３Ｖ）内の第２電源電圧ＶRRを供給する。
トランシーバー１２０は、２つの電源電圧ＶDD、ＶRRを使用してバス志向フォーマット（ｂｕｓｓｐｅｃｉｆｉｃ ｆｏｒｍａｔ）に変調された複数の第１コーディングされたデータ信号（ｅｎｃｏｄｅｄ ｄａｔａ ｓｉｇｎａｌｓ）（以下、‘バス志向データ信号’と略称する）をインターフェース志向フォーマットの複数の第２コーディングされたデータ信号（以下、‘インターフェース志向データ信号’と略称する）に変換したり、それと反対に変換する。シリアルインターフェースエンジン１３０は、インターフェース志向データ信号とデバイス志向フォーマットの複数の第３信号（以下、‘デバイス志向データ信号’と略称する）の間のインターフェースを実行する。デバイス制御器１４０は、デバイス志向データ信号に応じて機能デバイス３００を制御する。
前述のようなインターフェース装置１００は、１乃至２Ｍｂｐｓ程度のデータ伝送率を保障するため、低速のファンクションデバイス、例えばコンピューターのマウス、キーボード等と、シリアルバスの間のインターフェースのため使用されることに適当である。又、このインターフェース装置１００は、負荷（ｌｏａｄ）の変化に対して安定的な動作を保障する。さらに、本発明のバスインターフェース装置１００は、簡単な構造及び小さいチップサイズを有することによって、単一のチップに形成することに適する。
本発明によるインターフェース装置１００は、ディジタルデータ処理システム、例えば、個人型コンピューター、又はワークスターションのシリアルデータバス（ｓｅｒｉａｌ ｄａｔａ ｂｕｓ）とシステムに多様な付加的な機能を提供するファンクションデバイス（ｆｕｎｃｔｉｏｎ ｄｅｖｉｃｅｓ）（例えば、キーボード、マウス、ジョイスティック、マイクロフォン、そしてスピーカ等）間のインターフェースを行うことに適して使用することができる。個人型コンピューター、又はワークステーションに、それらの周辺装置を連結するシリアルバスでは、ＵＳＢ、ＦＷ等がある。ここでは、説明上の便宜のため、本発明によるバスインターフェース装置がＵＳＢシステムに適用される場合を説明するが、本発明がその適用に限定されないことを注意すべきである。
ＵＳＢは、４線ケーブル（ａ ｆｏｕｒ ｗｉｒｅ ｃａｂｌｅ）を通して信号及びパワーを伝達する。シグナリング（ｓｉｇｎａｌｉｎｇ）は、２つのワイヤとポイント−ト−ポイントセグメントを通して発生する。各セグメント上の信号は、ＵＳＢ仕様書Ｖ１．０で規定された固有インピーダンス（ｉｎｔｒｉｎｓｉｃ ｉｍｐｅｄａｎｃｅ）のケーブルとして差動的に駆動される。ＵＳＢは、両方向半二重動作（ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ ｈａｌｆ ｄｕｐｌｅｘ ｏｐｅｒａｔｉｏｎ）のための３−状態動作（ｔｈｒｅｅ−ｓｔａｔｅ ｏｐｅｒａｔｉｏｎ）を支援し、しれの最大伝送速度は、１２Ｍｂｐｓである。
ＵＳＢシグナリングには、２つのモード、即ちデートレート１２Ｍｂｐｓ±０．２５％のフルスピードモード（Ｆｕｌｌ Ｓｐｅｅｄ Ｍｏｄｅ）及びデートーレート１．５Ｍｂｐｓ±１．５％の低スピードモード（Ｌｏｗ Ｓｐｅｅｄ Ｍｏｄｅ）がある。この２つのモードは、同一ＵＳＢシステムでモードスイッチングすることによって同時に支援することができる。低スピードＵＳＢ連結は、３ｍの最大長を有するアンシールド、アンツイストペーアケーブル（ａｎ ｕｎｓｈｉｅｌｄ、ｕｎｔｗｉｓｔｅｄ ｐａｉｒ ｃａｂｌｅ）を通して形成される。低スピードモードで、ケーブル上の信号の上昇及び下降時間（ｒｉｓｅ ａｎｄ ｆａｌｌ ｔｉｍｅ）は、ノイズ放射（ＲＦＩ ｅｍｉｓｓｉｏｎｓ）を抑制するため７５ｎｓより長く、タイミング遅延（ｔｉｍｉｎｇ ｄｅｌａｙｓ）とシグナリングスキュー及び歪曲（ｓｉｇｎａｌｉｎｇ ｓｋｅｗｓａｎｄ ｄｉｓｔｏｒｔｉｏｎｓ）を制限するため３００ｎｓより小さいことの方が望ましい。又、低スピードバスドライバは、緩慢な上昇及び下降時間（ｓｍｏｏｔｈ ｒｉｓｅ ａｎｄ ｆａｌｌ ｔｉｍｅｓ）を有する特定スタティック信号レベル（ｔｈｅ ｓｐｅｃｉｆｉｃ ｓｉｇｎａｌ ｌｅｖｅｌｓ）に達しなければならない。
ＵＳＢファンクションデバイスは、その電源供給方式の観点から考えるとき、デバイスそのものが電源供給ユニットを有するセルフ−パワード（ｓｅｌｆ−ｐｏｗｅｒｅｄ）デバイスと、ケーブルを通して５Ｖの電源電圧を供給されるバス−パワード（ｂｕｓ−ｐｏｗｅｒｅｄ）デバイスに区分される。各デバイスとＵＳＢケーブルの間に伝送されるデータ信号は、−０．５〜３．８Ｖの電圧範囲内でスイングするが、各デバイス内で処理される信号は、０〜５Ｖの電圧範囲内でスイングする。従って、各デバイスへ少なくともデータ信号の処理のための３．３Ｖ電圧を供給することが必要である。
図２は、ＵＳＢインターフェース装置を単一のチップに集積するための回路構成を有する図１の電圧調整器１１０の望ましい実施形態を示している。図２を参照すると、電圧調整器１１０は、基準レベル発生器（ｒｅｆｅｒｅｎｃｅ ｌｅｖｅｌ ｇｅｎｅｒａｔｏｒ）２１０、電流増幅器（ｃｕｒｒｅｎｔ ａｍｐｌｉｆｉｅｒ）２２０、出力ドライバ２３０、キャパシタ２４０、２５０、３．０〜３．６Ｖ（望ましくは、３．３Ｖ）の調整された電圧ＶRRを提供するための出力端子２６０、そして雑音除去回路２７０を具えている。
基準レベル発生器２１０は、４．５Ｖ〜５．４Ｖ（望ましくは、５Ｖ）の供給電圧（ｓｕｐｐｌｙ ｖｏｌｔａｇｅ）ＶDDと接地電圧の間に連結される抵抗２１１〜２１６で構成される。供給電圧ＶDDは、抵抗２１１〜２１６によって分配される。基準レベル発生器２１０のノード２１７、２１８からは、２つの基準電圧ＶREF及びＶBNが出力される。基準電圧ＶREFは、大略ＶDD／１．５程度であり、基準電圧ＶBNは、大略ＶDD／４．５程度である。キャパシタ２４０、２５０は、基準電圧ＶREF及びＶBNのリプル成分（ｒｉｐｐｌｅ ｃｏｍｐｏｎｅｎｔｓ）を除去するように提供される。
電流増幅器２２０は、テイル−ダウン差動増幅器（ａ ｔａｉｌ−ｄｏｗｎ ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｌｉｆｉｅｒ）で構成される。増幅器２２０は、電流ミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）、又はアクティブロード（ａｃｔｉｖｅ ｌｏａｄ）として機能するトランジスター２２１と２２２、差動対（ｄｉｆｆｅｒｅｎｔｉａｌ ｐａｉｒ）を形成するトランジスター２２５と２２６、電流シンカ（ｃｕｒｒｅｎｔ ｓｉｎｋｅｒ）として機能するトランジスター２２７、フィードバック抵抗２２８、そしてキャパシタ２２９を具えている。基準電圧ＶREF、ＶBNは、トランジスター２２５と２２７のゲートに各々印加される。電流増幅器２２０内トランジスター２２６のゲートと出力端子２６０との間にはフィードバック抵抗２２８が接続されている。キャパシタ２２９は、電流増幅器２２０のノード２２４と出力端子２６０との間に接続される。このキャパシタ２２９は、電流増幅器２２０の入力電圧の位相と出力電圧の位相との間の差を補償するように提供される。
出力ドライバ２３０は、プル−アップトランジスター２３１及びプル−ダウントランジスター２３２で構成される。プル−アップトランジスター２３１のゲートは、電流増幅器２２０のノード２２４に接続される。プル−ダウントランジスター２３２のゲートとしては、基準電圧ＶBNが印加される。
出力端子２６０上の雑音除去回路２７０は、図示されたように抵抗２７１及びキャパシタ２７２で構成される。抵抗２７１は、静電放電ＥＳＤのためキャパシタ２７２が破壊されることを防止するためのことである。
図３は、図１のトランシーバー１２０を示す回路図である。図３を参照すると、トランシーバー１２０は、受信器３１０、トランスミッタ３３０、そして制御ロジック３２０で構成される。よく知られたように、ＵＳＢシステムで、データストリングは、ＮＲＺＩ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ Ｉｎｖｅｒｔｅｄ）コード方式にコーディングされた後、ＵＳＢケーブルを通して伝送される。
受信器３１０は、ＵＳＢケーブルから１対のバス志向データ信号ＤＮ及びＤＰ（即ち、０乃至３．３Ｖの電圧範囲でスイングするＮＲＺＩ信号）受けてシリアルインターフェースエンジン１３０のためのインターフェース志向データ信号ＲＸＤＭ、ＲＸＤ、そしてＲＸＤＰ（即ち、０乃至５Ｖの電圧範囲でスイングする信号）を発生する。インターフェース志向データ信号ＲＸＤＭ及びＲＸＤＰは、バス志向データ信号ＤＭ及びＤＰに、各々対応する信号である。インターフェース志向データ信号ＲＸＤは、バス志向データ信号ＤＭ及びＤＰの差動増幅された信号である。これらインターフェース志向データ信号ＲＸＤＭ、ＲＸＤ、そしてＲＸＤＰは、シリアルインターフェースエンジン１３０に提供される。
ＵＳＢトランスミッタ３３０は、シリアルインターフェースエンジン１３０からインターフェース志向データ信号ＮＲＺＩ及びＥＯＰ（例えば、０乃至５Ｖの電圧範囲でスイングする信号）を受けてバス志向データ信号ＤＭ及びＤＰ（例えば、０乃至３．３Ｖの電圧範囲でスイングする信号）を発生する。バス志向データ信号ＤＭ及びＤＰは、ＵＳＢケーブル上に伝送される。
受信器３１０及びトランスミッタ３３０は、シリアルインターフェースエンジン１３０によって制御されて相互排他的に活性化（ａｃｔｉｖａｔｅｄ）される。インバータ３２１で構成される制御ロジック３２０は、シリアルインターフェースエンジン１３０からの選択信号ＳＥＬ＃に応じて受信器３１０、又はトランスミッタ３３０を選択的に活性化させる。具体的にシリアルインターフェースエンジン１３０からの選択信号ＳＥＬ＃が活性化されると、制御ロジック３２０は、ＵＳＢトランスミッタ３３０をイネイブル（ｅｎａｂｌｅ）させる。
反面、選択信号ＳＥＬ＃が非活性化されると、制御ロジック３２０は、ＵＳＢ受信器３１０をイネイブルさせる。制御ロジック３２０は、選択信号ＳＥＬ＃の位相と１８０゜の位相差を有する第１信号ＥＮ＃と、選択信号ＳＥＬ＃の位相と同一の位相を有する第２信号ＯＥ＃を発生する。第１信号ＥＮ＃は、受信器３１０に提供され、第２信号ＥＯ＃はトランスミッタ３３０に提供される。受信器３１０及びトランスミッタ３３０は、低レベルの第１及び第２信号ＥＮ＃及びＯＥ＃に応じて、各々活性化される。
図４は、図３の受信器３１０の望ましい実施形態を示す回路図である。図４から、参照番号４１０は、バス志向データ信号ＤＭ及びＤＰを差動的に増幅してインターフェース志向の差動信号ＲＸＤを発生する回路を示し、参照番号４２０は、バス志向データ信号ＤＭ及びＤＰをインターフェース志向データ信号ＲＸＤＭ及びＲＸＤＰに変換する回路を示す。回路４１０は、差動増幅器（ＡＭＰ）４１１とレベルシフタ４１３を具えている。回路４１０は、インバータ４１２、４１４を付加的に具えている。インバータ４１２、４１４、各々は信号バッファ（ｓｉｇｎａｌ ｂｕｆｆｅｒ）として機能する。回路４２０は、２つのシュミットトリガ４２１、４２１’と２つのレベルシフタ４２３、４２３’そして出力駆動ロジック４２５を具えている。この回路４２０も、信号バッファとしてインバータ４２２、４２４、４２２’及び４２４’を付加的にさらに具えている。
差動増幅器４１１では、バスからのデータ信号ＤＭ及びＤＰ、そして制御ロジック３２０からの選択信号ＥＮ＃が提供される。データ信号ＤＭ及びＤＰは、レベルシフタ４２１及び４２１’でも各々提供される。又、選択信号ＥＮ＃は、出力駆動ロジック４２５に提供される。次の表１は、本発明による受信器３１０の真理表（ｔｒｕｔｈ ｔａｂｌｅ）である。
Figure 0004430048
上の表１から分かるように、受信器３１０から、ＥＮ＃信号が非活性状態にあるとき、ＤＭ及びＤＰ信号は、受信不可状態（Ｒｘ Ｄｉｓａｂｌｅ Ｓｔａｔｅ）になる。ＤＭ及びＤＰ信号全部“０”状態になり、ＥＮ＃信号が活性状態にあると、ＲＸＤＭ及びＲＸＤＰ信号は、ＳＥＺ（Ｓｉｎｇｌｅ Ｅｎｄｅｄ Ｚｅｒｏ）状態になる。又ＥＮ＃信号が活性化され、ＤＭ及びＤＰ信号が、各々“１”及び“０”状態にあると、ＲＸＤＭ及びＲＸＤＰ信号が、ＤＺ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｚｅｒｏ ｏｒ Ｊ）状態になる。最後に、ＥＮ＃信号が活性化され、ＤＭ及びＤＰ信号が、各々“０”及び“１”状態にあると、ＲＸＤＭ及びＲＸＤＰ信号は、ＤＯ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｏｎｅ ｏｒ Ｋ）状態になる。
図５及び図６は、上の表１によって実施された図４の受信器３１０の詳細な回路構成を示す回路図である。
まず、図５を参照すると、差動増幅器４１１は、トランジスター１１〜１９で構成される。増幅器４１１の差動対１３及び１４は、抵抗５１０及び５１１を通してＵＳＢデータライン３４３及び３４４に各々連結される。差動増幅器４１１のノードＮ１には電圧調整器１１０からの調整された電圧ＶＲＲが供給される。差動増幅器のノードＮ２には制御ロジック３２０からの選択信号、又はイネイブル信号ＥＮ＃が提供される。レベルシフタ４１３は、トランジスター２２〜２９で構成される。差動増幅器４１１とレベルシフタ４１３との間にはトランジスター２０及び２１で構成されるＣＭＯＳインバータ４１２が位置する。
図面に図示されたように、回路４１０の出力ステージには雑音の除去のためのアクティブフィルタ回路５１３が提供されている。レベルシフタ４１３とアクティブフィルタ回路５１３との間にもトランジスター３０及び３１で構成される他の１つのＣＭＯＳインバータ４１４が連結される。レベルシフタ４１３、インバータ４１４及び５１４、そしてアクティブフィルタ回路５１３では、ＶDDの電源電圧が、各々提供される。アクティブフィルタ回路５１３によってフィルタリングされた信号は、インバータ５１４を通してインターフェース志向信号として出力される。このフィルタ回路５１３に対しては、以後詳細に説明する。インバータ５１４の出力は、バス志向データ信号ＤＭ及びＤＰの差動信号ＲＸＤとしてシリアルインターフェースエンジン１３０に提供される。
図６は、表１による図４の回路の詳細な回路構成を示している。図６を参照すると、シュミットトリガ４２１は、トランスミッタ３２〜４２で構成される。シュミットトリガ４２１’は、トランスミッタ３２’〜４２’で構成され、図６に図示されたように、このシュミットトリガ４２１’の回路構成は、シュミットトリガ４２１の回路構成と同一である。シュミットトリガ４２１及び４２１’では電圧調整器１１０の出力電圧ＶRRが提供される。制御ロジック３２０からの選択信号ＥＮ＃はアクティブフィルタ回路５１５を通してシュミットトリガ４２１及び４２１’に印加される。
より詳しくは、フィルタ回路５１５の出力は、インバータ５１６を通してシュミットトリガ４２１に提供される。シュミットトリガ４２１’では、フィルタ回路５１５の出力がそのまま提供される。シュミットトリガ４２１は、そのトランジスター３６及び３７がインバータの出力に応じてターン−オン／ターン−オフされることによってイネイブル／ディスエイブルされる。このように、シュミットトリガ４２１’は、シュミットトリガのトランジスター３６’及び３７’が選択信号ＥＮ＃に応じてターン−オン／ターン−オフされることによってイネイブル／ディスエイブルされる。
さらに、バス志向データ信号ＤＰ及びＤＭがシュミットトリガ４２１及び４２１’の入力ノードＮ３及びＮ４に各々印加される。シュミットトリガ４２１は、バス志向データ信号ＤＰのスイングに応じてヒステリシスを有する出力信号を発生する。このように、シュミットトリガ４２１’もバス志向データ信号ＤＭのスイングに応じてヒステリシスを有する出力信号を発生する。シュミットトリガ４２１及び４２１’の出力信号は、インバータ４２２及び４２２’を通してレベルシフタ４２３及び４２３’に、各々提供される。
レベルシフタ４２３は、トランジスター４６〜５４で構成される。レベルシフタ４２３’は、トランジスター４６’〜５４’で構成され、このレベルシフタ４２３’の回路構成は、図６に図示されたように、レベルシフタ４２３の回路構成と同一である。レベルシフタ４２３及び４２３’ではＶDDの電源電圧が、各々提供される。このレベルシフタ４２３及び４２３’によって０〜３．３Ｖの電圧範囲のバス志向データ信号は、０〜５Ｖの電圧範囲のインターフェース志向データ信号に各々レベル−シフトされる。レベルシフタ４２３及び４２３’の出力信号は、インバータ５６及び５６’、そしてアクティブフィルタ回路５１７及び５１８を各々通して出力駆動ロジック４２５に提供される。
出力駆動ロジック４２５は、ナンド（ＮＡＮＤ）ゲート６０、ノア（ＮＯＲ）ゲート６２、そしてインバータ５９、６１、６３で構成される。この出力駆動ロジック４２５は、選択信号（又はイネイブル信号）ＥＮ＃とレベルシフタ４２３及び４２３’の出力信号に応じてバス志向データ信号ＤＭ及びＤＰに、各々対応するインターフェース志向データ信号ＲＸＤＭ及びＲＸＤＰを発生する。
再び、表１を参照すると、選択信号ＥＮ＃が非活性化されるとき、差動信号ＲＸＤは、論理０の状態になり、信号ＲＸＤＭ及びＲＸＤＰは、各々論理１及び０の状態になる。このとき、信号の受信動作が行われない。選択信号ＥＮ＃が活性化され、信号ＤＭ及びＤＰが論理０の状態になるときには、信号ＲＸＤＭ及びＲＸＤＰ全部が論理０の状態になる。通常的に、このような状態は“シングルエンディドゼロ（Ｓｉｎｇｌｅ Ｅｎｄｅｄ Ｚｅｒｏ）状態”と称する。選択信号ＥＮ＃が活性化され、信号ＤＭ及びＰが各々論理１及び０の状態になるときには信号ＲＸＤＭ及びＲＸＤＰが各々論理１及び０の状態になり、信号ＲＸＤが論理０の状態になる。通常的に、このような状態は“ディファレンシャルゼロ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｚｅｒｏ）状態”、又は“Ｊ−状態”と称する。又、選択信号ＥＮ＃が活性化され、信号ＤＭ及びＤＰが各々論理０及び１の状態になるときには信号ＲＸＤＭ及びＲＸＤＰが各々論理０及び１の状態になり、信号ＲＸＤが論理１の状態になる。通常的に、このような状態は“ディファレンシャルゼロ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｚｅｒｏ）状態”、又は“Ｋ−状態”と称する。
図７は、図５及び５Ｂに図示された各アクティブフィルタ回路５１３、５１５、５１７、又は５１８の詳細な回路構成を示す回路図である。図７を参照すると、アクティブフィルタ回路は、遅延回路６１０、組み合わせロジック（ｃｏｍｂｉｎａｔｉｏｎａｌ ｌｏｇｉｃ）６２０、そしてキャパシタ６３０及び６４０で構成される。遅延回路６１０は、インバータ６１１〜６１７で構成される。組み合わせロジック６２０は、アンド（ＡＮＤ）ゲート６２１、ノア（ＮＯＲ）ゲート６２２、６２３、及び６２４、そしてインバータ６２５で構成される。図示されたように、ノアゲート６２３及び６２４は相互ラッチされる。以上のような構成を有するフィルタ回路は、信号に含まれた雑音及びグリッチ（ｇｌｉｔｃｈ）を除去することに優れる性能を発揮する。
図８は、図３のトランスミッタ３３０の望ましい実施形態を示す回路図である。図８を参照すると、トランスミッタ３３０は、状態制御器７１０、傾斜制御器７２０、そして出力駆動器７３０及び７４０を含んでいる。トランスミッタ３３０は、図面に図示されたように、シリアルインターフェースエンジン１３０から提供されるインターフェース志向フォーマットの入力信号ＮＲＺＩ、ＥＯＰ、そしてＯＥ＃に応じてバス志向フォーマットの出力信号ＤＭ及びＤＰを発生する。トランスミッタ３３０の構成要素のうち、状態制御器７１０を除外した余りこと７２０、７３０、そして７４０では、２つの電源電圧ＶDD及びＶRRが提供される。しかし、状態制御器７１０では、ＶDDの電源電圧だけが提供される。
傾斜制御器７２０は、インターフェース志向フォーマットの入力信号ＮＲＺＩ、ＥＯＰ、そしてＯＥ＃に応じてどの時点でバス志向フォーマットの出力信号ＤＭ及びＤＰがそれらの決められたデータ状態に駆動されるかを決定する状態制御信号を発生する。傾斜制御器７２０は、状態制御信号に応じてバス志向フォーマットの出力信号ＤＭ及びＤＰの傾斜（ｓｌｏｐｅｓ）、即ち、エッジ率（ｅｄｇｅ ｒａｔｅｓ）を制御する傾斜制御信号を発生する。出力駆動器７３０及び７４０は、状態制御信号及び傾斜制御信号に応じてＵＳＢケーブルに伝送されるバス志向データ信号ＤＭ及びＤＰを、各々発生する。
次の表２は、本発明によるトランスミッタ３３０の真理表である。
Figure 0004430048
上の表２から分かるように、トランスミッタ３３０から、ＯＥ＃信号が非活性化状態にあると、ＤＭ及びＤＰ信号は、高インピーダンス（Ｈｉｇｈ Ｉｍｐｅｄａｎｃｅ）状態になる。ＯＥ＃及びＥＯＰ信号が活性化されているとき、ＮＲＺＩ信号に関系なしにＤＭ及びＤＰ信号がＳＥＺ（Ｓｉｎｇｌｅ Ｅｎｄｅｄ Ｚｅｒｏ）状態になる。ＮＲＺＩ信号が０状態にあり、ＥＯＰは、非活性化状態に、そしてＯＥ＃信号が活性状態にあると、ＤＭ及びＤＰ信号は、ＤＺ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｚｅｒｏ）状態になる。最後に、ＮＲＺＩ信号が１状態にあり、ＥＯＰは、非活性状態に、そしてＯＥ３信号が活性状態にあると、ＤＭ及びＤＰ信号は、ＤＺ状態にある。
図９乃至図１２は、上の表２によって実施された図８のトランスミッタ３３０の詳細回路図である。
先ず、図９は、状態制御器７１０の詳細回路図である。図９を参照すると、シリアルインターフェースエンジン１３０からのインターフェース志向フォーマットの入力信号ＮＲＺＩ、ＥＯＰ、そしてＯＥ＃が状態制御器７１０に提供される。状態制御器７１０は、入力信号、即ちコーディングされたデータ信号ＮＲＺＩ、コーディングされたデータ信号ＮＲＺＩの末を示すデータエンド信号ＥＯＰ、そして選択信号（又は出力イネイブル信号）ＯＥ＃に応じて、どの時点でバス志向フォーマットの出力信号ＤＭ及びＤＰがそれらの決められたデータ状態に駆動されるかを決定する第１乃至第６の状態制御信号ＦＮＩ、ＦＮＩ＃、ＰＥＮ＿ＤＭ、ＮＥＮＬ＿ＤＭ、ＰＥＮ＿ＤＰ、そしてＮＥＮＬ＿ＤＰを発生する。図示されたように、この状態制御器７１０は、インバータ８２１、８２４、８２５、８２６、８２９、８３１、８３３、８３４、８３７、８３９、そして８４１とアンドゲート８２７、８３２、８３５、そして８４０、フィルタ回路８２３、８２８、そして８３６、そしてノアゲート８３０及び８３８で構成される。
インバータ８２１は、出力イネイブル信号ＯＥ＃を論理的に反転させて、第１状態制御信号ＦＮＩを発生する。この状態制御信号ＦＮＩは、フィルタ回路８２３を通してインバータ８２４に提供される。インバータ８２４は、フィルタ回路８２３によってフィルタリングされた状態制御信号ＦＮＩを論理的に反転させて、第２状態制御信号ＦＮＩ＃を発生する。インバータ８２５は、データエンド信号ＥＯＰを論理的に反転させる。インバータ８２６は、コーディングされたデータ信号ＮＲＺＩを論理的に反転させる。アンドゲート８２７は、インバータ８２５及び８２９の出力に対する論理積の演算（ＡＮＤ）を行う。このアンドゲート８２７の出力は、フィルタ回路８２８を通してインバータ８２９に提供される。インバータ８２９は、アンドゲート８２７のフィルタリングされた出力を論理的に反転させる。
ノアゲート８３０は、状態制御信号ＦＮＩとインバータ８２９の出力に対する論理和の否定の演算（ＮＯＲ：ノア）を行う。このノアゲート８３０の出力は、インバータ８３１を通して第３の状態制御信号ＰＥＮ＿ＤＭとして出力される。ナンド（ＮＡＮＤ：ナンド）ゲート８３２は、状態制御信号ＦＮＩとインバータ８２９の出力に対する論理積の否定の演算（ＮＡＮＤ）を行う。このナンドゲート８３２の出力は、インバータ８３３を通して第４状態制御信号ＮＥＮＬ＿ＤＭとして出力される。インバータ８３４は、インバータ８２６の出力を論理的に反転させる。アンドゲート８３５は、インバータ８２５及び８３４の出力に対する論理積の演算を行う。このアンドゲート８３５の出力は、フィルタ回路８３６を通してインバータ８３７に提供される。インバータ８３７は、アンドゲート８３５のフィルタリングされた出力を論理的に反転させる。
ノアゲート８３８は、状態制御信号ＦＮＩ＃とインバータ８３７の出力に対する論理和の否定の演算を行う。このノアゲート８３８の出力は、インバータ８３９を通して第５状態制御信号ＰＥＮ＿ＤＰとして出力される。ナンドゲート８４０は、状態制御信号ＦＮＩとインバータ８３７の出力に対する論理的なナンディングを行う。このナンドゲート８４０の出力は、インバータ８４１を通して第６状態制御信号ＮＥＮＬ＿ＤＰとして出力される。トランスミッタ３３０がデータ信号をバス２００上に送信するとき、信号ＰＥＮ＿ＤＭ及びＮＥＮＬ＿ＤＭは、各々高及び低レベルに維持される。又信号ＰＥＮ＿ＤＰ及びＮＥＮＬ＿ＤＰも、各々高及び低レベルに維持される。
以上のような状態制御器７１０から、フィルタ回路８２３、８２８、そして８３６、各々は図７のフィルタ回路と同一であり、類似な構成を有する。
図１０は、傾斜制御器７２０の詳細回路図である。図９を参照すると、傾斜制御器７２０では、電圧調整器１１０の出力電圧ＶRR（即ち、３．３Ｖ）が電圧調整器の電源電圧として供給される。又、傾斜制御器７２０は、状態制御器７１０からインターフェース志向フォーマット（即ち、５Ｖ）の状態制御信号ＦＮＩ及びＦＮＩ＃を提供されてバス志向フォーマット（即ち、３．３Ｖ）の第１乃至第３傾斜制御信号ＰＢＩＡＳ、ＨＶＤＤ、そしてＮＢＩＡＳを発生する。
図示されたように、傾斜制御信号７２０は、電圧調整器１１０からの供給電圧ＶRR、そして接地電圧ＶSSが各々印加される電源ノード３５０及び３６０、状態制御器７１０からの状態制御信号ＦＮＩ及びＦＮＩ＃を各々受けるための入力ノード８０１及び８０２、そして傾斜制御信号ＰＢＩＡＳ、ＨＶＤＤ、そしてＮＢＩＡＳを各々出力するための出力ノード８１１、８１２、そして８１３、又は８１１’、８１２’、そして８１３’、ｐ−チャンネル型（ｃｈａｎｎｅｌ ｔｙｐｅ）のＭＯＳトランジスター８５１、８５２及び８５３、ｎ−チャンネル型のＭＯＳトランジスター８５６及び８５７、抵抗８５４及び８５５、そしてＭＯＳキャパシタ８５８を具えている。
トランンジスター８５１の電流経路（ｃｕｒｒｅｎｔ ｐａｔｈ）（即ち、ソース／ドレーンチャンネル）の１端（ｏｎｅ ｅｎｄ）は、電源ノード３５０に接続され、トランジスターの制御端子（ｃｏｎｔｒｏｌ ｔｅｒｍｉｎａｌ）（即ち、ゲート）は、入力ノード８０１に接続される。トランジスター８５２の電流通路の１端は、トランジスター８５１の電流経路の他端（ｔｈｅ ｏｔｈｅｒ ｅｎｄ）と接続され、トランジスターの電流経路の制御端子は、入力ノード８０２に接続される。トランジスター８５３の電流経路は、電源ノード３５０と出力ノード８１１、又は８１１’の間に接続され、トランジスターの制御端子は、トランジスター８５１及び８５２の電流経路の接続点、出力ノード８１１、又は８１１’全部に接続される。
抵抗８５４は、出力ノード８１１、又は８１１’と出力ノード８１２、又は８１２’との間に接続される。抵抗８５５は、出力ノード８１２、又は８１２’と出力ノード８１３、又は８１３’との間に接続される。トランジスター８５６の電流経路は、出力ノード８１３、又は８１３’と電源ノード３６０の間に接続され、トランジスターの制御端子は、入力ノード８０２との間に接続される。トランジスター８５７の電流経路は、出力ノード８１３、又は８１３’と電源ノード３６０との間に接続され、トランジスターの制御端子は、出力ノード８１３、又は８１３’に接続される。
傾斜制御器７２０は、傾斜制御器のトランジスター８５１及び８５６が入力信号ＦＮＩ及びＦＮＩ＃に応じてターン−オン／ターン−オフされたことによってイネイブル／ディスエイブルされる。キャパシタ８５８は、出力ノード８１２、又は８１２’上の信号ＨＶＤＤのリフル成分を除去するため提供されている。信号ＨＶＤＤは、殆どＶRR／２に維持される。信号ＰＢＩＡＳは、信号ＤＭ及びＤＰの上昇エッジ（ｒｉｓｉｎｇ ｅｄｇｅｓ）の傾斜を制御することに使用し、信号ＮＢＩＡＳは、信号ＤＭ及びＤＰの下降（ｆａｌｌｉｎｇ ｅｄｇｅｓ）の傾斜を制御することに使用される。
信号ＰＢＩＡＳ及びＮＢＩＡＳは、出力駆動器７３０及び７４０内のトランジスター（図９及び８Ｄの８６１、８６４、８６７、８６８、８６１’、８６４’、８６７’及び８６８’参照）をターン−オンされることに充分な一定の電圧レベルに維持される。この信号に対しては、以後詳細に説明される。傾斜制御器７２０から、トランジスター８５２は、待機（ｓｔａｎｄｂｙ）状態での電力消耗を最小化する機能を果たす。
図１１は、出力駆動器７３０の詳細回路図である。図１１を参照すると、出力駆動器７３０は、電圧調整器１１０の出力電圧ＶRRを供給される。この駆動器は、新たな構造を有する１つの演算増幅器７３１を具えている。この演算増幅器７３１は、傾斜制御信号ＰＢ
ＩＡＳを受けるための第１入力端子７３２、制御信号ＨＶＤＤを受けるための第２入力端子７３３、傾斜制御信号ＮＢＩＡＳを受けるための第３入力端子７３４、出力駆動信号ＰＤＲＶＭを提供するための第１出力端子７３５、出力駆動信号ＮＤＲＶＭを提供するための出力端子７３６、そしてフィードバック端子７３７を具えている。
演算増幅器７３１は、トランジスター８６１〜８６８で構成される。定電流源として作用するトランジスター８６１の電流経路の１端は、電源ノード３５０に接続され、トランジスターの制御端子は、傾斜制御信号ＰＢＩＡＳが印加される入力端子７３２に接続される。トランジスター８６２の電流経路の１端は、トランジスター８６１の電流経路の他端に接続され、トランジスターの制御端子は、傾斜制御信号ＨＶＤＤが印加される入力端子７３３に接続される。定電流源として作用するトランジスター８６４の電流経路の１端は、電源ノード３６０に接続され、トランジスターの制御端子は、傾斜制御信号ＮＢＩＡＳが印加される入力端子７３４に接続される。
トランジスター８６５の電流経路は、トランジスター８６２、８６４の電流経路の間に接続され、トランジスターの制御端子は、入力端子７３３に接続される。定電流源として作用するトランジスター８６７の電流経路は、電源ノード３５０と出力端子７３５との間に接続され、トランジスターの制御端子は、入力端子７３４に接続される。トランジスター８６６の電流経路は、トランジスター８６４の電流経路の他端と出力端子７３５の間に接続され、トランジスターの制御端子は、入力端子７３３に接続される。
定電流源として作用するトランジスター８６８の電流経路の１端は、電源ノード３６０と出力端子７３６の間に接続され、トランジスターの制御端子は、入力端子７３４に接続される。トランジスター８６３の電流経路は、トランジスター８６１の電流経路の他端と出力端子７３６との間に接続され、トランジスターの制御端子は、入力端子７３３に接続される。演算増幅器７３１から、トランジスター８６１及び８６４、各々の電流利得は、トランジスター８６７及び８６８、各々の電流利得より数倍（望ましくは２乃至４倍）程度大きい。
出力駆動器７３０は、出力プル−アップトランジスター８６９、電流ソーストランジスター８７１、出力プル−ダウントランジスター８７０、電流シンクトランジスター８７２、そして少なくとも１つのフィードバックキャパタ７３８をさらに具えている。
出力プル−アップトランジスター８６９は、電源ノード３５０とデータライン３４３との間に接続される電流経路と、演算増幅器７３１の出力端子７３５に接続される制御端子を有する。電流ソーストランジスター８７１は、演算増幅器７３１の出力端子７３５と電源ノード３５０との間に接続される電流経路と、状態制御信号ＰＥＮ＿ＤＭが印加されるノード８０３に接続される制御端子を有する。出力プルダウントランジスター８７０は、電源ノード３６０とデータライン３４３との間に接続される電流経路と、演算増幅器７３１の出力端子７３６に接続される制御端子を有する。電流シンクトランジスター８７２は、演算増幅器７３１の出力端子７３６と電源ノード３６０との間に接続される電流経路と、状態制御信号ＰＥＮ＿ＤＭが印加されるノード８０４に接続される制御端子を有する。少なくとも１つ以上のフィードバックキャパシタ７３８は、演算増幅器７３１のフィードバック端子７３７とデータライン３４３の間に接続される。
又、出力駆動器７３０は、データイン３４３上のロードキャパシタンスの変化を補償するための回路８７７及び８７８を具えている。抵抗８７７は、停電気放電ＥＳＤのため、キャパシタ８７８が破壊されることを防止するため提供されている。キャパシタは、回路内部のキャパシタンスを増加させる。というわけで、トランスミッタ回路は、負荷の多くの変化に対しても安定的な出力特性を有する。
図１２は、出力駆動器７４０の詳細回路図である。図１２を参照すると、出力駆動器７４０も電圧調整器１１０の出力電圧ＶRRを供給される。この駆動器７４０も新たな構造を有する１つの演算増幅器７４１を具えている。この演算増幅器７４１は、傾斜制御信号ＰＢＩＡＳ、ＨＶＤＤ、ＮＢＩＡＳを各々受けるための第１乃至第３入力端子７３２’、７３３’そして７３４’、出力駆動信号ＰＤＲＶＰ及びＮＤＲＶＰを各々提供するための第１及び第２出力端子７３５’及び７３６、そしてフィードバック端子７３７’を具えている。演算増幅器７４１は、トランジスター８６１’〜８６８’で構成され、演算増幅器７３１と同一の構成を有する。演算増幅器７４１から、トランジスター８６１’及び８６４各々の電流利得は、トランジスター８６７’及び８６８各々の電流利得より数倍（望ましくは２乃至４倍）程度大きい。
この出力駆動器７４０も出力プル−アップトランジスター８６９’、電流ソーストランジスター８７１’、出力プル−ダウントランジスター８７０’、電流シンクトランジスター８７２’、そして少なくとも１つのフィードバックキャパシタ７３８’をさらに具えている。出力プル−アップトランジスター８６９’は、電源ノード３５０と信号ＤＰを提供するためのデータライン３４４の間に接続される電流経路と、演算増幅器７４１の出力端子７３５’に接続される制御端子を有する。電流ソーストーランジスター８７１’は、演算増幅器７４１の出力端子７３５’と電源ノード３５０の間に接続される電流経路と、状態制御信号ＰＥＮ＿ＤＰが印加されるノード８０５に接続される制御端子を有する。
出力プル−ダウントランジスター８７０’は、電源ノード３６０とデータライン３４４の間に接続される電流経路と、演算増幅器７４１の出力端子７３６’に接続される制御端子を有する。電流シンクトランジスター８７２’は、演算増幅器７４１の出力端子７３６’と電源ノード３６０の間に接続される電流経路と、状態制御信号ＮＥＮＬ＿ＤＰが印加されるノード８０６に接続される制御端子を有する。少なくとも１つ以上のフィードバックキャパシタ７３８’は、演算増幅器７４１のフィードバック端子７３７’とデータライン３４４の間に接続される。
又、出力駆動器７４０は、データライン３４４上のロードキャパシタンスの変化を補償するための回路８７７’及び８７８’を具えている。抵抗８７７’は、停電気放電ＥＳＤのため、キャパシタ８７８’が破壊されることを防止するため提供されている。
図１１及び図１２から、参照符号Ａは、信号ＤＭの上昇傾斜（ｒｉｓｉｎｇ ｓｌｏｐｅ）を制御する回路部分を示し、符号Ｂは、信号ＤＭの下降傾斜（ｆａｌｌｉｎｇ ｓｌｏｐｅ）を制御する回路部分を示している。参照符号Ａで示した回路部の各構成と関連された信号と参照符号Ｂで示した回路部の各構成と関連された信号は、相互逆相関係（ｒｅｖｅｒｓｅ ｐｈａｓｅ ｒｅｌａｔｉｏｎ）にあるだけ、それらの動作原理は、同一である。従って、ここでは説明の便宜のため、Ａ部分の動作原理に対して図１１を参照して詳細に説明する。
まず、図１１を参照して、初期にはノード７３７上の電圧ＶFは、ＶRR／２に設定されることに仮定する。この場合、ノード７３７上には仮想接地（ｖｉｒｔｕａｌ ｇｒｏｕｎｄ）が構築される。トランスミッタ３３０がバス２００上にデータ信号ＤＭ及びＰを送信するとき、信号ＰＥＮ＿ＤＰ及びＮＥＮＬ＿ＤＰは勿論、信号ＰＥＮ＿ＤＭ及びＮＥＮＬ＿ＤＭは、各々高及び低レベルに維持される。又、この際、傾斜制御７２０からの信号ＰＢＩＡＳ、ＨＶＤＤ及びＮＢＩＡＳは、それらの予め決められたレベルに維持される。従って、トランジスター８７１及び８７２はターン−オフされ、トランジスター８６１、８６４、８６７、そして８６８は、ターン−オンされる。
出力信号ＤＭのエッジ率（即ち、傾斜）（ｄＶ／ｄｔ）は、フィードバックキャパタ７３８を通して流れる電流（以下、‘フィードバック電流’と称する）ＩFを次の式（１）のように決定する。
ＩF＝Ｃ738×（ｄＶ／ｄｔ） … （１）
ここで、Ｃ738は、フィードバックキャパシタ７３８のキャパシタンスを示す。
データライン３４３上の信号ＤＭの傾斜が目標傾斜、又はエッジ率（ｔａｒｇｅｔ ｓｌｏｐｅｏｒ ｅｄｇｅ ｒａｔｅ）と一致するときには、ノード７３７上の電圧ＶFがＶRR／２そのまま維持される。又、この際には、トランジスター８６２を通してノード７３７に供給される電流（以下、‘供給電流’と称する）Ｉ862がフィードバック電流ＩFと同一である。従って、ノード７３７の電圧は、起こらない。この場合には、増幅器７３１の出力ノード７３５及び７３６ではどのような電圧変化が起こらない。その結果、信号ＤＭは一定な変化率に増加する。
信号ＤＭの上昇エッジの間に、もし、信号の傾斜が目標傾斜より非常に小さい場合にはフィードバック電流ＩFが減らしてノード７３７の電圧ＶFは、ＶRR／２より大きくなる。従って、ＮＭＯＳトランジスター８６２の導電性は、減らし、これはトランジスター８６５を通して流れる電流の減少を催す。この結果、トランジスター８６６を通して流れる電流Ｉ866は、相対的に増加する。これが増幅器７３１の出力端子７３５の電圧降下を催す。このような電圧降下は、トランジスター８６９を通してデータライン３４３に流れる電流Ｉ869の量を増加させる。その結果、信号ＤＭの電圧変化率は、相対的に大きくなる。
信号ＤＭの下降エッジの間に、もし信号の傾斜が目標傾斜より非常に小さい場合には、フィードバック電流ＩFが減ってノード７３７の電圧ＶFは、ＶRR／２より大きくなる。従って、ＮＭＯＳトランジスター８６２の導電性は減り、これはトランジスター８６５を通して流れる電流の減少となる。この結果、トランジスター８６３を通して流れる電流Ｉ866は、相対的に減少する。これが増幅器７３１の出力端子７３６の電圧上昇となる。このような電圧上昇は、データライン３４３からトランジスター８７０を通して接地３６０に流れる電流Ｉ870の量を増加させる。その結果、信号ＤＭの電圧変化率は、相対的に大きくなる。
信号ＤＭの上昇エッジの間に、もし、信号の傾斜が目標傾斜より非常に大きい場合にはフィードバック電流ＩFが増加してノード７３７の電圧ＶFは、ＶRR／２より小さくなる。従って、ＮＭＯＳトランジスター８６２の導電性が増加し、これはトランジスター８６５を通して流れる電流の増加となる。この結果、トランジスター８６６を通して流れる電流Ｉ866は、相対的に減少する。これが増幅器７３１の出力端子７３５の電圧上昇となる。このような電圧上昇は、トランジスター８６９を通してデータライン３４３に流れる電流Ｉ869の量を減少させる。その結果、信号ＤＭの電圧変化率は、相対的に小さくなる。
信号ＤＭの下降エッジの間に、もし信号の傾斜が目標傾斜より非常に大きい場合には、フィードバック電流ＩFが増加してノード７３７の電圧ＶFは、ＶRR／２より小さくなる。従って、ＮＭＯＳトランジスター８６２の導電性は増加し、これはトランジスター８６３を通して流れる電流の増加となる。この結果、トランジスター８６３を通して流れる電流Ｉ863は、相対的に減少する。これが増幅器７３１の出力端子７３６の電圧上昇となる。このような電圧上昇は、データライン３４３からトランジスター８７０を通して接地３６０に流れる電流Ｉ870の量を減少させる。その結果、信号ＤＭの電圧変化率は、相対的に小さくなる。
以上から、図８のトランスミッタの主要構成要素上に信号の波形が図１３乃至図２０に図示されている。図１３は、バスに伝送されるＮＲＺＩ変調された信号ＤＭ及びＤＰの波形を示している。図１４は、ＨＶＤＤ信号の波形を示し、図１５は、ＮＤＲＶＭ信号の波形を、そして図１６は、ＰＤＲＶＭ信号の波形を示す。又図１７は、フィードバック信号ＶFを示し、図１８乃至図２０は、信号ＮＤＲＶＰ、ＰＤＲＶＰ及びＶF’の波形を各々示している。
本発明によるバスインターフェースのブロック図である。 図１の電圧調整器の詳細回路図である。 図１のトランシーバーの回路図である。 図１のトランシーバーの回路図である。 図４の受信器の詳細回路図である。 図４の受信器の詳細回路図である。 図５及び図６の各アクティブフィルターの詳細回路図である。 図３のトランスミッタの望ましい実施形態を示す回路図である。 図８のトランスミッタの詳細回路図である。 図８のトランスミッタの詳細回路図である。 図８のトランスミッタの詳細回路図である。 図８のトランスミッタの詳細回路図である。 図８のトランスミッタの主要構成要素上の信号の波形図である。 図８のトランスミッタの主要構成要素上の信号の波形図である。 図８のトランスミッタの主要構成要素上の信号の波形図である。 図８のトランスミッタの主要構成要素上の信号の波形図である。 図８のトランスミッタの主要構成要素上の信号の波形図である。 図８のトランスミッタの主要構成要素上の信号の波形図である。 図８のトランスミッタの主要構成要素上の信号の波形図である。 図８のトランスミッタの主要構成要素上の信号の波形図である。
符号の説明
１００ バスインターフェース
１１０ 電圧調整器
１２０ データトランシーバー
３１０ データ受信器
３３０ データトランスミッタ
７１０ 状態制御器
７２０ 傾斜制御器
７３０、７４０ 出力駆動器

Claims (13)

  1. 電気的なデータ信号をＵＳＢケーブルの１対の第１及び第２データライン、又は前記ＵＳＢケーブルのデータライン対から送信、又は受信するためのデータ送受信回路において、
    各々が第１スイング範囲内にある第１コーディングされた入力データ信号、前記第１コーディングされた入力データ信号の終了を示すデータエンド信号、そして選択信号に応じて、各々が第２スイング範囲内にある第１及び第２のコーディングされた出力データ信号を発生して前記ＵＳＢケーブルのデータライン対に提供するＵＳＢトランスミッタと、
    前記選択信号を論理的に反転させるインバータと、
    前記反転された選択信号に応じて、前記ＵＳＢケーブルのデータライン対から前記第２スイング範囲内の前記第２及び第３のコーディングされた入力データ信号を受けて前記第１スイング範囲内の第３乃至第５のコーディングされた信号を発生する受信器を含み、
    前記第３乃至第５のコーディングされた出力データ信号のうち、１つは別の信号の差動信号であり、
    前記受信器は、前記ＵＳＢケーブルから１対のバス志向データ信号ＤＮ及びＤＰを受けてシリアルインターフェースエンジンのためのインターフェース志向データ信号ＲＸＤＭ、ＲＸＤ、そしてＲＸＤＰを発生し、
    前記ＵＳＢトランスミッタは、前記シリアルインターフェースエンジンからインターフェース志向データ信号ＮＲＺＩ及びＥＯＰを受けてバス志向データ信号ＤＭ及びＤＰを発生する
    ことを特徴とするデータ送受信回路。
  2. 前記第１及び第２のコーディングされた出力データ信号は、前記データエンド信号及び 前記選択信号が活性化されるとき、第１データ状態に駆動され、
    前記第１のコーディングされた入力データ信号が第１論理状態になるとき、前記データエンド信号が非活性化されるとき、そして前記選択信号が活性化されるとき、第２データ状態に駆動され、
    前記第１のコーディングされた入力データ信号が前記第２論理状態になるとき、前記データエンド信号が非活性化されるとき、そして、前記選択信号が活性化されるとき、第３データ状態に駆動されることを特徴とする請求項１に記載のデータ送受信回路。
  3. 前記第１及び第２のコーディングされた出力データ信号は、前記選択信号が非活性化されるとき、高インピーダンス状態に駆動されることを特徴とする請求項１に記載のデータ送受信回路。
  4. 前記第２及び第３のコーディングされた出力データ信号は、前記第２及び第３のコーディングされた入力信号が全部第１論理状態であり、前記反転された選択信号が非活性化されるとき、第１データ状態に駆動され、
    前記第２及び第３のコーディングされた入力データ信号が第２論理状態になるとき、前記反転された選択信号が活性化されるとき、第２データ状態に駆動され、
    前記第２のコーディングされた入力データ信号が前記第１論理状態になるとき、前記第３のコーディングされた入力データ信号が前記第２論理状態になるとき、前記の反転された選択信号が活性化されるとき、第３データ状態に駆動されることを特徴とする請求項１に記載のデータ送受信回路。
  5. 前記受信器は、前記反転された選択信号が非活性化されるとき、ディスエイブルされることを特徴とする請求項１に記載のデータ送受信回路。
  6. 前記データ送受信回路は、前記第１スイング範囲内の電源電圧を前記トランスミッターと前記受信器に全部供給するための電圧調整器を付加的に含むことを特徴とする請求項１に記載のデータ送受信回路。
  7. 前記ＵＳＢトランスミッター、レシーバ、そして電圧調整器は、単一の半導体チップ上に形成されることを特徴とする請求項１に記載のデータ送受信回路。
  8. イネイブル信号に応じて前記ＵＳＢケーブルの第１及び第２データラインの対から第１及び第２電気的な入力データ信号であって、２つの予め決定された電圧レベルの範囲内でスイングする第１及び第２電気的な入力データ信号を受けるためのデータ送受信回路であって、
    前記第１入力データ信号と前記第２入力データ信号の差を増幅して前記入力データ信号と同一の範囲内でスイングする差動信号を発生する差動増幅器と、
    前記差動信号のスイング電圧レベルをシフトして第１出力データ信号と同一にレベル−シフトされた差動信号を発生する第１レベルシフタと、
    前記第１入力データ信号の前記スイングに応じてヒステリシス特性を有する出力信号を発生する第１シュミットトリガと、
    前記第１シュミットトリガの前記出力信号のスイング電圧レベルをシフトして第１レベル−シフトされた出力データ信号を発生する第２レベルシフタと、
    前記第２入力データ信号の前記スイングに応じてヒステリシス特性を有する出力信号を発生する第２シュミットトリガと、
    前記第２シュミットトリガの前記出力信号のスイング電圧レベルをシフトして第２レベル−シフトされた出力データ信号を発生する第３レベルシフタと、
    前記イネイブル信号、前記第１及び第２レベル−シフトされた出力データ信号に応じて第２及び第３出力データ信号を発生するための出力駆動ロジックを含むことを特徴とする請求項１に記載のデータ送受信回路。
  9. 前記第１及び第２出力データ信号は、
    前記第１及び第２の入力データ信号が第１論理状態になるとき、そして前記イネイブル信号が活性化されるとき、第１データ状態に駆動され、
    前記第１入力データ信号が第２論理状態になるとき、前記第２入力データ信号が前記第１論理状態になるとき、そして前記イネイブル信号が活性化されるとき、第２データ状態に駆動され、
    前記第１入力データ信号が前記第１論理状態になるとき、前記第２入力データ信号が前記第２論理状態になるとき、そして前記イネイブル信号が活性化されるとき、第３データ状態に駆動されることを特徴とする請求項８に記載のデータ送受信回路。
  10. 前記差動増幅器及び前記第１及び第２シュミットトリガは、前記イネイブル信号が非活性化されるとき、ディスエイブルされることを特徴とする請求項８に記載のデータ送受信回路。
  11. 前記入力データ信号は、コーディングされたデータ信号であることを特徴とする請求項８に記載のデータ送受信回路。
  12. 前記コーディングされたデータ信号は、非ゼロ復帰逆転信号であることを特徴とする請求項１１に記載のデータ送受信回路。
  13. 前記第１及び第２入力データ信号の各々は、基準接地電位に対して−０．５Ｖ乃至３．８Ｖ範囲内でスイングすることを特徴とする請求項８に記載のデータ送受信回路。
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