TWI433461B - 大供應範圍之差動線路驅動器 - Google Patents

Description

大供應範圍之差動線路驅動器

本發明有關差動電壓線路驅動器，且更特定地有關在使用大範圍電源電壓之應用中可見到高與低電壓差動輸入電壓訊號(LVDS)二者的驅動器。

LVDS為業界熟知多年的一種低電壓、低功率、差動技術。它係定義在TIA/EIA－644標準且為先前業界悉知之早期發射器耦合(ECL)與RS 422/485差動驅動器的改進。該改進通常包含較低功率，在約1.25 V下約350 mV補償之較低差動電壓擺盪。隨著對愈來愈快之速度應用追求，LVDS之高速操作正超越655 Mbps標準。

第1圖顯示具有3.5 mA電流之通常LVDS驅動器例子，以H或盒形開關4被切換至一雙絞線電纜或同軸傳輸線6。該傳輸線以等於傳輸線之特性阻抗的電阻R終結以避免回響(振鈴(ringing))。雙絞線電纜通常具有約100 ohm之特性阻抗，故R將為約100 ohms。通常同軸線路具有50至75 ohms阻抗，故R將是50或75 ohms。

假如電晶體全部為N型MOSFET，且具有點A高電位與點B低電位，Q1與Q4分別為啟動且Q2與Q3為關閉。3.5 mA電流8被導向通過Q1，通過傳輸線與該終結電阻R且如圖示通過Q4接地。假如R為100 ohms，將會有＋350 mV訊號從點10至12通過R與差動電壓接收器14之輸入。當點B為高電位且點A為低電位，電流流經Q2與Q3，通過R反轉從點12至10產生＋350 mV訊號。第1圖中，假如Q2與Q3為導通，點10將為約＋1伏特且點12將為約＋1.35伏特。一類似狀態將存在當Q4為導通時，其中點12將為＋1伏特且點10為＋1.35伏特。簡而言之，至接收器14之輸入將會有約＋1.175伏特(1伏特加0.350伏特的一半)之共模電壓。在所示範例中，共模電壓為1.175 V，但隨應用需要的話可設計成其它位準。

第1B圖例示一盒形開關但具有p型MOSFET之上電晶體。除A1與B1訊號驅動元件在盒形開關之相同側上外，在此電路中可產生類似的作業。當A1為高電位且B1為低電位，Q5與Q7為導通且Q6與Q8為關閉。第1C，1D圖中所示之電路以類似方式作業。第1C圖例示在全部盒形開關腳中為p型電晶體，且第1D圖例示具有雙極NPN電晶體之開關。類似地可使用PNP電晶體與NPN、PNP及甚至MOS電晶體之組合。各種組合中具有不同主動元件之其他電路亦為業界技藝人士所知悉。

第1A圖中，假如點A驅動Q2與Q3二者(類似地為點B及Q1與Q4)導通與關閉，該切換臨界或電晶體與供應電壓通常將迫使Q1與Q2不對稱地切換(即是未在相同輸入電壓位準)。例如，在B為高電位且Q1與Q4導通情形，假定在Q4之汲極為＋1.0 V且350mA流經100 ohms之電阻R，Q1之源可為約＋1.350V。在此等情形，當點B下降時，因為在不同電壓位準之源下Q1將早在Q4前關閉，但它們共用相同的閘極訊號。而且，假如當點B降低點A被驅高時，Q3將在Q4關閉前及Q2導通前導通。在此狀態Q3與Q4將為導通且Q1與Q2將為關閉。在此等情形，傳輸線6之二輸入端將同時被驅向低電位，導致傳輸線上波形異常及在接收器14之輸入改變共模位準。簡單地說，在此範例中在點10與12之共模電壓(二點之平均)將在1伏特至1.175伏特間擺盪。此訊號呈現在二者線路且可干擾差動訊號之適當接收，且將為以下描述電磁雜訊之一來源。

差動接收器電路通常具有非常良好的共模抑制比(CMRR)。在具有”良好”CMRR之電路的輸入10與12二者之一低頻共同訊號將導致與從差動輸入之OUT訊號相比的話小的OUT訊號。但，在高頻共模訊號情形中問題會產生，其中共模訊號可干擾差動訊號之接收造成資料錯誤，且可發射EMI。

當該傳輸線為具有差動訊號之一雙絞線時，後續的雙絞線產生相反的電磁場，其傾向從傳輸線本身末端抵消彼此。然而，相反地，一共模訊號出現在雙絞線之二導體上且不會有抵消產生。在雙絞線中絞線之淨效果對共模訊號被抵消。因此，由共模訊號產生之電磁干擾以較高之頻率大幅地增加，且產業正驅向愈來愈高之頻率。

保持該共模訊號穩定與未改變將是有利的。

對此共模問題之一解決方法為在盒形電路開關中為在相同時間與相同輸入電壓位準下具有該驅動電晶體之對稱切換。另一方式則是容有不同的切換臨界位準，同時提供手段以最小化該不利效果。

當相同的線路驅動器以高位準訊號及供應電壓(例如，TTL電路)及以LVDS訊號及供應電壓被使用時會產生另一問題。當使用該較低供應位準時，通過連接該傳輸線至該供應電壓之堆疊元件會有一電壓損失。此降低至該傳輸線之可用的電壓驅動且減低通過該終端電阻之可用輸出電壓訊號。該降低之驅動亦減低該電路系統之頻率性能。此性能之喪失，部分是由於經由所涉及裝置之各種電阻可用以驅動該電容之降低電流。對容有這些不同訊號位準但最小化該不利效果將是有利的。

美國專利號碼No.6,281,714 B1('715)為在差動驅動器之通常技藝中多種專利的代表。該’715專利強調以上討論之一些事項與問題。該’715專利留意到在較低供應電壓，特別是，由於缺乏從電源之驅動電流差動驅動器必須減緩。當然，當供應電壓為低電位且臨界值與序列電阻在MOSFET下降等，在訊號傳輸期間當驅動該(低阻抗)傳輸線時，限制可用於充電電容器之電流。在該電路從一狀態切換至另一狀態期間，該’715專利藉供應額外的電流驅動通過該盒形開關至該差動輸出強調此減緩。該額外電流與習知技藝中得知的通常電流源平行。然而，該’715專利，藉供應電流通過盒形開關電晶體，由於電晶體之”堆疊”－－一者在另一者之上其中它們的電壓降加入及在該供應電壓提供一下限，在低供應電壓位準仍具有限制。

LVDS電路通常使用＋2.4伏特供應電壓且在約＋1至約＋1.4伏特間切換。但經常地，LVDS驅動器接收從其它使用更高供應電壓與更高訊號位準之邏輯集群產生的輸入訊號。例如，驅動點A與點B之0至＋5V或0至＋3.6V的TTL訊號(明顯地從真與非真實源)可驅動LVDS線路驅動器。

從高位準邏輯群體，如TTL接收訊號，連同從低邏輯位準集群，如LVDS與ECL(射極耦合邏輯)及RS 422/485電路之訊號將是有利的。

本發明提出先前技藝之問題同時提供關於速度與電源電壓範圍之優點。

鑒於以上背景說明，在差動盒形開關的邏輯狀態轉換期間本發明提供附加或補充電流至差動輸出，其中該差動盒形開關驅動連接至一傳輸線之差動輸出。一差動輸入訊號驅動盒形開關之輸入，且在該邏輯狀態轉換期間該補充電流被直接添加至輸出。以此方式，通過供應此附加電流之電路系統的電壓降不會添加至該些開關之電壓降或其他電流源。

在一較佳實施例中，串聯開關連接該差動輸入訊號至盒形開關之輸入，且這些開關以一啟動輸入訊號控制。

本發明電路系統與程序，在另一較佳實施例中，當電源之電壓改變時亦提供穩定的共模輸出位準。一緩衝器放大器接收該差動輸出且提供一偏壓訊號至提升或下拉電流之一者，其中該實施維持該差動輸出訊號在一穩定的共模電壓位準。

業界熟知技藝人士將瞭解到雖然以下詳細描述將參考例示實施例、圖示、使用方法進行，本發明將不限於這些實施例及使用方法。相反地，本發明為範疇寬廣的且意欲被界定為僅於所附權利請求項中所列出者。

第2圖為一電路示意圖例示本發明之一實施例。例如，具有不是OUTP高電位與OUTM低電位，就是OUTP低電位與OUTM高電位，假如供應電壓為約3.0 V，點A可為約＋1.6 V。假如INP與INB切換且二者以相反方向通過＋1.5 V，P1與P2二者為關閉(如習知技藝電路電路)且無供應電流電流至輸出負載。類似地，點B可為於約＋0.3 V，且當INP與INB二者為＋1.5 V時，N1與N2二者為導通。在此種情形下，提升電晶體將無供應電流流至輸出，且下拉電晶體二者將使輸出二者為低電位。因為無電流可存在於N1與N2，通過這些電晶體將不會有電壓降，且，因此，二者可進一步下降。例如，當無電流存在於N1時，OUTM為0.4 V且假如N1下降0.1 V，OUTM可下降達0.3 V。

然而，加入N3與N4以提供補充電流至N1與N2而抵消以上效果。例如，假如OUTP為高電位且OUTM為低電位，那麼INP為高電位將使N1導通與P1關閉，INB為低電位導通P2與關閉N2。假如INB上升至＋1.5 V，N2將導通且P2關閉。INP降至＋1.5 V，N1保持導通且P1尚未導通。此時，N1與N2分別驅使OUTM與OUTP低電位。INB亦驅動N4之閘極且提供電流驅動OUTM高電位且抵消N1仍為導通之效果。當INP繼續變低，N1將關閉且OUTM之最終穩態點為高電位且OUTP低電位將予保持。類似地，當相反情形發生時(INP為高電位與INB為低電位)N3將提供電流以驅動OUTP高電位抵消一些N2仍為導通之事實。

第2圖中之電路使用N3與N4以解決以上所討論之變化問題。然而，另一電路可具有不同的輸出共模電壓，其為較高於該供應路徑電壓之一半。在此種情形當該輸入在該切換位準約為相等時，輸出二者會有一未受補償提升(pull up)，而不是以上所描述之下拉(pull down)。在該情形P3與P4為源極隨耦器，其可被加入提供額外的下拉電流以抵消該問題。

第3圖例示習知技藝盒形開關VOUT1之通常輸出波形，與使用本發明一盒形開關VOUT2之輸出波形。VOUT1顯示電壓降下降約＋0.3V 30，如以上討論者，及在上述邏輯位準變化期間電壓回升32。VOUT2例示使用N3與N4源極隨耦器供應補充電流至該些輸出的相同波形。該效果為實際上除去任何電壓降下降或回升，使該變化變得單調、平順與較快及使成為較大電壓供應範圍。

在其他電路中，未顯示，NMOS與PMOS電晶體二者可結合雙極電晶體被使用於盒形開關與補充電流源二者。

以上未述及之本發明的一優點為提升差動驅動器之電路速度，且該提升速度係較習知技藝線路驅動器之速度被供應於較大供應電壓範圍。本發明直接提供電流至輸出且減低該些輸出與電源間之元件堆疊。當使用較低供應電壓時，此允許本發明提供較高電流至輸出，且較高電流提升訊號一體性與電路速度。

第4圖為例示本發明之第2圖的機能完整電路實施例。盒形開關電晶體被下拉NMOS電晶體、N13、N10且提升PMOS電晶體、P4與P5。該補充電流藉提升NMOS源極隨耦器、N9與N7被提供。

SW1包含N11與P10，其為形成串聯開關之平行電晶體。當啟動第4圖之電路時，EN為高電位驅動N11導通，且ENB為低電位驅動P10導通。電晶體二者在串聯電阻提供低電位且連接INP至N13之閘極。有許多相同開關對SW2、SW3、SW4、SW5與SW6，當EN為真實高電位且ENB低電位時，對INP與INB提供低阻抗路徑。

EN與ENB為控制輸入其致動與去致動該電路。此作用未使用於先前討論的電路。當關閉時，EN為低電位偏離N11，且ENB為高電位偏離P10。類似地，全部SW開關以EN與ENB偏離。使全部SW偏離，n與p型箱型電晶體之閘極免於浮置。使ENB成高電位導通N31，且N31驅動N13之閘極關閉N13。類似地，使EN成低電位導通P20，且P20驅動盒形開關電晶體P4之閘極成高電位關閉P4。類似地，盒形開關電晶體N10與P5分別以N14與P11驅使關閉。

而且，當未將第4圖之線路驅動器啟動時，N7與N9，供應補充電流至該些輸出之電晶體被關閉。N20與N21以ENB為高電位被導通，且它們分別關閉N7與N9。

一放大器電路44接收該差動輸出、OUTP與OUTM及一偏壓參考訊號且對共模輸出訊號46輸出一控制電壓。此訊號46驅動N15與N16之閘極以控制它們的組合電阻。當OUTP與OUTM之共模位準改變時，緩衝器44之操作改變以在OUTP與OUTM維持穩定的共模位準同時改變電源電壓。在一較佳實施例中，當電源電壓為約2.5 V時，共模輸出電壓被設計成約1.25V。

緩衝器50輸出一訊號52，其驅動P15與P16之閘極以控制通過該盒形開關與傳輸線48之電流源。

應可瞭解到在此出現之上述實施例為示範性的，且許多變化與替代方式將因此為可能的。特別是其它主動元件、不同極性元件與其組合將為業界熟知技藝人員所知悉與瞭解。實務上其它設計可完備及具體實現本發明。因此，本發明應被廣泛地視為僅為以下所附權利請求範圍中所界定者。

4．．．盒形開關

6．．．雙絞線電纜

8．．．電流

14．．．差動電壓接收器

30．．．電壓降下降

32．．．電壓回升

44．．．放大器電路

46．．．共模輸出訊號

48．．．傳輸線

50．．．緩衝器

52．．．訊號

以下本發明描述參考附圖，其中：第1A、1B、1C與1D圖為一般習知技藝之差動盒形開關線路驅動電路；第2圖為例示本發明之一差動驅動電路；第3圖為例示與本發明相比習知技藝之限制的波形圖；及第4圖為例示本發明之一更完整電路圖。

Claims (12)

1. 一種差動線路驅動器，包括：一箱形開關，用於提供一提升電流與下拉電流至一差動輸出，該箱形開關係配置以接收差動輸入訊號與輸出差動輸出訊號；供應裝置，當該提升或下拉電流之一者被減低時，用於在線路驅動器之邏輯狀態改變期間供應補充電流至該差動輸出；以及一供應電壓，配置以源供應該提升電流及使該下拉電流降低，其中該供應範圍從1.6V上升。
2. 如申請專利範圍第1項之差動線路驅動器，進一步包括攜有啟動訊號之一節點，其係作業性連接至線路驅動器以啟動或關閉該差動線路驅動器電路。
3. 如申請專利範圍第2項之差動線路驅動器電路，進一步包括：串列開關，作業性連接於差動輸入之間且對應箱形開關之輸入，其中啟動訊號致動該串列開關。
4. 如申請專利範圍第1項之差動線路驅動器，進一步包括用於關閉該用於供應補充電流之供應裝置的裝置。
5. 如申請專利範圍第1項之差動線路驅動器，進一步包括：一緩衝器，配置以接收差動輸出與提供一訊號，該訊號在箱形開關中偏壓提升或下拉電流中之一者，以在通過供應電壓之一廣泛範圍內維持穩定的共模輸出位準。
6. 一種差動線路驅動器，接收在二個輸入線路間傳送之差動輸入且提供在二輸出線路間傳送之差動輸出，該差動線路驅動器包括： 一電流源；二個第一電晶體，每一者界定一控制節點且每一者界定第一節點與第二節點，其中在該控制節點上之一訊號作業性判定通過該電晶體從第一至第二節點之電導，且第一節點係作業性彼此連接；一用於連接該電流源至第一節點之裝置；一電流槽；二個附加的電晶體，每一者界定一控制節點且每一者界定第三節點與第四節點，其中在控制節點上之一訊號經由該附加電晶體作業性判定從第三至第四節點之電導，且其中第四節點係機能上彼此連接；一用於連接該電流槽至第四節點之裝置，且其中每一第一電晶體之第二節點係連接至該附加電晶體之第三節點，且其中這些連接界定差動輸出；一開關，連接於該四個電晶體之每一控制節點與一輸入訊號之間，其中當輸入訊號為在一邏輯狀態時該輸出被驅向某一邏輯狀態，且當該輸入之邏輯狀態變化至相反邏輯狀態時，該輸出邏輯狀態亦改變；以及一供應電壓，配置以源供應該提升電流及使該下拉電流降低，其中該供應範圍從1.6V上升。
7. 一種響應一差動輸入訊號以差動地驅動一傳輸線之方法，該方法包括：將差動輸入訊號引導至一箱形開關，該箱形開關被配置以輸出一差動輸出至該傳輸線；連接一提升電流與一下拉電流至箱形開關，該箱形開關導向該提升與下拉電流至一差動輸出； 在差動輸入與輸出訊號之邏輯狀態變化期間，當提升或下拉電流之一者被減低時，供應補充電流至該差動輸出；以及供應電源，用於供應該提升電流與該下拉電流降低，其中該電源範圍從1.6V上升。
8. 如申請專利範圍第7項之方法，進一步包括啟動差動線路驅動器電路。
9. 如申請專利範圍第7項之方法，進一步包括：經由串列開關作業性連接該差動輸入至該箱形開關之對應輸入；以及啟動該串列開關。
10. 如申請專利範圍第7項之方法，進一步包括關閉該補充電流之供應。
11. 如申請專利範圍第7項之方法，進一步包括：放大提供一偏壓訊號之差動輸出；連接該偏壓訊號至提升或下拉電流中之一者以維持穩定的共模輸出位準。
12. 如申請專利範圍第7項之方法，進一步包括：響應一啟動訊號，關閉該差動輸入訊號以避免抵達該箱形開關；以及響應該啟動訊號，關閉該補充電流以避免抵達該差動輸出。