JPH11283915A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11283915A JPH11283915A JP10100483A JP10048398A JPH11283915A JP H11283915 A JPH11283915 A JP H11283915A JP 10100483 A JP10100483 A JP 10100483A JP 10048398 A JP10048398 A JP 10048398A JP H11283915 A JPH11283915 A JP H11283915A
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- forming
- misalignment measurement
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- misalignment
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】 （修正有）
【課題】ワード線とビット線の井型構造の配線間に容量
コンタクトを形成するに際して、自動重ね合わせ測定用
のボックスマークを用いて行う、Ｘ方向（ワード線）と
Ｙ方向（ビット線）のズレ量を測定やその測定結果の解
析の時間を短縮させる半導体装置及びその製造方法の提
供。 【解決手段】半導体基板上に形成された自動重ね合わせ
測定用外側ボックスマークを、ワード線で形成した２本
の垂直線と、ビット線で形成した２本の平行線とを重ね
合わせて井型にすることにより、ワード線方向のズレ量
とビット線方向のズレ量を１つのボックスマークで、同
時に測定する。
コンタクトを形成するに際して、自動重ね合わせ測定用
のボックスマークを用いて行う、Ｘ方向（ワード線）と
Ｙ方向（ビット線）のズレ量を測定やその測定結果の解
析の時間を短縮させる半導体装置及びその製造方法の提
供。 【解決手段】半導体基板上に形成された自動重ね合わせ
測定用外側ボックスマークを、ワード線で形成した２本
の垂直線と、ビット線で形成した２本の平行線とを重ね
合わせて井型にすることにより、ワード線方向のズレ量
とビット線方向のズレ量を１つのボックスマークで、同
時に測定する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、リソグラフィー工程において用
いる、自動重ね合わせ測定用ボックスマークの製造技術
に関する。
製造方法に関し、特に、リソグラフィー工程において用
いる、自動重ね合わせ測定用ボックスマークの製造技術
に関する。
【０００２】
【従来の技術】半導体装置の製造において、リソグラフ
ィー工程は、半導体装置に用いられる各層を所定形状に
形成するために必要なものである。この工程では、ある
層にレジストパターンを形成する際に、マスクパターン
をその下地になる層に、所定の規格で合わせながら行う
ことが必要とされる。このパターンの重ね合わせ精度に
関する所定の規格は、半導体装置の微細化につれて厳し
くなっている。
ィー工程は、半導体装置に用いられる各層を所定形状に
形成するために必要なものである。この工程では、ある
層にレジストパターンを形成する際に、マスクパターン
をその下地になる層に、所定の規格で合わせながら行う
ことが必要とされる。このパターンの重ね合わせ精度に
関する所定の規格は、半導体装置の微細化につれて厳し
くなっている。
【０００３】従来のリソグラフィー工程で用いられる、
マスクパターンと下地になる層との重ね合わせ自動測定
用ボックスマークについて以下に説明する。図６乃至図
７は、従来法の製造工程を説明するための断面図であ
り、図８は従来法を説明するための平面図である。ここ
では、素子が形成された半導体基板に、ワード線及びビ
ット線の形成を行った後に、ワード線とビット線の間
に、容量コンタクトパターンを形成するリソグラフィー
工程を示す。
マスクパターンと下地になる層との重ね合わせ自動測定
用ボックスマークについて以下に説明する。図６乃至図
７は、従来法の製造工程を説明するための断面図であ
り、図８は従来法を説明するための平面図である。ここ
では、素子が形成された半導体基板に、ワード線及びビ
ット線の形成を行った後に、ワード線とビット線の間
に、容量コンタクトパターンを形成するリソグラフィー
工程を示す。
【０００４】図６（ａ）に示すように、まず、半導体基
板１０１上に素子分離１０２を形成する。
板１０１上に素子分離１０２を形成する。
【０００５】次に、図６（ｂ）に示すように、ポリサイ
ド構造のワード線１０５を形成する。この時、ワード線
１０５の形成と同時に、スクライブ線上に自動目ズレ測
定用の一体型の外側ボックスマーク１０５ａも形成す
る。
ド構造のワード線１０５を形成する。この時、ワード線
１０５の形成と同時に、スクライブ線上に自動目ズレ測
定用の一体型の外側ボックスマーク１０５ａも形成す
る。
【０００６】その後、図６（ｃ）に示すように、ワード
線１０５上の所定の領域に、パッドポリシリ１０を形成
した後、例えば、膜厚８００ｎｍ程度の酸化膜１０３を
化学的気相成長（ＣＶＤ）法等によって堆積する。必要
に応じて、酸化膜１０３に対して、リフロー、シリカエ
ッチバック、或いは化学的機械研磨（ＣＭＰ）等を施
し、酸化膜１０３の平坦化を行なう。
線１０５上の所定の領域に、パッドポリシリ１０を形成
した後、例えば、膜厚８００ｎｍ程度の酸化膜１０３を
化学的気相成長（ＣＶＤ）法等によって堆積する。必要
に応じて、酸化膜１０３に対して、リフロー、シリカエ
ッチバック、或いは化学的機械研磨（ＣＭＰ）等を施
し、酸化膜１０３の平坦化を行なう。
【０００７】そして、図７（ｄ）に示すように、レジス
ト１０７を酸化膜１０３の表面に塗布し、自動重ね合わ
せ測定用内側ボックスマーク１１が付加された、コンタ
クトホール１０９形成用のマスクを用いて露光、現像し
た後、外側ボックスマーク１０５ａ上に形成した内側ボ
ックスマーク１１とのズレ量を、自動重ね合わせ測定機
により読み取ることにより、ワード線１０５とコンタク
トホール１０９との目ズレ量を測定する。
ト１０７を酸化膜１０３の表面に塗布し、自動重ね合わ
せ測定用内側ボックスマーク１１が付加された、コンタ
クトホール１０９形成用のマスクを用いて露光、現像し
た後、外側ボックスマーク１０５ａ上に形成した内側ボ
ックスマーク１１とのズレ量を、自動重ね合わせ測定機
により読み取ることにより、ワード線１０５とコンタク
トホール１０９との目ズレ量を測定する。
【０００８】つづいて、その目ズレ量を露光装置のｏｆ
ｆｓｅｔ値として入力し、再度、レジスト１０７を酸化
膜１０３の表面に塗布し、コンタクトホール１０９の露
光を行う。
ｆｓｅｔ値として入力し、再度、レジスト１０７を酸化
膜１０３の表面に塗布し、コンタクトホール１０９の露
光を行う。
【０００９】次に、図７（ｅ）に示すように、所定のパ
ターン形状に形成されたフォトレジスト１０７をマスク
にして、異方性エッチング等によって、酸化膜１０３の
所定の領域を除去して、コンタクト孔５を形成する。さ
らに所定の工程を経て、コンタクト孔５内にＷＳｉを埋
め込むとともに、ビット線１１１となるＷＳｉを堆積す
る。
ターン形状に形成されたフォトレジスト１０７をマスク
にして、異方性エッチング等によって、酸化膜１０３の
所定の領域を除去して、コンタクト孔５を形成する。さ
らに所定の工程を経て、コンタクト孔５内にＷＳｉを埋
め込むとともに、ビット線１１１となるＷＳｉを堆積す
る。
【００１０】その後、ワード線１０５の場合と同様に、
自動重ね合わせ測定用の一体型の外側ボックスマーク１
１１ａが付加されたビット線１１１形成用マスクを用い
て、露光、現像を行い、ビット線１１１及び新たに外側
ボックスマーク１１１ａを形成する。この際、ビット線
１１１の目ズレは、先に述べたコンタクト時に形成した
ボックスマーク１１１ａを用いて測定する。
自動重ね合わせ測定用の一体型の外側ボックスマーク１
１１ａが付加されたビット線１１１形成用マスクを用い
て、露光、現像を行い、ビット線１１１及び新たに外側
ボックスマーク１１１ａを形成する。この際、ビット線
１１１の目ズレは、先に述べたコンタクト時に形成した
ボックスマーク１１１ａを用いて測定する。
【００１１】次に、図７（ｆ）に示すように、例えば８
００ｎｍ程度の酸化膜１５０を化学的気相成長（ＣＶ
Ｄ）法等によって堆積する。必要に応じて、酸化膜１５
０に対して、リフロー、シリカエッチバック、或いは化
学的機械研磨（ＣＭＰ）等を施し、酸化膜１５０の平坦
化を行なう。
００ｎｍ程度の酸化膜１５０を化学的気相成長（ＣＶ
Ｄ）法等によって堆積する。必要に応じて、酸化膜１５
０に対して、リフロー、シリカエッチバック、或いは化
学的機械研磨（ＣＭＰ）等を施し、酸化膜１５０の平坦
化を行なう。
【００１２】その後、フォトレジスト膜１１３を酸化膜
１５０の表面に塗布し、自動重ね合わせ測定用内側ボッ
クスマーク１７が付加された、容量コンタクト１１４形
成用のマスクを用いて露光、現像した後、自動重ね合わ
せ測定機により、Ｘ方向（図の左右方向）は図６（ｂ）
の工程で形成した外側ボックスマーク１０５ａ、Ｙ方向
（図の奥行き方向）は図７（ｅ）の工程で形成した外側
ボックスマーク１１１ａの２つの一体型外側ボックスマ
ークから目ズレ量を読み取り、井型状の配線間に容量コ
ンタクト１１４を形成する。
１５０の表面に塗布し、自動重ね合わせ測定用内側ボッ
クスマーク１７が付加された、容量コンタクト１１４形
成用のマスクを用いて露光、現像した後、自動重ね合わ
せ測定機により、Ｘ方向（図の左右方向）は図６（ｂ）
の工程で形成した外側ボックスマーク１０５ａ、Ｙ方向
（図の奥行き方向）は図７（ｅ）の工程で形成した外側
ボックスマーク１１１ａの２つの一体型外側ボックスマ
ークから目ズレ量を読み取り、井型状の配線間に容量コ
ンタクト１１４を形成する。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
たような自動重ね合わせ測定用の一体型の外側ボックス
マークでは、ワード線とビット線との配線間に容量コン
タクトを形成する際に、Ｘ方向（ワード線）とＹ方向
（ビット線）のズレ量を各々測定するために、２つのボ
ックスマークが必要になる。そのため、ズレ量の測定や
その測定結果の解析に時間を要するという問題がある。
たような自動重ね合わせ測定用の一体型の外側ボックス
マークでは、ワード線とビット線との配線間に容量コン
タクトを形成する際に、Ｘ方向（ワード線）とＹ方向
（ビット線）のズレ量を各々測定するために、２つのボ
ックスマークが必要になる。そのため、ズレ量の測定や
その測定結果の解析に時間を要するという問題がある。
【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その主たる目的は、半導体装
置製造の製造工程において、リソグラフィー時の下地と
マスクパターンとの重ね合わせ測定時間及び測定結果の
解析時間を短縮させる方法を提供する事を目的とする。
てなされたものであって、その主たる目的は、半導体装
置製造の製造工程において、リソグラフィー時の下地と
マスクパターンとの重ね合わせ測定時間及び測定結果の
解析時間を短縮させる方法を提供する事を目的とする。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、その概要を述べれば、
基板上に各層が所定の位置関係で積層される複数層のパ
ターンを有する半導体装置において、１回目のパターン
形成時に配設された第１マークと、２回目のパターン形
成時に配設された第２のマークとで、目ズレ測定マーク
の一つを形成し、前記目ズレ測定マークで３回目以降の
パターン形成の位置合わせを行うものであり、より詳細
には、下記記載の特徴を有する。
め、本発明に係る半導体装置は、その概要を述べれば、
基板上に各層が所定の位置関係で積層される複数層のパ
ターンを有する半導体装置において、１回目のパターン
形成時に配設された第１マークと、２回目のパターン形
成時に配設された第２のマークとで、目ズレ測定マーク
の一つを形成し、前記目ズレ測定マークで３回目以降の
パターン形成の位置合わせを行うものであり、より詳細
には、下記記載の特徴を有する。
【００１６】本発明は、第１の視点において、基板上に
形成される複数層のパターンについて、各層が所定の位
置関係で積層される、半導体装置において、前記基板の
所定の位置に、１回目のパターン形成時に配設された目
ズレ測定マークの一部をなす第１マークを備えるととも
に、２回目のパターン形成時に配設される前記目ズレ測
定マークの他の部分をなす第２のマークを備え、前記第
１マークと前記第２のマークとで前記目ズレ測定マーク
の一つを構成し、前記目ズレ測定マークが、３回目又は
それ以降のパターン形成の際のマスク側のマークとの位
置合わせに用いられてなる。
形成される複数層のパターンについて、各層が所定の位
置関係で積層される、半導体装置において、前記基板の
所定の位置に、１回目のパターン形成時に配設された目
ズレ測定マークの一部をなす第１マークを備えるととも
に、２回目のパターン形成時に配設される前記目ズレ測
定マークの他の部分をなす第２のマークを備え、前記第
１マークと前記第２のマークとで前記目ズレ測定マーク
の一つを構成し、前記目ズレ測定マークが、３回目又は
それ以降のパターン形成の際のマスク側のマークとの位
置合わせに用いられてなる。
【００１７】また、本発明の製造方法は、基板上に形成
される複数層のパターンについて、各層が所定の位置関
係で積層される、半導体装置の製造方法において、前記
基板の所定の位置に、１回目のパターン形成に際し、後
のパターン形成工程で用いられる目ズレ測定マークの一
部をなす第１マークを形成し、２回目のパターン形成に
際し、前記目ズレ測定マークの他の部分をなす第２のマ
ークを形成し、３回目又はそれ以降のパターン形成の際
のマスク側のマークを、前回までのパターン形成工程で
作成された前記目ズレ測定マークを用いて位置決め調整
し、３回目のパターン形成もしくはそれ以降のパターン
を形成する工程、を含む。
される複数層のパターンについて、各層が所定の位置関
係で積層される、半導体装置の製造方法において、前記
基板の所定の位置に、１回目のパターン形成に際し、後
のパターン形成工程で用いられる目ズレ測定マークの一
部をなす第１マークを形成し、２回目のパターン形成に
際し、前記目ズレ測定マークの他の部分をなす第２のマ
ークを形成し、３回目又はそれ以降のパターン形成の際
のマスク側のマークを、前回までのパターン形成工程で
作成された前記目ズレ測定マークを用いて位置決め調整
し、３回目のパターン形成もしくはそれ以降のパターン
を形成する工程、を含む。
【００１８】以下、本発明の実施の形態及びその具体例
を例示する実施例に即して詳細に説明する。
を例示する実施例に即して詳細に説明する。
【００１９】
【発明の実施の形態】本発明に係る微細配線形成方法
は、その好ましい一実施の形態において、基板上に積層
される配線層を３層以上有する半導体装置の製造方法に
おいて、ワード線（図１(ｂ)の２０５）を形成する際、
所定位置に一の方向に延在する外側ボックスマーク（ワ
ード線）（図１(ｂ)の２０５ａ）を配設し、ビット線
（図２(ｅ)の２１１）を形成する際、前記外側ボックス
マークと直交する方向に延在する外側ボックスマーク
（ビット線）（図２(ｅ)の２１１ａ）を配設すること
で、一つの目ズレ測定マーク（図３の２０５ａ及び２１
１ａ）を形成し、更に、前記基板上に、容量コンタクト
形成用のマスクを用いて、内側ボックスマーク（図２
(ｆ)の２７）を配設して、前記目ズレ測定マークと前記
内側ボックスマークとのズレ量を測定して、その値を露
光機のオフセット値として入力し、前記容量コンタクト
（図３の２１４）のパターンを形成する工程、を含む。
は、その好ましい一実施の形態において、基板上に積層
される配線層を３層以上有する半導体装置の製造方法に
おいて、ワード線（図１(ｂ)の２０５）を形成する際、
所定位置に一の方向に延在する外側ボックスマーク（ワ
ード線）（図１(ｂ)の２０５ａ）を配設し、ビット線
（図２(ｅ)の２１１）を形成する際、前記外側ボックス
マークと直交する方向に延在する外側ボックスマーク
（ビット線）（図２(ｅ)の２１１ａ）を配設すること
で、一つの目ズレ測定マーク（図３の２０５ａ及び２１
１ａ）を形成し、更に、前記基板上に、容量コンタクト
形成用のマスクを用いて、内側ボックスマーク（図２
(ｆ)の２７）を配設して、前記目ズレ測定マークと前記
内側ボックスマークとのズレ量を測定して、その値を露
光機のオフセット値として入力し、前記容量コンタクト
（図３の２１４）のパターンを形成する工程、を含む。
【００２０】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２１】［実施例１］まず、本発明の第１の実施例
を、図１乃至図３を用いて説明する。図１乃至図３は、
本発明の半導体装置の製造方法の第１の実施例を説明す
るための図であり、図１乃至図２は製造工程を示す断面
図であり、図３は平面図である。
を、図１乃至図３を用いて説明する。図１乃至図３は、
本発明の半導体装置の製造方法の第１の実施例を説明す
るための図であり、図１乃至図２は製造工程を示す断面
図であり、図３は平面図である。
【００２２】第１の実施例は、従来例と同様に、素子が
形成された半導体基板２０１にワード線２０５及びビッ
ト線２１１の形成を行った後に、ワード線２０５とビッ
ト線２１１の間に配設する容量コンタクト２１４のパタ
ーンを形成するリソグラフィー工程を示す。
形成された半導体基板２０１にワード線２０５及びビッ
ト線２１１の形成を行った後に、ワード線２０５とビッ
ト線２１１の間に配設する容量コンタクト２１４のパタ
ーンを形成するリソグラフィー工程を示す。
【００２３】図１（ａ）に示すように、まず、半導体基
板２０１上に素子分離２０２を形成する。
板２０１上に素子分離２０２を形成する。
【００２４】次に、図１（ｂ）に示すように、ポリサイ
ド構造のワード線２０５を形成する。この時、ワード線
２０５形成と同時に、スクライブ線２０４上に自動目ズ
レ測定用の外側ボックスマーク（ワード線）２０５ａも
形成する。
ド構造のワード線２０５を形成する。この時、ワード線
２０５形成と同時に、スクライブ線２０４上に自動目ズ
レ測定用の外側ボックスマーク（ワード線）２０５ａも
形成する。
【００２５】その後、図１（ｃ）に示すように、ワード
線２０５上の所定の領域に、パッドポリシリ２０を形成
した後、例えば、膜厚８００ｎｍ程度の酸化膜２０３を
化学的気相成長（ＣＶＤ）法等によって堆積する。必要
に応じて、酸化膜２０３に対して、リフロー、シリカエ
ッチバック、或いは化学的機械研磨（ＣＭＰ）等を施
し、酸化膜２０３の平坦化を行なう。
線２０５上の所定の領域に、パッドポリシリ２０を形成
した後、例えば、膜厚８００ｎｍ程度の酸化膜２０３を
化学的気相成長（ＣＶＤ）法等によって堆積する。必要
に応じて、酸化膜２０３に対して、リフロー、シリカエ
ッチバック、或いは化学的機械研磨（ＣＭＰ）等を施
し、酸化膜２０３の平坦化を行なう。
【００２６】そして、図２（ｄ）に示すように、レジス
ト２０７を酸化膜２０３の表面に塗布し、自動重ね合わ
せ測定用の内側ボックスマーク２１が付加された、コン
タクトホール２０９形成用のマスクを用いて露光、現像
した後、外側ボックスマーク（ワード線）２０５ａ上に
形成した内側ボックスマーク２１とのズレ量を自動目ズ
レ測定機により読み取ることにより、ワード線２０５と
コンタクトホール２０９との目ズレ量を測定する。
ト２０７を酸化膜２０３の表面に塗布し、自動重ね合わ
せ測定用の内側ボックスマーク２１が付加された、コン
タクトホール２０９形成用のマスクを用いて露光、現像
した後、外側ボックスマーク（ワード線）２０５ａ上に
形成した内側ボックスマーク２１とのズレ量を自動目ズ
レ測定機により読み取ることにより、ワード線２０５と
コンタクトホール２０９との目ズレ量を測定する。
【００２７】つづいて、その目ズレ量を露光装置のｏｆ
ｆｓｅｔ値として入力し、再度、レジスト２０７を酸化
膜２０３の表面に塗布し、コンタクトホール２０９の露
光を行う。
ｆｓｅｔ値として入力し、再度、レジスト２０７を酸化
膜２０３の表面に塗布し、コンタクトホール２０９の露
光を行う。
【００２８】次に、図２（ｅ）に示すように、所定パタ
ーン形状に形成されたレジスト２０７をマスクにして、
異方性エッチング等によって、酸化膜２０３の所定の領
域を除去して、コンタクト孔２５を形成する。さらに、
所定の工程を経て、コンタクト孔２５内にＷＳｉを埋め
込むとともに、ビット線２１１となるＷＳｉを堆積す
る。
ーン形状に形成されたレジスト２０７をマスクにして、
異方性エッチング等によって、酸化膜２０３の所定の領
域を除去して、コンタクト孔２５を形成する。さらに、
所定の工程を経て、コンタクト孔２５内にＷＳｉを埋め
込むとともに、ビット線２１１となるＷＳｉを堆積す
る。
【００２９】その後、ワード線２０５の場合と同様に、
自動重ね合わせ測定用外側ボックスマーク（ビット線）
２１１ａが付加されたビット線形成マスクを用いて露
光、現像を行い、ビット線２１１を形成するとともに、
外側ボックスマーク（ビット線）２１１ａをワード線で
形成した外側ボックスマーク２０５ａ上に重ねて形成す
る。この際、ビット線２１１の目ズレは、先に述べたコ
ンタクト時に形成した外側ボックスマーク（ビット線）
２１１ａを用いて測定する。
自動重ね合わせ測定用外側ボックスマーク（ビット線）
２１１ａが付加されたビット線形成マスクを用いて露
光、現像を行い、ビット線２１１を形成するとともに、
外側ボックスマーク（ビット線）２１１ａをワード線で
形成した外側ボックスマーク２０５ａ上に重ねて形成す
る。この際、ビット線２１１の目ズレは、先に述べたコ
ンタクト時に形成した外側ボックスマーク（ビット線）
２１１ａを用いて測定する。
【００３０】次に、図２（ｆ）に示すように、例えば８
００ｎｍ程度の酸化膜２５０を化学的気相成長（ＣＶ
Ｄ）法等によって堆積する。必要に応じて、酸化膜２５
０に対して、リフロー、シリカエッチバック、或いは化
学的機械研磨（ＣＭＰ）等を施し、酸化膜２５０の平坦
化を行なう。
００ｎｍ程度の酸化膜２５０を化学的気相成長（ＣＶ
Ｄ）法等によって堆積する。必要に応じて、酸化膜２５
０に対して、リフロー、シリカエッチバック、或いは化
学的機械研磨（ＣＭＰ）等を施し、酸化膜２５０の平坦
化を行なう。
【００３１】その後、フォトレジスト膜２１３をその表
面に塗布し、自動重ね合わせ測定用内側ボックスマーク
２１３ａが付加された、容量コンタクト形成用のマスク
を用いて露光、現像した後、ワード線２０５とビット線
２１１で形成された井型状の外側ボックスマーク（２０
５ａ及び２１１ａ）と内側ボックスマーク２１３ａを自
動重ね合わせ測定機により測定することにより、Ｘ方向
（図の左右方向）はワード線で形成した外側ボックスマ
ーク２０５ａ、Ｙ方向（図の奥行き方向）はビット線２
１１で形成した外側ボックスマーク２１１ａで目ズレ量
を読み取る事により、井型状の配線間に容量コンタクト
２１４を形成する。
面に塗布し、自動重ね合わせ測定用内側ボックスマーク
２１３ａが付加された、容量コンタクト形成用のマスク
を用いて露光、現像した後、ワード線２０５とビット線
２１１で形成された井型状の外側ボックスマーク（２０
５ａ及び２１１ａ）と内側ボックスマーク２１３ａを自
動重ね合わせ測定機により測定することにより、Ｘ方向
（図の左右方向）はワード線で形成した外側ボックスマ
ーク２０５ａ、Ｙ方向（図の奥行き方向）はビット線２
１１で形成した外側ボックスマーク２１１ａで目ズレ量
を読み取る事により、井型状の配線間に容量コンタクト
２１４を形成する。
【００３２】［実施例２］次に本発明の第２の実施例に
ついて図４乃至図５を参照にして説明する。
ついて図４乃至図５を参照にして説明する。
【００３３】なお、第２の実施例におけるプロセスは、
基本的に第１の実施例と同様であり、変更点のみ詳細に
説明する。
基本的に第１の実施例と同様であり、変更点のみ詳細に
説明する。
【００３４】第２の実施例では、図１（ａ）と同様に半
導体基板上に３０１に素子分離３０２を形成した後、図
４（ｂ）に示すように、ワード線３０５形成と同時に、
スクライブ線上に自動重ね合わせ測定用スリット型外側
ボックスマーク（ワード線）３０５ａを形成する。
導体基板上に３０１に素子分離３０２を形成した後、図
４（ｂ）に示すように、ワード線３０５形成と同時に、
スクライブ線上に自動重ね合わせ測定用スリット型外側
ボックスマーク（ワード線）３０５ａを形成する。
【００３５】その後、図１（ｃ）乃至図２（ｄ）と同様
に、パッドポリシリ３０，酸化膜３０３を形成する。
に、パッドポリシリ３０，酸化膜３０３を形成する。
【００３６】そして、図５（ｄ）及び図５（ｅ）に示す
ように、所定パターン形状に形成されたレジスト３０７
をマスクにして、異方性エッチング等によって酸化膜３
０３の所定の領域を除去して、コンタクト孔３５を形成
する。
ように、所定パターン形状に形成されたレジスト３０７
をマスクにして、異方性エッチング等によって酸化膜３
０３の所定の領域を除去して、コンタクト孔３５を形成
する。
【００３７】この時、ワード線３０５と同時にスクライ
ブ線上に形成された自動重ね合わせ測定用スリット型の
外側ボックスマーク（ワード線）３０５ａ内に、酸化膜
３０３を埋め込む。その後、自動重ね合わせ測定用外側
ボックスマーク（ビット線）３１１ａが付加されたビッ
ト線形成用マスクを用いて露光、現像を行い、ビット線
３１１を形成するとともに、外側ボックスマーク（ビッ
ト線）３１１ａを、ワード線３０５で形成したスリット
型の外側ボックスマーク（ワード線）３０５ａ上に重ね
て形成する。
ブ線上に形成された自動重ね合わせ測定用スリット型の
外側ボックスマーク（ワード線）３０５ａ内に、酸化膜
３０３を埋め込む。その後、自動重ね合わせ測定用外側
ボックスマーク（ビット線）３１１ａが付加されたビッ
ト線形成用マスクを用いて露光、現像を行い、ビット線
３１１を形成するとともに、外側ボックスマーク（ビッ
ト線）３１１ａを、ワード線３０５で形成したスリット
型の外側ボックスマーク（ワード線）３０５ａ上に重ね
て形成する。
【００３８】これにより、スリット型の外側ボックスマ
ーク（ワード線）３０５ａと外側ボックスマーク（ビッ
ト線）３１１ａとで形成された井型ボックスマークのエ
ッジがシャープになり、自動重ね合わせ測定機の重ね合
わせ測定精度が向上する。
ーク（ワード線）３０５ａと外側ボックスマーク（ビッ
ト線）３１１ａとで形成された井型ボックスマークのエ
ッジがシャープになり、自動重ね合わせ測定機の重ね合
わせ測定精度が向上する。
【００３９】また、ビット線３１１と同時に形成する外
側ボックスマーク（ビット線）３１１ａもスリット型の
ボックスマークに変更することにより、なお一層、測定
精度の向上が期待できる。
側ボックスマーク（ビット線）３１１ａもスリット型の
ボックスマークに変更することにより、なお一層、測定
精度の向上が期待できる。
【００４０】以上の実施例は、ワード線とビット線の間
に形成する容量コンタクトについて述べたが、他の工程
間においても同様に適用することができる。
に形成する容量コンタクトについて述べたが、他の工程
間においても同様に適用することができる。
【００４１】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、半導体基板上に形成された自動
重ね合わせ測定用外側ボックスマークの形状を、ワード
線で形成した２本の垂直線と、ビット線で形成した２本
の平行線とを重ね合わせた井型にすることにより、１つ
のボックスマークでワード線からのズレ量及びビット線
からのズレ量を測定することができる。これにより、目
ズレ量の測定時間及び測定結果の解析も短縮することが
できる。また、スリット型の井型ボックスマークにする
ことにより、更に測定精度の向上が期待できる。
置の製造方法によれば、半導体基板上に形成された自動
重ね合わせ測定用外側ボックスマークの形状を、ワード
線で形成した２本の垂直線と、ビット線で形成した２本
の平行線とを重ね合わせた井型にすることにより、１つ
のボックスマークでワード線からのズレ量及びビット線
からのズレ量を測定することができる。これにより、目
ズレ量の測定時間及び測定結果の解析も短縮することが
できる。また、スリット型の井型ボックスマークにする
ことにより、更に測定精度の向上が期待できる。
【図１】本発明の第１の実施例を示す工程断面図であ
る。
る。
【図２】本発明の第１の実施例を示す工程断面図であ
る。
る。
【図３】本発明の第１の実施例を示す平面図である。
【図４】本発明の第２の実施例を示す工程断面図であ
る。
る。
【図５】本発明の第２の実施例を示す工程断面図であ
る。
る。
【図６】従来の技術を示す工程断面図である。
【図７】従来の技術を示す工程断面図である。
【図８】従来の技術を示す平面図である。
１０，２０，３０ パッドポリシリ １０１，２０１，３０１ 半導体基板 １０２，２０２，３０２ 素子分離 １０３，２０３，３０３ 酸化膜 １０５，２０５，３０５ ワード線 １０５ａ，２０５ａ，３０５ａ 外側ボックスマーク
（ワード線） １０７，２０７，３０７ レジスト １０９，２０９，３０９ コンタクトホール １１１，２１１，３１１ ビット線 １１１ａ，２１１ａ，３１１ａ 外側ボックスマーク
（ビット線） １１３，２１３，３１３ レジスト １１４，２１４，３１４ 容量コンタクト １５０，２５０，３５０ 酸化膜 １１，１７，２１，２７，３１，３７ 内側ボックスマ
ーク ５，２５，３５ コンタクト孔
（ワード線） １０７，２０７，３０７ レジスト １０９，２０９，３０９ コンタクトホール １１１，２１１，３１１ ビット線 １１１ａ，２１１ａ，３１１ａ 外側ボックスマーク
（ビット線） １１３，２１３，３１３ レジスト １１４，２１４，３１４ 容量コンタクト １５０，２５０，３５０ 酸化膜 １１，１７，２１，２７，３１，３７ 内側ボックスマ
ーク ５，２５，３５ コンタクト孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ６８１Ｆ
Claims (12)
- 【請求項１】パターン形成のためのマスクを用いた露光
工程を３回以上含んで製造される半導体装置において、 基板の所定の位置に、１回目のパターン形成時に配設さ
れた目ズレ測定マークの一部をなす第１マークを備える
とともに、 ２回目のパターン形成時に配設される前記目ズレ測定マ
ークの他の部分をなす第２のマークを備え、 前記第１マークと前記第２のマークとで前記目ズレ測定
マークの一つを構成し、 前記目ズレ測定マークが、３回目又はそれ以降のパター
ン形成の際のマスク側のマークとの位置合わせに用いら
れる、ことを特徴とする半導体装置。 - 【請求項２】基板上に形成される複数層のパターンにつ
いて、各層が所定の位置関係で積層される、半導体装置
において、 前記基板の所定の位置に、１回目のパターン形成時に配
設された目ズレ測定マークの一部をなす第１マークを備
えるとともに、 ２回目のパターン形成時に配設される前記目ズレ測定マ
ークの他の部分をなす第２のマークを備え、 前記第１マークと前記第２のマークとで前記目ズレ測定
マークの一つを構成し、 前記目ズレ測定マークが、３回目又はそれ以降のパター
ン形成の際のマスク側のマークとの位置合わせに用いら
れる、ことを特徴とする半導体装置。 - 【請求項３】基板上に複数の配線層を有する半導体装置
において、 第１配線層形成時に前記基板上の所定位置に配設され
た、目ズレ測定マークの一部をなす第１マークと、 第２配線層形成時に前記第１マークと近接もしくは交差
するように配置され、前記目ズレ測定マークの他の部分
をなす第２のマークと、を備え、 前記第１のマークと前記第２のマークとで前記目ズレ測
定マークの一つを構成し、 前記目ズレ測定マークが、第３層又はそれ以降の配線層
のパターン形成の際のマスク側のマークとの位置合わせ
に用いられる、ことを特徴とする半導体装置。 - 【請求項４】前記第１マークが一の方向に延在する２本
のパターンからなり、前記第２マークが前記第１マーク
に略直交する方向に延在する２本のパターンからなり、
前記基板上面からみた前記目ズレ測定マークの形状を井
型状としたことを特徴とする請求項１乃至３のいずれか
一に記載の半導体装置。 - 【請求項５】前記第１マーク、前記第２マークが、その
上にワード線、ビット線が形成される層に対応させて設
けられている、ことを特徴とする請求項１乃至３のいず
れか一に記載の半導体装置。 - 【請求項６】前記ビット線上に堆積される容量コンタク
ト形成に用いられるマスクに設けられたマークが、前記
井型状の目ズレ測定マークと対応する、ことを特徴とす
る請求項１乃至５のいずれか一に記載の半導体装置。 - 【請求項７】基板上に形成される複数層のパターンにつ
いて、各層が所定の位置関係で積層される、半導体装置
の製造方法において、 前記基板の所定の位置に、１回目のパターン形成に際
し、後のパターン形成工程で用いられる目ズレ測定マー
クの一部をなす第１マークを形成し、 ２回目のパターン形成に際し、前記目ズレ測定マークの
他の部分をなす第２のマークを形成し、 ３回目又はそれ以降のパターン形成の際のマスク側のマ
ークを、前回までのパターン形成工程で作成された前記
目ズレ測定マークを用いて位置決め調整し、３回目のパ
ターン形成もしくはそれ以降のパターンを形成する、こ
とを特徴とする半導体装置の製造方法。 - 【請求項８】各々が所定の位置関係を有する層を積層す
るためのレジストパターン形成を、３回以上行う半導体
装置の製造方法において、 （ａ）１回目のパターン形成の際、所定位置に一の方向
に延在する、目ズレ測定マークの一部を形成する第１マ
ークを配設する工程と、 （ｂ）２回目のパターン形成の際、前記第１マークと異
なる方向に延在する第２マークを配設することで、一つ
の目ズレ測定マークを形成する工程と、 （ｃ）前記基板上に、３回目のパターン形成用のマスク
を用いて、上からみて前記一つの目ズレ測定マーク内に
収まる位置に第３マークを配設する工程と、 （ｄ）前記目ズレ測定マークと前記第３マークとのズレ
量を測定する工程と、 （ｅ）前記３回目のパターン形成用のマスクの位置決め
に際して、前記工程（ｄ）で測定された前記ズレ量を考
慮して、３回目のパターンを形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項９】基板上に、その間に絶縁膜を介して積層さ
れる配線層を３層以上有する半導体装置の製造方法にお
いて、 （ａ）１層目を形成する際、所定位置に一の方向に延在
する、目ズレ測定マークの一部を形成する第１マークを
配設する工程と、 （ｂ）２層目を形成する際、前記第１マークと異なる方
向に延在する第２マークを配設することで、一つの目ズ
レ測定マークを形成する工程と、 （ｃ）前記基板上に、３層目形成用のマスクを用いて、
上からみて前記一つの目ズレ測定マーク内に収まる位置
に第３マークを配設する工程と、 （ｄ）前記目ズレ測定マークと前記第３マークとのズレ
量を測定する工程と、 （ｅ）前記３層目のパターン形成用のマスクの位置決め
に際して、前記工程（ｄ）で測定された前記ズレ量を考
慮して、３層目を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】前記第１マークが一の方向に延在する２
本のパターンからなり、前記第２マークが前記第１マー
クに略直交する方向に延在する２本のパターンからな
り、前記基板上面からみた前記目ズレ測定マークの形状
を井型状としたことを特徴とする請求項７乃至９のいず
れか一に記載の半導体装置の製造方法。 - 【請求項１１】前記第１マーク、前記第２マークが、そ
の上にワード線、ビット線が形成される層に対応させて
設けられている、ことを特徴とする請求項７乃至９のい
ずれか一に記載の半導体装置の製造方法。 - 【請求項１２】前記ビット線上に堆積される容量コンタ
クト形成に用いられるマスクに設けられたマークが、前
記井型状の目ズレ測定マークと対応する、ことを特徴と
する請求項７乃至９のいずれか一に記載の半導体装置の
製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10048398A JP3211767B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の製造方法 |
| TW088104889A TW442844B (en) | 1998-03-27 | 1999-03-26 | Semiconductor device and method for manufacturing the same |
| CN99103223A CN1231501A (zh) | 1998-03-27 | 1999-03-26 | 半导体器件及其制造方法 |
| KR1019990010560A KR100306705B1 (ko) | 1998-03-27 | 1999-03-26 | 반도체장치 및 그 제조방법 |
| US09/281,111 US6288452B1 (en) | 1998-03-27 | 1999-03-29 | Semiconductor device including registration accuracy marks |
| US09/886,705 US6448147B2 (en) | 1998-03-27 | 2001-06-21 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10048398A JP3211767B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の製造方法 |
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|---|---|
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| JP3211767B2 JP3211767B2 (ja) | 2001-09-25 |
Family
ID=14275184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| KR (1) | KR100306705B1 (ja) |
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| JP2002164517A (ja) * | 2000-11-28 | 2002-06-07 | Mitsubishi Electric Corp | テスト用素子を有する半導体装置およびその製造方法 |
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| DE10345524B4 (de) * | 2003-09-30 | 2005-10-13 | Infineon Technologies Ag | Verfahren zur Bestimmung eines relativen Versatzes zweier strukturierter Schaltungsmuster auf einem Halbleiterwafer mittels eines Rasterelektronenmikroskops |
| US11003164B2 (en) * | 2019-08-30 | 2021-05-11 | Micron Technology, Inc. | Methods for aligning a physical layer to a pattern formed via multi-patterning, and associated systems |
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|---|---|---|---|---|
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| JPH0247821A (ja) * | 1988-08-10 | 1990-02-16 | Nec Corp | 半導体集積回路装置の製造方法 |
| JP2713500B2 (ja) * | 1989-09-28 | 1998-02-16 | 松下電子工業株式会社 | 位置合わせ方法と位置合わせマーク、及び、パターン検出装置 |
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| JP3591872B2 (ja) * | 1993-06-10 | 2004-11-24 | キヤノン株式会社 | 半導体装置 |
| JP3239976B2 (ja) * | 1994-09-30 | 2001-12-17 | 株式会社東芝 | アライメントマーク、半導体装置の製造方法および半導体装置 |
| JP3693370B2 (ja) * | 1994-10-18 | 2005-09-07 | 株式会社ルネサステクノロジ | 重合わせ精度測定マーク |
| JP3617046B2 (ja) | 1995-05-29 | 2005-02-02 | 株式会社ニコン | 露光方法 |
| JP3859764B2 (ja) * | 1995-06-27 | 2006-12-20 | 株式会社ルネサステクノロジ | 重ね合わせ精度測定マーク、そのマークの欠陥修正方法、および、そのマークを有するフォトマスク |
| JPH09244222A (ja) * | 1996-03-08 | 1997-09-19 | Mitsubishi Electric Corp | 重ね合わせ誤差測定用レチクル、そのレチクルを用いた重ね合わせ誤差測定方法および重ね合わせ誤差測定マーク |
| JPH10189425A (ja) | 1996-12-27 | 1998-07-21 | Matsushita Electron Corp | アライメント方法、アライメント精度測定方法及びアライメント測定用マーク |
| JP4187808B2 (ja) * | 1997-08-25 | 2008-11-26 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP3519579B2 (ja) * | 1997-09-09 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US5869374A (en) * | 1998-04-22 | 1999-02-09 | Texas Instruments-Acer Incorporated | Method to form mosfet with an inverse T-shaped air-gap gate structure |
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| US6184104B1 (en) * | 1998-09-10 | 2001-02-06 | Chartered Semiconductor Manufacturing Ltd. | Alignment mark strategy for oxide CMP |
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-
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- 1999-03-26 TW TW088104889A patent/TW442844B/zh not_active IP Right Cessation
- 1999-03-26 CN CN99103223A patent/CN1231501A/zh active Pending
- 1999-03-29 US US09/281,111 patent/US6288452B1/en not_active Expired - Fee Related
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2001
- 2001-06-21 US US09/886,705 patent/US6448147B2/en not_active Expired - Fee Related
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