KR19990078314A - 반도체 장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000005259 measurement Methods 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 230000007261 regionalization Effects 0.000 claims description 10
- 230000029142 excretion Effects 0.000 claims 2
- 238000010030 laminating Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000018109 developmental process Effects 0.000 description 7
- 238000001459 lithography Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 210000004556 brain Anatomy 0.000 description 1
- 239000012267 brine Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HPALAKNZSZLMCH-UHFFFAOYSA-M sodium;chloride;hydrate Chemical compound O.[Na+].[Cl-] HPALAKNZSZLMCH-UHFFFAOYSA-M 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Automation & Control Theory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
반도체기판상에 형성된 자동중첩측정용 외측 박스마크로서, 비트라인으로 형성된 두개의 평행 라인들상에 워드라인에 의해 형성된 두개의 수직라인을 배선함으로써 정(井)자 형상이 형성된다. 이에 의해, 하나의 박스마크를 사용하여 워드라인방향으로의 미스얼라인값과 비트라인방향의 미스얼라인값이 동시에 측정될 수 있다. 워드라인과 비트라인으로 형성된 정(井)자 형상 구조의 배선사이의 용량콘택형성시, 자동중첩측정용 박스마크를 사용함으로서 수행된다. 그 결과, X방향(워드라인)과 Y방향(비트라인)으로의 미스얼라인값을 측정하고 그 측정결과를 분석하는 데 요구되는 시간을 단축시키는 것이 가능해진다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는 리소그래피공정에 사용되는 자동중첩측정용 박스마크(box mark) 제조방법에 관한 것이다.
반도체장치 제조에 있어서, 리소그래피공정은 반도체장치의 각 층을 소정의 형상으로 형성하는데 요구된다. 이 프로세스에서, 임의의 층에 레지스트패턴을 형성할 때, 마스크패턴을 그의 하지층에 소정의 규격으로 얼라인하면서 행할 필요가 있다. 이 패턴중첩정밀도에 관련된 소정의 규격은 반도체장치가 미세화됨에 따라서 엄격하게 되어 왔다.
이하, 종래의 리소그래피공정에 사용되는 마스크패턴과 그의 하지층사이의 자동중첩측정용 박스마크를 설명한다.
도 1a 내지 도 1f는 종래방법의 제조공정을 설명하기 위한 단면도이다. 도 2는 이 종래방법을 설명하기 위한 평면도이다. 소자가 형성된 반도체기판상에 워드라인과 비트라인이 형성된다. 다음에, 리소그래피공정으로 워드라인과 비트라인사이에 용량콘택패턴이 형성된다. 여기에서, 리소그래피공정이 보여진다.
도 1a에 도시된 바와 같이, 반도체기판(101)상에 소자격리영역(102)이 먼저 형성된다. 이어서, 도 1b에 도시된 바와 같이, 각각 폴리사이드구조를 갖는 워드라인(105)이 형성된다. 이 때에, 워드라인(105)의 형성과 동시에 스크라이브라인상에 자동미스얼라인측정용 일체형 외측 박스마크(105a)도 형성된다.
이어서, 도 1c에 도시된 바와 같이, 워드라인(105)상의 소정영역에 패드폴리실리콘영역(10)이 형성된다. 다음에, 화학기상증착(CVD)법등을 사용하여, 예컨대 대략 800㎚의 막두께를 갖는 산화막(103)이 형성된다. 필요에 따라, 산화막(103)을 평탄화하기 위해서 산화막(103)상에서 리플로우, 실리카에치백, 화학적기계적연마(CMP)등이 수행된다.
도 1d에 도시된 바와 같이, 레지스트(107)가 산화막(103)의 표면에 도포된다. 여기에 부가된 자동중첩측정용 내측 박스마크(11)를 갖는 콘택홀(109)형성용 마스크를 사용하여, 노광과 현상이 수행된다. 다음에, 외측 박스마크(105a)상에 형성된 내측 박스마크(11)로부터의 미스얼라인값을 자동중첩측정기를 사용하여 판독한다. 이에 의해, 워드라인(105)과 콘택홀(109)사이의 미스얼라인값이 측정된다.
이어서, 미스얼라인값이 얼라이너의 오프셋값으로 입력된다. 산화막(103)의 표면상에 레지스트(107)가 다시 도포되고, 콘택홀(109)의 노광이 수행된다.
이어서, 도 1e에 도시된 바와 같이, 소정의 패턴형상을 갖도록 형성된 포토레지스트(107)를 마스크로서 사용하고, 이방성에칭등을 사용하여, 산화막(103)의 소정의 영역이 제거된다. 따라서, 콘택홀(109)이 형성된다. 또한, 소정의 공정을 통하여, WSi가 콘택홀(109)내에 매립되고, 추가로, 비트라인(111)으로서 제공되는 WSi가 증착된다.
다음에, 워드라인(105)과 동일한 방식으로, 여기에 부착된 자동중첩측정용 일체형 외측 박스마크(111a)를 갖는 비트라인(111)형성용 마스크를 사용하여 노광과 현상이 수행된다. 따라서, 비트라인(111)이 형성되고, 외측 박스마크(111a)가 새로 형성된다. 이 때, 상술한 콘택시에 형성된 박스마크(111a)를 사용하여 비트라인(111)의 미스얼라인이 측정된다.
이어서, 도 1f에 도시된 바와 같이, 화학기상증착(CVD)법등을 사용하여, 예컨대 대략 800㎚의 막두께를 갖는 산화막(150)이 증착된다. 필요에 따라, 산화막(150)을 평탄화하기 위해서 산화막(150)상에서 리플로우, 실리카에치백, 화학적기계적연마(CMP)등이 수행된다.
다음에, 포토레지스트막(113)이 산화막(150)의 표면에 도포된다. 여기에 부가된 자동중첩측정용 내측 박스마크(17)를 갖는 용량콘택(114)형성용 마스크를 사용하여, 노광과 현상이 수행된다. 다음에, 자동중첩측정기를 사용하여, X방향( 도 1a 내지 도 1f의 측방향)으로의 미스얼라인값이 도 1b의 공정에서 형성된 외측 박스마크(105a)로부터 판독되고, Y방향( 도 1a 내지 도 1f의 깊이방향)으로의 미스얼라인값이 도 1e의 공정에서 형성된 외측 박스마크(111a)로부터 판독된다. 따라서, 정(井)자 형상을 형성하는 배선사이에, 용량콘택(114)이 형성된다.
그러나, 상술한 자동중첩측정용 일체형 외측 박스마크에 있어서, 워드라인들과 비트라인들사이에 용량콘택을 형성하는 경우에, X방향(워드라인)과 Y방향(비트라인)으로의 미스얼라인값을 측정하기 위해서는 두개의 박스마크가 필요하게 된다. 따라서, 미스얼라인값을 측정하고 그 측정결과를 분석하기 위한 시간이 필요한 문제점이 있다.
따라서, 본 발명의 목적은, 반도체장치 제조공정에서, 리소그래피시의 하지층과 마스크패턴의 중첩을 측정하는 시간과, 그 측정결과를 분석하는 시간을 단축시키는 방법을 제공하는 데 있다.
도 1a 내지 도 1f는 종래의 반도체장치 제조방법을 공정순으로 나타낸 단면도이다.
도 2는 종래 반도체장치의 평면도이다.
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 반도체장치 제조방법을 공정순으로 나타낸 단면도이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체장치 제조방법을 나타내는 평면도이다.
도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 반도체장치 제조방법을 공정순으로 나타낸 단면도이다.
※도면의 주요부분에 대한 부호의 설명
10,20,30 : 패드폴리실리콘영역 101,201,301 : 반도체기판
102,202,302 : 소자격리영역 103,203,303 : 산화막
105,205,305 : 워드라인 107,207,307 : 레지스트
105a,205a,305a : 외측 박스마크(워드라인)
109,209,309 : 콘택홀 111,211,311 : 비트라인
111a,211a,311a : 외측 박스마크(비트라인)
113,213 : 포토레지스트막 114,214 : 용량콘택
150,250 : 산화막 21,27 : 내측 박스마크
본 발명에 따른 반도체장치는 각각의 막이 소정의 위치관계로 적층되도록 기판상에 형성된 복수개의 막의 패턴을 갖는다. 본 발명에서, 제 1 패턴형성시에 배설된 제 1 마크와 제 2 패턴형성시에 배설된 제 2 마크는 하나의 미스얼라인측정마크를 형성하고, 이 미스얼라인측정마크로 제 3 또는 연속하는 패턴형성을 위한 위치얼라인이 수행된다.
본 발명의 다른 일면에 따르면, 반도체장치는 제 1 패턴형성시에 기판의 소정의 위치에 배치된 미스얼라인측정마크의 일부를 형성하는 제 1 마크와, 그리고 제 2 패턴형성시에 배치된 상기 미스얼라인측정마크의 다른 일부를 형성하는 제 2 마크를 구비하며, 상기 제 1 마크와 상기 제 2 마크는 하나의 상기 미스얼라인측정마크를 형성하고, 상기 미스얼라인측정마크는 제 3 또는 연속되는 패턴형성시에 마스크측의 마크와 위치얼라인에 사용된다.
본 발명에 따른 각각의 막이 소정의 위치관계로 적층되도록 기판상에 형성된 복수개의 막의 패턴을 갖는 반도체장치의 제조방법은, 제 1 패턴형성시에 상기 기판의 소정의 위치에 형성하고, 연속하는 패턴형성공정에 사용되는 미스얼라인측정마크의 일부를 형성하는 제 1 마크형성단계와, 제 2 패턴형성시에 상기 미스얼라인측정마크의 다른 일부를 형성하는 제 2 마크형성단계와, 그리고 이전 패턴형성단계에서 제조된 상기 미스얼라인측정마크를 사용하여 제 3 또는 연속되는 패턴형성시에 마스크측의 마크를 위치조정하고, 제 3 패턴형성 또는 연속되는 패턴형성을 수행하는 단계를 구비한다.
이하, 첨부도면을 참조하여 본발명의 바람직한 실시예를 구체적으로 설명한다. 도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 반도체장치 제조방법을 공정순으로 나타낸 단면도이다. 도 4는 평면도이다. 기판상에 적층된 적어도 세개의 배선들을 갖는 반도체장치 제조방법은, 워드라인(205)형성시 소정의 위치에서 일방향으로 연장하는 외측 박스마크(워드라인)(205a)를 증착하는 단계와, 비트라인(211)형성시 외측 박스마크(워드라인)에 수직한 방향으로 연장하는 외측 박스마크(비트라인)(211a)를 증착하는 단계와, 이에 의해, 하나의 미스얼라인측정마크(205a,211a)를 형성하는 단계와, 용량콘택형성용 마스크를 사용하여 기판상에 내측 박스마크(27)를 증착하는 단계와, 미스얼라인측정마크와 내측 박스마크의 미스얼라인값을 측정하는 단계와, 이 값을 오프셋값으로서 얼라이너에 입력하는 단계와, 그리고 용량콘택(214)의 패턴을 형성하는 단계를 구비한다.
종래예와 동일한 방식으로, 제 1 실시예는, 소자가 형성된 반도체기판(201)상에 워드라인(205)과 비트라인(211)을 형성한 후, 워드라인(205)과 비트라인(211)사이에 배치되는 용량콘택(214)의 패턴을 형성하는 리소그래피공정을 보여준다.
도 3a에 도시된 바와 같이, 먼저, 반도체기판(201)상에 소자격리영역(202)이 형성된다.
이어서, 도 3b에 도시된 바와 같이, 각각 폴리사이드구조를 갖는 워드라인(205)이 형성된다. 이 때에, 워드라인(205)형성과 동시에 스크라이브라인(204)상에 자동미스얼라인측정용 외측 박스마크(워드라인)(205a)도 형성된다.
다음에, 도 3c에 도시된 바와 같이, 워드라인(205)상의 소정의 영역상에 패드폴리실리콘영역(20)이 형성된다. 다음에, 화학기상증착(CVD)법등을 사용하여, 예컨대 대략 800㎚의 막두께를 갖는 산화막(203)이 증착된다. 필요에 따라, 산화막(203)을 평탄화하기 위해서 산화막(203)상에서 리플로우, 실리카에치백, 화학적기계적연마(CMP)등이 수행된다.
도 3d에 도시된 바와 같이, 산화막(203)의 표면에 레지스트(107)가 도포된다. 여기에 부가된 자동중첩측정용 내측 박스마크(21)를 갖는 콘택홀(209)형성용 마스크를 사용하여, 노광과 현상이 수행된다. 다음에, 외측 박스마크(워드라인)(205a)상에 형성된 내측 박스마크(21)로부터의 미스얼라인값을 자동중첩측정기를 사용하여 판독한다. 이에 의해, 워드라인(205)과 콘택홀(209)사이의 미스얼라인값이 측정된다.
이어서, 미스얼라인값이 얼라이너의 오프셋값으로 입력된다. 산화막(203)의 표면에 레지스트(107)이 다시 도포되고, 콘택홀(209)의 노광이 수행된다.
이어서, 도 3e에 도시된 바와 같이, 소정의 패턴형상을 갖도록 형성된 포토레지스트(207)를 마스크로서 사용하고, 이방성에칭등을 사용하여, 산화막(203)의 소정의 영역이 제거된다. 따라서, 콘택홀(25)이 형성된다. 또한, 소정의 공정을 통하여, WSi가 콘택홀(25)내에 매립되고, 추가로, 비트라인(211)으로서 제공되는 WSi가 증착된다.
다음에, 워드라인(205)과 동일한 방식으로, 여기에 부가된 자동중첩측정용 외측 박스마크(비트라인)(211a)를 갖는 비트라인형성용 마스크를 사용하여, 노광과 현상이 수행된다. 따라서, 비트라인(211)이 형성되고, 또한, 워드라인으로 형성된 외측 박스마크(205a)와 중첩되도록 형성된 외측 박스마크(비트라인)(211a)가 형성된다. 이 때, 상술한 콘택시에 형성된 외측 박스마크(비트라인)(211a)를 사용하여 비트라인(211)의 미스얼라인이 측정된다.
이어서, 도 3f에 도시된 바와 같이, 다음에, 화학기상증착(CVD)법등을 사용하여, 예컨대 대략 800㎚의 막두께를 갖는 산화막(250)이 증착된다. 필요에 따라, 산화막(250)을 평탄화하기 위해서 산화막(250)상에서 리플로우, 실리카에치백, 화학적기계적연마(CMP)등이 수행된다.
다음에, 산화막(250)의 표면상에 포토레지스트막(213)이 도포된다. 여기에 부가된 자동중첩측정용 내측 박스마크(213a)를 갖는 용량콘택형성용 마스크를 사용하여, 용량콘택형성용 마스크를 사용함으로써, 노광과 현상이 수행된다. 다음에, 자동중첩측정기를 사용하여, 워드라인(205)과 비트라인(211)으로 형성된 井자형 외측 박스마크(205a,211a)와 내측 박스마크(213a)가 측정된다. 이에 의해, X방향( 도 3a 내지 도 3f의 측방향)으로의 미스얼라인값이 워드라인으로 형성된 외측 박스마크(205a)로부터 판독되고, Y방향(도 3a 내지 도 3f의 깊이방향)으로의 미스얼라인값이 비트라인(211)으로 형성된 외측 박스마크(211a)로부터 판독된다. 따라서, 井자 형상을 형성하는 워드라인사이에 용량콘택(214)이 형성된다.
도 5a 내지 도 5f를 참조하여, 본 발명의 제 2 실시예를 설명한다. 제 2 실시예에서의 공정은 제 1 실시예와 기본적으로 동일하다. 원칙적으로, 변경된 부분을 설명한다.
제 2 실시예에서, 도 3a와 동일한 방식으로, 반도체기판(301)상에 소자격리영역(302)이 형성되고, 다음에, 도 5b에 도시된 바와 같이, 워드라인(305)형성과 동시에, 스크라이브라인상에 자동중첩측정용 슬릿형 외측 박스마크(워드라인)(305a)가 형성된다.
다음에, 도 3c 내지 도 3d와 동일한 방식으로 패드폴리실리콘영역(30)과 산화막(303)이 형성된다.
도 5d 및 도 5e에 도시된 바와 같이, 마스크로서, 소정의 형상으로 형성된 레지스트(307)를 사용하여, 이방성에칭등의 방법에 의해 산화막(303)의 소정의 영역이 제거된다.
이 때, 워드라인(305)과 동시에 스크라이브라인상에 형성된 자동중첩측정용 슬릿형 외측 박스마크(워드라인)(305a)에 산화막(303)이 매립된다. 다음에, 여기에 부가된 자동중첩측정용 외측 박스마크(비트라인)(311a)를 갖는 비트라인형성용 마스크를 사용하여, 노광과 현상이 수행된다. 따라서, 비트라인(311)이 형성되고, 또한, 워드라인(305)으로 형성된 슬릿형 외측 박스마크(워드라인)(305a)와 중첩되도록 형성된 외측 박스마크(비트라인)(311a)가 형성된다.
상술한 실시예들에서, 워드라인들사이와 비트라인들사이에 형성된 용량콘택이 설명되었다. 그러나, 이는 다른 공정사이에서도 동일한 방식으로 적용될 수 있다.
그 결과, 슬릿형 외측 박스마크(워드라인)(305a)와 외측 박스마크(비트라인)(311a)로 형성된 井자형 박스마크의 에지가 예리하게 된다. 그리고, 자동중첩측정기의 중첩측정정확도가 개선된다.
또한, 외측 박스마크(비트라인)(311a)를 슬릿형 박스마크로 변경함으로써, 측정정확도가 더욱 개선될 수 있다.
본 발명에 따른 반도체장치 제조방법에 따르면, 반도체기판상에 형성된 자동중첩측정용 외측 박스마크로서, 비트라인으로 형성된 두개의 평행 라인들상에 워드라인으로 형성된 두개의 수직라인을 배선함으로써 정(井)자 형상이 형성된다. 이에 의해, 하나의 박스마크를 사용하여 워드라인으로부터의 미스얼라인값과 비트라인으로부터의 미스얼라인값이 측정될 수 있다. 그 결과, 미스얼라인값을 측정하고 그 결과를 분석하는 데 요구되는 시간을 단축시키는 것이 가능해진다. 또한, 정(井)자 형상의 슬릿형 박스마크를 사용함으로써, 측정정밀도가 향상될 수 있다.
Claims (12)
- 각각 패턴형성용 마스크를 이용하는 적어도 3개의 노광공정을 포함하는 방법을 사용함으로써 제조되는 반도체장치에 있어서:제 1 패턴형성시에 기판의 소정의 위치에 배치되고, 미스얼라인측정마크의 일부를 형성하는 제 1 마크와; 그리고제 2 패턴형성시에 배치되고, 상기 미스얼라인측정마크의 다른 일부를 형성하는 제 2 마크를 구비하며,상기 제 1 마크와 상기 제 2 마크는 하나의 상기 미스얼라인측정마크를 형성하고,상기 미스얼라인측정마크는 제 3 또는 연속되는 패턴형성시에 마스크측의 마크와 위치얼라인에 사용되는 반도체장치.
- 각각의 막이 소정의 위치관계로 적층되도록 기판상에 형성된 복수개의 막의 패턴을 갖는 반도체장치에 있어서:제 1 패턴형성시에 상기 기판의 소정의 위치에 배치되고, 미스얼라인측정마크의 일부를 형성하는 제 1 마크와; 그리고제 2 패턴형성시에 배치되고, 상기 미스얼라인측정마크의 다른 일부를 형성하는 제 2 마크를 구비하며,상기 제 1 마크와 상기 제 2 마크는 하나의 상기 미스얼라인측정마크를 형성하고,상기 미스얼라인측정마크는 제 3 또는 연속되는 패턴형성시에 마스크측의 마크와 위치얼라인에 사용되는 반도체장치.
- 기판상에 복수개의 배선을 갖는 반도체장치에 있어서:제 1 배선형성시에 상기 기판상의 소정의 위치에 배치되고, 미스얼라인측정마크의 일부를 형성하는 제 1 마크와; 그리고제 2 배선형성시에 상기 제 1 마크와 근접 또는 교차하도록 배치되고, 상기 미스얼라인측정마크의 다른 일부를 형성하는 제 2 마크를 구비하며,상기 제 1 마크와 상기 제 2 마크는 하나의 상기 미스얼라인측정마크를 형성하고,상기 미스얼라인측정마크는 제 3 막 또는 연속되는 배선형성시에 마스크측의 마크와의 위치얼라인에 사용되는 반도체장치.
- 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제 1 마크는 일방향으로 연장된 두개의 라인패턴들로 형성되고, 상기 제 2 마크는 상기 제 1 마크와 실질적으로 수직하는 방향으로 연장된 두개의 라인패턴들로 형성되며, 상기 미스얼라인측정마크는 상기 기판의 상면에서 볼 경우에 정(井)자 형상을 갖는 것을 특징으로 하는 반도체장치.
- 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제 1 마크와 상기 제 2 마크는 그 위에 워드라인과 비트라인이 형성되는 층에 대응하도록 제공되는 것을 특징으로 하는 반도체장치.
- 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 비트라인상에 증착되는 용량콘택형성에 사용되는 마스크에 제공되는 마크는 상기 정(井)자 형상 미스얼라인측정마크에 대응하는 것을 특징으로 하는 반도체장치.
- 각각의 막이 소정의 위치관계로 적층되도록 기판상에 형성된 복수개의 막의 패턴을 갖는 반도체장치 제조방법에 있어서:제 1 패턴형성시에 상기 기판의 소정의 위치에 형성하고, 연속하는 패턴형성공정에 사용되는 미스얼라인측정마크의 일부를 형성하는 제 1 마크형성단계와;제 2 패턴형성시에 형성되고, 상기 미스얼라인측정마크의 다른 일부를 형성하는 제 2 마크형성단계와; 그리고이전 패턴형성단계에서 제조된 상기 미스얼라인측정마크를 사용하여 제 3 또는 연속되는 패턴형성시에 마스크측의 마크를 위치조정하고, 제 3 패턴형성 또는 연속되는 패턴형성을 수행하는 단계를 구비하는 반도체장치 제조방법.
- 각각 소정의 위치관계를 가지는 층을 적층하기 위한 레지스트패턴형성을, 3회이상 수행하는 반도체장치 제조방법에 있어서,(a)제 1 패턴형성시에 상기 기판의 소정의 위치에서, 일방향으로 연장되고, 미스얼라인측정마크의 일부를 형성하는 제 1 마크배설단계와;(b)제 2 패턴형성시에 상기 제 1 마크와는 다른 방향으로 연장된 제 2 마크를 배설함으로써, 하나의 미스얼라인측정마크를 형성하는 단계와;(c)제 3 패턴형성용 마스크를 사용하여, 위에서 보았을 때 위치가 상기 기판상의 상기 하나의 미스얼라인측정마크내에 수용되도록 제 3 마크를 배설하는 단계와;(d)상기 미스얼라인측정마크와 상기 제 3 마크사이의 미스얼라인값을 측정하는 단계와; 그리고(e)상기 제 3 패턴형성용 마스크의 위치결정시에 상기 (d)단계에서 측정된 상기 미스얼라인값을 고려하여 상기 제 3 패턴을 형성하는 단계를 구비하는 반도체장치 제조방법.
- 그 사이에 절연막를 개재하여 적층되는 3개이상의 배선층을 갖는 반도체장치를 기판상에 제조하는 방법에 있어서,(a)제 1 층형성시에 상기 기판의 소정의 위치에서, 일방향으로 연장되고, 미스얼라인측정마크의 일부를 형성하는 제 1 마크배설단계와;(b)제 2 층형성시에 상기 제 1 마크와는 다른 방향으로 연장된 제 2 마크를 배설함으로써, 하나의 미스얼라인측정마크를 형성하는 단계와;(c)제 3 층형성용 마스크를 사용하여, 위에서 보았을 때 위치가 상기 기판상의 상기 하나의 미스얼라인측정마크내에 수용되도록 제 3 마크를 배설하는 단계와;(d)상기 미스얼라인측정마크와 상기 제 3 마크사이의 미스얼라인값을 측정하는 단계와; 그리고(e)상기 제 3 층형성용 마스크의 위치결정시에 상기 (d)단계에서 측정된 상기 미스얼라인값을 고려하여 상기 제 3 층을 형성하는 단계를 구비하는 반도체장치 제조방법.
- 제 7 항 내지 제 9 항중 어느 한 항에 있어서, 상기 제 1 마크는 일방향으로 연장된 두개의 라인패턴들로 형성되고, 상기 제 2 마크는 상기 제 1 마크와 실질적으로 수직하는 방향으로 연장된 두개의 라인패턴들로 형성되며, 상기 미스얼라인측정마크는 상기 기판의 상면에서 볼 경우에 정(井)자 형상을 갖는 것을 특징으로 하는 반도체장치 제조방법.
- 제 7 항 내지 제 9 항중 어느 한 항에 있어서, 상기 제 1 마크와 상기 제 2 마크는 그 위에 워드라인과 비트라인이 형성되는 층에 대응하도록 제공되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 7 항 내지 제 9 항중 어느 한 항에 있어서, 상기 비트라인상에 증착되는 용량콘택형성에 사용되는 마스크에 제공되는 마크는 상기 정(井)자 형상 미스얼라인측정마크에 대응하는 것을 특징으로 하는 반도체장치 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10048398A JP3211767B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の製造方法 |
| JP10-100483 | 1998-03-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990078314A true KR19990078314A (ko) | 1999-10-25 |
| KR100306705B1 KR100306705B1 (ko) | 2001-09-26 |
Family
ID=14275184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990010560A KR100306705B1 (ko) | 1998-03-27 | 1999-03-26 | 반도체장치 및 그 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6288452B1 (ko) |
| JP (1) | JP3211767B2 (ko) |
| KR (1) | KR100306705B1 (ko) |
| CN (1) | CN1231501A (ko) |
| TW (1) | TW442844B (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486036B1 (en) * | 2000-06-28 | 2002-11-26 | Advanced Micro Devices, Inc. | Method and apparatus for process control of alignment in dual damascene processes |
| JP2002164517A (ja) * | 2000-11-28 | 2002-06-07 | Mitsubishi Electric Corp | テスト用素子を有する半導体装置およびその製造方法 |
| US7190823B2 (en) * | 2002-03-17 | 2007-03-13 | United Microelectronics Corp. | Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same |
| US6876021B2 (en) | 2002-11-25 | 2005-04-05 | Texas Instruments Incorporated | Use of amorphous aluminum oxide on a capacitor sidewall for use as a hydrogen barrier |
| DE10345524B4 (de) * | 2003-09-30 | 2005-10-13 | Infineon Technologies Ag | Verfahren zur Bestimmung eines relativen Versatzes zweier strukturierter Schaltungsmuster auf einem Halbleiterwafer mittels eines Rasterelektronenmikroskops |
| US11003164B2 (en) * | 2019-08-30 | 2021-05-11 | Micron Technology, Inc. | Methods for aligning a physical layer to a pattern formed via multi-patterning, and associated systems |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450529A (en) * | 1987-08-21 | 1989-02-27 | Oki Electric Ind Co Ltd | Wafer alignment |
| JPH0247821A (ja) * | 1988-08-10 | 1990-02-16 | Nec Corp | 半導体集積回路装置の製造方法 |
| JP2713500B2 (ja) * | 1989-09-28 | 1998-02-16 | 松下電子工業株式会社 | 位置合わせ方法と位置合わせマーク、及び、パターン検出装置 |
| JP2890538B2 (ja) | 1989-10-24 | 1999-05-17 | ソニー株式会社 | 半導体装置 |
| JP3591872B2 (ja) * | 1993-06-10 | 2004-11-24 | キヤノン株式会社 | 半導体装置 |
| JP3239976B2 (ja) * | 1994-09-30 | 2001-12-17 | 株式会社東芝 | アライメントマーク、半導体装置の製造方法および半導体装置 |
| JP3693370B2 (ja) * | 1994-10-18 | 2005-09-07 | 株式会社ルネサステクノロジ | 重合わせ精度測定マーク |
| JP3617046B2 (ja) | 1995-05-29 | 2005-02-02 | 株式会社ニコン | 露光方法 |
| JP3859764B2 (ja) * | 1995-06-27 | 2006-12-20 | 株式会社ルネサステクノロジ | 重ね合わせ精度測定マーク、そのマークの欠陥修正方法、および、そのマークを有するフォトマスク |
| JPH09244222A (ja) * | 1996-03-08 | 1997-09-19 | Mitsubishi Electric Corp | 重ね合わせ誤差測定用レチクル、そのレチクルを用いた重ね合わせ誤差測定方法および重ね合わせ誤差測定マーク |
| JPH10189425A (ja) | 1996-12-27 | 1998-07-21 | Matsushita Electron Corp | アライメント方法、アライメント精度測定方法及びアライメント測定用マーク |
| JP4187808B2 (ja) * | 1997-08-25 | 2008-11-26 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP3519579B2 (ja) * | 1997-09-09 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US5869374A (en) * | 1998-04-22 | 1999-02-09 | Texas Instruments-Acer Incorporated | Method to form mosfet with an inverse T-shaped air-gap gate structure |
| US6068954A (en) * | 1998-09-01 | 2000-05-30 | Micron Technology, Inc. | Semiconductor wafer alignment methods |
| US6184104B1 (en) * | 1998-09-10 | 2001-02-06 | Chartered Semiconductor Manufacturing Ltd. | Alignment mark strategy for oxide CMP |
| US6054721A (en) * | 1999-07-14 | 2000-04-25 | Advanced Micro Devices, Inc. | Detection of undesired connection between conductive structures within multiple layers on a semiconductor wafer |
-
1998
- 1998-03-27 JP JP10048398A patent/JP3211767B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-26 TW TW088104889A patent/TW442844B/zh not_active IP Right Cessation
- 1999-03-26 CN CN99103223A patent/CN1231501A/zh active Pending
- 1999-03-26 KR KR1019990010560A patent/KR100306705B1/ko not_active IP Right Cessation
- 1999-03-29 US US09/281,111 patent/US6288452B1/en not_active Expired - Fee Related
-
2001
- 2001-06-21 US US09/886,705 patent/US6448147B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6448147B2 (en) | 2002-09-10 |
| US20010034108A1 (en) | 2001-10-25 |
| JP3211767B2 (ja) | 2001-09-25 |
| US6288452B1 (en) | 2001-09-11 |
| CN1231501A (zh) | 1999-10-13 |
| TW442844B (en) | 2001-06-23 |
| JPH11283915A (ja) | 1999-10-15 |
| KR100306705B1 (ko) | 2001-09-26 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |