JPH10303356A - リードフレームとそれを用いた半導体パッケージ及びその製造方法 - Google Patents

リードフレームとそれを用いた半導体パッケージ及びその製造方法

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JPH10303356A
JPH10303356A JP10107249A JP10724998A JPH10303356A JP H10303356 A JPH10303356 A JP H10303356A JP 10107249 A JP10107249 A JP 10107249A JP 10724998 A JP10724998 A JP 10724998A JP H10303356 A JPH10303356 A JP H10303356A
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lead frame
lead
dielectric layer
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Oh-Kyong Kwon
五 敬 權
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Abstract

(57)【要約】 【課題】 パワーリード又はグラウンドリードに流れる
単位時間当たりの電流の量を減少させることなく、且つ
同時にスイッチングする駆動回数を減らすことなくクロ
ストーク・ノイズ、放射雑音及びDelta-I 雑音を低減し
得るリードフレームとそれを用いた半導体パッケージ及
びその製造方法を提供する。 【解決手段】 リードフレームの各リードの上下両面に
誘電層を介して上部金属極板と下部金属極板をそれぞれ
配し、それら上部及び下部金属極板の電圧を一定の値に
維持することによって該各リードのキャパシタンス値を
増加させ、特性インピーダンスを減少させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
に関し、詳しくは、新規な構成を有するリードフレーム
を用いる半導体パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】従来、半導体パッケージの内部のボード
レベル（Board level)のみで問題にされてきたクロスト
ーク・ノイズ（Cross-talk noise）が、近来、半導体の
チップレベル（Semiconductor Chip Level）でも問題に
されるようになってきた。即ち、半導体パッケージの集
積度が増加して、動作周波数が高くなり、信号の波長が
配線の長さと同等になるに伴い内部接続ライン（Interc
onnection line）が、アンテナのような作用をして放射
雑音（Radiation noise)が増加し、該半導体パッケージ
の高集積化により相対的に配線間隔が狭くなって各内部
接続ライン間のキャパシティブ結合（Capactive Coupli
nng)、インダクティブ結合（Inductive Couplinng)、レ
ジスティブ結合（Resistive Couplinng)が増加するた
め、クロストーク・ノイズが増加してパッケージの性能
を低下させている。
【０００３】更に、パッケージシステム内部のパワーラ
イン（Power line）やグラウンドライン（Groundline）
のインダクタンスから招来するスイッチング雑音（Simu
ltaneous switching noise or delta-I noise or dI/dt
noise：以下、Delta-I 雑音と称す）もパッケージシス
テムの性能低下の一要因となっている。
【０００４】また、インダクタに発生する起電力：Ｅ
は、インダクタンス：Ｌと単位時間当たりの電流量：
（di/dt)とを乗算したもの、すなわちE=L*(di/dt) であ
るが、電源から供給される電流が変化するとパワーライ
ンのインダクタを経る際に自己誘導される逆起電力によ
り電圧が降下し、誤動作が頻繁に発生するという問題点
がある。
【０００５】更に、チップサイズが増大し、入出力端子
（I/O port）が増加すると総キャパシティブロード（Ca
pacitive load)が大きくなるため、回路の動作速度を迅
速化するには該キャパシティブロードの迅速な充・放電
が必要となるし、平均電流及び（di/dt)が増大するの
で、delta-I 雑音は、より深刻に発生する。
【０００６】このような問題点は、パッケージシステム
回路内のインダクタンスラインから発生する（実際に
は、半導体パッケージの内部リードから発生する。その
理由は、インダクタンスラインに比べてリードフレーム
の各内部リードの長さが長くなり、各内部リードのイン
ダクタンス及びキャパシタンスが内部接続ラインよりも
増大するためである）。このように、半導体チップにお
ける電気的特性は主にパッケージングの環境により決定
されるため、クロストーク・ノイズ及びdelta-I雑音な
どの問題を最小化し得るパッケージの構造が要求されて
いる。
【０００７】ここで、従来のクォードフラットパッケー
ジ（Quad Flat Package ：以下、ＱＵＰという）用リー
ドフレームは、図８に示すように、チップがその上に載
置。接着されるダイパッド１１と、該ダイパッドの四方
隅部に形成された該ダイパッドを支持するためのタイバ
ー１２と、該ダイパッドの周縁外方、該各タイバー間に
所定の間隔をおいて配された複数のリード１３と、を備
えて構成されていた。
【０００８】図９は、図８に示した各リード１３により
形成される電気的等価回路図であり、符号１３ａは任意
のリードを、符号１３ｂは該任意のリードに隣接したリ
ードを、それぞれ示している。また、符号Ｒは該各リー
ドの抵抗成分を、符号Ｌ１は該各リード自体のインダク
タンス成分を、符号Ｃ１は該各リードのグラウンドキャ
パシタンス成分を、符号Ｌ２は該各リード間の相互イン
ダクタンス成分を、符号Ｃ２は該各リード間のキャパシ
タンス成分を、それぞれ示したものである。
【０００９】ここで、半導体パッケージに信号がスイッ
チングされると、半導体パッケージに備えられた各リー
ド１３中、複数のパワーリード又はグラウンドリードに
急に電流が流れて該各リードの有するインダクタンスに
より電圧降下が発生する（該電圧降下の程度をDelta-I
雑音といい、Delta-I 雑音の大きさは、次の式（１）の
ように表わすことができる）。 ΔＶ＝Ｎ＊Ｌeff ＊（di/dt)・・・・・・・・・・・・・・・・・・・・・・式（１） 前記の式（１）において、Ｎは同時にスイッチングされ
る駆動回路数、Ｌeffは各パワーリード又はグラウンド
リードの有効インダクタンス値、di/dt は各パワーリー
ド又はグラウンドリードに流れる電流の単位時間当たり
の変化量である。該式から明らかなように、Delta-I 雑
音を減らそうとすると、同時にスイッチングされる駆動
回路数を減らすか、各パワーリード又はグラウンドリー
ドに流れる単位時間当たりの電流量を減少させるか、又
は、各パワーリード又はグラウンドリードの有効インダ
クタンス値を低減しなければならない。
【００１０】しかしながら、与えられた電源電圧に対し
パワーリード又はグラウンドリードに流れる電流の量を
減らすとスイッチング速度が遅くなるため、それを減ら
すことはできず、またスイッチングする駆動回路の数を
減らすことも、多量の情報を処理するという点において
不可能である。
【００１１】
【発明が解決しようとする課題】本発明は、パワーリー
ド又はグラウンドリードに流れる単位時間当たりの電流
の量を減少させることなく、且つ同時にスイッチングす
る駆動回路数を減らすことなくクロストーク・ノイズ、
放射雑音及びDelta-I 雑音を低減し得るリードフレーム
とそれを用いた半導体パッケージ及びその製造方法を提
供することを目的とする。
【００１２】
【課題を解決するための手段】本発明者は、Delta-I 雑
音を減らすためには、パワーリード又はグラウンドリー
ドの有効インダクタンス：Ｌを減らすことが有効である
ことに着目し、その方策を種々検討した結果、パワーリ
ード又はグラウンドリードの有効インダクタンスを減少
させるためには、各リードの特性インピーダンス：Ｚを
減らせばよく、誘電体の比誘電率が１である時、各リー
ドのキャパンシタンスを増加させればよい（結果とし
て、各リードのインダクタンスが減少する。リードフレ
ームのような損失の少ない配線の特性インピーダンス：
Ｚは、各リードのインダクタンス：Ｌと各リードと交流
ＡＣグラウンド間のキャパシタンス：Ｃとの比、すなわ
ちＬ／Ｃの１／２乗に比例し、全ての誘電体の比誘電率
が１になる時のＣとＬとの積は、一定な関係を有するか
らである）ことに気づき本発明をなすに至った。
【００１３】すなわち、本発明に係る半導体パッケージ
は、リードフレームの各リードの上下両面に誘電層を介
して上部金属極板と下部金属極板をそれぞれ配し、それ
ら上部及び下部の金属極板の電圧を一定な値に維持する
ことによって、該各リードのキャパシタンス値を増加さ
せ、特性インピーダンスを、減少させるものである。ま
た、該誘電層の厚さを適宜調節して、半導体パッケージ
内の複数の内部リードの内、信号線に該当する各リード
の特性インピーダンス値を所望の値に設定し、パワーラ
イン又はグラウンドラインに該当する各リードの特性イ
ンピーダンス値をできるだけ低下させるようにしてい
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を例と
して、本発明を詳細に説明する。
【００１５】本発明に係るリードフレームの一つの実施
形態を図１〜図４に示す。該リードフレームの基本構成
部は、従来のそれと同様に、四角形のダイパッド２１
と、該ダイパッドを支持するタイバー２２と、該ダイパ
ッドの周縁外方に所定の間隔をおいて同一面内に放射状
に配された複数の内部リード２３と、を備えて構成され
ている。
【００１６】本発明に係るリードフレームは、このよう
に構成されたリードフレームの基本構成部に対し、先ず
各内部リード２３の少なくとも上・下両面にそれぞれ誘
電性接着層２４，３４を介して上部誘電層２５と下部誘
電層３５とがそれぞれそれらに添うように設けられてい
る。
【００１７】更に、上部誘電層２５の上面には４枚の台
形の上部金属極板２６−１，２６−２，２６−３，２６
−４が、一つの上部金属極板の斜辺と隣接する他の上部
金属極板の斜辺とがある間隔をおいて対向するようにそ
れぞれ隣接して添設されており、一方、下部誘電層３５
の下面にも、該各上部各金属極板に対応させて４枚の下
部金属極板３６−１，３６−２，３６−３，３６−４が
それぞれ同一態様にて添設されている。
【００１８】尚、同一面内にそれぞれ隣接している各金
属極板２６，３６同士は、それぞれ複数のチップキャパ
シタ２７，３７にて電気的に接続されている。
【００１９】更に、前記の各誘電性接着層２４，３４
は、誘電性の接着物質を用いて形成されており、前記の
各上部金属極板２６及び下部金属極板３６に所定電圧が
印加されたとき、前記の上部誘電層２５及び下部誘電層
３５を構成する誘電体と相まって、該各上部金属極板と
各下部金属極板間及び該各上部金属極板及び下部金属極
板と各内部リード２３間のキャパシタンス値を高めるた
めの誘電体として働く。
【００２０】前記のキャパシタンス値は、前記の各誘電
体２４，３４，２５，３５の厚さを調節することによっ
て、更には前記の各上部金属極板２６及び各下部金属極
板３６と各リード２３間の距離を調節することによって
適宜決定することができる。したがって、適当な各リー
ド２３の特性インピーダンスを選定し、Delta-I 雑音と
クロストーク・ノイズとの和が最小の値になるように前
記の誘電体２４，３４，２５，３５の厚さを調節するの
がよい。その適当な特性インピーダンス値は、約４０Ω
〜７５Ωである。
【００２１】更に、前記の各チップキャパシタ２７，３
７の付加によりパワーラインとグラウンドライン間のキ
ャパシタンス値が増加される。
【００２２】且つ、パッケージング時に（ワイヤーボン
ディングの時）、前記の上部金属極板２６及び下部金属
極板３６に電源電圧及びグラウンド電圧を規則的に印加
すると、パワーラインとグラウンドライン間のキャパシ
タンス値を最大化することができる。
【００２３】したがって、任意の金属極板に電源電圧
（又はグラウンド電圧）を印加するとき、該任意の金属
極板の両方側に隣接された他の金属極板及び前記任意の
金属極板の上、下方向の各対応する位置の金属基板にも
それぞれグラウンド電圧（又は電源電圧）を印加する。
すなわち、図２〜４を参照して例示すると、符号２６−
２，２６−４，３６−１及び３６−３で示した金属極板
に電源電圧を印加するとき、符号２６−１，２６−３，
３６−２及び３６−４で示した金属極板にはグラウンド
電圧を印加する。このとき、隣接した金属極板に反対極
性の電圧を印加することは、相互隣接する各金属極板は
前記のチップキャパシタ２７，３７を介してそれぞれ電
気的に連結されているので全体としてパワーラインとグ
ラウンドライン間のキャパシタンス値を高めるためであ
る。
【００２４】このような本発明に係るリードフレームを
用いたＱＦＰ型半導体パッケージの一つの実施形態を図
５〜図６に示す。半導体チップをその上に載置するダイ
パッド２１と、該ダイパッドの周縁外方にそれぞれ所定
の間隔をおいて同一面内に放射状に配された複数の内部
リード２３と、該各内部リードの少なくとも上・下面に
それぞれ添設された上部誘電性接着層２４及び下部誘電
性接着層３４と、該上部誘電性接着層の上面及び該下部
誘電性接着層の下面にそれぞれ添設された上部誘電層２
５及び下部誘電層３５と、該上部誘電層の上面に添設さ
れた４枚の同一形状（台形）の上部金属極板２６（配設
態様：上底を中に下底を外に向け、それらの斜辺同士が
所定の間隔をおいて対向するように）と、該下部誘電層
の下面に該各上部金属極板と対応するように添設された
４枚の同一形状（台形）の下部金属極板３６（配設態様
は該上部金属極板に同じ）と、隣接している該金属極板
同士をそれぞれ電気的に接続する複数のチップキャパシ
タ２７，３７と、から構成されるリードフレーム；と、
該ダイパッドの上面に載置・接着された半導体チップ４
０；と、該半導体チップと該内部リード並びに該上部金
属極板及び該下部金属極板と該各内部リードとをそれぞ
れ電気的に接続する複数の導電性ワイヤー５１，５２；
と、該リードフレーム、該半導体チップ及び該各導電性
ワイヤー５１，５２の全てを包含するように密封するモ
ールディング部６０；と、該各内部リードの外端から該
モールディング部の外方に突出するように形成された複
数の外部リード２９；と、を備えて構成されている。
【００２５】ここで、前記の各上部金属極板２６及び下
部金属極板３６は、第２のワイヤー５２を介してそれぞ
れ電圧印加用の各内部リード２３と電気的に接続されて
おり（図５及び図６参照）、該各上部金属極板及び該下
部金属極板には電源電圧及びグラウンド電圧を規則的に
印加し得るようになっている。尚、前記の結線は、一つ
の金属極板に電源電圧（又は、グラウンド電圧）を印加
したら該一つの金属極板に隣接する他の金属極板及び該
一つの金属極板の上・下方向の対応する金属極板にグラ
ウンド電圧（又は電源電圧）が印加されるように行う。
【００２６】図１、図５及び図６を用いて例示すると、
上部金属極板２６−１に電源電圧を印加するとしたら、
下部金属極板３６−１及び上部金属極板２６−２と２６
−４にはグラウンド電圧が印加されるように、というこ
とである（上部金属極板２６−３：電源電圧，下部金属
極板３６−２：電源電圧，下部金属極板３６−３：グラ
ウンド電圧，下部金属極板３６−４：電源電圧）。尚、
同一面内で隣接している各金属極板には、極性が反対の
電圧をそれぞれ印加する。その結果、隣接している金属
極板同士は複数のチップキャパシタ２７又は３７を介し
て電気的に連結されているのでパワーラインとグラウン
ドライン間の総キャパシタンス値が高められる。
【００２７】次に、このように構成された本発明に係る
半導体パッケージの製造方法を説明する（図７参照）。
【００２８】ステップａ．所定形状の金属極板２６，３
６を準備する（Ｓ１）。該金属極板自体は、従来のリー
ドフレームのキャパシタンス値を改善するキャパシタ成
分への電圧供給用の電極としての役目を果たすものであ
るが、このような金属極板を製作する材料としては、キ
ャプトン"Kapton"（デュポン社の商品名）のような、誘
電体（ポリイミド）からなるフィルム状の基材の上に銅
からなる層、例えば銅箔が貼着されたものを用いるのが
好ましい。通常の半導体製造プロセスを利用すれば（適
当な誘電層形成材料を用意し、該材料の上に所望形状の
金属極板を形成する）、本発明が要求する電気的特性を
最も的確に有する金属極板付き誘電層を製造し得るが、
多様な厚さ及び静電容量（キャパシタンス）をゆうする
ものを容易に市場から入手し得るので、本発明が要求す
る電気特性を具備する半導体パッケージを良好な生産性
の下に具現することができる。
【００２９】因に、前記の材料は、フレキシブルＰＣＢ
（Flexible Printed Circuit Bord)の製造に基板材料と
して広範に用いられているものである。
【００３０】次いで、前記の銅貼誘電体基板の銅層のみ
をそれらの斜辺同士が所定の間隔をおいて対向する４枚
の台形の銅層が残存するように食刻して誘電層２５又は
３５上に４枚の銅からなる金属極板を形成する（Ｓ
２）。
【００３１】尚、各４枚の上部金属極板２６−１，２６
−２，２６−３，２６−４と下部金属極板３６−１，３
６−２，３６−３，３６−４とは同一形状とする。
【００３２】このとき、リードフレームの内部リード２
３の内端相互を結んだ線（仮想線）とそれらの外端とを
相互に結んだ線（仮想線）にて囲われた面積の内、前記
の上部又は下部の金属極板２６又は３６の総面積が占め
る割合を許容範囲内でできるだけ大きく確保することが
肝要である。電気的特性をより向上させ得るからであ
る。
【００３３】即ち、図２〜図４に示すように、内部リー
ド群２３の上・下面にそれぞれ添設される（実際は、誘
電性接着層２４，３４を介して接着される）金属極板２
６，３６の利用し得る最大面積は、該各内部リードの少
なくとも長手方向の両端部を除いた部分、すなわち該各
内部リードの内端部を除いた点をそれぞれ結んだ線（仮
想線）と該各内部リードの外端部を除いた点をそれぞれ
結んだ線（仮想線）にて囲われた面積である。尚、除か
れた該各内部リードの内端部は、半導体チップ４０と該
各内部リードとを電気的に接続するための導電性ワイヤ
ー５１のボンディングに割かなければならない部分であ
り、一方、除かれた該各内部リードの外端部は、該各内
部リードの外端に外部リード２９をそれぞれ接続・形成
するために要する部分である。
【００３４】ステップｂ．各金属極板２６，３６を内部
リード群２３の上・下面にそれぞれ接着する。ここで、
該上部又は下部金属極板がそれぞれその上に形成された
誘電層２５，３５の下面は接着能を有さないため、該下
面にそれぞれ誘電性接着層２４，３４（例えば、誘電性
を有する接着剤を含むフィルム）を先ず形成する（Ｓ
３。誘電性を有する接着剤を含むフィルムを用いる場合
には貼着）。
【００３５】この誘電性接着層２４，３４は前記の誘電
層２５，３５と共同してキャパシタ成分を構成するの
で、本発明が要求する電気特性としてのインピーダンス
が得られるよう該誘電層及び該誘電性接着層のキャパシ
タンスとそれらの厚さを適当に選定することが肝要であ
る。
【００３６】次いで、誘電性接着層２４，３４をそれぞ
れその下面に有する前記の各金属極板２６，３６を該誘
電性接着層を介して該リードフレームの各内部リード群
２３の上・下面の所定の部位（該内部リードの内端と外
端を除く部分）にそれぞれ接合する（Ｓ４。この操作は
既存のフレキシブルＰＣＢ製造ラインを用いて行うこと
ができる。また、後続のステップを円滑に行うように、
リードフレームを平坦化することもできる）。接合は、
該誘電性接着層を介して各内部リードの上・下面の所定
の部分に添設した該各金属極板に熱を加えつつ圧着する
ことにより行われる。
【００３７】この段階で、上部金属極板２６とリードフ
レームの内部リード２３、及び下部金属極板３６と該内
部リードとの間に所要のキャパシタが形成される。
【００３８】ステップｃ．リードフレームのダイパッド
２１の上面に半導体チップ４０を載置し接着する（Ｓ
５）。このとき、充分な接着を行うため、接着剤として
エポキシ樹脂を用いることが好ましい。
【００３９】ステップｄ．半導体チップ４０とリードフ
レームの各内部リード２３間を導電性ワイヤー５１を用
いて電気的に接続すると共に各上部金属極板２６と該各
内部リード間を導電性ワイヤー５２を用いて電気的に接
続する（Ｓ６）。上述の通り、各上部金属極板２６−
１，２６−２，２６−３，２６−４には電源電圧又はグ
ラウンド電圧が規則的に印加されるようにするため、隣
接する該各金属極板同士にそれぞれ極性が反対の電圧が
印加されるようにボンディングを行う。
【００４０】次いで、内部リード群２３の上・下面にそ
れぞれ４枚ずつ接着された金属極板２６，３６の隣接す
る該金属極板間に複数のチップキャパシタ２７をそれぞ
れ取り付ける（グラウンドバウンスを抑制するため）
（Ｓ７）。
【００４１】次いで、前記のＳ６と同様の操作を行って
今度は下部金属極板３６と各内部リード２３間を導電性
ワイヤー５１にて電気的に接続する（Ｓ８）。
【００４２】このとき、前記のＳ６と同様に、隣接する
各金属極板３６同士にそれぞれ極性が反対の電圧が印加
されるように、そして各上部金属極板２６−１，２６−
２，２６−３，２６−４に対応する各下部金属板３６−
１，３６−２，３６−３，３６−４には、該各上部金属
極板とは極性が反対の電圧が印加されるように、ボンデ
ィングを行う。
【００４３】ステップｅ．半導体チップ４０、導電性ワ
イヤー５１，５２、内部リード群２３及び金属極板２
６，３６を保護するため、セラミック、プラスチック又
はエポキシ樹脂などを用いてこれらを密封する（Ｓ
９）。
【００４４】その後、リードフレームの一般的な材料で
ある銅の腐食を防止するためにソルダー鍍金（Solder P
late）を施す（Ｓ１０）。
【００４５】ステップｆ．及びｇ．リードフレームの各
リード２３をそれぞれ信号線にするため、不必要な部分
を切断・除去した（Trim）後、外部リードを形成して
（Forming)半導体パッケージを製品化する（Ｓ１１）。
【００４６】
【発明の効果】上述の通り、本発明に係るリードフレー
ムとそれを用いた半導体パッケージにおいては、リード
フレームの内部リード群の上・下両面に誘電体物質を介
して上部金属極板と下部金属極板をそれぞれ添設し、該
金属極板上に一定の電圧を印加することによって、該複
数の内部リードの内、信号線に該当するリードの特性イ
ンピーダンスを適当な値に設定し、パワーライン又はグ
ラウンドラインに該当するリードの特性インピーダンス
を低くしているため、半導体パッケージ内のクロストー
ク・ノイズ及びDelta-I 雑音を最大限に低下させ、ひい
ては半導体パッケージの性能を向上し得るという効果が
ある。
【図面の簡単な説明】
【図１】本発明に係るリードフレームの一実施態様の分
解斜視図である。
【図２】本発明に係るリードフレームの一実施態様の平
面図である。
【図３】本発明に係るリードフレームの一実施態様の底
面図である。
【図４】図２のＩ−Ｉ線縦断面図である。
【図５】本発明に係るリードフレームを用いた半導体パ
ッケージの一実施態様の一部切欠斜視図である。
【図６】本発明に係るリードフレームを用いた半導体パ
ッケージの一実施態様の縦断面図である。
【図７】本発明に係る半導体パッケージの製造プロセス
のブロック・フローチャートである。
【図８】従来のＱＦＰ（Quad Flat Package)用リードフ
レームを示した平面図である。
【図９】図８の各リードにより形成される電気的等価回
路図である。
【符号の説明】
２１・・・・・・・・・・ダイパッド ２３・・・・・・・・・・内部リード ２４・・・・・・・・・・上部誘電性接着層 ２５・・・・・・・・・・上部誘電層 ２６・・・・・・・・・・上部金属極板 ２７，３７・・・・チップキャパシタ ２９・・・・・・・・・・外部リード ３４・・・・・・・・・・下部誘電性接着層 ３５・・・・・・・・・・下部誘電層 ３６・・・・・・・・・・下部金属極板 ４０・・・・・・・・・・半導体チップ ５１，５２・・・・導電性ワイヤー ６０・・・・・・・・・・モールディング部

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップをその上に載置するダイパ
    ッド（２１）；と、該ダイパッドの周縁外方にそれぞれ
    所定の間隔をおいて同一面内に放射状に配された複数の
    内部リード（２３）；と、を備えたリードフレームにお
    いて、 該内部リードの上面と下面に、上部誘電性接着層（２
    ４）と上部誘電層（２５）及び下部誘電性接着層（３
    ４）と下部誘電層（３５）を介してそれぞれ配された上
    部金属極板（２６）及び下部金属極板（３６）を有する
    ことを特徴とするリードフレーム。
  2. 【請求項２】 前記の上部誘電性接着層（２４）と下部
    誘電性接着層（３４）が、前記の各内部リード（２３）
    の少なくとも長手方向の内端と外端を除いた部分の上面
    と下面にそれぞれ形成されたものである請求項１記載の
    リードフレーム。
  3. 【請求項３】 前記の上部金属極板（２６）と下部金属
    極板（３６）が、それぞれ同一面内で４の倍数の複数に
    等分割されたものである請求項１記載のリードフレー
    ム。
  4. 【請求項４】 半導体チップをその上に載置するダイパ
    ッド（２１）と、該ダイパッドの周縁外方にそれぞれ所
    定の間隔をおいて同一面内に放射状に配された複数の内
    部リード（２３）と、該内部リードの上面と下面に、上
    部誘電性接着層（２４）と上部誘電層（２５）及び下部
    誘電性接着層（３４）と下部誘電層（３５）を介してそ
    れぞれ配された上部金属極板（２６）及び下部金属極板
    （３６）と、を有するリードフレーム；と、 前記のダイパッド（２１）の上面に接着された半導体チ
    ップ（４０）；と、 該半導体チップと前記の各内部リード（２３）間を電気
    的に接続する複数の第１の導電性ワイヤー（５１）；
    と、 前記各内部リード（２３）と前記の上金属極板（２６）
    及び下部金属極板（３６）間を電気的に接続する複数の
    第２の導電性ワイヤー（５２）；と、 該半導体チップ、該第１の導電性ワイヤー、該第２の導
    電性ワイヤー、該内部リード、前記の上部金属極板（２
    ６）及び下部金属極板（３６）の全てをその中に包含す
    るように密封するモールディング部（６０）；と、 該各内部リードの外端から該モールディング部の外方に
    突出するようにそれぞれ形成された複数の外部リード
    （２９）；と、を備えて構成されたことを特徴とする半
    導体パッケージ。
  5. 【請求項５】 下記のステップからなる半導体パッケー
    ジの製造方法： ａ．所定形状の金属極板を準備する； ｂ．リードフレームのダイパッドの周縁外方に所定の間
    隔をおいて配された該リードフレームの各内部リードの
    長手方向の内端と外端を除いた部分の上・下面に誘電性
    接着層を介して該金属極板をそれぞれ接着する； ｃ．該リードフレームのダイパッド上に半導体チップを
    接着する； ｄ．該半導体チップと該各内部リード間及び上・下部の
    各金属極板と該各内部リード間をそれぞれ導電性ワイヤ
    ーを介して電気的に接続する； ｅ．該半導体チップ、該各導電性ワイヤー、該各内部リ
    ード及び上・下部の該各金属極板を密封する； ｆ．該リードフレームの不必要な部分を除去する；そし
    て ｇ．該各内部リードの外端にそれぞれ外部リードを形成
    する。
  6. 【請求項６】 前記のステップａ．にて準備される金属
    極板が、誘電層の上に形成された銅からなる層である請
    求項５記載の製造方法。
  7. 【請求項７】 前記のステップａ．にて準備される金属
    極板が、前記の誘電層の上に形成された銅からなる層を
    選択的に食刻して該銅からなる層が複数の金属極板に等
    分割されたものである請求項６記載の製造方法。
  8. 【請求項８】 前記のステップａ．にて準備される金属
    極板の隣接している金属極板同士が、複数のチップキャ
    パシタを介して電気的に接続されたものである請求項７
    記載の製造方法。
JP10107249A 1997-04-18 1998-04-17 リードフレームとそれを用いた半導体パッケージ及びその製造方法 Pending JPH10303356A (ja)

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