JPH05291477A - 複合リードフレーム - Google Patents
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- JPH05291477A JPH05291477A JP9260592A JP9260592A JPH05291477A JP H05291477 A JPH05291477 A JP H05291477A JP 9260592 A JP9260592 A JP 9260592A JP 9260592 A JP9260592 A JP 9260592A JP H05291477 A JPH05291477 A JP H05291477A
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Abstract
(57)【要約】
【目的】インナリードの微細配線化を図るとともに高速
伝送および高周波信号の伝送特性を向上した４００ピン
以上の多ピン多層の複合リードフレームを提供する。 【構成】接地層７と、その上に接着される絶縁層５ｂを
介してエッチングまたは蒸着により形成される信号層６
と、その上に接着される絶縁層５ａを介して電源層８と
アウタリード２とが一体に形成された金属フレーム１と
を備え、前記信号層６と前記金属フレーム１のアウタリ
ード２の信号用リード先端２ａとが接合により電気的に
接続され、前記接地層７と前記金属フレーム１のアウタ
リード２の接地用リード２ｃとが接続され、前記接地層
７上の半導体素子１２の各電極と前記接地層７、信号層
６および電源層８とがボンディングワイヤ１４で接続さ
れることを特徴とする複合リードフレーム。
伝送および高周波信号の伝送特性を向上した４００ピン
以上の多ピン多層の複合リードフレームを提供する。 【構成】接地層７と、その上に接着される絶縁層５ｂを
介してエッチングまたは蒸着により形成される信号層６
と、その上に接着される絶縁層５ａを介して電源層８と
アウタリード２とが一体に形成された金属フレーム１と
を備え、前記信号層６と前記金属フレーム１のアウタリ
ード２の信号用リード先端２ａとが接合により電気的に
接続され、前記接地層７と前記金属フレーム１のアウタ
リード２の接地用リード２ｃとが接続され、前記接地層
７上の半導体素子１２の各電極と前記接地層７、信号層
６および電源層８とがボンディングワイヤ１４で接続さ
れることを特徴とする複合リードフレーム。
Description
【０００１】
【産業上の利用分野】本発明は、樹脂封止型半導体装置
用の複合リードフレームに関する。
用の複合リードフレームに関する。
【０００２】
【従来の技術】従来、半導体装置用のリードフレーム
は、半導体パッケージを小型化するため、平板状金属製
の１層のリードフレームから構成されている。このよう
な１層のリードフレームは、形状が簡単であり、例えば
ＬＳＩの２００ピンクラスまでのものには非常に有効な
方法である。
は、半導体パッケージを小型化するため、平板状金属製
の１層のリードフレームから構成されている。このよう
な１層のリードフレームは、形状が簡単であり、例えば
ＬＳＩの２００ピンクラスまでのものには非常に有効な
方法である。
【０００３】近年、半導体素子（ＬＳＩ）の集積度の向
上により、４００ピンクラスのリードフレームで、しか
も小型化と高速伝送の要求がある。前記１層のリードフ
レームは、形状は簡単であるが、リードフレームおよび
半導体素子（ＬＳＩ）の電源ならびに接地用の端子と信
号用の端子とが同一平面上に互いに近接して配置されて
いるため、高速伝送を行うのに高い周波数の信号を伝送
する場合に相互の端子間で電磁的な干渉（クロストー
ク）が発生するという欠点があった。また、誘導電流を
適当に除去できる接地層等もなく、静電容量が大きくな
るため、これも伝送特性低下の原因となっている。
上により、４００ピンクラスのリードフレームで、しか
も小型化と高速伝送の要求がある。前記１層のリードフ
レームは、形状は簡単であるが、リードフレームおよび
半導体素子（ＬＳＩ）の電源ならびに接地用の端子と信
号用の端子とが同一平面上に互いに近接して配置されて
いるため、高速伝送を行うのに高い周波数の信号を伝送
する場合に相互の端子間で電磁的な干渉（クロストー
ク）が発生するという欠点があった。また、誘導電流を
適当に除去できる接地層等もなく、静電容量が大きくな
るため、これも伝送特性低下の原因となっている。
【０００４】この欠点を解消するため、近年では、例え
ばリードフレームに絶縁層を介し接地板および電源供給
板をサンドイッチ状に設けて、半導体素子（ＬＳＩ）の
電源ならびに接地用の端子を接地板および電源供給板に
それぞれボンディング接続した多層（２層配線）構造の
複合リードフレームも発表されている。
ばリードフレームに絶縁層を介し接地板および電源供給
板をサンドイッチ状に設けて、半導体素子（ＬＳＩ）の
電源ならびに接地用の端子を接地板および電源供給板に
それぞれボンディング接続した多層（２層配線）構造の
複合リードフレームも発表されている。
【０００５】
【発明が解決しようとする課題】６００ピンクラスの超
多ピンの多層リードフレームでは、多ピン化によるパッ
ケージサイズの増大はリードフレームの配線長さの増大
を伴い、リードフレーム内の配線のインダクタンス
（Ｌ）、容量（Ｃ）、抵抗（Ｒ）が増大し、信号伝送の
遅れ、ノイズの誘発の源となる。
多ピンの多層リードフレームでは、多ピン化によるパッ
ケージサイズの増大はリードフレームの配線長さの増大
を伴い、リードフレーム内の配線のインダクタンス
（Ｌ）、容量（Ｃ）、抵抗（Ｒ）が増大し、信号伝送の
遅れ、ノイズの誘発の源となる。
【０００６】さらに、高速伝送を行うのに、半導体素子
（ＬＳＩ）の高集積化は同時切り換え本数の増大とな
り、同時切り換えノイズの増大となる。その上、高い周
波数の信号を伝送する場合、インダクタンス（Ｌ）、容
量（Ｃ）、抵抗（Ｒ）の影響が増大する。従って、多層
リードフレーム内の電気配線にも特別の工夫が必要とな
る。最も重要な配慮すべき点は、ＣＭＯＳでは、スイッ
チングの度にゲート容量に充放電され、立上り立ちさが
りの早い電流が流れる。６００ピンクラスの同時切り換
え時の立上り立ちさがり電流の集合する電源およびグラ
ンドのインダクタンス（Ｌ）による電圧の揺らぎが問題
となる。この揺らぎが静止回路の誤動作の原因となる。
（ＬＳＩ）の高集積化は同時切り換え本数の増大とな
り、同時切り換えノイズの増大となる。その上、高い周
波数の信号を伝送する場合、インダクタンス（Ｌ）、容
量（Ｃ）、抵抗（Ｒ）の影響が増大する。従って、多層
リードフレーム内の電気配線にも特別の工夫が必要とな
る。最も重要な配慮すべき点は、ＣＭＯＳでは、スイッ
チングの度にゲート容量に充放電され、立上り立ちさが
りの早い電流が流れる。６００ピンクラスの同時切り換
え時の立上り立ちさがり電流の集合する電源およびグラ
ンドのインダクタンス（Ｌ）による電圧の揺らぎが問題
となる。この揺らぎが静止回路の誤動作の原因となる。
【０００７】本発明は、前記問題点を解消し、インナリ
ードの微細配線化を図るとともに高速伝送および高周波
信号の伝送特性を向上した４００ピン以上の多ピン多層
の複合リードフレームを提供することにある。
ードの微細配線化を図るとともに高速伝送および高周波
信号の伝送特性を向上した４００ピン以上の多ピン多層
の複合リードフレームを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明によれば、接地層と、その上に接着される絶縁
層を介してエッチングまたは蒸着により形成される信号
層と、その上に接着される絶縁層を介して電源層とアウ
タリードとが一体に形成された金属フレームとを備え、
前記信号層と前記金属フレームのアウタリードの信号用
リード先端とが接合により電気的に接続され、前記接地
層と前記金属フレームのアウタリードの接地用リードと
が接続され、前記接地層上の半導体素子の各電極と前記
接地層、信号層および電源層とがボンディングワイヤで
接続されることを特徴とする複合リードフレームが提供
される。
に本発明によれば、接地層と、その上に接着される絶縁
層を介してエッチングまたは蒸着により形成される信号
層と、その上に接着される絶縁層を介して電源層とアウ
タリードとが一体に形成された金属フレームとを備え、
前記信号層と前記金属フレームのアウタリードの信号用
リード先端とが接合により電気的に接続され、前記接地
層と前記金属フレームのアウタリードの接地用リードと
が接続され、前記接地層上の半導体素子の各電極と前記
接地層、信号層および電源層とがボンディングワイヤで
接続されることを特徴とする複合リードフレームが提供
される。
【０００９】ここで、前記電源層の内側と前記アウタリ
ードと接続するために露出している信号層後端と接地
層、信号層の先端および接地層のデバイスホール部分に
ＡｕまたはＡｇめっきを施すのが好ましい。
ードと接続するために露出している信号層後端と接地
層、信号層の先端および接地層のデバイスホール部分に
ＡｕまたはＡｇめっきを施すのが好ましい。
【００１０】以下に本発明をさらに詳細に説明する。
【００１１】まず、電源、信号および接地層の３層配置
構造について説明する。高速で集積度が高いＣＭＯＳ半
導体素子（ＬＳＩ）を例にとると、本発明の３層配線の
複合リードフレームの構造は、図１および２のようにな
り、全面板状の導体からなる接地層７の中央に半導体素
子（ＬＳＩ）１２が位置し、この接地層７と、ポリイミ
ドの絶縁層５ｂを介し中間層として設けられる微細配線
の信号層６と、さらにその上にポリイミドの絶縁層５ａ
を介し設けられる金属フレーム１の中心に開口を有する
板状の導体からなる電源層８をそれぞれ半導体素子１２
にボンディングワイヤ１４で接続したものである。
構造について説明する。高速で集積度が高いＣＭＯＳ半
導体素子（ＬＳＩ）を例にとると、本発明の３層配線の
複合リードフレームの構造は、図１および２のようにな
り、全面板状の導体からなる接地層７の中央に半導体素
子（ＬＳＩ）１２が位置し、この接地層７と、ポリイミ
ドの絶縁層５ｂを介し中間層として設けられる微細配線
の信号層６と、さらにその上にポリイミドの絶縁層５ａ
を介し設けられる金属フレーム１の中心に開口を有する
板状の導体からなる電源層８をそれぞれ半導体素子１２
にボンディングワイヤ１４で接続したものである。
【００１２】ここで、ＣＭＯＳでは、スイッチングのた
びにゲート容量に充放電され立上り、立ちさがりの早い
電流が流れる。６００ピンクラスの同時切り換え時の立
上り、立ちさがり電流の集合する電源および接地層のイ
ンダクタンス（Ｌ）による電圧の揺らぎが問題となる。
この揺らぎが静止回路の誤動作の原因となる。
びにゲート容量に充放電され立上り、立ちさがりの早い
電流が流れる。６００ピンクラスの同時切り換え時の立
上り、立ちさがり電流の集合する電源および接地層のイ
ンダクタンス（Ｌ）による電圧の揺らぎが問題となる。
この揺らぎが静止回路の誤動作の原因となる。
【００１３】ところで、本発明の電源、信号および接地
各導体層の配置構造では、スイッチングのたびにゲート
容量に充放電され、立上り時に電源層に早い電流が流れ
るようにし、立ちさがり時に接地層に早い電流が流れる
ようにし、電源および接地のインダクタンス（Ｌ）によ
る電圧の揺らぎを相殺した構造となっている。
各導体層の配置構造では、スイッチングのたびにゲート
容量に充放電され、立上り時に電源層に早い電流が流れ
るようにし、立ちさがり時に接地層に早い電流が流れる
ようにし、電源および接地のインダクタンス（Ｌ）によ
る電圧の揺らぎを相殺した構造となっている。
【００１４】つぎに、中心に開口を有する板状の電源層
とアウタリードとを一体に形成した金属フレームのアウ
タリードと、絶縁層より前記信号層および接地層が短冊
状に露出している部分にて電気的に接続する理由につい
て説明する。
とアウタリードとを一体に形成した金属フレームのアウ
タリードと、絶縁層より前記信号層および接地層が短冊
状に露出している部分にて電気的に接続する理由につい
て説明する。
【００１５】本発明の複合リードフレームは、図１およ
び２に示すように、接地層７と、その上に接着される絶
縁層５ｂと、その絶縁層上に形成される信号層６と、そ
の信号層上に接着される絶縁層５ａおよび中心に開口を
有する板状の電源層８とアウタリード２とを一体に形成
した金属フレーム１とを有し、前記信号層６の後端６ｂ
（絶縁層５ａより短冊状に露出している信号層６部分）
と前記アウタリード２の信号用リード２ｂの先端２ａが
接合により電気的に接続され、前記接地層７（絶縁層５
ｂより短冊状に露出している接地層７部分）が前記アウ
タリード２の接地用リード２ｃと接続され、接地層７上
の半導体素子（ＬＳＩ）１２の各電極と前記接地層７、
信号層６および電源層８とがボンディングワイヤ１４で
接続されている。
び２に示すように、接地層７と、その上に接着される絶
縁層５ｂと、その絶縁層上に形成される信号層６と、そ
の信号層上に接着される絶縁層５ａおよび中心に開口を
有する板状の電源層８とアウタリード２とを一体に形成
した金属フレーム１とを有し、前記信号層６の後端６ｂ
（絶縁層５ａより短冊状に露出している信号層６部分）
と前記アウタリード２の信号用リード２ｂの先端２ａが
接合により電気的に接続され、前記接地層７（絶縁層５
ｂより短冊状に露出している接地層７部分）が前記アウ
タリード２の接地用リード２ｃと接続され、接地層７上
の半導体素子（ＬＳＩ）１２の各電極と前記接地層７、
信号層６および電源層８とがボンディングワイヤ１４で
接続されている。
【００１６】これらを模式的に平面図で示すと図３のよ
うになる。即ち、各層間に絶縁層（ポリイミド）５ａ，
５ｂを有しているのは、前記接続部のインダクタンス
（Ｌ）を減少させ、線間および対地等の容量（Ｃ）を減
少させ、しかもアウタリード２の短絡を抑制するためで
ある。
うになる。即ち、各層間に絶縁層（ポリイミド）５ａ，
５ｂを有しているのは、前記接続部のインダクタンス
（Ｌ）を減少させ、線間および対地等の容量（Ｃ）を減
少させ、しかもアウタリード２の短絡を抑制するためで
ある。
【００１７】つぎに、強固なリードフレームがアウタリ
ード部で接続している理由について説明する。本発明で
は、図３に示すように、電源層８とアウタリード２が一
体となって強固なリードフレーム１を構成している。こ
れは、例えばＴＡＢフィルムキャリアのアウタリード部
の実装時の変形、あるいは強度不足による信頼性の低下
等の欠点を解消するためのものである。
ード部で接続している理由について説明する。本発明で
は、図３に示すように、電源層８とアウタリード２が一
体となって強固なリードフレーム１を構成している。こ
れは、例えばＴＡＢフィルムキャリアのアウタリード部
の実装時の変形、あるいは強度不足による信頼性の低下
等の欠点を解消するためのものである。
【００１８】
【実施例】以下に本発明を実施例に基づき具体的に説明
する。
する。
【００１９】（実施例１）まず、厚さ０．０７ｍｍのＦ
ｅ−４２％Ｎｉ合金を用いて図１および２に示すよう
な、タイバレスの外枠３およびアウタリード２が一体と
なった中心に開口を有する板状の電源層８を備えた金属
フレーム１を作製した。ここで、アウタリード２の先端
２ａにおけるピッチは、０．１４ｍｍとした。さらに、
この強固なリードフレーム１の板状の電源層８と一体に
なっていないアウタリード２の先端２ａの裏面に純Ｓｎ
めっきを厚さ７．０μｍ施した。
ｅ−４２％Ｎｉ合金を用いて図１および２に示すよう
な、タイバレスの外枠３およびアウタリード２が一体と
なった中心に開口を有する板状の電源層８を備えた金属
フレーム１を作製した。ここで、アウタリード２の先端
２ａにおけるピッチは、０．１４ｍｍとした。さらに、
この強固なリードフレーム１の板状の電源層８と一体に
なっていないアウタリード２の先端２ａの裏面に純Ｓｎ
めっきを厚さ７．０μｍ施した。
【００２０】つぎに、厚さ０．０２ｍｍのＣｕ箔にポリ
イミド絶縁層（５ｂ）を厚さ０．０５ｍｍにキャスティ
ングし、これに厚さ０．０２ｍｍのポリイミド系接着剤
を塗布したものを用意し、さらに外枠３のアウタリード
２のうちの接地用リード２ｃが接合されるように絶縁層
５ｂより全面板状の接地層７が短冊状に露出する部分お
よびデバイスホール部分１３を金型で打ち抜きした。
イミド絶縁層（５ｂ）を厚さ０．０５ｍｍにキャスティ
ングし、これに厚さ０．０２ｍｍのポリイミド系接着剤
を塗布したものを用意し、さらに外枠３のアウタリード
２のうちの接地用リード２ｃが接合されるように絶縁層
５ｂより全面板状の接地層７が短冊状に露出する部分お
よびデバイスホール部分１３を金型で打ち抜きした。
【００２１】つぎに、厚さ０．１０ｍｍのＦｅ−４２％
Ｎｉ合金の全面板状の接地層７を前記Ｃｕ箔／ポリイミ
ド絶縁層／ポリイミド系接着剤の塗布面にロールラミネ
ータで温度１５０℃で貼り合せた。その後、Ｃｕ箔表面
をホトレジスト、パターンニングおよびエッチングによ
り微細配線の信号層６を形成した。ここで、微細配線の
信号層６のインナリードピッチは０．０１ｍｍとした。
Ｎｉ合金の全面板状の接地層７を前記Ｃｕ箔／ポリイミ
ド絶縁層／ポリイミド系接着剤の塗布面にロールラミネ
ータで温度１５０℃で貼り合せた。その後、Ｃｕ箔表面
をホトレジスト、パターンニングおよびエッチングによ
り微細配線の信号層６を形成した。ここで、微細配線の
信号層６のインナリードピッチは０．０１ｍｍとした。
【００２２】つぎに、前記電源層８が一体となった金属
フレーム１のアウタリード２と電気的に接続するために
露出している信号層６の後端６ｂと、接地層７、微細配
線の信号層６の先端６ａ（インナリード）と、接地層７
のデバイスホール部分１３の表面に厚さ０．５μｍのＮ
ｉめっきの後に厚さ０．５μｍのＡｕめっきを行った。
フレーム１のアウタリード２と電気的に接続するために
露出している信号層６の後端６ｂと、接地層７、微細配
線の信号層６の先端６ａ（インナリード）と、接地層７
のデバイスホール部分１３の表面に厚さ０．５μｍのＮ
ｉめっきの後に厚さ０．５μｍのＡｕめっきを行った。
【００２３】さらに、前記板状の電源層８を備えた金属
フレーム１の中心開口の近傍のワイヤボンディング領域
に厚さ０．５μｍのＮｉめっき後、厚さ０．５μｍのＡ
ｕめっきを部分めっきした板状の電源層８領域を、厚さ
０．１０ｍｍのポリイミド系接着剤フィルム（絶縁層５
ａ）を介して、前記微細配線の信号層６の後端６ａの上
にこのリードフレーム１のアウタリード先端２ａを前記
３層配線基板４（ＦＰＣ）の各層のアウタリード部に位
置合せ後、真空プレスにより温度１５０℃で貼り合せす
る。
フレーム１の中心開口の近傍のワイヤボンディング領域
に厚さ０．５μｍのＮｉめっき後、厚さ０．５μｍのＡ
ｕめっきを部分めっきした板状の電源層８領域を、厚さ
０．１０ｍｍのポリイミド系接着剤フィルム（絶縁層５
ａ）を介して、前記微細配線の信号層６の後端６ａの上
にこのリードフレーム１のアウタリード先端２ａを前記
３層配線基板４（ＦＰＣ）の各層のアウタリード部に位
置合せ後、真空プレスにより温度１５０℃で貼り合せす
る。
【００２４】つぎに、この板状の電源層８を備えたリー
ドフレーム１のアウタリード先端２ａを前記３層配線基
板４の各層のアウタリード部に再度位置合せ後、ギャン
グボンディング装置で、加熱圧着した。なお、符号１５
は、Ａｕ／Ｓｎ接合層である。
ドフレーム１のアウタリード先端２ａを前記３層配線基
板４の各層のアウタリード部に再度位置合せ後、ギャン
グボンディング装置で、加熱圧着した。なお、符号１５
は、Ａｕ／Ｓｎ接合層である。
【００２５】一方、一辺が１１．５ｍｍ角の６００ピン
用ＣＭＯＳ半導体１２を接着等により搭載し、この半導
体素子１２の信号端子を信号層の先端６ａ（インナリー
ド）に直径２５μｍのＡｕ製のボンディングワイヤ１４
でボンディングし、同じく半導体素子１２の電源供給用
端子と３層配線基盤４の板状の電源層８の先端とを同様
にボンディングし、また同じく半導体素子１２の接地用
端子と３層配線基盤４の全面板状の接地層７にボンディ
ングしたのち、樹脂封止し、６００ピンのＱＦＰタイプ
の半導体装置を作製した。
用ＣＭＯＳ半導体１２を接着等により搭載し、この半導
体素子１２の信号端子を信号層の先端６ａ（インナリー
ド）に直径２５μｍのＡｕ製のボンディングワイヤ１４
でボンディングし、同じく半導体素子１２の電源供給用
端子と３層配線基盤４の板状の電源層８の先端とを同様
にボンディングし、また同じく半導体素子１２の接地用
端子と３層配線基盤４の全面板状の接地層７にボンディ
ングしたのち、樹脂封止し、６００ピンのＱＦＰタイプ
の半導体装置を作製した。
【００２６】比較のため、従来の２層配線（信号層、電
源層並びに接地層）の６００ピン多層フレームを本実施
例１と同様に作製した。すなわち、板状の電源層のない
構造で、この場合接地層が電源層を兼ねたものとなって
いる。
源層並びに接地層）の６００ピン多層フレームを本実施
例１と同様に作製した。すなわち、板状の電源層のない
構造で、この場合接地層が電源層を兼ねたものとなって
いる。
【００２７】これらの半導体装置について、ワイヤ長さ
と配線リード長さを含め計算したそれぞれのインダクタ
ンスの値と、Ｉ／Ｏ（入出力）、８０本の切り換え時の
ノイズ量測定結果を表１に示す。
と配線リード長さを含め計算したそれぞれのインダクタ
ンスの値と、Ｉ／Ｏ（入出力）、８０本の切り換え時の
ノイズ量測定結果を表１に示す。
【００２８】即ち、半導体チップのＩ／Ｏを同時に切り
換えた時に電源（Ｖｄｄ）に発生する同時切換えノイズ
量（Ｖｎ）は、電源線は自己インダクタンス（Ｌｓ）を
持つため、式（１）で示される。 Ｖｎ＝Ｌｓ（ｄｉ／ｄｔ）……（１） Ｌｓ：電源線の自己インダクタンス ｉ：電源線に流れた電流（ΣΔｉ） Δｉ：出力回路当たりの流入電流 ｔ：信号切換時間 なお、電源線のインダクタンス（Ｌｓ）は、式（２）で
示される。
換えた時に電源（Ｖｄｄ）に発生する同時切換えノイズ
量（Ｖｎ）は、電源線は自己インダクタンス（Ｌｓ）を
持つため、式（１）で示される。 Ｖｎ＝Ｌｓ（ｄｉ／ｄｔ）……（１） Ｌｓ：電源線の自己インダクタンス ｉ：電源線に流れた電流（ΣΔｉ） Δｉ：出力回路当たりの流入電流 ｔ：信号切換時間 なお、電源線のインダクタンス（Ｌｓ）は、式（２）で
示される。
【００２９】
【数１】 但し、μｒ：比透磁率（＝１） εｒ：比誘電率 Ｃｏ：光速（３×１０8 ｍ／ｓ） Ｚｏ：配線路の特性インピーダンス Ｈ：絶縁層の厚さ Ｗ：配線の幅 Ｔ：配線の厚さ
【００３０】
【００３１】この表からわかるように、本発明例による
３層配線複合リードフレームを用いた半導体装置のノイ
ズ量およびインダクタンスは、従来の２層配線複合リー
ドフレームを用いた半導体装置と比べ、格段に低減され
ている。
３層配線複合リードフレームを用いた半導体装置のノイ
ズ量およびインダクタンスは、従来の２層配線複合リー
ドフレームを用いた半導体装置と比べ、格段に低減され
ている。
【００３２】本実施例では、デバイスホール部分１３
は、絶縁層であるポリイミド層のない場合を示したが、
デバイスホール部分１３の裏側および近傍に絶縁層であ
るポリイミド層があっても構わない。
は、絶縁層であるポリイミド層のない場合を示したが、
デバイスホール部分１３の裏側および近傍に絶縁層であ
るポリイミド層があっても構わない。
【００３３】また、本実施例では、電源層および接地層
の材質をＦｅ−４２％Ｎｉ合金としたが、ＣｕおよびＣ
ｕ合金も適用することができる。
の材質をＦｅ−４２％Ｎｉ合金としたが、ＣｕおよびＣ
ｕ合金も適用することができる。
【００３４】また、本実施例では、リードフレーム材質
をＦｅ−４２％Ｎｉ合金としたが、ＣｕおよびＣｕ合金
も適用することができる。
をＦｅ−４２％Ｎｉ合金としたが、ＣｕおよびＣｕ合金
も適用することができる。
【００３５】
【発明の効果】本発明は以上説明したように構成されて
いるので下記効果を奏する。 （１）本発明の複合リードフレームは、半導体装置のノ
イズ量およびインダクタンスを従来の２層配線複合リー
ドフレームを用いた半導体装置と比べ格段に低減でき
る。 （２）本発明の複合リードフレームの構造により、６０
０ピンクラスの高周波信号の高速伝送を行う場合、同時
切り換え時の立上り立ちさがり電流の集合する電源およ
び接地層のインダクタンス（Ｌ）による電圧の揺らぎを
低減でき、静止回路の誤動作を防止できる。 （３）また、アウタリードと３層配線のＦＰＣの接続に
おいては、層間に絶縁層（ポリイミド層）を介している
ため、接続部のインダクタンス（Ｌ）を減少させしかも
線間および対地等の容量（Ｃ）を減少でき、高周波信号
の高速伝送特性が大幅に向上できる。 （４）本発明のアウタリードと３層配線のＦＰＣの接続
構造によれば、アウタリードの短絡を抑制できるため信
頼性を大幅に向上できる。 （５）本発明では、強固なアウタリードの一部は電源層
と一体となっており、しかも他のアウタリード部も確実
にＡｕ／Ｓｎ接合されているため、アウタリード部の実
装時の変形または強度不足による信頼性の低下を解消で
きる。 （６）本発明の複合リードフレームは、ＦＰＣの作製
後、電源層と一体となったアウタリードを貼り合せ後の
電源層と一体となっていないアウタリード部をギャング
ボンディングにより接合して作製できるので、狭ピッチ
の接合に優れている。
いるので下記効果を奏する。 （１）本発明の複合リードフレームは、半導体装置のノ
イズ量およびインダクタンスを従来の２層配線複合リー
ドフレームを用いた半導体装置と比べ格段に低減でき
る。 （２）本発明の複合リードフレームの構造により、６０
０ピンクラスの高周波信号の高速伝送を行う場合、同時
切り換え時の立上り立ちさがり電流の集合する電源およ
び接地層のインダクタンス（Ｌ）による電圧の揺らぎを
低減でき、静止回路の誤動作を防止できる。 （３）また、アウタリードと３層配線のＦＰＣの接続に
おいては、層間に絶縁層（ポリイミド層）を介している
ため、接続部のインダクタンス（Ｌ）を減少させしかも
線間および対地等の容量（Ｃ）を減少でき、高周波信号
の高速伝送特性が大幅に向上できる。 （４）本発明のアウタリードと３層配線のＦＰＣの接続
構造によれば、アウタリードの短絡を抑制できるため信
頼性を大幅に向上できる。 （５）本発明では、強固なアウタリードの一部は電源層
と一体となっており、しかも他のアウタリード部も確実
にＡｕ／Ｓｎ接合されているため、アウタリード部の実
装時の変形または強度不足による信頼性の低下を解消で
きる。 （６）本発明の複合リードフレームは、ＦＰＣの作製
後、電源層と一体となったアウタリードを貼り合せ後の
電源層と一体となっていないアウタリード部をギャング
ボンディングにより接合して作製できるので、狭ピッチ
の接合に優れている。
【図１】 本発明の３層配線の複合リードフレームの一
実施例を説明するための一部切欠き斜視図である。
実施例を説明するための一部切欠き斜視図である。
【図２】 本発明の３層配線の複合リードフレームの一
実施例を示す縦断面図である。
実施例を示す縦断面図である。
【図３】 本発明の３層配線の複合リードフレームの一
実施例を示す平面図である。
実施例を示す平面図である。
１ 電源層とアウタリードが一体となったリードフレー
ム（金属フレーム） ２ アウタリード ２ａ アウタリード先端 ２ｂ アウタリードの信号用リード ２ｃ アウタリードの接地用リード ３ 外枠 ４ フレキシブル多層配線基板（ＦＰＣ） ５ａ，５ｂ 絶縁層 ６ 信号層 ６ａ 信号層の先端（インナリード） ６ｂ 信号層の後端 ７ 接地層 ８ 電源層 １２ 半導体素子 １３ デバイスホール部分 １４ ボンディングワイヤ １５ Ａｕ／Ｓｎ接合層
ム（金属フレーム） ２ アウタリード ２ａ アウタリード先端 ２ｂ アウタリードの信号用リード ２ｃ アウタリードの接地用リード ３ 外枠 ４ フレキシブル多層配線基板（ＦＰＣ） ５ａ，５ｂ 絶縁層 ６ 信号層 ６ａ 信号層の先端（インナリード） ６ｂ 信号層の後端 ７ 接地層 ８ 電源層 １２ 半導体素子 １３ デバイスホール部分 １４ ボンディングワイヤ １５ Ａｕ／Ｓｎ接合層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 御 田 護 茨城県日立市助川町３丁目１番１号 日立 電線株式会社電線工場内 (72)発明者 田 中 浩 樹 茨城県土浦市木田余町3550番地 日立電線 株式会社システムマテリアル研究所内
Claims (2)
- 【請求項１】接地層と、その上に接着される絶縁層を介
してエッチングまたは蒸着により形成される信号層と、
その上に接着される絶縁層を介して電源層とアウタリー
ドとが一体に形成された金属フレームとを備え、 前記信号層と前記金属フレームのアウタリードの信号用
リード先端とが接合により電気的に接続され、 前記接地層と前記金属フレームのアウタリードの接地用
リードとが接続され、 前記接地層上の半導体素子の各電極と前記接地層、信号
層および電源層とがボンディングワイヤで接続されるこ
とを特徴とする複合リードフレーム。 - 【請求項２】前記電源層の内側と前記アウタリードと接
続するために露出している信号層後端と接地層、信号層
の先端および接地層のデバイスホール部分にＡｕまたは
Ａｇめっきを施す請求項１に記載の複合リードフレー
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9260592A JPH05291477A (ja) | 1992-04-13 | 1992-04-13 | 複合リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9260592A JPH05291477A (ja) | 1992-04-13 | 1992-04-13 | 複合リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291477A true JPH05291477A (ja) | 1993-11-05 |
Family
ID=14059083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9260592A Withdrawn JPH05291477A (ja) | 1992-04-13 | 1992-04-13 | 複合リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291477A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19755954B4 (de) * | 1997-04-18 | 2005-04-21 | LG Semicon Co., Ltd., Cheongju | Leiterrahmenstruktur, diese verwendende Halbleiterbaugruppe und Herstellungsverfahren hierfür |
-
1992
- 1992-04-13 JP JP9260592A patent/JPH05291477A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19755954B4 (de) * | 1997-04-18 | 2005-04-21 | LG Semicon Co., Ltd., Cheongju | Leiterrahmenstruktur, diese verwendende Halbleiterbaugruppe und Herstellungsverfahren hierfür |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |