JPH10209093A - 貼り合わせ基板の作製方法 - Google Patents

貼り合わせ基板の作製方法

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JPH10209093A
JPH10209093A JP9017685A JP1768597A JPH10209093A JP H10209093 A JPH10209093 A JP H10209093A JP 9017685 A JP9017685 A JP 9017685A JP 1768597 A JP1768597 A JP 1768597A JP H10209093 A JPH10209093 A JP H10209093A
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Abstract

(57)【要約】 (修正有) 【課題】 未結合部を除去するため、ボンドウエーハの
外周部を研削するのに、ボンドウエーハを薄く研削し、
生産性及びコストの低減をはかるとともに、ボンドウエ
ーハを薄く研削してもベースウエーハにダメージが達し
ないようにする。 【解決手段】 二枚の半導体基板のうち、少なくとも一
方の半導体基板の表面に酸化膜を形成し、該酸化膜を介
して他方の半導体基板と密着させ、これに酸化性雰囲気
下で熱処理を加えて強固に結合させた後、デバイス作製
側基板の外周部を所定厚まで研削して除去し、その後エ
ッチングにより該デバイス作製側基板外周部の未結合部
を完全に除去し、しかる後に該デバイス作製側基板を研
削・研磨して、所望厚さまで薄膜化する貼り合わせ基板
の作製方法において、前記デバイス作製側基板2の外周
部を所定厚まで研削して除去するのに、砥石10を基板
の外周方向から中心方向に向けて相対的に移動させるよ
うにして研削する、ことを特徴とする貼り合わせ基板の
作製方法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、二枚の基板を貼り
合わせる貼り合わせ基板の作製方法、特には二枚のシリ
コン単結晶基板をシリコン酸化膜を介して貼り合わせて
作製する、いわゆる貼り合わせSOI(Silicon on Ins
ulator)基板の作製方法に関する。
【0002】
【従来の技術】SOI基板の作製方法として、2枚のシ
リコン単結晶基板をシリコン酸化膜を介して貼り合わせ
る技術、例えば特公平5−46086号公報に示される
ように、少なくとも一方の基板に酸化膜を形成し、接合
面に異物を介在させることなく相互に密着させた後、お
よそ200〜1200℃の温度で熱処理し結合強度を高
める方法が、従来より知られている。
【0003】熱処理を行うことにより結合強度が高めら
れた貼り合わせ基板は、その後の研削及び研磨工程が可
能となるため、デバイス作製側基板を研削及び研磨によ
り所望の厚さに薄膜化することにより、素子形成を行う
SOI層を形成することができる。
【0004】しかし、こうして作製された貼り合わせ基
板の周辺約1〜3mmには、未結合部分が存在すること
が知られており、この部分を除去するため、例えば特開
平3−89519号、特開平4−263425号、特開
平3−250616号、特開昭64−89346号のよ
うな技術が開発されている。
【0005】これらの方法は、未結合部の除去はできる
けれども、デバイス作製側基板(ボンドウエーハ)の外
周部を、支持基板となる他方の基板(ベースウエーハ)
に達するまで研削するものであるために、ベースウエー
ハの形状を変更するものであったり、ウエーハ周辺部を
除いてマスキングテープを粘着し、然る後にエッチング
して、ウエーハ周辺部の未結合部を除去するものである
ために、工程が複雑なものであったり、ボンドウエーハ
の周辺部全部をエッチングにより除去するものであるた
めに、時間がかかりコストが高い上に、生産性も低いも
のであったり、問題が多い。
【0006】一方、このような問題点を解決するものと
して、特開平7−45485号のような方法が提案され
ている。これは、二枚の半導体基板のうち、少なくとも
一方の半導体基板の表面に酸化膜を形成し、該酸化膜を
介して他方の半導体基板と密着させ、これに酸化性雰囲
気下で熱処理を加えて強固に結合させた後、未結合部を
除去するのに、ボンドウエーハの外周部をベースウエー
ハにダメージが達しない厚さまで研削して除去し、その
後エッチングにより該ボンドウエーハ外周部の未結合部
を完全に除去し、しかる後に該ボンドウエーハを研削・
研磨して、所望厚さまで薄膜化することによって貼り合
わせ基板を作製する方法である。
【0007】この方法では、ベースウエーハの形状を変
更することもないし、マスキングテープ等を用いる必要
がなく、工程もそれほど複雑なものとはならない等の利
点がある。
【0008】
【発明が解決しようとする課題】ところが、未結合部を
除去するため、ボンドウエーハの外周部をベースウエー
ハにダメージが達しない厚さまで研削して除去するの
に、実際はかなり厚い厚さを残さなくては、ベースウエ
ーハにダメージが到達してしまい、その後のエッチング
によりボンドウエーハ外周部の未結合部を完全に除去す
る際に、ダメージを受けた酸化膜を通ってエッチング液
がベースウエーハ表面にも達し、この部分に傷や凹凸を
発生させ、その後のデバイス工程における歩留を低下さ
せてしまう。
【0009】一方、ボンドウエーハ外周部の研削量を少
なくすれば、上記の問題はなくなるものの、エッチング
による取りしろが多くなるために、時間がかかり、エッ
チング液その他のコストがかさみ、機械的研削をするこ
との利点が失われてしまい、かえって前記のようなボン
ドウエーハ周辺部全部をエッチングにより除去した方
が、工程数が少なくて良いというような結果となってし
まう。
【0010】そこで、本発明は上記問題点に鑑みなされ
たもので、未結合部を除去するため、ボンドウエーハの
外周部を研削するのに、できるだけボンドウエーハを薄
く研削し、生産性およびコストの低減をはかるととも
に、このようにボンドウエーハを薄く研削してもベース
ウエーハにダメージが達しないようにすることができる
貼り合わせ基板の作製方法を提供することを目的として
いる。
【0011】
【課題を解決するための手段】上記目的を達成すべく本
発明の請求項1に記載した発明は、二枚の半導体基板の
うち、少なくとも一方の半導体基板の表面に酸化膜を形
成し、該酸化膜を介して他方の半導体基板と密着させ、
これに酸化性雰囲気下で熱処理を加えて強固に結合させ
た後、デバイス作製側基板の外周部を所定厚まで研削し
て除去し、その後エッチングにより該デバイス作製側基
板外周部の未結合部を完全に除去し、しかる後に該デバ
イス作製側基板を研削・研磨して、所望厚さまで薄膜化
する貼り合わせ基板の作製方法において、前記デバイス
作製側基板の外周部を所定厚まで研削して除去するの
に、砥石を基板の外周方向から中心方向に向けて相対的
に移動させるようにして研削する、ことを特徴とする貼
り合わせ基板の作製方法である。
【0012】このように、ボンドウエーハの外周部を所
定厚まで研削して除去するのに、砥石を基板の外周方向
から中心方向に向けて相対的に移動させるようにして研
削すれば、ウエーハ厚さ方向のダメージが少なく、ベー
スウエーハにダメージを与えることなくボンドウエーハ
を薄く研削することができる。
【0013】また、本発明の請求項2に記載した発明
は、半導体基板と絶縁基板とを密着させ、これに酸化性
雰囲気下で熱処理を加えて強固に結合させた後、半導体
基板の外周部を所定厚まで研削して除去し、その後エッ
チングにより該半導体基板外周部の未結合部を完全に除
去し、しかる後に半導体基板を研削・研磨して、所望厚
さまで薄膜化する貼り合わせ基板の作製方法において、
前記半導体基板の外周部を所定厚まで研削して除去する
のに、砥石を基板の外周方向から中心方向に向けて相対
的に移動させるようにして研削する、ことを特徴とする
貼り合わせ基板の作製方法。
【0014】このように、本発明は、二枚の半導体基板
を貼り合わせる場合に限らず、半導体基板と絶縁基板を
貼り合わせて、貼り合わせ基板を作製する場合におい
て、半導体基板の外周部の未結合部を除去する研削にお
いても有効である。
【0015】そして、この場合請求項3のように、半導
体基板の外周部の研削は、デバイス作製側基板が20〜
150ミクロン厚となるまで研削して除去するようにす
るのが望ましい。このように、本発明では、ベースウエ
ーハにダメージを与えることなく、20〜150ミクロ
ン厚までボンドウエーハを研削することができるので、
その後のエッチング工程で時間を短縮することができ、
高品質の貼り合わせ基板を、高生産性、低コストで得る
ことができる。
【0016】
【発明の実施の形態】以下に本発明の実施の形態を、二
枚の半導体基板を貼り合わせる場合につき、図面を参照
して説明するが、本発明はこれらに限定されるものでは
ない。ここで、図1は本発明にかかる貼り合わせ基板の
作製工程の概略を示す説明図である。図2は、本発明に
かかるボンドウエーハの外周部を所定厚まで研削して除
去する場合を示した説明図である。図3(A)、(B)
は、従来のボンドウエーハの外周部を所定厚まで研削し
て除去する場合を示した説明図である。
【0017】図1においてまず、貼り合わせによりSO
I基板を作製するための原料ウェーハ(単結晶シリコン
鏡面ウエーハ:例えばチョクラルスキー法で作製した直
径5インチ、方位<100>のもの)であるボンドウェ
ーハ2及びベースウェーハ3を用意する(図1
(a))。そして、用意されたシリコン単結晶基板のう
ち、ボンドウェーハ2に熱処理を施し、ボンドウエーハ
表面に酸化膜4を形成する(図1(b))。
【0018】次に、この酸化膜を形成したボンドウエー
ハ2とベースウエーハ3を清浄な雰囲気下で密着させる
(図1(c))。これに酸化性雰囲気下で熱処理を加え
て、ボンドウエーハ2とベースウエーハ3を強固に結合
させ、貼り合わせ基板1とする。熱処理条件としては、
例えば、酸素または水蒸気を含む雰囲気下、200℃〜
1200℃の温度で行えば良い(図1(d))。この
時、ボンドウエーハ2とベースウエーハ3が強固に結合
されるとともに、貼り合わせ基板1の外表面全体にも、
後工程でエッチング被膜となる酸化膜5が形成される。
【0019】こうして結合された貼り合わせ基板1の外
周部約2mmには、ボンドウエーハ2とベースウエーハ
3の未結合部が存在している。このような未結合部は、
デバイスを作製するSOI層として用いることができな
い上に、後工程で剥れ落ちて、種々の問題を引き起こす
ため除去する必要がある。
【0020】未結合部を除去するには、図1(e)に示
すように、まず未結合部が存在するボンドウエーハ2の
外周部を所定厚tまで研削して除去する。研削によれ
ば、高速で除去することができるし、加工精度もよいか
らである。この場合、所定厚tとしてはできるだけ薄く
した方が、後工程であるエッチング工程での取りしろを
減少させることができるので好ましい。
【0021】しかし、エッチングと異なりシリコンウエ
ーハを機械的に研削すると、加工歪みが生じることは良
く知られており、あまり所定厚tを薄くすると、埋め込
み酸化膜4、あるいはベースウエーハ3に加工歪みのよ
うなダメージが到達してしまい、その後のエッチングに
よりボンドウエーハ2の外周部の未結合部を完全に除去
する際に、ダメージを受けた埋め込み酸化膜4を通って
エッチング液が、ベースウエーハ3の表面にも達し、こ
の部分に傷や凹凸を発生させ、その後のデバイス工程に
おける歩留を低下させてしまう。
【0022】そこで、埋め込み酸化膜4、ベースウエー
ハ3にダメージを与えることなく、いかに薄くボンドウ
エーハ2の外周部を研削するかが問題となる。従来、ボ
ンドウエーハ2の外周部の研削は、図3(A)、(B)
に示すように、回転可能なステージ11上に、貼り合わ
せ基板1を固定支持し、貼り合わせ基板1を回転させる
とともに、これに砥石10を回転させながらボンドウエ
ーハ2の主面方向から(上方から)近接させ、ボンドウ
エーハ2の外周部を基板の厚さ方向に研削していた。
【0023】しかし、本発明者らの実験的研究の結果、
ウエーハの厚さ方向に向かって砥石10を押し当てて研
削を行うと、研削によるダメージが砥石の進行方向に入
りやすく、埋め込み酸化膜4あるいはベースウエーハ3
表面にダメージを与えやすいことがわかった。そこで、
従来はボンドウエーハ2の研削による除去量を抑制し、
所定厚tとして、少なくとも150ミクロンは残す必要
があった。
【0024】このように、150ミクロン以上もの厚さ
を残すと、その後のエッチングによる取りしろが多くな
るために、例えば4時間以上といったエッチング時間が
かかり、エッチング液その他のコストがかさみ、機械的
研削をすることの利点が失われてしまう。
【0025】そこで、本発明にあっては、図2に示すよ
うに、ボンドウエーハ2の外周部を所定厚tまで研削し
て除去するのに、砥石10をボンドウエーハ2の外周方
向から中心方向に向けて相対的に移動させるようにして
研削するようにした。
【0026】この場合、例えば貼り合わせ基板1と砥石
10の高さおよび距離を所定位置に保ち、不図示の回転
機構によって相互に逆方向に回転させ、砥石10を不図
示の移動機構により水平移動させることによって、ボン
ドウエーハ2の外周部をウエーハ中心部に向けて研削し
て行く。逆に、砥石10の位置を固定し、ステージ11
を不図示の移動機構により水平移動させて、ボンドウエ
ーハ2の外周部を砥石10に押し当ててもよい。
【0027】そして、ボンドウエーハ2の外周研削後の
所定厚tは、砥石10とボンドウエーハ2の高さ方向の
位置関係を調整することによって制御することができ
る。そして、本発明にあっては、上記砥石10とボンド
ウエーハ2の相対的な高さ位置を調整して、所定厚tを
20〜150ミクロンとすることができる。
【0028】これは、本発明では研削をボンドウエーハ
2の外周方向から中心方向に向けて研削するようにした
ので、ダメージは砥石の進行方向である、ウエーハの中
心方向に入り、厚さ方向のダメージは少ないからであ
る。したがって、例えボンドウエーハ2の外周を、20
〜150ミクロンといった厚さまで薄く研削しても、埋
め込み酸化膜4あるいはベースウエーハ3にダメージが
入らない。一方、ボンドウエーハ2の中心方向に入るダ
メージが大きくなるが、これは砥石10で研削するボン
ドウエーハ2の外周幅wを減少させ、ダメージは次工程
のエッチングで除去すれば問題ない。
【0029】こうして、本発明では埋め込み酸化膜4、
ベースウエーハ3にダメージを与えることなく、ボンド
ウエーハ2の外周部を20〜150ミクロン厚という薄
い厚さまで研削することを可能とする。ただし、ウエー
ハ外周方向から研削しても、ウエーハ厚さ方向に、約1
0ミクロン程度のダメージが入るので、20ミクロン未
満まで研削すると埋め込み酸化膜、ベースウエーハにダ
メージを与える可能性があるため、好ましくない。
【0030】次に、図1(f)のように、エッチングに
よりボンドウエーハ2外周部の未結合部を完全に除去す
る。これは、酸化膜にくらべてシリコン単結晶のエッチ
ング速度が格段に大きいエッチング液に、貼り合わせ基
板1を浸漬することによって、簡単に行うことができ
る。すなわち、ボンドウエーハ2の外周部は、研削によ
ってシリコンが露出しているために、エッチング液によ
ってエッチングされるが、貼り合わせ基板1の他の部分
は、酸化膜5で覆われているためにエッチングされな
い。このようなエッチングとしては、KOH,NaOH
等によるいわゆるアルカリエッチングを挙げることがで
きる。
【0031】そして、本発明では研削によりボンドウエ
ーハ2の外周部の厚さは十分に薄くされているため、短
時間のエッチングで貼り合わせ基板1の外周部に存在す
る未結合部を完全に除去することができる。
【0032】最後に、図1(g)に示すように、ボンド
ウエーハ2の表面を通常の方法に従い研削・研磨して、
所望厚さまで薄膜化すれば、SOI層6を有する貼り合
わせ基板を作製することができる。
【0033】
【実施例】次に本発明の実施例および比較例をあげる。 (実施例、比較例)まず、直径125mm(5イン
チ)、厚さ625ミクロン、導電型p型、抵抗率4〜6
Ω・cm の鏡面研磨されたCZ基板を20枚用意し、10
枚をボンドウェーハ用、10枚をベースウェーハ用に分
類した。そして、これらのウェーハを図1の(a)〜
(d)の工程にしたがい結合し、図1(d)のような貼
り合わせ基板を10枚作製した。
【0034】これらのうち5枚については、図2に示し
たように、ボンドウエーハの外周部を、ウエーハの外周
方向から、中心に向けて研削し(実施例)、残りの5枚
については図3に示した従来のように、ウエーハの厚さ
方向に研削を行った(比較例)。
【0035】研削条件としては、#800のダイヤモン
ド砥石を用い、砥石の周速1600m/min,ウエー
ハの周速300mm/minで相互に逆回転させた。研
削速度は、0.6mm/minとし、ボンドウエーハの
外周約3mmを、厚さ100ミクロンとなるまで研削し
て除去した。実施例と比較例とでは、砥石による研削方
向以外の上記の条件は同じとした。
【0036】こうして、ボンドウエーハ外周部の研削が
終了した貼り合わせ基板10枚を、研削した外周部の未
結合部が完全に除去されるように、シリコン単結晶約1
30ミクロンがエッチングされる条件である、70℃で
50%NaOH液に約3.5時間浸漬して、ウエーハ外
周部の未結合部を完全に除去した。
【0037】その後、通常行われている研削・研磨を行
い、図1(g)のごとき厚さ2ミクロンのSOI層を有
する、貼り合わせ基板を作製した。こうしてできたSO
I基板10枚のベースウエーハ3の表面のテラス部7に
存在する傷の数を、光学顕微鏡にてカウントした。その
結果、従来法である比較例の方法で研削したものには、
20〜50個/枚の傷が観察されたが、本発明の方法で
研削したものには、研削が原因と思われる傷は検出され
なかった。
【0038】尚、本発明は、上記実施形態に限定される
ものではない。上記実施形態は、例示であり、本発明の
特許請求の範囲に記載された技術的思想と実質的に同一
な構成を有し、同様な作用効果を奏するものは、いかな
るものであっても本発明の技術的範囲に包含される。
【0039】例えば、上記実施形態では二枚の半導体基
板を貼り合わせて、貼り合わせ基板を作製する場合を中
心に説明したが、本発明は半導体基板と石英、炭化珪
素、窒化珪素、アルミナ、サファイヤ、その他のセラミ
ックス材のような絶縁基板とを貼り合わせて、貼り合わ
せ基板を作製する場合にも周辺未結合部が発生するの
で、これを除去するのに有効である。
【0040】
【発明の効果】以上説明したように、本発明では貼り合
わせ基板の作製方法において、未結合部を除去するた
め、ボンドウエーハの外周部を所定厚まで研削して除去
するのに、砥石を基板の外周方向から中心方向に向けて
相対的に移動させるようにしたので、ウエーハ厚さ方向
のダメージが少なく、ベースウエーハにダメージを与え
ることなく、ボンドウエーハを例えば20〜150ミク
ロンという、薄い厚さまで研削することができる。した
がって、その後のエッチング工程での時間を短縮するこ
とができ、高品質の貼り合わせ基板を、高生産性、低コ
ストで作製することができる。そして、本発明は、二枚
の半導体基板を貼り合わせる場合に限らず、半導体基板
と絶縁基板を貼り合わせて、貼り合わせ基板を作製する
場合において、半導体基板の外周部の未結合部を除去す
る研削においても同様に有効である。
【図面の簡単な説明】
【図1】(a)〜(g)は、本発明にかかる貼り合わせ
基板の作製工程の概略を示す説明図である。
【図2】本発明にかかるボンドウエーハの外周部を所定
厚まで研削して除去する場合を示した説明図である。
【図3】(A)、(B)は、従来のボンドウエーハの外
周部を所定厚まで研削して除去する場合を示した説明図
である。
【符号の説明】
1…貼り合わせ基板、 2…ボンドウエ
ーハ、3…ベースウエーハ、 4…酸化
膜(埋め込み酸化膜)、5…酸化膜(エッチング被
膜)、 6…SOI層、7…テラス部、10…砥
石、 11…ステージ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中澤 一志 長野県更埴市大字屋代1393番地 長野電子 工業株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 二枚の半導体基板のうち、少なくとも一
    方の半導体基板の表面に酸化膜を形成し、該酸化膜を介
    して他方の半導体基板と密着させ、これに酸化性雰囲気
    下で熱処理を加えて強固に結合させた後、デバイス作製
    側基板の外周部を所定厚まで研削して除去し、その後エ
    ッチングにより該デバイス作製側基板外周部の未結合部
    を完全に除去し、しかる後に該デバイス作製側基板を研
    削・研磨して、所望厚さまで薄膜化する貼り合わせ基板
    の作製方法において、 前記デバイス作製側基板の外周部を所定厚まで研削して
    除去するのに、砥石を基板の外周方向から中心方向に向
    けて相対的に移動させるようにして研削する、ことを特
    徴とする貼り合わせ基板の作製方法。
  2. 【請求項2】 半導体基板と絶縁基板とを密着させ、こ
    れに酸化性雰囲気下で熱処理を加えて強固に結合させた
    後、半導体基板の外周部を所定厚まで研削して除去し、
    その後エッチングにより該半導体基板外周部の未結合部
    を完全に除去し、しかる後に半導体基板を研削・研磨し
    て、所望厚さまで薄膜化する貼り合わせ基板の作製方法
    において、 前記半導体基板の外周部を所定厚まで研削して除去する
    のに、砥石を基板の外周方向から中心方向に向けて相対
    的に移動させるようにして研削する、 ことを特徴とする貼り合わせ基板の作製方法。
  3. 【請求項3】 前記請求項1または請求項2の貼り合わ
    せ基板の作製方法において、前記半導体基板の外周部の
    研削は、デバイス作製側基板が20〜150ミクロン厚
    となるまで研削して除去するようにした、ことを特徴と
    する貼り合わせ基板の作製方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006319292A (ja) * 2005-05-13 2006-11-24 M Tec Kk 貼合せワークの外周エッジ部の段差加工方法及び装置
WO2006129484A1 (ja) 2005-06-01 2006-12-07 Shin-Etsu Handotai Co., Ltd. 貼り合わせウェーハの製造方法
JP2011159955A (ja) * 2009-12-23 2011-08-18 Soi Tec Silicon On Insulator Technologies 最小化された応力を備えたヘテロ構造を製造するためのプロセス
KR101185426B1 (ko) * 2008-09-02 2012-10-02 소이텍 복합 트리밍 방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG78332A1 (en) * 1998-02-04 2001-02-20 Canon Kk Semiconductor substrate and method of manufacturing the same
US5888838A (en) * 1998-06-04 1999-03-30 International Business Machines Corporation Method and apparatus for preventing chip breakage during semiconductor manufacturing using wafer grinding striation information
JP3635200B2 (ja) 1998-06-04 2005-04-06 信越半導体株式会社 Soiウェーハの製造方法
FR2818443B1 (fr) * 2000-12-20 2003-10-31 Sagem Procede de fabrication de detecteur matriciel infrarouge a eclairage par la face arriere
DE60334300D1 (de) * 2002-07-17 2010-11-04 Soitec Silicon On Insulator Verfahren zur glättung des umrisses einer auf ein stützsubstrat übertragenen nutschicht
FR2880184B1 (fr) 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
JP4918229B2 (ja) * 2005-05-31 2012-04-18 信越半導体株式会社 貼り合わせウエーハの製造方法
FR2899594A1 (fr) 2006-04-10 2007-10-12 Commissariat Energie Atomique Procede d'assemblage de substrats avec traitements thermiques a basses temperatures
JP5028845B2 (ja) * 2006-04-14 2012-09-19 株式会社Sumco 貼り合わせウェーハ及びその製造方法
US8119500B2 (en) * 2007-04-25 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer bonding
FR2935536B1 (fr) * 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
FR2950734B1 (fr) * 2009-09-28 2011-12-09 Soitec Silicon On Insulator Procede de collage et de transfert d'une couche
FR2957189B1 (fr) * 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage post meulage.
FR2957190B1 (fr) 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage par effets thermomecaniques.
FR2959596B1 (fr) * 2010-04-30 2012-07-06 Soitec Silicon On Insulator Amincissement detourant
FR2961630B1 (fr) 2010-06-22 2013-03-29 Soitec Silicon On Insulator Technologies Appareil de fabrication de dispositifs semi-conducteurs
US8338266B2 (en) 2010-08-11 2012-12-25 Soitec Method for molecular adhesion bonding at low pressure
FR2964193A1 (fr) 2010-08-24 2012-03-02 Soitec Silicon On Insulator Procede de mesure d'une energie d'adhesion, et substrats associes
US20120129318A1 (en) * 2010-11-24 2012-05-24 Semiconductor Energy Laboratory Co., Ltd. Atmospheric pressure plasma etching apparatus and method for manufacturing soi substrate
FR2969373B1 (fr) * 2010-12-20 2013-07-19 St Microelectronics Crolles 2 Procede d'assemblage de deux plaques et dispositif correspondant
JP5946260B2 (ja) 2011-11-08 2016-07-06 株式会社ディスコ ウエーハの加工方法
TWI663025B (zh) * 2012-09-24 2019-06-21 日商荏原製作所股份有限公司 Grinding method and grinding device
CN106486340B (zh) * 2015-08-31 2019-08-27 中芯国际集成电路制造(北京)有限公司 晶圆结构及其形成方法和喷淋装置
JP6920849B2 (ja) * 2017-03-27 2021-08-18 株式会社荏原製作所 基板処理方法および装置
JP7258489B2 (ja) * 2018-08-21 2023-04-17 株式会社岡本工作機械製作所 半導体装置の製造方法及び製造装置
FR3120985B1 (fr) * 2021-03-19 2023-03-31 Soitec Silicon On Insulator Procédé de fabrication d’une hétérostructure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59175729A (ja) * 1983-03-25 1984-10-04 Toshiba Corp 半導体基板の研削装置
JPH0389519A (ja) * 1989-08-31 1991-04-15 Sony Corp 半導体基板の製法
JPH0719737B2 (ja) * 1990-02-28 1995-03-06 信越半導体株式会社 S01基板の製造方法
JPH04263425A (ja) * 1991-02-18 1992-09-18 Toshiba Corp 半導体基板の研削装置及び研削方法
JP2653282B2 (ja) * 1991-08-09 1997-09-17 日産自動車株式会社 車両用道路情報表示装置
JP3352129B2 (ja) * 1992-12-04 2002-12-03 株式会社東芝 半導体基板の製造方法
JP2662495B2 (ja) * 1993-06-28 1997-10-15 住友シチックス株式会社 接着半導体基板の製造方法
US5494849A (en) * 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
JPH0917984A (ja) * 1995-06-29 1997-01-17 Sumitomo Sitix Corp 貼り合わせsoi基板の製造方法
JPH0964321A (ja) * 1995-08-24 1997-03-07 Komatsu Electron Metals Co Ltd Soi基板の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006319292A (ja) * 2005-05-13 2006-11-24 M Tec Kk 貼合せワークの外周エッジ部の段差加工方法及び装置
WO2006129484A1 (ja) 2005-06-01 2006-12-07 Shin-Etsu Handotai Co., Ltd. 貼り合わせウェーハの製造方法
JP2006339330A (ja) * 2005-06-01 2006-12-14 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
US9093498B2 (en) 2005-06-01 2015-07-28 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded wafer
KR101185426B1 (ko) * 2008-09-02 2012-10-02 소이텍 복합 트리밍 방법
JP2011159955A (ja) * 2009-12-23 2011-08-18 Soi Tec Silicon On Insulator Technologies 最小化された応力を備えたヘテロ構造を製造するためのプロセス
KR101116741B1 (ko) * 2009-12-23 2012-02-22 소이텍 최소 응력을 갖는 헤테로 구조물을 제조하기 위한 프로세스

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