JP2006339330A - 貼り合わせウェーハの製造方法 - Google Patents

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Abstract

【課題】SiとSiOに対するエッチング速度の選択比(RSi/RSiO2)が大きく、金属汚染を起こさず、ボンドウェーハの外周部の未結合部をエッチングする貼り合わせウェーハの製造方法を提供する。
【解決手段】ベースウェーハとボンドウェーハの少なくとも一方の表面に酸化膜を形成し、該酸化膜を介してベースウェーハとボンドウェーハとを密着させ、これに酸化性雰囲気下で熱処理を加えて結合させた後、前記ボンドウェーハの外周部を所定厚さまで研削して除去し、その後エッチングにより該ボンドウェーハ外周部の未結合部を除去し、しかる後に前記ボンドウェーハを所望厚さまで薄膜化する貼り合わせウェーハの製造方法において、前記エッチングを30℃以下の少なくともフッ酸と硝酸と酢酸とを含む混酸を用いて行うことを特徴とする貼り合わせウェーハの製造方法。
【選択図】図1

Description

本発明は貼り合わせウェーハの製造方法に関し、特にボンドウェーハの外周部の未結合部をエッチングする方法に関するものである。
高性能デバイス用のウェーハとして、半導体ウェーハを他のウェーハ等と接合させた後、素子を作製する側のウェーハを薄膜化した貼り合わせウェーハが使用されている。
具体的には、例えば、鏡面研磨された2枚のシリコンウェーハを用意し、少なくとも一方のウェーハに酸化膜を形成させる。そして、これらのウェーハを密着させた後、200〜1200℃の温度で熱処理して結合強度を高める。その後、素子作製側ウェーハ(ボンドウェーハ)を研削及び研磨等して所望の厚さまで薄膜化することにより、SOI(Silicon On Insulator)層が形成された貼り合わせSOIウェーハを製造することができる。
尚、貼り合わせウェーハを製造する場合、酸化膜を介さずに直接シリコンウェーハ同士を接合することもできるし、ベースウェーハとして、石英、炭化珪素、アルミナ等の絶縁性ウェーハが用いられる場合もある。
上記のように貼り合わせウェーハを製造する場合、貼り合わせられる2枚の鏡面ウェーハの周辺部には厚さが僅かに薄くなった研磨ダレと呼ばれる部分や面取り部が存在し、その部分は結合されないか、結合力が弱い未結合部分として残ってしまう。このような未結合部分が存在したまま研削等により薄膜化を行うと、その薄膜化工程中に未結合部分の一部が剥がれることになる。従って、薄膜化されたボンドウェーハは、基台となるウェーハ(ベースウェーハ)よりも小径となり、また、周辺部には微小な凹凸が連続的に形成されることになる。
このような貼り合わせウェーハをデバイス工程に投入すると、残留する未結合部分がデバイス工程で剥離し、パーティクルを発生させ、デバイス歩留りを低下させてしまう。
そのため、KOH、NaOH等を用いたアルカリエッチングにより、残留する未結合部分を予め除去する方法が提案されている(特許文献1参照)。アルカリエッチングでは、エッチング液のSiに対するエッチング速度(RSi)が大きく、SiOに対するエッチング速度(RSiO2)が小さい。従って、エッチング速度の選択比(RSi/RSiO2)が大きい。この場合、ボンドウェーハ側からのエッチングが埋め込み酸化膜に達すると、自然にエッチングがほぼ停止する。従って、エッチングからベースウェーハを保護する保護膜として埋め込み酸化膜を利用できるという長所がある。
特開平10−209093号公報
ところが、アルカリエッチングにより未結合部のエッチング除去を行うと金属汚染が発生し、半導体素子の電気的特性の劣化になり得ることが判った。
本発明は、このような問題点に鑑みてなされたもので、SiとSiOに対するエッチング速度の選択比(RSi/RSiO2)が大きく、金属汚染を起こさず、ボンドウェーハの外周部の未結合部をエッチングする貼り合わせウェーハの製造方法を提供することを目的としたものである。
本発明は、上記課題を解決するためになされたもので、ベースウェーハとボンドウェーハの少なくとも一方の表面に酸化膜を形成し、該酸化膜を介してベースウェーハとボンドウェーハとを密着させ、これに酸化性雰囲気下で熱処理を加えて結合させた後、前記ボンドウェーハの外周部を所定厚さまで研削して除去し、その後エッチングにより該ボンドウェーハ外周部の未結合部を除去し、しかる後に前記ボンドウェーハを所望厚さまで薄膜化する貼り合わせウェーハの製造方法において、前記エッチングを30℃以下の少なくともフッ酸と硝酸と酢酸とを含む混酸を用いて行うことを特徴とする貼り合わせウェーハの製造方法を提供する(請求項1)。
このようにボンドウェーハの外周部の未結合部を、30℃以下の上記混酸を用いてエッチングすれば、Siに対するエッチング速度(RSi)が大きく、SiOに対するエッチング速度(RSiO2)が小さい。つまり、SiとSiOに対するエッチング速度の選択比(RSi/RSiO2)が大きいため、エッチングが埋め込み酸化膜に達すると自然とエッチング速度が落ちる。従って、エッチングからベースウェーハを保護する保護膜として埋め込み酸化膜を利用することができ、ベースウェーハが損傷する恐れがない。しかも、混酸エッチングは金属汚染を引き起こすこともない。
この場合、前記エッチングをスピンエッチングにより行うのが好ましい(請求項2)。
このように前記エッチングをスピンエッチングにより行えば、浸漬による場合と異なりエッチングの化学反応にともなうエッチング液の液温が上昇が少ない。従って、エッチング液を30℃以下に制御しやすく小型な冷却手段で良く、より低コストでエッチングを行うことができる。
以上説明したように、本発明によれば、ボンドウェーハ外周部の未結合部のエッチングにおいて、30℃以下の少なくともフッ酸と硝酸と酢酸とを含む混酸を用いれば、金属汚染を引き起こすこともなく、SiとSiOに対するエッチング速度の選択比(RSi/RSiO2)を大きくできるため、エッチングからベースウェーハを保護する保護膜として埋め込み酸化膜を利用することができ、ベースウェーハが損傷する恐れがない。
以下、本発明についてより詳細に説明するが、本発明はこれらに限定されるものではない。
従来、ボンドウェーハの未結合部をエッチストップ法によりエッチング除去する場合、十分なエッチング速度の選択比が必要であることから、混酸によるエッチングは使えないというのが常識であった。ところが、本発明者らの実験的研究によれば、混酸の温度を低温に保てば、十分使用可能な選択比を得ることができることを発見し、これによりアルカリエッチングの金属汚染の問題も解決できることを見出し、本発明を完成させた。
ここで、図1は本発明の貼り合わせウェーハの製造方法の一例を説明する概略図である。
図1においてまず、貼り合わせによりSOIウェーハを作製するための原料ウェーハであるボンドウェーハ2及びベースウェーハ3を用意する(図1(a))。ボンドウェーハ及びベースウェーハは特に限定しないが、たとえばシリコン単結晶ウェーハを用いることができる。
次に、用意されたシリコン単結晶ウェーハのうち、ボンドウェーハ2に熱処理を施し、ボンドウェーハ表面に酸化膜4を形成する(図1(b))。この酸化膜の形成は、ベースウェーハ側に行ってもよいし、ボンドウェーハとベースウェーハの両方に行ってもよい。
次に、この酸化膜を形成したボンドウェーハ2とベースウェーハ3を清浄な雰囲気下で密着させる(図1(c))。これに酸化性雰囲気下で熱処理を加えて、ボンドウェーハ2とベースウェーハ3を強固に結合させ、貼り合わせウェーハ1とする。熱処理条件としては、例えば、酸素または水蒸気を含む雰囲気下、200℃〜1200℃の温度で行えば良い(図1(d))。この時、ボンドウェーハ2とベースウェーハ3が強固に結合されるとともに、貼り合わせウェーハ1の外表面全体にも酸化膜(結合酸化膜)5が形成される。
こうして結合された貼り合わせウェーハ1の外周部約2mmには、ボンドウェーハ2とベースウェーハ3の未結合部が存在している。このような未結合部は、デバイスを作製するSOI層として用いることができない上に、後工程で剥れ落ちて、種々の問題を引き起こすため除去する必要がある。
未結合部を除去するには、図1(e)に示すように、まず未結合部が存在するボンドウェーハ2の外周部を所定幅w、所定厚さtまで研削して除去する。研削によれば、高速で除去することができるし、加工精度もよいからである。
この場合、所定厚さtとしては例えば20〜150ミクロンとすることができる。
次に、エッチングを行い、図1(f)に示すようなボンドウェーハ2の外周部の未結合部を除去したウェーハを得る。本発明では、ここで用いるエッチング液としては、30℃以下の少なくともフッ酸と硝酸と酢酸とを含む混酸を用いる。たとえば混酸(フッ酸:硝酸:酢酸=15wt%:47wt%:5wt%の水溶液)等を好適に用いることができる。また、フッ酸、硝酸と酢酸の他にリン酸、硫酸等を含む混酸としてもよい。
上記混酸を用いて貼り合わせウェーハのエッチングを行い、混酸の液温度とエッチング速度との関係を調べた。図2(a)に混酸の液温度とSiのエッチング速度(RSi)の関係の測定結果を示し、図2(b)に混酸の液温度とSiOのエッチング速度(RSiO2)の関係の測定結果を示す。さらに、図2のデータに基づいて、混酸の液温度とエッチング速度の選択比(RSi/RSiO2)の関係を求めて図3に示した。
エッチングにおいては、このシリコンと酸化膜とのエッチング速度の選択比が重要である。選択比が十分に大きければ、たとえば図1(e)でボンドウェーハ2側からのエッチングがボンドウェーハ2とベースウェーハ3の間の埋め込み酸化膜に達すると、エッチング速度が大幅に低下してエッチングの進行が実質上止まる。つまり、酸化膜がエッチストップレイヤーとして機能し、エッチングからベースウェーハを保護する。従って、エッチングが短時間のうちに進行してベースウェーハが損傷するなどの問題が起きない。
図3に示すように、混酸の選択比は30℃より高温になると急激に小さくなることがわかる。従って、30℃より高温でエッチングを行った場合は、酸化膜がエッチストップレイヤーとして機能しないため、エッチングが酸化膜に達した時点できれいにエッチストップできない。従って、エッチングが短時間のうちに進行してベースウェーハが損傷したり、ベースウェーハにテラスディンプルが生じるといった問題が生じる。
逆に、図3に示すように、エッチング液の液温度が30℃以下であれば、選択比は十分に大きいため、酸化膜がエッチストップレイヤーとして機能し、エッチングが酸化膜に達した時点できれいにエッチストップできる。従って、ベースウェーハは酸化膜により保護されてエッチングにより損傷することがないし、テラスディンプルが生じることもない。
また、本願のように混酸をエッチング液とすれば、金属汚染が発生することがない。従来のNaOHやKOH等をエッチング液として用いたアルカリエッチングでは、金属汚染が発生して半導体素子の電気的特性の劣化につながることが問題となる。しかし、本願のような混酸エッチングとすれば、金属汚染が発生することもなく、歩留りの向上を図ることができる。
上記本願の混酸エッチングを行う方法は特に限定されないが、スピンエッチングにより行うのが好ましい。スピンエッチングであれば、浸漬による場合と異なり、エッチングで起こる化学反応によるエッチング液の液温の上昇が少ない。したがって、エッチング液の液温を30℃以下に保つためには、小型の冷却設備を用意すれば十分であり、冷却設備に過大な稼動コストも必要としない。それゆえ、設備の小型化・省力化が可能であり、安価に本願を実施することができる。もちろん、混酸エッチングを浸漬により行うこともできる。
以下に、スピンエッチングで混酸エッチングを行う場合について、一例をあげて説明する。スピンエッチングを行う装置は特に限定されないが、例えば図5に示すような装置を用いることができる。貼り合わせウェーハ1をウェーハ保持手段10で吸着保持し、エッチング液9をノズル8から供給しつつ、貼り合わせウェーハ1を高速で回転させてエッチングを行う。このようにウェーハを回転させてエッチングを行うことで、エッチング液9は遠心力でウェーハの外方へ飛散し、振り飛ばされたエッチング液9は、回収カップ11を介して回収される。
具体的には、スピンエッチング装置でベースウェーハ側を吸着保持した貼り合わせウェーハを300〜400rpmで回転させ、ボンドウェーハの上面にノズルから混酸を流量3〜4L/分で、目的とするエッチング取代に応じて5秒以上にわたって注加するのが好ましい。
次に、所定時間エッチングし、未結合部をエッチング除去したら、上記混酸エッチングを停止するためにリンスを行う。例えば、前記混酸エッチングしたウェーハを500〜700rpmで回転させ、ボンドウェーハの上面にノズルから純水を流量1〜2L/分で30秒〜40秒にわたって注加するのが好ましい。
次に、ウェーハの乾燥を行う。前記リンスをしたウェーハを、例えば1400〜1600rpmで30〜50秒回転させることでスピン乾燥することができる。スピン乾燥後、スピンエッチング装置からウェーハを取り外して、エッチング工程を終える。
このようなエッチングにより、テラス部7が形成される(図1(f))。
次に、図1(g)に示すように、ボンドウェーハ2の表面を所望厚さまで薄膜化してSOI層6を形成する。薄膜化の手段は特に限定されないが、たとえば通常の方法で研削・研磨により行うことができる。
以上のようにして、本発明に係る貼り合わせウェーハを製造することができる。
なお、上記方法では、スピンエッチングにより混酸エッチングを行う方法を説明したが、本発明はこれに限定されない。たとえば、前述のようにディップ法によりエッチング液中にウェーハを浸漬してエッチングを行ってもよいし、混酸を噴霧させる方法等により行うことも可能である。
また、上記方法では、ボンドウェーハ2に酸化膜4を形成してからベースウェーハ3と密着させたが、ベースウェーハ3に酸化膜を形成して密着させてもよいし、両者に酸化膜を形成してから密着させる場合もある。また、本発明の方法で用いるベースウェーハとボンドウェーハは、シリコン単結晶ウェーハに限定されない。
以下に、本発明の実施例を説明するが、本発明はこれに限定されるものではない。
(実施例、比較例)
まず、直径200mm、導電型p型、抵抗率4〜6Ω・cm の鏡面研磨されたCZウェーハを用意し、それぞれベースウェーハとボンドウェーハとした。そして、これらのウェーハを図1の(a)〜(c)の工程にしたがい密着させ、1150℃、酸素雰囲気下で3時間の結合熱処理を行って、図1(d)のような貼り合わせウェーハ1を作製した。
次に、図1(e)のようにボンドウェーハ2の外周部を、研削装置を用いてウェーハの外周方向から、中心に向けて研削した。厚さtは50μmとした。
次に、エッチングによりボンドウェーハ2の外周部の未結合部を除去した。
実施例では、エッチング液として混酸(フッ酸:硝酸:酢酸=15wt%:47wt%:5wt%の水溶液)を用い、小型の冷却装置により液温度を23℃(室温)に保ちながら図5に示すスピンエッチング装置によりエッチングを行った。ベースウェーハ側を吸着保持して350rpmで回転させ、ボンドウェーハの上面にノズルから上記混酸を流量3.5L/分で、16秒(エッチング取代を約100μmとして)にわたって注加して混酸エッチングを行った。
比較例では、エッチング液としてNaOHを用いる以外は、実施例と同条件でアルカリエッチングを行った。
次にエッチングを停止するために、貼り合わせウェーハを600rpmで回転させ、ボンドウェーハの上面にノズルから純水を流量1L/分で35秒にわたって注加してリンスした。
次に、前記リンスをした貼り合わせウェーハを、1500rpmで30秒回転させ乾燥を行い、スピンエッチング工程を終えた。
次に、ボンドウェーハ2の表面を平面研削装置および片面研磨装置を用いて研削・研磨して薄膜化し、SOI層6を形成し、図1(g)に示すようなSOIウェーハを得た。
(テラス部顕微鏡観察)
得られた実施例および比較例のSOIウェーハのテラス部を光学顕微鏡で観察し、ディンプルの発生の有無を検査した。その結果、いずれのウェーハにもほとんどディンプルは観察されず、本発明の方法により、アルカリエッチと同様にエッチストップが出来ており、十分な選択比で未結合部のエッチング除去ができることが判った。
(金属汚染評価)
上記実施例および比較例で得た貼り合わせウェーハについて、原子吸光法により金属汚染の評価を行った。得られた結果を図4に示す。図4から明らかなように、アルカリエッチングを行った比較例では金属汚染が生じているのに比べて、本発明による混酸エッチングを行った実施例では金属による汚染がほとんどないか、かなり少ないことがわかる。
尚、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
本発明の貼り合わせウェーハの製造方法の一例を説明するフロー図である。 図2(a)は混酸の液温度とSiに対するエッチング速度(RSi)の関係を示すグラフであり、図2(b)は混酸の液温度とSiOに対するエッチング速度(RSiO2)の関係を示すグラフである。 図2のデータを元に、混酸の液温度とエッチング速度の選択比(RSi/RSiO2)の関係を求めたグラフである。 実施例と比較例について金属汚染を評価した結果を示すグラフである。 本発明の貼り合わせウェーハの製造方法で用いることができる枚葉式のスピンエッチング装置である。
符号の説明
1…貼り合わせウェーハ、 2…ボンドウェーハ、 3…ベースウェーハ、
4…酸化膜(埋め込み酸化膜)、 5…酸化膜(結合酸化膜)、 6…SOI層、
7…テラス部、 8…ノズル、 9…エッチング液、 10…ウェーハ保持手段、
11…エッチング液回収カップ。

Claims (2)

  1. ベースウェーハとボンドウェーハの少なくとも一方の表面に酸化膜を形成し、該酸化膜を介してベースウェーハとボンドウェーハとを密着させ、これに酸化性雰囲気下で熱処理を加えて結合させた後、前記ボンドウェーハの外周部を所定厚さまで研削して除去し、その後エッチングにより該ボンドウェーハ外周部の未結合部を除去し、しかる後に前記ボンドウェーハを所望厚さまで薄膜化する貼り合わせウェーハの製造方法において、前記エッチングを30℃以下の少なくともフッ酸と硝酸と酢酸とを含む混酸を用いて行うことを特徴とする貼り合わせウェーハの製造方法。
  2. 前記エッチングをスピンエッチングにより行うことを特徴とする請求項1に記載の貼り合わせウェーハの製造方法。
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US11/921,081 US9093498B2 (en) 2005-06-01 2006-05-18 Method for manufacturing bonded wafer
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009071128A (ja) * 2007-09-14 2009-04-02 Naoetsu Electronics Co Ltd 半導体接合ウエーハの製造方法
JP2010177541A (ja) * 2009-01-30 2010-08-12 Pre-Tech At:Kk Siウェーハの加工ダメージ除去方法
US11276586B2 (en) 2018-09-10 2022-03-15 Kioxia Corporation Semiconductor manufacturing apparatus and method for manufacturing semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2935536B1 (fr) * 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
FR2935535B1 (fr) * 2008-09-02 2010-12-10 S O I Tec Silicon On Insulator Tech Procede de detourage mixte.
EP2200077B1 (en) * 2008-12-22 2012-12-05 Soitec Method for bonding two substrates
KR20120032487A (ko) * 2009-06-24 2012-04-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 처리 및 soi 기판의 제작 방법
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
SG178179A1 (en) * 2009-10-09 2012-03-29 Semiconductor Energy Lab Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
FR2957189B1 (fr) * 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage post meulage.
FR2961630B1 (fr) 2010-06-22 2013-03-29 Soitec Silicon On Insulator Technologies Appareil de fabrication de dispositifs semi-conducteurs
US20120028439A1 (en) * 2010-07-30 2012-02-02 Memc Electronic Materials, Inc. Semiconductor And Solar Wafers And Method For Processing Same
US8310031B2 (en) * 2010-07-30 2012-11-13 Memc Electronic Materials, Inc. Semiconductor and solar wafers
US8338266B2 (en) 2010-08-11 2012-12-25 Soitec Method for molecular adhesion bonding at low pressure
FR2964193A1 (fr) 2010-08-24 2012-03-02 Soitec Silicon On Insulator Procede de mesure d'une energie d'adhesion, et substrats associes
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
CN112271219A (zh) * 2020-10-28 2021-01-26 浙江正邦电子股份有限公司 一种功率二极管芯片台面造型方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661461A (ja) * 1992-08-05 1994-03-04 Mitsubishi Materials Corp 張り合わせsoiウェーハの製法
JPH08107091A (ja) * 1994-09-30 1996-04-23 Kyushu Komatsu Denshi Kk Soi基板の製法
JPH10209093A (ja) * 1997-01-17 1998-08-07 Shin Etsu Handotai Co Ltd 貼り合わせ基板の作製方法
JPH1167742A (ja) * 1997-08-25 1999-03-09 Sumitomo Metal Ind Ltd 半導体基板用エッチング液およびエッチング方法
JP2000077381A (ja) * 1998-09-02 2000-03-14 Toshiba Corp エッチング方法、エッチング装置、及び分析方法
JP2001053257A (ja) * 1999-08-10 2001-02-23 Sony Corp 張り合わせsoi基板の作製方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2927011A (en) * 1956-07-26 1960-03-01 Texas Instruments Inc Etching of semiconductor materials
JP2762230B2 (ja) * 1994-03-25 1998-06-04 信越半導体株式会社 シリコンウエーハの保管方法
US5843322A (en) * 1996-12-23 1998-12-01 Memc Electronic Materials, Inc. Process for etching N, P, N+ and P+ type slugs and wafers
JPH10223497A (ja) 1997-01-31 1998-08-21 Shin Etsu Handotai Co Ltd 貼り合わせ基板の作製方法
US6265328B1 (en) * 1998-01-30 2001-07-24 Silicon Genesis Corporation Wafer edge engineering method and device
JP3635200B2 (ja) 1998-06-04 2005-04-06 信越半導体株式会社 Soiウェーハの製造方法
US6232228B1 (en) * 1998-06-25 2001-05-15 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made using the method
TW380284B (en) * 1998-09-09 2000-01-21 Promos Technologies Inc Method for improving etching uniformity during a wet etching process
JP2000164586A (ja) * 1998-11-24 2000-06-16 Daikin Ind Ltd エッチング液
SG92720A1 (en) 1999-07-14 2002-11-19 Nisso Engineering Co Ltd Method and apparatus for etching silicon
EP1490191B1 (en) * 2002-03-11 2012-07-04 Beaver-Visitec International (US), Inc. Method for the manufacture of surgical blades
JP3802507B2 (ja) * 2002-05-20 2006-07-26 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100620849B1 (ko) * 2004-03-23 2006-09-13 엘지전자 주식회사 유기 전계 발광 소자 및 그 제조방법
US7162112B2 (en) * 2004-11-23 2007-01-09 Xerox Corporation Microfabrication process for control of waveguide gap size
US8476165B2 (en) * 2009-04-01 2013-07-02 Tokyo Electron Limited Method for thinning a bonding wafer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661461A (ja) * 1992-08-05 1994-03-04 Mitsubishi Materials Corp 張り合わせsoiウェーハの製法
JPH08107091A (ja) * 1994-09-30 1996-04-23 Kyushu Komatsu Denshi Kk Soi基板の製法
JPH10209093A (ja) * 1997-01-17 1998-08-07 Shin Etsu Handotai Co Ltd 貼り合わせ基板の作製方法
JPH1167742A (ja) * 1997-08-25 1999-03-09 Sumitomo Metal Ind Ltd 半導体基板用エッチング液およびエッチング方法
JP2000077381A (ja) * 1998-09-02 2000-03-14 Toshiba Corp エッチング方法、エッチング装置、及び分析方法
JP2001053257A (ja) * 1999-08-10 2001-02-23 Sony Corp 張り合わせsoi基板の作製方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6011035491; B. Schwartz, et al.: '"Chemical Etching of Silicon"' JOURNAL OF THE ELECTROCHEMICAL SOCIETY Vol. 108, No. 4, 1961, pp. 365-372 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009071128A (ja) * 2007-09-14 2009-04-02 Naoetsu Electronics Co Ltd 半導体接合ウエーハの製造方法
JP2010177541A (ja) * 2009-01-30 2010-08-12 Pre-Tech At:Kk Siウェーハの加工ダメージ除去方法
US11276586B2 (en) 2018-09-10 2022-03-15 Kioxia Corporation Semiconductor manufacturing apparatus and method for manufacturing semiconductor device

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