JPH10177190A - アクティブマトリクス基板、該アクティブマトリクス基板を用いた液晶装置、及び該液晶装置を用いた表示装置 - Google Patents

アクティブマトリクス基板、該アクティブマトリクス基板を用いた液晶装置、及び該液晶装置を用いた表示装置

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JPH10177190A
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Abstract

(57)【要約】 【課題】 液晶表示装置において、画素サイズの縮小
と、信号線の容量を低減し、これにより、高精細で、チ
ップサイズの小さい液晶表示装置を実現する。また、こ
れにより、ビデオ線容量を低減し、外部駆動系の駆動力
を小さくすることにより、高速化、低コスト化を実現す
る。 【解決手段】 マトリクス状に配された複数の信号線及
び複数の駆動線、前記駆動線と前記信号線の交点に対応
して設けられ、ソース領域が前記信号線に、ゲート領域
が前記駆動線にそれぞれ接続されたトランジスタ、及び
前記トランジスタのドレイン領域に接続された画素電
極、とを有するアクティブマトリクス基板であって、前
記ソース領域を、隣接する前記トランジスタ１０８，１
０９どうしで共通化し、前記信号線１０１に接続したこ
とを特徴とするアクティブマトリクス基板。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、アクティブマトリ
クス基板、該アクティブマトリクス基板と液晶を用いて
画像・文字などを表示する液晶装置及びこれを用いた表
示装置に関する。
【０００２】
【従来の技術】今日、世の中はマルチメディア時代に入
り、画像情報でコミュニケーションを図る機器の重要性
がますます高まりつつある。なかでも、液晶表示装置
は、薄型で消費電力が小さいため注目され、半導体にな
らぶ基幹産業にまで成長している。
【０００３】液晶表示装置は、現在、１０インチサイズ
のノートサイズのパソコンに主に使用されている。そし
て、将来は、パソコンのみでなく、ワークステーション
や家庭用のテレビとして、さらに画面サイズの大きい液
晶表示装置が使用されると考えられる。しかし、画面サ
イズの大型化にともない、製造装置が高価になるばかり
でなく、大画面を駆動するためには、電気的に厳しい特
性が要求される。このため、画面サイズの大型化ととも
に、製造コストが、サイズの２〜３乗に比例するなど急
増する。
【０００４】そこで、最近、小型の液晶表示パネルを作
製し、光学的に像を拡大して表示するプロジェクション
（投影）方式が注目されている。これは、半導体の微細
化にともない、性能やコストが良くなるスケーリング則
と同様に、サイズを小さくして、特性を向上させ、同時
に、低コスト化も図ることができるからである。
【０００５】これらの点から、液晶表示パネルをＴＦＴ
型としたとき、小型で十分な駆動力を有するＴＦＴが要
求され、ＴＦＴもアモルファスＳｉを用いたものから多
結晶Ｓｉを用いたものに移行しつつある。通常のテレビ
に使われるＮＴＳＣ規格などの解像度レベルの映像信号
は、あまり高速の処理を必要としない。このため、ＴＦ
Ｔのみでなく、シフトレジスタもしくはデコーダといっ
た周辺駆動回路まで多結晶Ｓｉで製造して、表示領域と
周辺駆動回路が一体構造になった液晶表示装置ができ
る。
【０００６】しかし、多結晶Ｓｉでも、単結晶Ｓｉには
およばず、ＮＴＳＣ規格より解像度レベルの大きい高品
位テレビや、コンピュータの解像度規格でいうＸＧＡ、
ＳＸＧＡクラスの表示を実現しようとすると、シフトレ
ジスタなどは複数に分割配置せざるを得ない。この場
合、分割のつなぎ目に相当する表示領域にゴーストと呼
ばれるノイズが発生し、その問題を解決する対策がこの
分野では望まれている。
【０００７】そこで、多結晶Ｓｉの一体構造の表示装置
より、駆動力が極めて高い単結晶Ｓｉ基板を用いる表示
装置も注目を集めている。この場合、周辺駆動回路のト
ランジスタの駆動力は申し分ないので、上述したような
分割駆動をする必要はない。このため、ノイズなどの問
題は解決できる。
【０００８】
【発明が解決しようとする課題】しかしながら、これま
での液晶表示装置は、液晶の駆動電圧が比較的大きなも
のであり、これに伴なってトランジスタの耐圧も大きく
ならざるを得ず、画素サイズの縮小を図ることは容易で
はなかった。又、微細化により配線幅や配線スペースを
小さくしたとしても、それに伴なう信号線容量の増加、
信号線抵抗の増加により信号線の時定数を小さくするこ
とが難しいため、満足のゆくところまで高精細で、チッ
プサイズの小さい液晶表示装置を実現することが難しい
というのが実状である。
【０００９】また、ビデオ線容量が大きく、外部駆動系
に大きな駆動力が必要なため、高速化、低コスト化を実
現できないという課題もある。
【００１０】［発明の目的］本発明の目的は、液晶表示
装置において、画素サイズの縮小と、信号線の容量を低
減し、これにより、高精細で、チップサイズの小さい液
晶表示装置を実現することにある。
【００１１】また、これにより、ビデオ線容量を低減
し、外部駆動系の駆動力を小さくすることにより、高速
化、低コスト化を実現することにある。
【００１２】
【課題を解決するための手段】本発明は、上記課題を解
決するための手段として、マトリクス状に配された複数
の駆動線（走査線）及び複数の信号線、前記駆動線（走
査線）と前記信号線の交点に対応して設けられ、ソース
領域が前記信号線に、ゲート領域が前記駆動線（走査
線）にそれぞれ接続されたトランジスタ、及び前記トラ
ンジスタのドレイン領域に接続された画素電極、とを有
するアクティブマトリクス基板であって、前記ソース領
域を、隣接する前記トランジスタどうしで共通化し、前
記信号線に接続したことを特徴とするアクティブマトリ
クス基板を提供するものである。
【００１３】本発明の更に別の手段は、マトリクス状に
配された複数の駆動線（走査線）及び複数の信号線、前
記駆動線（走査線）と前記信号線の交点に対応して設け
られ、ソース領域が前記信号線に、ゲート領域が前記駆
動線（走査線）にそれぞれ接続されたトランジスタ、及
び前記トランジスタのドレイン領域に接続された画素電
極、とを有するアクティブマトリクス基板と、前記アク
ティブマトリクス基板に対向する対向基板と、の間に液
晶材料を配して構成した液晶装置であって、前記ソース
領域を、隣接する前記トランジスタどうしで共通化し、
前記信号線に接続したことを特徴とする液晶装置を提供
するものである。
【００１４】また、本発明の別の手段は、前記液晶装置
を配して構成したことを特徴とする表示装置を提供する
ものである。
【００１５】［作用］本発明によれば、 ・ 液晶表示装置を構成する隣同士の画素スイッチトラ
ンジスタのソース領域及びソース電極又はドレイン領域
及びドレイン電極を共通にして配置することにより、高
集積化が図れ、サイズの縮小が可能となる。 ・ また、ＣＭＯＳ構成の画素スイッチを各画素電極下
に構成するのではなく、ＮＭＯＳのみを画素電極下に持
つ画素と、ＰＭＯＳのみを画素電極下に持つ画素を隣接
して配置することによってＭＯＳトランジスタをより高
密度に集積することができる。これは、極性の異なるＭ
ＯＳを隣接させる際に必要とされる異なるウェルを分離
するための領域が必要なくなるためである。このことに
より、画素サイズの縮小が可能となり、表示装置の高精
細化、チップサイズの縮小による低コスト化を図ること
が可能となった。 ・ 更に、本発明によれば、信号線の寄生容量を低減す
ることが可能である。信号線の容量は、主に配線層の容
量と信号線に接続されるソース電極とウェル間の接合容
量よりなり、この接合容量は、ほぼソース領域の面積で
決まるため、本発明によりソース領域の容量は、格段に
小さくなる。 ・ 更に、信号線の容量を低減することにより、ビデオ
線から信号線への転送に必要とされる時間を少なくする
ことが可能となり、高速駆動が可能となる。 ・ また、ビデオ線から信号線へ映像信号を転送する転
送スイッチのサイズを同様に、縮小することができるた
め、チップサイズの縮小およびビデオ線自体の寄生容量
を低減することができる。このことにより、パネルに映
像信号を入力するドライバの駆動力を低減することがで
き、駆動系の高速化、低コスト化をはかることが可能で
ある。 ・ また、本発明では、図３（後述）に示すように、ｎ
ＭＯＳでいうところのｎ + 領域は、２つのトランジスタ
で１つしかない。このような構成をとることにより、信
号線につく容量を大幅に減少することが可能となる。す
なわち２トランジスタのソースを共通化すれば、信号線
につくソース容量は半減する。さらに信号線方向の距離
もソースを共通化することで、削減できるため、信号線
自体の配線が短くなり、信号線容量が減少し、信号線の
配線抵抗が減少する。従って、信号線の書き込み特性は
大きく改善され、高階調の信号書き込みが、実現でき
る。
【００１６】さらに、チップサイズも小さくなることか
ら、高歩留まり、チップ取れ数の増加につながり、低コ
スト化が実現できる。 ・ また、信号線容量、抵抗がさがり、信号線への書き
込み特性が上がることにより、サンプリングスイッチの
サイズを小さくできることから、チップサイズの縮小と
共に、サンプリングスイッチのソースに接続されている
アナログ信号の映像信号線（ビデオ線）の容量が減少
し、周辺回路の付加低減、消費電力の削減につながり、
低コスト化、高性能化が実現できる。特に、高解像度化
が進み画素数が多くなればなるほど、この効果は絶大
で、有効なものになる。 ・ またこの構成は、ＴＦＴに限らず、Ｓｉウエハに直
接ｎＭＯＳトランジスタもしくはｐＭＯＳトランジスタ
を作り込む場合にも同様に適応できることは言うまでも
ない。画素サイズは、ＴＦＴを用いた場合、画素スイッ
チがＣＭＯＳトランジスタの場合よりも小さくすること
が可能で、さらに信号線容量及び信号線抵抗の低減が実
現でき、高階調の信号書き込み低コスト化等液晶パネル
の高性能化が実現できる。しかしながら、ＣＭＯＳトラ
ンジスタを用いた場合と異なり、画素スイッチが基板バ
イアスの効果を受けることから書き込み電圧以上に電源
電圧が高くなる特徴があり、低電圧液晶駆動に主に適し
ている構成といえる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明するが、本発明は、これら実施の形態に限定され
るものではない。
【００１８】また、液晶装置（パネル）は、半導体基板
を用いたものを例として記載したが、必ずしも半導体基
板に限定されるものではなく、ガラス等の透明基板を用
いることもできる。
【００１９】液晶パネルのスイッチング素子としては、
すべてＭＯＳＦＥＴやＴＦＴを挙げたが、ダイオード型
などの２端子型であってもいい。
【００２０】さらに、以下に説明する液晶パネルは、家
庭用テレビはもちろん、プロジェクター、ヘッドマウン
トディスプレイ、３次元映像ゲーム機器、ラップトップ
コンピュータ、電子手帳、テレビ会議システム、カーナ
ビゲーション、飛行機のパネルなどの表示装置として有
効である。
【００２１】［実施形態１］本発明の実施形態１を図１
を参照して説明する。本実施形態では画素スイッチとし
てＣＭＯＳトランスファーゲートタイプのスイッチ素子
を用いた。
【００２２】図１は、本発明の概念を説明するための図
であり、液晶パネルの画素部付近の等価回路図の一例で
あり、液晶プロジェクター装置に用いられるものの例で
ある。
【００２３】図１において、１０１，１１８は信号線、
１０７〜１１１は画素部のスイッチングトランジスタ、
１１５，１１７は液晶、１１４，１１６は保持容量、１
０２〜１０６は駆動線（走査線）、１１２はｐ型領域、
１１３，１１９はｎ型領域である。本実施形態ではｎＭ
ＯＳトランジスタ１０７とｐＭＯＳトランジスタ１０８
で１つの画素スイッチとしている。
【００２４】図２は、図１の回路のタイミング図であ
る。
【００２５】図２において、まず駆動線１０２，１０３
が同期して、画素スイッチトランジスタ１０７，１０８
をオン状態にするべく信号が入力される。このオン状態
時に、水平のシフトレジスタが順次動作し、信号線に信
号を伝達し、まず、信号線１０１の信号線電位が変化
し、画素スイッチ１０７，１０８を通して保持容量１１
４に電荷が蓄積され、１１５で示す液晶に電圧を印加す
る。次いで信号線１１８の電位が変化し、順次画素に電
位が書き込まれていく。１列全て書き込まれた後に、駆
動線１０２，１０３がオフし、今度は駆動線１０４，１
０５が、画素スイッチトランジスタ１０９，１１０をオ
ン状態にするべく信号が入力され、後は同様である。全
パネル書き込んだ後、再びこの動作が繰り返される。
【００２６】本回路構成で特徴的なことは、トランジス
タ１０８と１０９で代表されるように隣同士の画素スイ
ッチトランジスタのソースが共通であることである。ト
ランジスタ１０８と１０９のソースが共通であっても、
信号線１０１の電位Ａを書き込む時はトランジスタ１０
７，１０８はオン状態であり、保持容量１１４にＡ電位
が書き込まれるが、トランジスタ１０９はオフ状態であ
ることから保持容量１１６にＡの電位が印加されること
はない。
【００２７】図３は、本実施形態の素子の一例を示す模
式的平面図である。また、図４は、図３のＡ−Ａ′断面
図である。
【００２８】図３、及び図４において、１０００は、Ｐ
ＷＬの領域を示しており、ＮＭＯＳ１００５，１００６
はＰＷＬ１０００中に構成されている。一方ＰＭＯＳ１
００７，１００８はＮｗｅｌｌもしくはＮ型基板中に構
成されている。
【００２９】ＮＭＯＳ１００５のゲートはゲート線１０
０９と接続されており、ドレイン電極１０１３は画素電
極１００１と配線層（図示されていない）を介して接続
される。また、ソース電極１０１４は配線層（図示され
ていない）で形成される信号線に接続されている。
【００３０】ＮＭＯＳ１００６のゲートはゲート線１０
１０と接続されており、ドレイン電極１０１５は配線層
（図示されていない）を介して画素電極１００３と接続
されている。
【００３１】また、ＮＭＯＳ１００６のソース電極１０
１４はＮＭＯＳ１００５のソース電極１０１４と共通に
なっている。
【００３２】一方、ＰＭＯＳ１００７のゲートはゲート
線１０１１と接続されており、ドレイン電極１０１６は
ｎＭＯＳのドレイン電極１０１５とつながり画素電極１
００３と配線層（図示されていない）を介して接続され
る。また、ソース電極１０１７は配線層（図示されてい
ない）で形成される信号線に接続されている。
【００３３】ＰＭＯＳ１００８のゲートはゲート線１０
１２と接続されており、ドレイン電極１０１８は配線層
（図示されていない）を介して画素電極１０１９と接続
されている。
【００３４】また、ＰＭＯＳ１００７のソース電極１０
１７はＰＭＯＳ１００８のソース電極１０１７と共通に
なっている。
【００３５】この様に、ＣＭＯＳ構成の画素スイッチを
各画素電極下に構成するのではなく、ＮＭＯＳのみを画
素電極下に持つ画素と、ＰＭＯＳのみを画素電極下に持
つ画素を隣接して配置することによってＭＯＳトランジ
スタをより高密度に集積することができる。これは、極
性の異なるＭＯＳを隣接させる際に必要とされる異なる
ウェルを分離するための領域が必要なくなるためであ
る。このことにより、画素サイズの縮小が可能となり、
表示装置の高精細化、チップサイズの縮小による低コス
ト化を図ることが可能となった。
【００３６】また、本実施形態では、ＮＭＯＳ１００
５，１００６のソース領域１０１４が、さらに、ＰＭＯ
Ｓ１００７，１００８のソース領域１０１７が共通化さ
れている。このことにより、さらに高集積化が図られて
いる。このことを、図４のＡ−Ａ′断面図を用いて説明
する。図４に示すように、ＮＭＯＳ１００５，１００６
はＰＷＬ１０００中に構成されており、そのソース電極
１０１４はＮＭＯＳ１００５，１００６で共通になって
いる。各ＭＯＳのソース、ドレイン領域は濃いｎ型半導
体領域１１００，１１０１，１１０２および低濃度のｎ
型半導体領域１１０３よりなる。低濃度領域を設けるこ
とによりトランジスタのソース、ドレイン耐圧を向上さ
せることが可能となる。なお、この領域の構成方法とし
ては、マスクオフセット、ＤＤＤ、サイドウォールＬＤ
Ｄなどがあげられる。
【００３７】図４のＡ−Ａ′断面図を示すように、ソー
ス領域の共通化を行った場合と行わなかった場合の比較
を行う。仮に、低濃度領域１１０３の幅を２μｍ、濃い
ｎ型領域１１０１の幅を４μｍ、コンタクトサイズを２
μｍ、ＬＯＣＯＳによる素子分離幅を２μｍとすると、
ＮＭＯＳ１００５のゲート１００９からＮＭＯＳ１００
６のゲートの間の距離は、 （共通化した場合）：２＋４＋２＝８μｍ； （共通化しない場合）：２（薄いｎ領域）＋４（濃いｎ
領域）＋２（素子分離）＋４（濃いＮ領域）＋２（薄い
ｎ領域）＝１４μｍ； となる。
【００３８】つまり、この例では共通化により６μｍサ
イズの縮小が可能となった。ＰＭＯＳについても同様に
ソース領域の共通化を行うことができる。
【００３９】さらに、本実施形態では信号線の寄生容量
を低減することが可能である。信号線の容量は、主に配
線層の容量と信号線に接続されるソース電極とウェル間
の接合容量よりなる。接合容量は、ほぼソース領域の面
積で決まり、本発明によりソース領域の容量は、上述し
た計算値である８μｍと１４μｍを用いれば、８／１４
＝５７％となる。
【００４０】仮に、信号線容量の１／２がソースの接合
容量とすると、本発明により信号線の容量は従来の８５
％程度にすることが可能である。
【００４１】信号線の容量を低減することにより、ビデ
オ線から信号線への転送に必要とされる時間を少なくす
ることが可能となり、高速駆動が可能となる。また、ビ
デオ線から信号線へ映像信号を転送する転送スイッチの
サイズを縮小することができ、チップサイズの縮小およ
びビデオ線自体の寄生容量を低減することができる。こ
のことにより、パネルに映像信号を入力するドライバの
駆動力を低減することができ、駆動系の高速化、低コス
ト化をはかることが可能である。
【００４２】図３に示すように、本実施形態では、ｎＭ
ＯＳでいうところのｎ+ 領域は、２つのトランジスタで
１つしかない。
【００４３】このような構成をとることにより、信号線
につく容量を大幅に減少することが可能となる。すなわ
ち２トランジスタのソースを共通化すれば信号線につく
ソース容量は半減する。さらに信号線方向の距離もソー
スを共通化することで、削減できるため、信号線自体の
配線が短くなり、信号線容量が減少し、信号線の配線抵
抗が減少する。従って、信号線の書き込み特性は大きく
改善され、高階調の信号書き込みが、実現できる。さら
に、チップサイズも小さくなることから高歩留まり、チ
ップ取れ数の増加につながり、低コスト化が実現でき
る。また信号線容量、抵抗がさがり、信号線への書き込
み特性が上がることにより、サンプリングスイッチのサ
イズを小さくできることから、チップサイズの縮小と共
に、サンプリングスイッチのソースに接続されているア
ナログ信号の映像信号線（ビデオ線）の容量が減少し、
周辺回路の付加低減、消費電力の削減につながり、低コ
スト化、高性能化が実現できる。特に、高解像度化が進
み画素数が多くなればなるほど、この効果は絶大で、有
効なものになる。
【００４４】１０２４×７６８画素を表示するＸＧＡ規
格の画素を有する液晶パネルについて、具体的に説明す
る。
【００４５】図３のレイアウトを例に取ると、１画素の
サイズは、ソースを共通化しない場合が２３μｍ角に対
して、２つのトランジスタのソースを共通化すると、２
０μｍ角で形成できる。この時、信号線容量はソースを
共通化しない場合に比べて２つのトランジスタのソース
を共通化すると、ソース容量として５７％、配線容量と
して、２０／２３に削減され、全体として１５％小さく
なる。配線抵抗は配線幅を同じとすると２０／２３にな
り、およそ１３％削減でき、ＣＲ値としては、２５％も
小さくできた。
【００４６】さらに液晶パネルの画素部分の面積はソー
スを共通化しない場合が１７．６６４ｍｍ×２３．５５
２ｍｍに対して、２つのトランジスタのソースを共通化
すると、１５．３６ｍｍ×２０．４８ｍｍで形成でき面
積比率としては３／４になり、上記に述べたような効果
が十分に得られ、従来に比べて、低コスト、高解像度の
液晶パネルが実現できるようになった。
【００４７】［実施形態２］図５に示すように、画素ス
イッチトランジスタとして、ポリシリコンもしくはアモ
ルファスシリコンを用いたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）を用いた例について説明す
る。
【００４８】図５は、本例の液晶装置の特徴を説明する
ための模式的平面図である。
【００４９】図５において、２０１は信号線、２０２は
画素部ＴＦＴの共通ソース部、２０３は電極１（２０
７）に対するＴＦＴのドレイン部、２０４は電極２（２
０８）に対するＴＦＴのドレイン部、２０５，２０６は
駆動線（走査線）で、駆動線２０５は２０３と２０２で
形成されるＴＦＴのゲート線に対応し、一方駆動線２０
６は２０８と２０２で形成されるＴＦＴのゲート線に対
応する。２０７，２０８はそれぞれ反射電極で、ドレイ
ン２０３と電極１（２０７）が接続されている。
【００５０】本実施形態の駆動方法は、基本的には実施
形態１と変わらない。すなわち、実施形態１で説明した
図２の１０２に駆動線２０５が対応し、１０４に駆動線
２０６が対応する。図２の１０３，１０５は不要であ
る。
【００５１】またこの構成は、ＴＦＴに限らず、Ｓｉウ
エハに直接ｎＭＯＳトランジスタもしくはｐＭＯＳトラ
ンジスタを作り込む場合にも同様に適応できることは言
うまでもない。
【００５２】本実施例の画素サイズは実施形態１で記述
した画素スイッチがＣＭＯＳトランジスタの場合よりも
小さくすることが可能であり、さらに信号線容量及び信
号線抵抗の低減が実現でき、高階調の信号書き込み、低
コスト化等、液晶パネルの高性能化が実現できる。
【００５３】しかしながら、実施形態１と異なり、画素
スイッチが基板バイアスの効果を受けることから書き込
み電圧以上に電源電圧が高くなる特徴があり、低電圧液
晶駆動に主に適している構成といえる。
【００５４】ここでスイッチングトランジスタを構成す
る半導体層としてポリシリコン（多結晶シリコン）を用
い、透過型の液晶装置を作製するプロセスについて図６
を用いて説明する。
【００５５】まずｎ型もしくはｐ型基板２０１に部分的
に９×１０12／ｃｍ2 のドーズ量、６０ＫｅＶでボロン
をイオン注入し、ｐ型ウェル領域２０４を形成する（ｎ
型ウェル領域を形成する場合もある）。ドライブは例え
ば１１５０℃等の温度で８４０分程度、若干の酸素を混
入した雰囲気等で行うがこれらの値に限定されないこと
は言うまでもない。次いでｐａｄ酸化膜と窒化膜を形成
後パターニングし、Ｆｉｅｌｄ酸化膜２０２を形成す
る。窒化膜１５０と酸化膜１１１（窒化膜を酸化したり
してもよい）を形成後、画素領域でパターニングする。
【００５６】ついで画素部のトランジスタを形成する多
結晶Ｓｉを堆積する。多結晶Ｓｉは、例えば０．１−
１．０Ｔｏｒｒの減圧下で、６００−７００℃の温度
で、窒素で希釈されたシランガスを熱分解し、即ちＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）装置で５０−４００ｎｍの厚さで形成させるが特
に限定されることはない。レジスト塗布後パターニング
し、多結晶Ｓｉをパターニング後除去する。ゲート酸化
膜１０５，１６０を、画素部のＴＦＴ（ＴｈｉｎＥｉｌ
ｍ Ｔｒａｎｓｉｓｔｏｒ）領域と周辺回路部とを同時
に形成する。例えば酸化温度はＴＦＴの多結晶Ｓｉの粒
径を増大させるために、１１５０℃の酸素雰囲気下で行
うが特に限定されない。８５０℃−１２００℃の温度で
の酸素雰囲気もしくは酸素と水素の混合ガス内で酸化し
たり、もしくはＮＳＧ等の堆積膜でも構わない。ついで
ゲート電極としての多結晶Ｓｉ１０６，２０６を形成
し、その後周辺回路部と画素部のソース、ドレイン領域
をイオン注入により形成する。例えばｎＭＯＳのソー
ス、ドレイン領域１０３，２０３ｂは燐のイオン注入で
５×１０15／ｃｍ2 、９５ＫｅＶ、ｐＭＯＳのソース、
ドレイン領域はＢＦ2 のイオン注入で３×１０15／ｃｍ
2 、１００ＫｅＶ等の条件で形成する。この時ＮＬＤも
しくはＰＬＤで濃度の低い領域（１０７，２０３ａ）を
作成しリーク電流を抑制することが好ましいＢＰＳＧ
（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）やＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃ
ａｔｅ Ｇｌａｓｓ），ＰＳＧ（ｐｈｏｓｐｈｏｒｕｓ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜１１
０をたとえば６００ｎｍ形成後にコンタクトホールのパ
ターニングをし、ついで配線層を形成する。例えば本実
施例ではバリアメタルとしてＴｉＮを用いシリコンが
０．５−２％ドープされたＡｌ配線１０８を用いた。電
極材料としては通常の半導体やＴＦＴプロセスで使用さ
れる材料である、他のＡｌ合金、Ｗ，Ｔａ，Ｔｉ，Ｃ
ｕ，Ｃｒ，Ｍｏまたはこれらのシリサイド等でも構わな
い。適宜使用される。電極層をパターニング後さらに層
間絶縁膜６０１を形成後に裏面をエッチングマスク７１
２を配した後、パターニングする。次に遮光膜であるＴ
ｉ６０２をスパッタ法により堆積、パターニング後に、
容量形成のための絶縁膜１０９、例えば２００−４００
℃の温度で、シランガスとアンモニアガス、またはシラ
ンガスとＮ2 Ｏの混合ガスをプラズマ中で分解、堆積し
て形成し、その後３５０−５００℃の温度で水素ガス又
は水素ガスと窒素ガス等の不活性ガスとの混合ガス中で
１０−２４０分間熱処理して多結晶シリコンを水素化す
る。スルーホールを開けた後に透明電極としてＩＴＯ５
０８を形成する。その後に対向電極との間に液晶６１１
を注入し、裏面を画素部下酸化膜までエッチングする。
【００５７】次に低温Ｐｏｌｙ−ＳｉＴＦＴに用いたと
きのプロセスについて図７を用いて説明する。
【００５８】まず、ガラス基盤１１１をバッファー酸化
し、ついで厚さ約５０ｎｍのａ−Ｓｉ膜を通常のＬＰＣ
ＶＤ法を用いて堆積させる。その後ＫｒＦエキシマレー
ザーの照射により多結晶化したシリコン層１０３を形成
する。ついで１０〜１００ｎｍの酸化膜１０５を成膜
し、ゲート酸化膜を形成する。ゲート電極１０６を形成
後、ソース・ドレイン（１５２，１０３，１０７）をイ
オンドーピング法で形成する。不純物の活性化を例えば
窒素雰囲気下でのアニールにより行った後５００ｎｍ程
度の絶縁膜１１０を形成する。次いで、コンタクトホー
ルをパターニングした後、配線層１０８ａ，１０８ｂを
形成する。
【００５９】例えば、ＴｉＮ膜をスパッタ法で堆積して
１０８ａを形成した後、Ａｌ−Ｓｉ膜をスパッタ法で堆
積して１０８ｂを形成し、２つの膜を同時にパターニン
グする。
【００６０】次に遮光膜であるＴｉ６０２をスパッタ法
により堆積、パターニング後に、容量形成のための絶縁
膜１０９、例えば２００−４００℃の温度で、シランガ
スとアンモニアガス、またはシランガスとＮ2 Ｏの混合
ガスをプラズマ中で分解、堆積して形成し、その後３５
０−５００℃の温度で水素ガス又は水素ガスと窒素ガス
等の不活性ガスとの混合ガス中で１０−２４０分間熱処
理して多結晶シリコンを水素化する。スルーホールを開
けた後に透明電極としてＩＴＯ５０８を形成する。その
後に対向電極との間に液晶６１１を注入する。対向基板
としては、ガラス基板６２１上にブラックマトリクス６
２２、カラーフィルター６２３、ＩＴＯ透明共通電極６
２４、保護膜６２５及び配向膜６２６が形成されたもの
が用いられている。
【００６１】［実施形態３］図８は、本発明の液晶パネ
ル部の１例を示す模式断面図である。
【００６２】図８において、１は、半導体基板、２，
２′は、それぞれｐ型、ｎ型ウェル、３，３′は、トラ
ンジスタのドレイン領域、４は、ゲート、５，５′は、
ソース領域である。
【００６３】図６からわかるように、表示領域のトラン
ジスタは、２０〜３５Ｖという高耐圧が印加されるた
め、ゲートに対して、自己整合的にソース、ドレイン層
が形成されず、オフセットをもたせ、その間に３′，
５′に示す如く、低濃度のｎ- ，ｐ- 層が設けられる。
ちなみにオフセット量は０．５〜２．０μｍが好適であ
る。
【００６４】一方、周辺回路の一部の回路部が図８に示
されているが、周辺部の一部の回路は、ゲートに自己整
合的にソース、ドレイン層が形成されている。
【００６５】ここでは、ソース、ドレインのオフセット
について述べたが、有無だけでなくオフセット量をそれ
ぞれの耐圧に応じて変化させたり、ゲート長の最適化が
有効である。これは、周辺回路の一部は、ロジック系回
路であり、この部分は、上述１．５〜５Ｖ系駆動でよい
ため、トランジスタサイズの縮小及び、トランジスタの
駆動力向上のため、上記自己整合構造が設けられてい
る。
【００６６】本基板１は、ｐ型半導体からなり、基板
は、最低電位（通常は、接地電位）であり、ｎ型ウェル
は、表示領域の場合、画素に印加する電圧すなわち２０
〜３５Ｖがかかり、一方、周辺回路のロジック部は、ロ
ジック駆動電圧１．５〜５Ｖがかかる。この構造によ
り、それぞれ電圧に応じた最適なデバイスを構成でき、
チップサイズの縮小のみならず、駆動スピードの向上に
よる高画素表示が実現可能になる。
【００６７】６は、フィールド酸化膜、１０は、データ
配線につながるソース電極、１１は、画素電極につなが
るドレイン電極、１２は、画素電極である。７は、表示
領域、周辺領域を覆う遮光層であり、Ｔｉ，ＴｉＮ，
Ｗ，Ｍｏ等が適している。図８からわかるように、上記
遮光層は、表示領域では、画素電極と、ソース電極との
接続部を除いて、覆っているが、周辺画素領域では、一
部ビデオ線、クロック線等、配線容量が重くなる領域で
は、上記遮光層を除き、上記遮光層が除かれた部分は照
明光の光が混入し、回路の誤動作を起こす場合は画素電
極層を覆う設計になっており、高速信号が転送可能な工
夫が為されている。
【００６８】８は、遮光層下部の絶縁層であり、Ｐ−Ｓ
ｉＯ層上にＳＯＧにより平坦化処理を施し、その層をさ
らに、Ｐ−ＳｉＯでカバーし、絶縁層の安定性を確保し
た。ＳＯＧによる平坦化以外に、Ｐ−ＴＥＯＳ膜を形成
し、さらにＰ−ＳｉＯをカバーした後、絶縁層をＣＭＰ
処理し、平坦化する方法を用いても良い事は言うまでも
ない。
【００６９】９は、反射電極と、遮光層との間に設けら
れた絶縁層で、この絶縁層を介して反射電極の電荷保持
容量となっている。大容量形成のために、ＳｉＯ2 以外
に、高誘電率のＰ−ＳｉＮ，Ｔａ2 Ｏ5 、やＳｉＯ2 と
の積層膜等が有効である。遮光層にＴｉ，ＴｉＮ，Ｍ
ｏ，Ｗ等の平坦なメタル上に設ける事により、５００〜
５０００オングストローム程度の膜厚が好適である。
【００７０】１４は、液晶材料、１５は、共通透明電
極、１６は、共通電極基板（対向基板）、１７，１７′
は、高濃度不純物領域、１９は、表示領域、２０は、反
射防止膜である。
【００７１】図８からわかるように、トランジスタ下部
に形成されたウェルと同一極性の高濃度不純物層１７，
１７′は、ウェルの周辺部及び内部に形成されており、
高振幅な信号がソースに印加されても、ウェル電位は、
低抵抗層で所望の電位に固定されているため、安定して
おり、高品位な画像表示が実現できた。さらにｎ型ウェ
ルとｐ型ウェルとの間には、フィールド酸化膜を介して
上記高濃度不純物層１７，１７′が設けられており、通
常ＭＯＳトランジスタの時に使用されるフィールド酸化
膜直下のチャネルストップ層を不要にしている。
【００７２】これらの高濃度不純物層は、ソース、ドレ
イン層形成プロセスで同時にできるので作製プロセスに
おけるマスク枚数、工数が削減され、低コスト化が図れ
た。
【００７３】次に１３は、共通透明電極と、対向基板と
の間に設けられた反射防止用膜で界面の液晶の屈折率を
考慮して、界面反射率が軽減されるように構成される。
その場合、対向基板と、透過電極の屈折率よりも小さい
絶縁膜が好適である。
【００７４】図８において、半導体基板１ｐ型になって
いるが、ｎ型でもよい。また、ウェル領域２は、半導体
基板１と反対の導電型にする。このため、図８では、ウ
ェル領域２はｐ型になっている。ｐ型、ｎ型のウェル領
域２及び２′は、半導体基板１よりも高濃度に不純物が
注入されていることが望ましく、半導体基板１の不純物
濃度が１０14〜１０15（ｃｍ-3）のとき、ウェル領域２
の不純物濃度は１０15〜１０17（ｃｍ-3）が望ましい。
【００７５】ソース電極１０は、表示用信号が送られて
くるデータ配線に、ドレイン電極１１は画素電極１２に
接続する。これらの電極１０，１１には、通常Ａｌ，Ａ
ｌＳｉ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，ＡｌＣｕ配線を
用いる。これらの電極１０，１１の下部に、ＴｉとＴｉ
Ｎからなるバリアメタル層を用いると、コンタクトが安
定に実現できる。またコンタクト抵抗も低減できる。
【００７６】画素電極１２は、表面が平坦で、高反射材
が望ましく、通常の配線用金属であるＡｌ，ＡｌＳｉ，
ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，ＡｌＣ，ＡｌＣｕ以外に
Ｃｒ，Ａｕ，Ａｇなどの材料を使用することが可能であ
る。また、平坦性の向上のため、下地絶縁層や画素電極
１２の表面をケミカルメカニカルポリッシング（ＣＭ
Ｐ）法によって処理するとよい。
【００７７】図９は、このような液晶表示装置の回路図
である。
【００７８】図９において、２１は水平シフトレジス
タ、２２は垂直シフトレジスタ、２３はｎチャンネルＭ
ＯＳＦＥＴ、２４はｐチャンネルＭＯＳＦＥＴ、２５は
保持容量、２６は液晶、２７は信号転送スイッチ、２８
はリセットスイッチ、２９はリセットパルス入力端子、
３０はリセット電極端子、３１は映像信号入力端子であ
る。
【００７９】図９に示す保持容量２５は、図８に示す画
素電極１２と共通透明電極１５の間の信号を保持するた
めの容量である。ウェル領域２には、基板電位を印加す
る。
【００８０】本例では、各行のトランスミッションゲー
ト構成を、上から１行目は上がｎチャンネルＭＯＳＦＥ
Ｔ２３で下がｐチャンネルＭＯＳＦＥＴ２４、２行面は
上がｐチャンネルＭＯＳＦＥＴ２４で下がｎチャンネル
ＭＯＳＦＥＴ２３となるように、隣り合う行で順序を入
れ換える構成にしている。以上のように、ストライプ型
ウェルで表示領域の周辺で電源線とコンタクトしている
だけでなく、表示領域にも、細い電源ラインを設けコン
タクトをとっている。
【００８１】なお、この時、ウェルの抵抗の安定化がカ
ギになる。したがって、ｐ型基板であれば、ｎウェルの
表示領域内部でのコンタクト面積又はコンタクト数をｐ
ウェルのコンタクトより増強する構成を採用した。ｐウ
ェルは、ｐ型基板で一定電位がとられているため、基板
が低抵抗体としての役割を演ずる。したがって、島状に
なるｎウェルのソース、ドレインへの信号の入出力によ
る振られの影響が大きくなりやすいが、それを上部の配
線層からのコンタクトを増強することで防止でき、これ
により、安定した高品位な表示が実現できた。
【００８２】映像信号（ビデオ信号、パルス変調された
デジタル信号など）は、映像信号入力端子３１から入力
され、水平シフトレジスタ２１からのパルスに応じて信
号転送スイッチ２７を開閉し、各データ配線に出力す
る。垂直シフトレジスタ２２からは、選択した行のｎチ
ャンネルＭＯＳＦＥＴ２３のゲートへはハイパルス、ｐ
チャンネルＭＯＳＦＥＴのゲートへはローパルスを印加
する。
【００８３】以上のように、画素部のスイッチは、単結
晶のＣＭＯＳトランスミッションゲートで構成されてお
り、画素電極へ書き込む信号が、ＭＯＳＦＥＴのしきい
値に依存せず、ソースの信号をフルに書き込める利点を
有する。
【００８４】又、スイッチが、単結晶トランジスタから
成り立っており、ｐｏｌｙ ｓｉ−ＴＦＴの結晶粒界で
の不安定な振る舞い等がなく、バラツキのない高信頼性
な高速駆動が実現できる。
【００８５】次に、パネル周辺回路の構成について、図
１０を用いて説明する。
【００８６】図１０は、パネル周辺回路の構成を示す模
式的ブロック図である。
【００８７】図１０において、３２はレベルシフター回
路、３３はビデオ信号サンプリングスイッチ、３４は水
平シフトレジスタ、３５はビデオ信号入力端子、３６は
垂直シフトレジスタ、３７は表示領域である。
【００８８】以上に示す構成により、Ｈ，Ｖともにシフ
トレジスタ等のロジック回路は、ビデオ信号振幅によら
ず、１．５〜５Ｖ程度と極めて低い値で駆動でき、高
速、低消費電圧化が達成できた。ここでの水平、垂直シ
フトレジスタは、走査方向は選択スイッチにより双方向
可能なものとなっており、光学系の配置等の変更に対し
て、パネルの変更なしに対応でき、製品の異なるシリー
ズにも同一パネルが使用でき低コスト化が図れるメリッ
トがある。
【００８９】又、図１０においては、ビデオ信号サンプ
リングスイッチ３３は、片側極性の１トランジスタ構成
のものを記述したが、これに限らず、ＣＭＯＳトランス
ミッションゲート構成にすることにより入力ビデオ線を
すべてを信号線に書き込むことができることは、言うま
でもない。
【００９０】又、ＣＭＯＳトランスミッションゲート構
成にした時、ＮＭＯＳゲートとＰＭＯＳゲート面積や、
ゲートと、ソース、ドレインとの重なり容量の違いによ
り、ビデオ信号に振られが生じる課題がある。これには
それぞれの極性のサンプリングスイッチ３３のＭＯＳＦ
ＥＴのゲート長の約１／２のゲート長のＭＯＳＦＥＴの
ソースとドレインとを信号線にそれぞれ接続し、逆相パ
ルスで印加することにより振られが防止でき、きわめて
良好なビデオ信号が信号線に書き込まれた。これによ
り、さらに高品位の表示が可能になった。
【００９１】次に、ビデオ信号と、サンプリングパルス
の同期を正確にとる方法について、図１１を用いて説明
する。このためには、サンプリングパルスのディレイ量
を変化させる必要がある。
【００９２】図１１は、ビデオ信号と、サンプリングパ
ルスの同期との関係を説明するための同期回路を含む液
晶装置の回路図である。
【００９３】図１１において、４２は、パルスディレイ
用インバータ、４３は、どのディレイ用インバータを選
択するかを決めるスイッチ、４４はディレイ量が制御さ
れた出力、４５は、容量（ｏｕｔＢは逆相出力、ｏｕｔ
は同相出力）、４６は、保護回路である。
【００９４】ＳＥＬ１（ＳＥＬ１Ｂ）からＳＥＬ３（Ｓ
ＥＬ３Ｂ）の組み合わせにより、ディレイ用インバータ
４２を何個通過するかが選択できる。
【００９５】この同期回路をパネルに内蔵している事に
より、パネル外部からのパルスのディレイ量が、Ｒ．
Ｇ．Ｂ３板パネルのとき、治具等の関係で対称性がくず
れても、上記選択スイッチで調整でき、Ｒ．Ｇ．Ｂのパ
ルス位相高域による位置ずれがない良好な表示画像が得
られた。又、パネル内部に温度測定ダイオードを内蔵さ
せ、その出力によりディレイ量をテーブルから参照し温
度補正することも有効である事は言うまでもない。
【００９６】次に、液晶材との関係について説明する。
図８では、平坦な対向基板構造のものを示したが、共通
電極基板１６は、共通透明電極１５の界面反射を防ぐた
め、凹凸を形成し、その表面に共通透明電極１５を設け
ている。また、共通電極基板１６の反対側には、反射防
止膜２０を設けている。これらの凹凸形状の形成のため
に、微少な粒径の砥粒により砂ずり研磨をおこなう方式
も高コントラスト化に有効である。
【００９７】液晶材料としては、ポリマー・ネットワー
ク液晶ＰＮＬＣを用いた。ただし、ポリマー・ネットワ
ーク液晶として、ポリマー分散液晶ＰＤＬＣなどを用い
てもいい。ポリマー・ネットワーク液晶ＰＮＬＣは、重
合相分離法によって作製される。液晶と重合性モノマー
やオリゴマーで溶液をつくり、通常の方法でセル中に注
入した後ＵＶ重合によって液晶と高分子を相分離させ、
液晶中に網目状に高分子を形成する。ＰＮＬＣは多くの
液晶（７０〜９０ｗｔ％）を含有している。
【００９８】ＰＮＬＣにおいては、屈折率の異方性（Δ
ｎ）の高いネマチック液晶を用いると光散乱が強くな
い、誘電異方性（Δε）の大きいネマチック液晶を用い
ると低電圧で駆動が可能となる。ポリマー・ネットワー
クの大きさ、すなわち網目の中心間距離が１〜１．５
（μｍ）の場合、光散乱は高コントラストを得るのに十
分強くなる。
【００９９】次に、シール構造と、パネル構造との関係
について、図１２を用いて説明する。
【０１００】図１２は、シール構造と、パネル構造との
関係を説明するための模式的平面図である。
【０１０１】図１２において、５１はシール材、５２は
電極パッド、５３は、クロックバッファー回路、５４
は、アンプである。このアンプは、パネル電気検査時の
出力アンプとして使用するものである。５５は、対向基
板の電位をとるＡｇペースト部５６は、表示部、５７
は、ＳＲ等の周辺回路部である。
【０１０２】図１２からわかるように、本例では、シー
ルの内部にも、外部にも、トータルチップサイズが小さ
くなるように、回路が設けられている。本例では、パッ
ドの引き出しをパネルの片辺側の１つに集中させている
が、長辺側でも良く、又、一辺でなく、多辺からの取り
出しも高速クロックを取り扱う時に有効である。
【０１０３】液晶表示装置を構成するに際し、Ｓｉ基板
を用いた場合、プロジェクタのように強力な光が照射さ
れ、基板の側壁に光があたると、基板電位が変動し、パ
ネルの誤動作を引き起こす可能性がある。したがって、
パネルの側壁及び、パネル上面の表示領域の周辺回路部
は、遮光できる基板ホルダーとするのが望ましい。又、
Ｓｉ基板の裏面は、熱伝導率の高い接着剤を介して熱伝
導率の高いＣｕ等のメタルが接続されたホルダー構造と
するのが望ましい。
【０１０４】本発明の液晶表示装置の画素電極は、反射
型電極として構成することが可能であり、この場合、電
極表面をケミカルメカニカルポリッシング（ＣＭＰ）に
より研磨しておくと電極表面は、凹凸のない鏡面状態が
得られるので都合が良い。このＣＭＰを用いた方法は、
メタルをパターニングしてから、研磨する通常の方法と
は異なり、電極パターンが形成されるところにあらかじ
め電極形成用の溝をエッチングより絶縁領域中に形成し
ておき、メタルを成膜した後、電極パターンが形成され
ない領域上のメタルを研磨で取り除くとともに、電極パ
ターン領域上のメタルを絶縁領域まで平坦化する方法で
ある。この方法を採用する場合、配線の幅が配線以外の
領域よりも極めて広く、従来のエッチング装置の常識で
は、エッチングすると、エッチング中にポリマーが堆積
し、パターニングができなくなるという問題が生じてし
まう。
【０１０５】そこで従来の酸化膜系エッチング（ＣＦ4
／ＣＨＦ3 系）におけるエッチング条件について検討し
た。
【０１０６】図１３は、エッチング処理の良否を示す図
である。
【０１０７】図１３において、（ａ）は、従来のトータ
ル圧力１．７ｔｏｒｒの場合を示し、（ｂ）は、本例
の、１．０ｔｏｒｒの場合を示す。
【０１０８】従来の条件で、デポジション性のガスＣＨ
Ｆ3 を減らすと、確かにポリマーの堆積は、減少する
が、レジストに近いパターンと遠いパターンでの寸法の
違い（ローディング効果）がきわめて大きくなり、使用
できない事がわかる。
【０１０９】この図よりローディング効果を抑えるた
め、徐々に圧力を下げていくと、１ｔｏｒｒ以下になる
とローディング効果がかなり抑制され、かつＣＨＦ3 を
ゼロにし、ＣＦ4 のみによるエッチングが有効であるこ
とが理解される。
【０１１０】さらに、画素電極領域は、ほとんどレジス
トが存在せず、周辺部はレジストで占められている。構
造体を形成するのは難しく、構造として、画素電極と同
等の形状（ダミー画素）を表示領域の周辺部まで設ける
事が有効であることがわかった。
【０１１１】このような構造にすることにより、従来あ
った表示部と周辺部もしくはシール部との段差もなくな
り、ギャップ精度が高くなり、面内均一圧が高くなるだ
けでなく、注入時のムラもへり、高品位の画質が歩留り
よくできる効果が得られる。
【０１１２】次に本発明の反射型液晶パネルを組み込む
光学システムについて図１４を用いて説明する。
【０１１３】図１４は、本発明の反射型液晶パネルを組
み込む光学システムの模式的構成図である。
【０１１４】図１４において、７１は、光源、７２は光
源像をしぼり込む集光レンズ、７３，７５はフレネルレ
ンズ、７４は、色分解光学素子であり、ダイクロイック
ミラー、回折格子等が有効である。
【０１１５】７６は、Ｒ．Ｇ．Ｂ光に分離された光を
Ｒ．Ｇ．Ｂ３パネルに導くミラー、７７は、集光ビーム
をパネルに平行光で照明するための視野レンズ、７８
は、反射型液晶素子、７９の位置に絞り（不図示）があ
る。８０は投射レンズ、８１はスクリーンで、通常、投
射光を平行光へ変換するフレネルレンズと上下、左右に
広視野角に表示するレンチキュラレンズの２板より得
る。
【０１１６】図１４の図面では、１色のパネルのみ記載
されているが、実際には、３板パネルが配置されてい
る。又、反射パネル表面にマイクロレンズアレーを設
け、異なる入射光を異なる画素領域に照射させる配置を
とることにより、３板のみならず、単板構成でも可能で
あることは言うまでもない。
【０１１７】液晶素子７８の液晶層に電圧が印加され、
各画素で正反射した光は、７９に示す絞りを透過し、ス
クリーン８１上に投射される。
【０１１８】一方、電圧が印加されずに、液晶層が散乱
体となっている時に、反射型液晶素子７８へ入射した光
は、等方的に散乱し、７９に示す絞りの開口を見込む角
度の中の散乱光以外は、投射レンズ８０に入らず、これ
により黒を表示する。
【０１１９】以上の光学系からわかるように、偏光板が
不要で、しかも画素電極の全面が高反射率で信号光が投
射レンズに入るため、従来よりも２−３倍明るい表示が
実現できる。本例では対向基板表面、界面には、反射防
止対策が施されており、ノイズ光成分も極めて少なく、
高コントラスト表示が実現できる。又、パネルサイズが
小さくできるため、すべての光学素子（レンズ、ミラー
等）が、小型化され、低コスト、軽量化が達成できる。
【０１２０】又、光源の色ムラ、輝度ムラ、変動は、光
源と光学系との間にインテグレータ（はえの目レンズ型
ロッド型）を挿入することにより、スクリーン上での色
ムラ、輝度ムラは、解決できる。
【０１２１】図１５は、パネル以外の周辺電気回路を示
す図である。
【０１２２】図１５において、８５は、電源で、主にラ
ンプ用電源とパネルや信号処理回路駆動用システム電源
に分離される。８６は、プラグ、８７はランプ温度検出
器で、ランプの温度の異常があれば、制御ボード８８に
よりランプを停止させる等の制御を行う。これは、ラン
プに限らず、８９のフィルタ安全スイッチでも同様に制
御される。たとえば、高温ランプハウスボックスを開け
ようとした場合、ボックスが開かなくなるような安全上
の対策が施されている。９０はスピーカー、９１は音声
ボードで、要求に応じて３Ｄサウンド、サラウンドサウ
ンド等のプロセッサも内蔵できる。９２は、拡張ボード
１で、Ｓ端子、コンポジット映像、音声等の外部装置９
６からの入力端子、及びどの信号を選択するかの選択ス
イッチ９５、チューナ９４からなり、デコーダ９３を介
して拡張ボード２へ信号が送られる。拡張ボード２は、
おもに、別系列からのビデオやコンピュータのＤｓｕｂ
ｌ５ピン端子を有し、スイッチ１００を介して、Ａ／Ｄ
コンバータ１０１でデジタル信号に変換される。１０３
は、主にメモリとＣＰＵとからなるメインボードであ
る。
【０１２３】Ａ／Ｄ変換したＮＴＳＣ信号は、一端メモ
リに蓄積され、高画素数へうまく割り当てるために、不
足の信号を補間して作成したり、液晶表示素子に適した
γ変換エッジ強調、ブライト調整、バイアス調整等の信
号処理を行う。
【０１２４】また、ＮＴＳＣ信号でなく、コンピュータ
信号も、たとえばＶＧＡの信号が来れば、高解像度のＸ
ＧＡパネルの場合、その解像度変換処理も行う。一画像
データだけでなく、複数の画像データＮＴＳＣ信号にコ
ンピュータ信号を合成させる等の処理もこのメインボー
ドで行う。メインボードの出力はシリアル・パラレル変
換され、ノイズの影響を受けにくい形態でヘッドボード
１０４に送られる。再度パラレル・シリアル変換後、Ｄ
／Ａ変換し、パネルのビデオ線数に応じて、アンプを介
して、パネル１０５，１０６，１０７へ信号を書き込
む。１０２は、リモコン操作パネルで、コンピュータ画
面も、ＴＶと同様の感覚で、簡単操作可能となってい
る。
【０１２５】［実施形態４］ここでは、本発明の液晶装
置（パネル）にマイクロレンズを設けた所謂単板式のフ
ルカラー表示装置について説明する。
【０１２６】本出願人は、従来のマイクロレンズ付表示
パネルを用いた投射型表示装置においてはＲ．Ｇ．Ｂの
モザイク構造が目立ち、表示画像の品位が著しく低下す
るという点を解決するものとして、特願平９−７２６４
６号において、新規な表示パネルを提案した。特願平９
−７２６４６号で提案した表示パネルは、第１、第２、
第３の色画素の３つの色画素のうちの第１、第２の色画
素の組み合わせを第１方向に、該第１、第３の色画素の
組み合わせを該第１方向と異なる第２方向に該第１の色
画素を共有するように配置した画素ユニットを基板上に
所定のピッチで２次元的に配列した画素ユニットアレイ
と、該第１方向と第２方向の２つの色画素のピッチを１
ピッチとするマイクロレンズを複数個、該基板上の画素
ユニットアレイ上に２次元的に配列したマイクロレンズ
アレイとを有している表示パネルである。
【０１２７】ここでは、特願平９−７２６４６号におい
て提案された表示パネルを、本発明の液晶装置及び表示
装置に適用した例について説明する。
【０１２８】図１６は本例の表示パネルを用いた投写型
液晶表示装置の光学系の要部概略図である。図１６
（ａ）はその上面図、図１６（ｂ）は正面図、図１６
（ｃ）は側面図を表している。
【０１２９】同図において１３０１は投影レンズであ
り、マイクロレンズ付の液晶装置を用いた表示パネル
（液晶パネル）１３０２で表示した画像情報を所定面上
に投影している。１３０３は偏光ビームスプリッター
（ＰＢＳ）であり、例えばＳ偏光を透過し、Ｐ偏光を反
射している。１３４０はＲ（赤色光）反射ダイクロイッ
クミラー、１３４１はＢ／Ｇ（青色＆緑色光）反射ダイ
クロイックミラー、１３４２はＢ（青色光）反射ダイク
ロイックミラー、１３４３は全色光を反射する高反射ミ
ラー、１３５０はフレネルレンズ、１３５１は凸レンズ
（正レンズ）、１３０６はロッド型インテグレーター、
１３０７は楕円リフレクターであり、その中心にメタル
ハライドや、ＵＨＰ等のアークランプ（光源）１３０８
の発光面１３０８ａが配置されている。
【０１３０】ここで、Ｒ（赤色光）反射ダイクロイック
ミラー１３４０、Ｂ／Ｇ（青色＆緑色光）反射ダイクロ
イックミラー１３４１、Ｂ（青色光）反射ダイクロイッ
クミラー１３４２はそれぞれ図１７（ａ），（ｂ），
（ｃ）に示したような分光反射特性を有している。そし
てこれらのダイクロイックミラーは高反射ミラー１３４
３とともに図１８の斜視図に示したように３次元的に配
置されており、後述するように光源１３０８からの白色
照明光をＲ．Ｇ．Ｂの３つの色光に色分解するとともに
液晶パネル１３０２に対して各原色光が３次元的に異な
る方向から該液晶パネルを照明するようにしている。
【０１３１】ここで、光源１３０８からの光束の進行過
程に従って説明すると、まずランプ１３０８からの出射
した白色光束は、楕円リフレクター１３０７によりその
前方のインテグレータ１３０６の入り口（入射面）１３
０６ａに集光され、このインテグレータ１３０６内を反
射を繰り返しながら進行するにつれて光束の空間的強度
分布が均一化される。そしてインテグレータ１３０６の
出射口１３０６ｂを出射した光束は凸レンズ１３５１と
フレネルレンズ１３５０とによりｘ軸−方向（図１６
（ｂ）基準）に平行光束化され、まずＢ反射ダイクロイ
ックミラー１３４２に至る。
【０１３２】このＢ反射ダイクロイックミラー１３４２
ではＢ光（青色光）のみが反射されｚ軸−方向つまり下
側（図１６（ｂ）基準）にｚ軸に対して所定の角度でＲ
反射ダイクロイックミラー１３４０に向かう。一方Ｂ光
以外の色光（Ｒ／Ｇ光）はこのＢ反射ダイクロイックミ
ラー１３４２を通過し、高反射ミラー１３４３により直
角にｚ軸−方向（下側）に反射されやはりＲ反射ダイク
ロイックミラー１３４０に向かう。
【０１３３】ここでＢ反射ダイクロイックミラー１３４
２と高反射ミラー１３４３は共に図１６（ａ）を基にし
て言えば、インテグレータ１３０６からの光束（ｘ軸−
方向）をｚ軸−方向（下側）に反射するように配置して
おり、高反射ミラー１３４３はｙ軸方向を回転軸にｘｙ
平面に対して丁度４５°の傾きとなっている。それに対
してＢ反射ダイクロイックミラー１３４２はやはりｙ軸
方向を回転軸にｘｙ平面に対してこの４５°よりも浅い
角度に設定されている。
【０１３４】従って、高反射ミラー１３４３で反射され
たＲ／Ｇ光はｚ軸−方向に反射されるのに対して、Ｂ反
射ダイクロイックミラー１３４２で反射されたＢ光はｚ
軸に対して所定の角度（ｘｚ面内チルト）で下方向に向
かう。ここで、Ｂ光とＲ／Ｇ光の液晶パネル１３０２上
の照明範囲を一致させるため、各色光の主光線は液晶パ
ネル１３０２上で交差するように、高反射ミラー１３４
３とＢ反射ダイクロイックミラー１３４２のシフト量お
よびチルト量が選択されている。
【０１３５】次に、前述のように下方向（ｚ軸−方向）
に向かったＲ．Ｇ．Ｂ光はＲ反射ダイクロイックミラー
１３４０とＢ／Ｇ反射ダイクロイックミラー１３４１に
向かうが、これらはＢ反射ダイクロイックミラー１３４
２と高反射ミラー１３４３の下側に位置し、まず、Ｂ／
Ｇ反射ダイクロイックミラー１３４１はｘ軸を回転軸に
ｘｚ面に対して４５°傾いて配置されており、Ｒ反射ダ
イクロイックミラー１３４０はやはりｘ軸方向を回転軸
にｘｚ平面に対してこの４５°よりも浅い角度に設定さ
れている。
【０１３６】従ってこれらに入射するＲ．Ｇ．Ｂ光のう
ち、まずＢ／Ｇ光はＲ反射ダイクロイックミラー１３４
０を通過して、Ｂ／Ｇ反射ダイクロイックミラー１３４
１により直角にｙ軸＋方向に反射され、ＰＢＳ１３０３
を通じて偏光化された後、ｘｚ面に水平に配置された液
晶パネル１３０２を照明する。
【０１３７】このうちＢ光は前述したように、（図１６
（ａ）、図１６（ｂ）参照）既ｘ軸に対して所定の角度
（ｘｚ面内チルト）で進行しているため、Ｂ／Ｇ反射ダ
イクロイックミラー１３４１による反射後はｙ軸に対し
て所定の角度（ｘｙ面内チルト）を維持し、その角度を
入射角（ｘｙ面方向）として該液晶パネル１３０２を照
明する。Ｇ光についてはＢ／Ｇ反射ダイクロイックミラ
ー１３４１により直角に反射しｙ軸＋方向に進み、ＰＢ
Ｓ１３０３を通じて偏光化された後、入射角０°つまり
垂直に該液晶パネル１３０２を照明する。
【０１３８】またＲ光については、前述のようにＢ／Ｇ
反射ダイクロイックミラー１３４１の手前に配置された
Ｒ反射ダイクロイックミラー１３４０によりＲ反射ダイ
クロイックミラー１３４０にてｙ軸＋方向に反射される
が、図１６（ｃ）（側面図）に示したようにｙ軸に対し
て所定の角度（ｙｚ面内チルト）でｙ軸＋方向に進み、
ＰＢＳ１３０３を通じて偏光化された後、該液晶パネル
１３０２をこのｙ軸に対する角度を入射角（ｙｚ面方
向）として照明する。
【０１３９】また、前述と同様にＲ．Ｇ．Ｂの各色光の
液晶パネル１３０２上の照明範囲を一致させるため、各
色光の主光線は液晶パネル１３０２上で交差するように
Ｂ／Ｇ反射ダイクロイックミラー１３４１とＲ反射ダイ
クロイックミラー１３４０のシフト量およびチルト量が
選択されている。
【０１４０】さらに、図１７に示したようにＢ／Ｇ反射
ダイクロイックミラー１３４１のカット波長は５７０ｎ
ｍ、Ｒ反射ダイクロイックミラー１３４０のカット波長
は６００ｎｍであるから、不要な橙色光はＢ／Ｇ反射ダ
イクロイックミラー１３４１を透過して光路外に捨てら
れる。これにより最適な色バランスを得ている。
【０１４１】そして後述するように液晶パネル１３０２
にて各Ｒ．Ｇ．Ｂ光は反射＆偏光変調され、ＰＢＳ１３
０３に戻り、ＰＢＳ１３０３のＰＢＳ面１３０３ａにて
ｘ軸＋方向に反射し、この光束は投影レンズ１に入射す
る。投影レンズ１は液晶パネル１３０２に表示された画
像をスクリーン（不図示）に拡大投影している。
【０１４２】該液晶パネル１３０２を照明する各Ｒ．
Ｇ．Ｂ光は入射角が異なるため、そこから反射されてく
る各Ｒ．Ｇ．Ｂ光もその出射角を異にしているが、投影
レンズ１３０１としてはこれらを全て取り込むに十分な
大きさのレンズ径及び開口のものを用いている。ただ
し、投影レンズ１３０１に入射する光束の傾きは、各色
光がマイクロレンズを２回通過することにより平行化さ
れ、液晶パネル１３０２への入射光の傾きを維持してい
る。
【０１４３】ところが図２８に示したように従来例の透
過型の液晶パネルＬＰでは、液晶パネルＬＰを出射した
光束はマイクロレンズ１３１６の集光作用分も加わって
より大きく広がってしまうので、この光束を取り込むた
めの投影レンズはさらに大きな開口数が求められ、大型
の投影レンズとなっていた。
【０１４４】図２８において、１３１６は複数のマイク
ロレンズ１３１６ａを所定のピッチで配列したマイクロ
レンズアレイ、１３１７は液晶層、１３１８はＲ（赤
色）、Ｇ（緑色）、Ｂ（青色）の各色画素である。
【０１４５】赤、緑、青色の各色の照明光Ｒ．Ｇ．Ｂを
それぞれ異なる角度から液晶パネルＬＰに当て、マイク
ロレンズ１３１６ａの集光作用により各色光がそれぞれ
異なる色画素１３１８に入射するようにしている。これ
によって、カラーフィルターを不要とすると共に高い光
利用率を可能にした表示パネルを構成している。このよ
うな表示パネルを用いた投写型表示装置は単板液晶パネ
ルにても明るいフルカラー映像を投写表示することがで
きるようになっている。
【０１４６】しかしながら、このようなマイクロレンズ
付の表示パネルを用いた投射型表示装置では、その投写
表示画像のＲ．Ｇ．Ｂの各色画素１３１８がスクリーン
上に拡大投影されたものとなる。このため、図２９に示
したようにＲ．Ｇ．Ｂのモザイク構造が目立ってしま
い、これが表示画像の品位を著しく低下してしまうとい
う欠点を有していたのである。
【０１４７】これに対して本例では液晶パネル１３０２
からの光束の広がりはこのように比較的小さくなるの
で、より小さな開口数の投影レンズでもスクリーン上で
十分に明るい投影画像を得ることができ、より小型な投
影レンズを用いることが可能になる。且つＲ．Ｇ．Ｂの
モザイク構造が目立つのが抑えられるのである。
【０１４８】ここで本発明に係る液晶パネル１３０２に
ついて説明する。図１９は、本例に係る液晶パネル１３
０２の拡大断面模式図（図１９のｙｚ面に対応）であ
る。
【０１４９】１３２１はマイクロレンズ基板（ガラス基
板）、１３２２はマイクロレンズ、１３２３はシートガ
ラス、１３２４は透明対向電極、１３２５は液晶層、１
３２６は画素電極、１３２７はアクティブマトリクス駆
動回路部、１３２８はシリコン半導体基板である。マイ
クロレンズ１３２２はいわゆるイオン交換法によりガラ
ス基板（アルカリ系ガラス）１３２１の表面上に形成さ
れており、画素電極１３２６のピッチの倍のピッチで２
次元的アレイ構造を有し、これによりマイクロレンズア
レイを成している。
【０１５０】液晶層１３２５は反射型に適応したいわゆ
るＤＡＰ、ＨＡＮ等のＥＣＢモードのネマチック液晶を
採用しており、不図示の配向層により所定の配向が維持
されている。画素電極１３２６はＡｌ（アルミ）から成
り反射鏡を兼ねており、表面性を良くして反射率を向上
させるためパターニング後の最終工程で前述したＣＭＰ
処理を施している。
【０１５１】アクティブマトリクス駆動回路部１３２７
はシリコン半導体基板１３２８上に設けられている。
【０１５２】ここで、ドライバーとして水平方向回路と
垂直方向回路を含むアクティブマトリクス駆動回路部１
３２７はＲ．Ｇ．Ｂの各原色映像信号を所定の各Ｒ．
Ｇ．Ｂ画素に書き込む用に構成されており、該各画素電
極１３２６はカラーフィルターは有さないものの、前記
アクティブマトリクス駆動回路部１３２７にて書き込ま
れる原色映像信号により各Ｒ．Ｇ．Ｂ画素として区別さ
れ、後述する所定のＲ．Ｇ．Ｂ画素配列を形成してい
る。
【０１５３】ここで、まず液晶パネル１３０２に対する
照明光のうちＧ光について説明する。前述したようにＧ
光の主光線はＰＢＳ１３０３により偏光化されたのち該
液晶パネル１３０２に対して垂直に入射する。この光線
のうち１つのマイクロレンズ１３２２ａに入射する光線
例を図中の矢印Ｇ（ｉｎ／ｏｕｔ）に示す。
【０１５４】ここに図示されたように該Ｇ光線はマイク
ロレンズ１３２２ａにより集光されＧ画素電極１３２６
ｇ上を照明する。そしてＡｌより成る該画素電極１３２
６ｇにより反射され、再び同じマイクロレンズ１３２２
ａを通じて液晶パネル１３０２外に出射していく。この
ように液晶層１３２５を往復通過する際、該Ｇ光線（偏
光）は画素電極１３２６ｇに印可される信号電圧により
対向電極１３２４との間に形成される電界による液晶の
動作により変調を受けて該液晶パネル１３０２を出射し
ＰＢＳ１３０３に戻る。ここで、その変調度合いにより
ＰＢＳ面１３０３ａにて反射され投影レンズ１３０１に
向かう光量が変化し、各画素のいわゆる濃淡階調表示が
なされることになる。
【０１５５】一方、上述したように図中断面（ｙｚ面）
内の斜め方向から入射してくるＲ光については、やはり
ＰＢＳ１３０３により偏光化されたのち、例えばマイク
ロレンズ１３２２ｂに入射するＲ光線に注目すると図中
の矢印Ｒ（ｉｎ）で示したように、該マイクロレンズ１
３２２ｂにより集光されその真下よりも左側にシフトし
た位置にあるＲ画素電極１３２６ｒ上を照明する。そし
て該画素電極１３２６ｒにより反射され、図示したよう
に今度は隣（−ｚ方向）のマイクロレンズ１３２２ａを
通じて液晶パネル１３０２外に出射していく（Ｒ（ｏｕ
ｔ））。
【０１５６】この際、該Ｒ光線（偏光）はやはりＲ画素
電極１３２６ｒに印可される信号電圧により対向電極１
３２４との間に形成される電界による液晶の動作により
変調を受けて該液晶パネル１３０２を出射しＰＢＳ１３
０３に戻る。そしてその後のプロセスは前述のＧ光の場
合と全く同じように、画像光の１部として投影レンズ１
３０１で投影される。
【０１５７】ところで、図１９の描写ではＧ画素電極１
３２６ｇ上とＲ画素電極１３２６ｒ上の各Ｇ光とＲ光の
色光が１部重なり干渉している用になっているが、これ
は模式的に液晶層１３２５の厚さを拡大誇張して描いて
いるためであり、実際には該液晶層１３２５の厚さは〜
５μであり、シートガラス１３２３の５０〜１００μに
比べて非常に薄く、画素サイズに関係なくこのような干
渉は起こらない。
【０１５８】図２０は本例での色分解及び色合成の原理
説明図である。ここで図２０（ａ）は液晶パネル１３０
２の上面模式図、図２０（ｂ）、図２０（ｃ）はそれぞ
れ該液晶パネル１３０２の上面模式図に対するＡ−Ａ′
（ｘ方向）断面模式図、Ｂ−Ｂ′（ｚ方向）断面模式図
である。
【０１５９】このうち図２０（ｃ）はｙｚ断面を表す上
記図１９に対応するものであり、各マイクロレンズ１３
２２に入射するＧ光とＢ光の入出射の様子を表してい
る。これから判るように第１の色画素として各Ｇ画素電
極は各マイクロレンズ１３２２の中心の真下に配置さ
れ、第２の色画素として各Ｒ画素電極は各マイクロレン
ズ１３２２間の境界の真下に配置されている。従ってＲ
光の入射角はそのｔａｎθが画素ピッチ（Ｂ＆Ｒ画素）
とマイクロレンズ１３２２・画素電極１３２６間距離の
比に等しくなるように設定するのが好ましい。
【０１６０】一方図２０（ｂ）は該液晶パネル１３０２
のｘｙ断面に対応するものである。このｘｙ断面につい
ては第３の色画素としてのＢ画素電極とＧ画素電極とが
図２０（ｃ）と同様に交互に配置されており、やはり各
Ｇ画素電極は各マイクロレンズ１３２２の中心の真下に
配置され、第３の色画素としての各Ｂ画素電極は各マイ
クロレンズ１３２２間の境界の真下に配置されている。
【０１６１】ところで該液晶パネル１３０２を照明する
Ｂ光については、前述したようにＰＢＳ１３０３による
偏光化後、図中断面（ｘｙ面）の斜め方向から入射して
くるため、Ｒ光の場合と全く同様に各マイクロレンズ１
３２２から入射したＢ光線は図示したようにＢ画素電極
により反射され、入射したマイクロレンズに対してｘ方
向に隣り合うマイクロレンズから出射する。Ｂ画素電極
上の液晶層１３２５による変調や液晶パネル１３０２か
らのＢ出射光の投影については、前述のＧ光およびＲ光
と同様である。
【０１６２】また、各Ｂ画素電極は各マイクロレンズ１
３２２間の境界の真下に配置されており、Ｂ光の液晶パ
ネル１３０２に対する入射角についてもＲ光と同様にそ
のｔａｎθが画素ピッチ（Ｇ＆Ｂ画素）とマイクロレン
ズ１３２２・画素電極１３２６間距離の比に等しくなる
ように設定するのが好ましい。
【０１６３】ところで本例の液晶パネル１３０２では以
上述べたように各Ｒ．Ｇ．Ｂ画素の並びがｚ方向（第１
方向）に対してはＲＧＲＧＲＧ…、そしてｘ方向（第２
方向）に対してはＢＧＢＧＢＧ…となっているが、図２
０（ａ）はその平面的な並びを示している。
【０１６４】このように各画素（色画素）サイズは縦横
共にマイクロレンズ１３２２の約半分になっており、画
素ピッチはｘｚ両方向ともにマイクロレンズ１３２２の
それの半分になっている。また、Ｇ画素は平面的にもマ
イクロレンズ１３２２中心の真下に位置し、Ｒ画素はｚ
方向のＧ画素間かつマイクロレンズ１３２２の境界に位
置し、Ｂ画素はｘ方向のＧ画素間かつマイクロレンズ境
界に位置している。また、１つのマイクロレンズ単位の
形状は矩形（画素の２倍サイズ）となっている。
【０１６５】図２１は本例の液晶パネルの２部分拡大し
た上面図である。ここで図中の破線格子１３２９は１つ
の絵素を構成するＲ．Ｇ．Ｂ画素のまとまりの画素ユニ
ットを示している。
【０１６６】尚、画素ユニットを基板上に２次元的に所
定のピッチで配列して、画素ユニットアレイを構成して
いる。つまり、図１９のアクティブマトリクス駆動回路
部１３２７により各Ｒ．Ｇ．Ｂ画素が駆動される際、破
線格子１３２９で示されるＲ．Ｇ．Ｂの画素ユニットは
同一画素位置に対応したＲ．Ｇ．Ｂ映像信号にて駆動さ
れる。
【０１６７】ここでＲ画素電極１３２６ｒ、Ｇ画素電極
１３２６ｇ、Ｂ画素電極１３２６ｂから成る１つの絵素
に注目してみると、まずＲ画素電極１３２６ｒは矢印ｒ
１で示されるようにマイクロレンズ１３２２ｂから前述
したように斜めに入射するＲ光で照明され、そのＲ反射
光は矢印ｒ２で示すようにマイクロレンズ１３２２ａを
通じて出射する。Ｂ画素電極１３２６ｂは矢印ｂ１で示
されるようにマイクロレンズ１３２２ｃから前述したよ
うに斜めに入射するＢ光で照明され、そのＢ反射光は矢
印ｂ２で示すようにやはりマイクロレンズ１３２２ａを
通じて出射する。
【０１６８】またＧ画素電極１３２６ｇは正面後面矢印
ｇ１２で示されるように、マイクロレンズ１３２２ａか
ら前述したように垂直（紙面奥へ向かう方向）に入射す
るＧ光で照明され、そのＧ反射光では同じマイクロレン
ズ１３２２ａを通じて垂直に（紙面手前に出てくる方
向）出射する。
【０１６９】このように、液晶パネル１３０２において
は、１つの絵素を構成するＲ．Ｇ．Ｂ画素ユニット１３
２９について、各原色照明光の入射照明位置は異なるも
のの、それらの出射については同じマイクロレンズ（こ
の場合はマイクロレンズ１３２２ａ）から行われる。そ
してこのことはその他の全ての絵素（Ｒ．Ｇ．Ｂ画素ユ
ニット）についても成り立っている。
【０１７０】図２２は本例における液晶パネル１３０２
からの全出射光をＰＢＳ１３０３および投影レンズ１３
０１を通じてスクリーン１３０９に投写するときの概略
図である。同図に示すように図２１に示すような液晶パ
ネル１３０２を用い、かつ液晶パネル１３０２内のマイ
クロレンズ１３２２の位置又はその近傍がスクリーン１
３０９上に結像投影されるように光学調整すると、その
投影画像は図２４に示すようなマイクロレンズ１３２２
の格子内に各絵素を構成する該Ｒ．Ｇ．Ｂ画素ユニット
からの出射光が混色した状態つまり同画素混色した状態
の絵素を構成単位としたものとなる。
【０１７１】本例ではこのように、図２１に示す構成の
表示パネル１３０２を用い、かつマイクロレンズ１３２
２の配置面又はその近傍がスクリーンと略共役関係とな
るようにして、スクリーン面上でいわゆるＲ．Ｇ．Ｂモ
ザイクが無い質感の高い良好なカラー画像表示が可能と
している。
【０１７２】次に図２３に本例の投写型液晶表示装置の
駆動回路系についてその全体ブロック図を示す。
【０１７３】同図においてここで１３１０はパネルドラ
イバーであり、Ｒ．Ｇ．Ｂ映像信号を形成するととも
に、対向電極１３２４駆動信号、各種タイミング信号等
を形成している。１３１２はインターフェースであり、
各種映像及び制御伝送信号を標準映像信号等にデコード
している。１３１１はデコーダーであり、インターフェ
ース１３１２からの標準映像信号をＲ．Ｇ．Ｂ原色映像
信号及び同期信号にデコードしている。１３１４はバラ
ストであり、アークランプ１３０８を駆動点灯する。１
３１５は電源回路であり、各回路ブロックに対して電源
を供給している。１３１３は不図示の操作部を内在した
コントローラーであり、上記各回路ブロックを総合的に
コントロールするものである。
【０１７４】このように本例の投写型液晶表示装置は、
前述したようなＲ．Ｇ．Ｂモザイクの無い良好な質感の
カラー画像を表示することができるものである。
【０１７５】図２５は本例における液晶パネルの別形態
の部分拡大の上面図である。ここではマイクロレンズ１
３２２の中心真下位置に第１の色画素としてＢ画素を配
列し、それに対し左右方向に第２の色画素としてＧ画素
が交互に並ぶように、上下方向に第３の色画素としてＲ
画素が交互に並ぶ用に配列している。
【０１７６】このように配列しても、絵素を構成する
Ｒ．Ｇ．Ｂ画素ユニットからの反射光が１つの共通マイ
クロレンズから出射するように、Ｂ光を垂直入射、Ｒ／
Ｇ光を斜め入射（同角度異方向）とすることにより、前
例と全く同様な効果を得ることができる。また、さらに
マイクロレンズ１３２２の中心真下位置に第１の色画素
としてＲ画素を配列しその他の色画素を左右または上下
方向にＲ画素に対して交互に並ぶようにしても良い。
【０１７７】［実施形態５］ここでは、実施形態４の別
の形態を示す。
【０１７８】図２６は本例の液晶パネル１３２０の要部
概略図である。同図は液晶パネル１３２０の部分拡大の
断面図を示している。実施形態４との相違点を述べる
と、まず対向ガラス基板としてシートガラス１３２３を
用いており、マイクロレンズ１２２０についてはシート
ガラス１３２３上に熱可塑性樹脂を用いたいわゆるリフ
ロー法により形成している。さらに、非画素部にスペー
サー柱１２５１を感光性樹脂のフォトリソグラフィーに
て形成している。
【０１７９】図２７（ａ）に該液晶パネル１３２０の部
分上面図を示す。この図から判るようにスペーサー柱１
２５１は所定の画素のピッチでマイクロレンズ１２２０
の角隅部の非画素領域に形成されている。このスペーサ
ー柱１２５１を通るＡ−Ａ′断面図を図２７（ｂ）に示
す。このスペーサー柱１２５１の形成密度については１
０〜１００画素ピッチでマトリクス上に設けるのが好ま
しく、シートガラス１３２３の平面性と液晶の注入性と
いうスペーサー柱数に対して相反するパラメーターを共
に満足するように設定する必要がある。
【０１８０】また本例では金属膜パターンによる遮光層
１２２１を設けており、各マイクロレンズ境界部分から
の漏れ光の進入を防止している。これにより、このよう
な漏れ光による投影画像の彩度低下（各原色画像光の混
色による）やコントラスト低下が防止される。従って本
液晶パネル１３２０を用いて実施形態４の如く投写型表
示装置を構成することにより、さらにメリハリのある良
好な画質が得られるようになる。
【０１８１】
【発明の効果】以上実施形態１〜実施形態５に詳細に説
明したように、本発明によれば、 ・ 液晶表示装置を構成する隣同士の画素スイッチトラ
ンジスタのソース領域及びソース電極又はドレイン領域
及びドレイン電極を共通にして配置することにより、高
集積化が図れ、サイズの縮小が可能となる。 ・ また、ＣＭＯＳ構成の画素スイッチを各画素電極下
に構成するのではなく、ＮＭＯＳのみを画素電極下に持
つ画素と、ＰＭＯＳのみを画素電極下に持つ画素を隣接
して配置することによってＭＯＳトランジスタをより高
密度に集積することができる。これは、極性の異なるＭ
ＯＳを隣接させる際に必要とされる異なるウェルを分離
するための領域が必要なくなるためである。このことに
より、画素サイズの縮小が可能となり、表示装置の高精
細化、チップサイズの縮小による低コスト化を図ること
が可能となった。 ・ 更に、本発明によれば、信号線の寄生容量を低減す
ることが可能である。信号線の容量は、主に配線層の容
量と信号線に接続されるソース電極とウェル間の接合容
量よりなり、この接合容量は、ほぼソース領域の面積で
決まるため、本発明によりソース領域の容量は、格段に
小さくなる。 ・ 更に、信号線の容量を低減することにより、ビデオ
線から信号線への転送に必要とされる時間を少なくする
ことが可能となり、高速駆動が可能となる。 ・ また、ビデオ線から信号線へ映像信号を転送する転
送スイッチのサイズを同様に、縮小することができるた
め、チップサイズの縮小およびビデオ線自体の寄生容量
を低減することができる。このことにより、パネルに映
像信号を入力するドライバの駆動力を低減することがで
き、駆動系の高速化、低コスト化をはかることが可能で
ある。 ・ また、本発明では、図３に示すように、ｎＭＯＳで
いうところのｎ+ 領域は、２つのトランジスタで１つし
かない。このような構成をとることにより、信号線につ
く容量を大幅に減少することが可能となる。すなわち２
トランジスタのソースを共通化すれば、信号線につくソ
ース容量は半減する。さらに信号線方向の距離もソース
を共通化することで、削減できるため、信号線自体の配
線が短くなり、信号線容量が減少し、信号線の配線抵抗
が減少する。従って、信号線の書き込み特性は大きく改
善され、高階調の信号書き込みが、実現できる。さら
に、チップサイズも小さくなることから、高歩留まり、
チップ取れ数の増加につながり、低コスト化が実現でき
る。 ・ また、信号線容量、抵抗がさがり、信号線への書き
込み特性が上がることにより、サンプリングスイッチの
サイズを小さくできることから、チップサイズの縮小と
共に、サンプリングスイッチのソースに接続されている
アナログ信号の映像信号線（ビデオ線）の容量が減少
し、周辺回路の付加低減、消費電力の削減につながり、
低コスト化、高性能化が実現できる。特に、高解像度化
が進み画素数が多くなればなるほど、この効果は絶大
で、有効なものになる。 ・ またこの構成は、ＴＦＴに限らず、Ｓｉウエハに直
接ｎＭＯＳトランジスタもしくはｐＭＯＳトランジスタ
を作り込む場合にも同様に適応できることは言うまでも
ない。画素サイズは、ＴＦＴを用いた場合、画素スイッ
チがＣＭＯＳトランジスタの場合よりも小さくすること
が可能で、さらに信号線容量及び信号線抵抗の低減が実
現でき、高階調の信号書き込み低コスト化等液晶パネル
の高性能化が実現できる。しかしながら、ＣＭＯＳトラ
ンジスタを用いた場合と異なり、画素スイッチが基板バ
イアスの効果を受けることから書き込み電圧以上に電源
電圧が高くなる特徴があり、低電圧液晶駆動に主に適し
ている構成といえる。このように、本発明によれば、隣
接画素のソース領域を共通化することにより、画素サイ
ズの縮小と高集積化を図ることができる。
【０１８２】また、ソース電極をも共通化できるため、
信号線の容量を低減することが可能である。
【０１８３】これらのことにより、高精細で、チップサ
イズの小さい液晶表示装置を実現することができる。ま
た、ビデオ線容量を低減できることから、外部駆動系の
駆動力を小さくすることが可能であり、高速化、低コス
ト化を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の概念を示す模式的回路図
である。
【図２】図１の回路のタイミング図である。
【図３】本発明の実施形態１の液晶装置の模式的平面図
である。
【図４】図３のＡ−Ａ′断面図である。
【図５】本発明の実施形態２の特徴を説明するための模
式的平面図である。
【図６】本発明の液晶装置を製造するプロセスを説明す
るための模式図である。
【図７】本発明の液晶装置を製造するプロセスを説明す
るための模式図である。
【図８】液晶装置の模式的断面図である。
【図９】液晶装置の周辺回路を含む回路図である。
【図１０】液晶装置のブロック図である。
【図１１】液晶装置の同期回路を含む回路図である。
【図１２】液晶パネルの模式的平面図である。
【図１３】液晶装置の製造上のエッチング処理の良否を
示す図である。
【図１４】液晶装置を用いた液晶プロジェクターの概略
構成図である。
【図１５】液晶プロジェクターの内部を示す回路ブロッ
ク図である。
【図１６】本発明の投写型表示装置の１例を示す模式図
である。
【図１７】本発明の投写型表示装置に用いたダイクロイ
ックミラーの分光反射特性図である。
【図１８】本発明の投写型表示装置の色分解照明部の斜
視図である。
【図１９】本発明の液晶パネルの１例を示す断面図であ
る。
【図２０】本発明の液晶パネルでの色分解色合成の原理
説明図である。
【図２１】本発明の液晶パネルの１例についての部分拡
大上面図である。
【図２２】本発明の投写型表示装置の投影光学系を示す
模式図である。
【図２３】本発明の投写型表示装置の駆動回路系を示す
ブロック図である。
【図２４】本発明の投写型表示装置の１例についてのス
クリーン上の投影像の部分拡大図である。
【図２５】本発明の液晶パネルの１例についての部分拡
大上面図である。
【図２６】本発明の液晶パネルの１例を示す模式図であ
る。
【図２７】本発明の液晶パネルの１例についての部分拡
大上面図と部分拡大断面図である。
【図２８】従来のマイクロレンズ付の透過型液晶パネル
の部分拡大断面図である。
【図２９】マイクロレンズ付の透過型液晶パネルを用い
た従来の投写型表示装置でのスクリーン上投影像の部分
拡大図である。
【符号の説明】
１０１，１１８ 信号線 １０２〜１０６ 駆動線（走査線） １０７〜１１１ 画素部のスイッチングトランジスタ １１２ ｐ型領域 １１３，１１９ ｎ型領域 １１４，１１６ 保持容量 １１５，１１７ 液晶
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小山 理 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 マトリクス状に配された複数の信号線及
    び複数の駆動線、前記駆動線と前記信号線の交点に対応
    して設けられ、ソース領域が前記信号線に、ゲート領域
    が前記駆動線にそれぞれ接続されたトランジスタ、及び
    前記トランジスタのドレイン領域に接続された画素電
    極、とを有するアクティブマトリクス基板であって、 前記ソース領域を、隣接する前記トランジスタどうしで
    共通化し、前記信号線に接続したことを特徴とするアク
    ティブマトリクス基板。
  2. 【請求項２】 前記ソース領域に加え、ソース電極も共
    通化された請求項１に記載のアクティブマトリクス基
    板。
  3. 【請求項３】 前記ソース領域を共通化したトランジス
    タは、ＰＭＯＳトランジスタもしくは、ＮＭＯＳトラン
    ジスタで構成される請求項１に記載のアクティブマトリ
    クス基板。
  4. 【請求項４】 前記画素電極１つにつき２つのトランジ
    スタが接続された請求項１に記載のアクティブマトリク
    ス基板。
  5. 【請求項５】 前記２つのトランジスタのうち、一方
    は、ＰＭＯＳトランジスタであり、他方は、ＮＭＯＳト
    ランジスタである請求項４に記載のアクティブマトリク
    ス基板。
  6. 【請求項６】 ＮＭＯＳトランジスタのみを画素電極下
    にもつ画素と、ＰＭＯＳトランジスタのみを画素電極下
    に持つ画素を隣接して配した請求項１に記載のアクティ
    ブマトリクス基板。
  7. 【請求項７】 前記画素電極は、ケミカルメカニカルポ
    リッシングを用いて研磨された請求項１に記載のアクテ
    ィブマトリクス基板。
  8. 【請求項８】 マトリクス状に配された複数の信号線及
    び複数の駆動線、前記駆動線と前記信号線の交点に対応
    して設けられ、ソース領域が前記信号線に、ゲート領域
    が前記駆動線にそれぞれ接続されたトランジスタ、及び
    前記トランジスタのドレイン領域に接続された画素電
    極、とを有するアクティブマトリクス基板と、 前記アクティブマトリクス基板に対向する対向基板と、
    の間に液晶材料を配して構成した液晶装置であって、 前記ソース領域を、隣接する前記トランジスタどうしで
    共通化し、前記信号線に接続したことを特徴とする液晶
    装置。
  9. 【請求項９】 前記ソース領域に加え、ソース電極も共
    通化された請求項８に記載の液晶装置。
  10. 【請求項１０】 前記ソース領域を共通化したトランジ
    スタは、ＰＭＯＳトランジスタもしくは、ＮＭＯＳトラ
    ンジスタで構成される請求項８に記載の液晶装置。
  11. 【請求項１１】 前記画素電極１つにつき２つのトラン
    ジスタが接続された請求項８に記載の液晶装置。
  12. 【請求項１２】 前記２つのトランジスタのうち、一方
    は、ＰＭＯＳトランジスタであり、他方は、ＮＭＯＳト
    ランジスタである請求項１１に記載の液晶装置。
  13. 【請求項１３】 ＮＭＯＳトランジスタのみを画素電極
    下にもつ画素と、ＰＭＯＳトランジスタのみを画素電極
    下に持つ画素を隣接して配した請求項８に記載の液晶装
    置。
  14. 【請求項１４】 前記画素電極は、ケミカルメカニカル
    ポリッシングを用いて研磨された請求項８に記載の液晶
    装置。
  15. 【請求項１５】 請求項８〜１４のいずれかに記載の液
    晶装置を配して構成したことを特徴とする表示装置。
  16. 【請求項１６】 液晶装置として反射型の液晶パネルを
    用い、光源から発せられた光を該液晶パネルに照射し、
    反射光を光学系を介してスクリーンに照射して画像を表
    示する請求項１５に記載の表示装置。
  17. 【請求項１７】 前記反射型の液晶パネルとして、第
    １、第２、第３の色画素の３つの色画素のうち、第１、
    第２の色画素の組み合わせを第１方向に、該第１、第３
    の色画素の組み合わせを該第１方向と異なる第２方向に
    該第１の色画素を共有するように配置した画素ユニット
    アレイと、該第１方向と第２方向の２つの色画素ピッチ
    を１ピッチとするマイクロレンズを複数個、該基板上の
    画素ユニットアレイ上に２次元的に配列したマイクロレ
    ンズアレイとを有する液晶パネルを使用する請求項１６
    に記載の表示装置。
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