JP2745435B2 - 液晶装置 - Google Patents
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- G09G3/3648—Control of matrices with row and column drivers using an active matrix
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- G09G2310/06—Details of flat display driving waveforms
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- G09G2310/06—Details of flat display driving waveforms
- G09G2310/061—Details of flat display driving waveforms for resetting or blanking
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアクティグマトリックス型強誘電液晶パネル
をNTSC・HD等のインタレースモードで駆動する液晶装置
に関するものである。
をNTSC・HD等のインタレースモードで駆動する液晶装置
に関するものである。
［従来技術］ 従来、この種の液晶装置においてはUSP4,840,462（Ph
ilips）に示されるように、リセットとライト（書込
み）信号を水平周期期間内に時分割して挿入するという
方法を採っていた。第３図は、このような従来の駆動方
法を実行するための駆動系を示し、第４図は、第３図の
駆動系における各信号のタイミングを示す。第３図にお
いて、１はアクティグマトリックス型の強誘電液晶パネ
ル（以下、FLCパネルという）、２はＸドライバ、３は
Ｙドライバ、４はタイミングコントローラ、５はリセッ
ト／ライト切換回路、６はゲートライン、７は信号ライ
ン、８はFLCピクセル（画素）９はTFT（薄膜トランジス
タ）である。第３図の駆動系は、水平周期の前半でリセ
ットを行ない、後半でライトを行なうというものであっ
た。さらに各ピクセル８のリセット信号11印加とライト
信号10印加との期間を数水平周期分（第４図の例では４
周期分）ずらすことにより、リセット信号11の印加中と
印加後ライト信号10が印加されるまでのピクセル８がオ
ープン状態となっている前記数水平周期分の期間は、リ
セット電圧12がピクセル８内の強誘電液晶（FLC）に掛
かり続けるように、また、ライト信号10印加後、次のリ
セット信号11印加までのほぼ垂直周期（フレーム周期）
に相当する期間（ピクセル８はオープン状態）はピクセ
ル８内のFLCにライト電圧13が掛かり続けるようにして
いた。したがって、リセットからライトまでの数水平周
期期間以外は各ピクセル８はライト信号10に相当する表
示状態を保っていた。
ilips）に示されるように、リセットとライト（書込
み）信号を水平周期期間内に時分割して挿入するという
方法を採っていた。第３図は、このような従来の駆動方
法を実行するための駆動系を示し、第４図は、第３図の
駆動系における各信号のタイミングを示す。第３図にお
いて、１はアクティグマトリックス型の強誘電液晶パネ
ル（以下、FLCパネルという）、２はＸドライバ、３は
Ｙドライバ、４はタイミングコントローラ、５はリセッ
ト／ライト切換回路、６はゲートライン、７は信号ライ
ン、８はFLCピクセル（画素）９はTFT（薄膜トランジス
タ）である。第３図の駆動系は、水平周期の前半でリセ
ットを行ない、後半でライトを行なうというものであっ
た。さらに各ピクセル８のリセット信号11印加とライト
信号10印加との期間を数水平周期分（第４図の例では４
周期分）ずらすことにより、リセット信号11の印加中と
印加後ライト信号10が印加されるまでのピクセル８がオ
ープン状態となっている前記数水平周期分の期間は、リ
セット電圧12がピクセル８内の強誘電液晶（FLC）に掛
かり続けるように、また、ライト信号10印加後、次のリ
セット信号11印加までのほぼ垂直周期（フレーム周期）
に相当する期間（ピクセル８はオープン状態）はピクセ
ル８内のFLCにライト電圧13が掛かり続けるようにして
いた。したがって、リセットからライトまでの数水平周
期期間以外は各ピクセル８はライト信号10に相当する表
示状態を保っていた。
［発明が解決しようとする課題］ しかしながら、上記従来例ではリセット電圧（マイナ
ス）印加期間に対してライト電圧（プラス）印加期間が
はるかに長いため、時間平均的には各FLCピクセル８に
掛かっている電圧はプラス側に片寄っている。このた
め、第５図に示すように、FLCピクセル８のFLC層16内で
は該層内に存在する不純物イオン14が泳動して上下両電
極15、17上に蓄積し、これによる内部電解がFLCの挙動
（特にライト動作）を妨げるという欠点を有していた。
ス）印加期間に対してライト電圧（プラス）印加期間が
はるかに長いため、時間平均的には各FLCピクセル８に
掛かっている電圧はプラス側に片寄っている。このた
め、第５図に示すように、FLCピクセル８のFLC層16内で
は該層内に存在する不純物イオン14が泳動して上下両電
極15、17上に蓄積し、これによる内部電解がFLCの挙動
（特にライト動作）を妨げるという欠点を有していた。
本発明は、上述した従来例における問題点に鑑みてな
されたもので、特に、FLCパネルをインタレースモード
で駆動する際に、不純物イオンによるライト動作への妨
害を無くしてFLCパネルを良好に駆動できる液晶装置を
提供することを目的としている。
されたもので、特に、FLCパネルをインタレースモード
で駆動する際に、不純物イオンによるライト動作への妨
害を無くしてFLCパネルを良好に駆動できる液晶装置を
提供することを目的としている。
［課題を解決するための手段］ 前記目的を達成するため、本発明では、複数の行と列
に沿って配列された各画素毎に強誘電性液晶と薄膜トラ
ンジスタとが設けられており、該強誘電性液晶を薄膜ト
ランジスタによって駆動するアクティブマトリクス型液
晶素子と、１フレームを奇数フィールドと偶数フィール
ドとに時分割して前記アクティブマトリクス型液晶素子
に表示するインターレース駆動を行なうために、前記行
毎にその行上の薄膜トランジスタに接続したゲートライ
ンに、順次、該ゲートラインに接続された薄膜トランジ
スタをオンするためのゲートパルスを印加し、奇数フィ
ールド時は奇数番目のゲートラインへのゲートパルス印
加と同期させて前記列毎にその列上の薄膜トランジスタ
に接続した信号ラインにライト信号を印加するとともに
偶数番目のゲートラインへのゲートパルス印加と同期さ
せて前記信号ラインにリセット信号を印加し、偶数フィ
ールド時は偶数番目のゲートラインへのゲートパルス印
加と同期させて前記信号ラインにライト信号を印加する
とともに奇数番目のゲートラインへのゲートパルス印加
と同期させて前記信号ラインにリセット信号を印加する
駆動手段とを具備することを特徴としている。
に沿って配列された各画素毎に強誘電性液晶と薄膜トラ
ンジスタとが設けられており、該強誘電性液晶を薄膜ト
ランジスタによって駆動するアクティブマトリクス型液
晶素子と、１フレームを奇数フィールドと偶数フィール
ドとに時分割して前記アクティブマトリクス型液晶素子
に表示するインターレース駆動を行なうために、前記行
毎にその行上の薄膜トランジスタに接続したゲートライ
ンに、順次、該ゲートラインに接続された薄膜トランジ
スタをオンするためのゲートパルスを印加し、奇数フィ
ールド時は奇数番目のゲートラインへのゲートパルス印
加と同期させて前記列毎にその列上の薄膜トランジスタ
に接続した信号ラインにライト信号を印加するとともに
偶数番目のゲートラインへのゲートパルス印加と同期さ
せて前記信号ラインにリセット信号を印加し、偶数フィ
ールド時は偶数番目のゲートラインへのゲートパルス印
加と同期させて前記信号ラインにライト信号を印加する
とともに奇数番目のゲートラインへのゲートパルス印加
と同期させて前記信号ラインにリセット信号を印加する
駆動手段とを具備することを特徴としている。
［作用］ 本発明によれば、FLCパネルをインタレースモードで
駆動する際、奇数番目の行（走査線）に対してライト動
作を行なう奇数フィールド時に偶数番目の行に対してリ
セット動作を行ない、偶数番目の行に対してライト動作
を行なう偶数フィールド時に奇数番目の行に対してリセ
ット動作を行なうようにしている。これにより、各FLC
ピクセルにおいては、リセットからライトまでおよびラ
イトからリセットまでの期間がそれぞれほぼフレーム周
期の1/2の期間（フィールド周期）となる。その結果、
各FLCピクセルにおける両電極への不純物イオンの蓄積
をもリセットすることができる。このため、不純物イオ
ンによるライト動作への妨害を無くし、良好なFLCパネ
ルの駆動が行なうことができる。
駆動する際、奇数番目の行（走査線）に対してライト動
作を行なう奇数フィールド時に偶数番目の行に対してリ
セット動作を行ない、偶数番目の行に対してライト動作
を行なう偶数フィールド時に奇数番目の行に対してリセ
ット動作を行なうようにしている。これにより、各FLC
ピクセルにおいては、リセットからライトまでおよびラ
イトからリセットまでの期間がそれぞれほぼフレーム周
期の1/2の期間（フィールド周期）となる。その結果、
各FLCピクセルにおける両電極への不純物イオンの蓄積
をもリセットすることができる。このため、不純物イオ
ンによるライト動作への妨害を無くし、良好なFLCパネ
ルの駆動が行なうことができる。
［実施例］ 第１図および第２図は、本発明の一実施例に掛かるFL
Cパネル駆動系のブロック図およびそのタイミングチャ
ートである。第１図の駆動系は、第３図のＹドライバ３
をY oddドライバ３−１とY evenドライバ３−２とに分
離して、奇数（odd）フィールドを構成するFLCピクセル
と偶数（even）フィールドを構成するFLCピクセルとを
独立して駆動するようにしたものである。すなわち、第
１図の駆動系において、FLCパネル１の各ピクセル８
は、TFT9、Ｘドライバ２、Y oddドライバ３−１およびY
evenドライバ３−２によりインタレースモードのアク
ティグマトリックス駆動をなされる。Y oddドライバ３
−１は各奇数（odd）ゲートライン６−１を順次駆動
し、Y evenドライバ３−２は、各偶数（even）ゲートラ
イン６−２を順次駆動する。信号ライン群７には、Ｘド
ライバ２およびリセット／ライト切換回路５により、1/
2水平周期毎にマイナス極性のリセット信号（マイナ
ス）とプラス極性のライト信号が交互に印加される（第
２図参照）。ここで、各ライト信号は、ビデオ信号を各
画素に対応するタイミングでサンリングした信号を１水
平ライン分ホールドした書込信号である。
Cパネル駆動系のブロック図およびそのタイミングチャ
ートである。第１図の駆動系は、第３図のＹドライバ３
をY oddドライバ３−１とY evenドライバ３−２とに分
離して、奇数（odd）フィールドを構成するFLCピクセル
と偶数（even）フィールドを構成するFLCピクセルとを
独立して駆動するようにしたものである。すなわち、第
１図の駆動系において、FLCパネル１の各ピクセル８
は、TFT9、Ｘドライバ２、Y oddドライバ３−１およびY
evenドライバ３−２によりインタレースモードのアク
ティグマトリックス駆動をなされる。Y oddドライバ３
−１は各奇数（odd）ゲートライン６−１を順次駆動
し、Y evenドライバ３−２は、各偶数（even）ゲートラ
イン６−２を順次駆動する。信号ライン群７には、Ｘド
ライバ２およびリセット／ライト切換回路５により、1/
2水平周期毎にマイナス極性のリセット信号（マイナ
ス）とプラス極性のライト信号が交互に印加される（第
２図参照）。ここで、各ライト信号は、ビデオ信号を各
画素に対応するタイミングでサンリングした信号を１水
平ライン分ホールドした書込信号である。
第２図Ａにおいて、1V（1/60sec）は、１フィールド
の周期を示し、ここでは、偶数フィールド期間を矢印の
範囲で例示している。
の周期を示し、ここでは、偶数フィールド期間を矢印の
範囲で例示している。
まず、ビデオ信号における奇数フィールド時には、第
２図Ａに示すように、Y oddドライバ３−１によるゲー
トパルス印加とY evenドライバ３−２によるゲートパル
ス印加のタイミングを1/2水平周期ずらすことにより、
奇数ゲートライン６−１上の各ピクセルにはライト信号
10を印加させ、偶数ゲートライン６−２上の各ピクセル
にはリセット信号を印加する。また、ビデオ信号におけ
る偶数フィールド時には、同様に、奇数フィールド時と
は逆の信号を奇数と偶数それぞれのゲートライン上ピク
セルに印加する。これにより、第２図Ｂに示すように、
奇数ゲートライン６−１上ピクセルには奇数フィールド
時にライン信号10が印加されるとライト電圧13が次の偶
数フィールド時にリセット信号11が印加されるまでずっ
と加わって表示が行なわれ、リセット信号11が印加され
た後はさらに次の奇数フィールド時にライト信号10が印
加されるまでリセット電圧12が加わり続けてリセット動
作がなされる。また、偶数ゲートライン６−２上ピクセ
ルも同様に、偶数フィールド時にライト信号10が印加さ
れると次の奇数フィールド時にリセット信号11が印加さ
れるまでライト電圧13が加わり続けて表示がなされ、リ
セット信号11印加後はさらに次の偶数フィールド時にラ
イト信号10が印加されるまでずっとリセット電圧12が加
わってリセット動作がなされる。したがって、各FLCピ
クセルへの印加電圧はその時間平均がほぼプラス・マイ
ナスされて相殺されるか、または若干マイナス側に片寄
るようになる（リセット電圧はその絶対値がライト電圧
の最大値とほぼ等しく設定するのが好ましいため）。こ
れにより、不純物イオンが常に前述したライト動作妨害
と逆の側に引き戻される。つまり、FLCのみでなく不純
物イオンもリセットがなされることになるため、次のラ
イト動作が良好に行なわれ、ライト電圧に忠実な表示が
可能となる。
２図Ａに示すように、Y oddドライバ３−１によるゲー
トパルス印加とY evenドライバ３−２によるゲートパル
ス印加のタイミングを1/2水平周期ずらすことにより、
奇数ゲートライン６−１上の各ピクセルにはライト信号
10を印加させ、偶数ゲートライン６−２上の各ピクセル
にはリセット信号を印加する。また、ビデオ信号におけ
る偶数フィールド時には、同様に、奇数フィールド時と
は逆の信号を奇数と偶数それぞれのゲートライン上ピク
セルに印加する。これにより、第２図Ｂに示すように、
奇数ゲートライン６−１上ピクセルには奇数フィールド
時にライン信号10が印加されるとライト電圧13が次の偶
数フィールド時にリセット信号11が印加されるまでずっ
と加わって表示が行なわれ、リセット信号11が印加され
た後はさらに次の奇数フィールド時にライト信号10が印
加されるまでリセット電圧12が加わり続けてリセット動
作がなされる。また、偶数ゲートライン６−２上ピクセ
ルも同様に、偶数フィールド時にライト信号10が印加さ
れると次の奇数フィールド時にリセット信号11が印加さ
れるまでライト電圧13が加わり続けて表示がなされ、リ
セット信号11印加後はさらに次の偶数フィールド時にラ
イト信号10が印加されるまでずっとリセット電圧12が加
わってリセット動作がなされる。したがって、各FLCピ
クセルへの印加電圧はその時間平均がほぼプラス・マイ
ナスされて相殺されるか、または若干マイナス側に片寄
るようになる（リセット電圧はその絶対値がライト電圧
の最大値とほぼ等しく設定するのが好ましいため）。こ
れにより、不純物イオンが常に前述したライト動作妨害
と逆の側に引き戻される。つまり、FLCのみでなく不純
物イオンもリセットがなされることになるため、次のラ
イト動作が良好に行なわれ、ライト電圧に忠実な表示が
可能となる。
［発明の効果］ 以上説明したように、本発明によると、FLCパネルをN
TSC・HDなどのインタレースモードにより駆動する際、
奇数番目のゲートライン上のピクセルについては偶数フ
ィールド期間を、偶数番目のゲートライン上のピクセル
については奇数フィールド期間をリセットに利用するこ
とにより、十分長いリセット期間が得られるため、FLC
層中の不純物イオンをもリセットすることが可能とな
り、良好なライト動作ができる効果がある。
TSC・HDなどのインタレースモードにより駆動する際、
奇数番目のゲートライン上のピクセルについては偶数フ
ィールド期間を、偶数番目のゲートライン上のピクセル
については奇数フィールド期間をリセットに利用するこ
とにより、十分長いリセット期間が得られるため、FLC
層中の不純物イオンをもリセットすることが可能とな
り、良好なライト動作ができる効果がある。
第１図は、本発明の一実施例に係るFLCパネル駆動系の
ブロック図、 第２図は、第１図の駆動系における各信号のタイミング
チャート、 第３図は、従来のFLCパネル駆動系のブロック図、 第４図は、第３図の駆動系のタイミングチャート、そし
て 第５図は、FLCピクセル断面の模式図である。 1:FLCパネル 2:Xドライバ 3:Yドライバ ３−1:Y oddドライバ ３−2:Y evenドライバ 4:タイミングコントローラ 5:リセット／ライト切換回路 6:ゲートライン ６−1:oddゲートライン ６−2:evenゲートライン 7:信号ライン 8:FLCピクセル 9:TFT 10:ライト信号 11:リセット信号 12:リセット電圧波形 13:ライト電圧波形 14:不純物イオン 15,17:電極 16:FLC層
ブロック図、 第２図は、第１図の駆動系における各信号のタイミング
チャート、 第３図は、従来のFLCパネル駆動系のブロック図、 第４図は、第３図の駆動系のタイミングチャート、そし
て 第５図は、FLCピクセル断面の模式図である。 1:FLCパネル 2:Xドライバ 3:Yドライバ ３−1:Y oddドライバ ３−2:Y evenドライバ 4:タイミングコントローラ 5:リセット／ライト切換回路 6:ゲートライン ６−1:oddゲートライン ６−2:evenゲートライン 7:信号ライン 8:FLCピクセル 9:TFT 10:ライト信号 11:リセット信号 12:リセット電圧波形 13:ライト電圧波形 14:不純物イオン 15,17:電極 16:FLC層
Claims (2)
- 【請求項１】複数の行と列とに沿って配列された各画素
毎に強誘電性液晶と薄膜トランジスタとが設けられてお
り、該強誘電性液晶を薄膜トランジスタによって駆動す
るアクティブマトリクス型液晶素子と、 １フレームを奇数フィールドと偶数フィールドとに時分
割して前記アクティブマトリクス型液晶素子に表示する
インターレース駆動を行なうために、前記行毎にその行
上の薄膜トランジスタに接続したゲートラインに、順
次、該ゲートラインに接続された薄膜トランジスタをオ
ンするためのゲートパルスを印加し、奇数フィールド時
は奇数番目のゲートラインへのゲートパルス印加と同期
させて前記列毎にその列上の薄膜トランジスタに接続し
た信号ラインにライト信号を印加するとともに偶数番目
のゲートラインへのゲートパルス印加と同期させて前記
信号ラインにリセット信号を印加し、偶数フィールド時
は偶数番目のゲートラインへのゲートパルス印加と同期
させて前記信号ラインにライト信号を印加するとともに
奇数番目のゲートラインへのゲートパルス印加と同期さ
せて前記信号ラインにリセット信号を印加する駆動手段
と を具備することを特徴とする液晶装置。 - 【請求項２】前記奇数番目のゲートラインへのゲートパ
ルス印加と該ゲートラインに隣接する偶数番目のゲート
ラインへのゲートパルス印加とを同一水平周期期間内に
異なるタイミングで行なうことにより、全ゲートライン
を各フィールド毎に線順次で走査することを特徴とする
特許請求の範囲第１項記載の液晶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314242A JP2745435B2 (ja) | 1990-11-21 | 1990-11-21 | 液晶装置 |
| ES91119755T ES2082911T3 (es) | 1990-11-21 | 1991-11-19 | Aparato de cristal liquido y metodo de control del mismo. |
| DE69116998T DE69116998T2 (de) | 1990-11-21 | 1991-11-19 | Verfahren und Einrichtung zum Steuern einer Flüssigkristallanzeige |
| AT91119755T ATE134060T1 (de) | 1990-11-21 | 1991-11-19 | Verfahren und einrichtung zum steuern einer flüssigkristallanzeige |
| EP91119755A EP0487045B1 (en) | 1990-11-21 | 1991-11-19 | Liquid crystal apparatus and method of driving the same |
| CA002055877A CA2055877C (en) | 1990-11-21 | 1991-11-20 | Liquid crystal apparatus and method of driving the same |
| US08/203,484 US5796380A (en) | 1990-11-21 | 1994-02-28 | Liquid crystal apparatus and method of driving same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314242A JP2745435B2 (ja) | 1990-11-21 | 1990-11-21 | 液晶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186217A JPH04186217A (ja) | 1992-07-03 |
| JP2745435B2 true JP2745435B2 (ja) | 1998-04-28 |
Family
ID=18051002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2314242A Expired - Fee Related JP2745435B2 (ja) | 1990-11-21 | 1990-11-21 | 液晶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5796380A (ja) |
| EP (1) | EP0487045B1 (ja) |
| JP (1) | JP2745435B2 (ja) |
| AT (1) | ATE134060T1 (ja) |
| CA (1) | CA2055877C (ja) |
| DE (1) | DE69116998T2 (ja) |
| ES (1) | ES2082911T3 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW270198B (ja) | 1994-06-21 | 1996-02-11 | Hitachi Seisakusyo Kk | |
| JP3406772B2 (ja) * | 1996-03-28 | 2003-05-12 | 株式会社東芝 | アクティブマトリクス型液晶表示装置 |
| JP3571887B2 (ja) * | 1996-10-18 | 2004-09-29 | キヤノン株式会社 | アクティブマトリクス基板及び液晶装置 |
| JPH11125834A (ja) | 1997-10-24 | 1999-05-11 | Canon Inc | マトリクス基板及び液晶表示装置と投写型液晶表示装置 |
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