JPH09167831A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH09167831A JPH09167831A JP7325469A JP32546995A JPH09167831A JP H09167831 A JPH09167831 A JP H09167831A JP 7325469 A JP7325469 A JP 7325469A JP 32546995 A JP32546995 A JP 32546995A JP H09167831 A JPH09167831 A JP H09167831A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】スタックド型でＣＯＢ型のメモリ・セルを有す
るＤＲＡＭにおいて、キャパシタに寄与するストレージ
・ノード電極の表面比率が増大する。 【解決手段】ストレージ・ノード電極１３４は、上層ノ
ード・コンタクト孔１２４を介してコンタクト・プラグ
１１７Ａに接続される。Ｎ型シリコン膜１２３およびＮ
型シリコン膜スペーサ１２６からなる下部セル・プレー
ト電極は下部容量絶縁膜である酸化チタン膜１２９ａを
介してストレージ・ノード電極１３４により覆われ、下
部セル・プレート電極に接続されたＮ型シリコン膜１４
５からなる上部セル・プレート電極は上部容量絶縁膜で
ある酸化チタン膜１３９を介してストレージ・ノード電
極１３４を覆っている。
るＤＲＡＭにおいて、キャパシタに寄与するストレージ
・ノード電極の表面比率が増大する。 【解決手段】ストレージ・ノード電極１３４は、上層ノ
ード・コンタクト孔１２４を介してコンタクト・プラグ
１１７Ａに接続される。Ｎ型シリコン膜１２３およびＮ
型シリコン膜スペーサ１２６からなる下部セル・プレー
ト電極は下部容量絶縁膜である酸化チタン膜１２９ａを
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５からなる上部セル・プレート電極は上部容量絶縁膜で
ある酸化チタン膜１３９を介してストレージ・ノード電
極１３４を覆っている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に関し、特にスタックド型のキャパシタ
がビット線より高い位置に設けられたＣＯＢ型（ｃａｐ
ａｃｉｔｏｒ−ｏｖｅｒ−ｂｉｔ・ｌｉｎｅ）からなる
ＤＲＡＭとその製造方法に関する。
びその製造方法に関し、特にスタックド型のキャパシタ
がビット線より高い位置に設けられたＣＯＢ型（ｃａｐ
ａｃｉｔｏｒ−ｏｖｅｒ−ｂｉｔ・ｌｉｎｅ）からなる
ＤＲＡＭとその製造方法に関する。
【０００２】
【従来の技術】１つのトランジスタと１つのキャパシタ
とからメモル・セルが構成されるＤＲＡＭでは、ＤＲＡ
Ｍの大容量化の要求に対して、メモリ・セルのセル・サ
イズの縮小とこれによる各メモリ・セルでの容量値の低
減の抑制とを同時に満たすことが開発目標になってい
る。このような技術潮流を反映して、近年、スタックド
型のキャパシタを有するＤＲＡＭが主流となり、さら
に、（キャパシタを構成する）ストレージ・ノード電極
の形状を３次元的に工夫して単位射影面積当りのこのス
トレージ・ノード電極の表面積を実効的に増大させる傾
向にある。これらの傾向に伴ない、ＣＯＢ型のＤＲＡＭ
が主流となりつつある。ＣＯＢ型の採用により、従来ビ
ット線より低い位置に設けられていたストレージ・ノー
ド電極がビット線より高い位置に設けられるため、スト
レージ・ノード電極に対する３次元的な形状の付与が容
易になる。
とからメモル・セルが構成されるＤＲＡＭでは、ＤＲＡ
Ｍの大容量化の要求に対して、メモリ・セルのセル・サ
イズの縮小とこれによる各メモリ・セルでの容量値の低
減の抑制とを同時に満たすことが開発目標になってい
る。このような技術潮流を反映して、近年、スタックド
型のキャパシタを有するＤＲＡＭが主流となり、さら
に、（キャパシタを構成する）ストレージ・ノード電極
の形状を３次元的に工夫して単位射影面積当りのこのス
トレージ・ノード電極の表面積を実効的に増大させる傾
向にある。これらの傾向に伴ない、ＣＯＢ型のＤＲＡＭ
が主流となりつつある。ＣＯＢ型の採用により、従来ビ
ット線より低い位置に設けられていたストレージ・ノー
ド電極がビット線より高い位置に設けられるため、スト
レージ・ノード電極に対する３次元的な形状の付与が容
易になる。
【０００３】ストレージ・ノード電極に対する３次元的
な各種提案への言及を省略すると、スタックド型のキャ
パシタを有し，ＣＯＢ型からなる従来のＤＲＡＭのメモ
リ・セルの構造の概要は、次のようになっている。
な各種提案への言及を省略すると、スタックド型のキャ
パシタを有し，ＣＯＢ型からなる従来のＤＲＡＭのメモ
リ・セルの構造の概要は、次のようになっている。
【０００４】Ｐ型シリコン基板の表面のメモリ・セル・
アレイが形成された領域では、フィールド酸化膜により
区画された素子形成領域が規則的に配置され、１つのワ
ード線がゲート酸化膜を介して複数の素子形成領域上を
横断し，これら複数のワード線はＹ方向に平行に設けら
れている。それぞれの素子形成領域には、ワード線をゲ
ート電極とし，ワード線に自己整合的にＰ型シリコン基
板の表面に形成されたＮ型ソース領域およびＮ型ドレイ
ン領域とからなる少なくとも１つのＭＯＳトランジスタ
が設けられている。ワード線を含めてＰ型シリコン基板
の表面は第１の層間絶縁膜により覆われ、この第１の層
間絶縁膜にはＮ型ドレイン領域に達するビット・コンタ
クト孔が設けられ、第１の層間絶縁膜の表面上に（Ｙ方
向に直交する）Ｘ方向に平行に設けられた複数のビット
線は、これらのビット・コンタクト孔を介してＮ型ドレ
イン領域に接続されている。これらのビット線は、Ｎ型
ソース領域の直上を概ね回避するように設けられてい
る。ビット線を含めて第１の層間絶縁膜は第２の層間絶
縁膜により覆われている。
アレイが形成された領域では、フィールド酸化膜により
区画された素子形成領域が規則的に配置され、１つのワ
ード線がゲート酸化膜を介して複数の素子形成領域上を
横断し，これら複数のワード線はＹ方向に平行に設けら
れている。それぞれの素子形成領域には、ワード線をゲ
ート電極とし，ワード線に自己整合的にＰ型シリコン基
板の表面に形成されたＮ型ソース領域およびＮ型ドレイ
ン領域とからなる少なくとも１つのＭＯＳトランジスタ
が設けられている。ワード線を含めてＰ型シリコン基板
の表面は第１の層間絶縁膜により覆われ、この第１の層
間絶縁膜にはＮ型ドレイン領域に達するビット・コンタ
クト孔が設けられ、第１の層間絶縁膜の表面上に（Ｙ方
向に直交する）Ｘ方向に平行に設けられた複数のビット
線は、これらのビット・コンタクト孔を介してＮ型ドレ
イン領域に接続されている。これらのビット線は、Ｎ型
ソース領域の直上を概ね回避するように設けられてい
る。ビット線を含めて第１の層間絶縁膜は第２の層間絶
縁膜により覆われている。
【０００５】第２および第１の層間絶縁膜を貫通してそ
れぞれのＮ型ソース領域に達するノード・コンタクト孔
は、ビット線を回避した位置に設けられている。キャパ
シタは、セル・プレート電極と、容量絶縁膜と、それぞ
れにＮ型ソース領域に接続されるストレージ・ノード電
極とから構成されている。これらのノード・コンタクト
孔を介してそれぞれのＮ型ソース領域に接続されるスト
レージ・ノード電極は、それぞれのノード・コンタクト
孔近傍の第２の層間絶縁膜の表面の直接に覆う姿態を有
して設けられている。容量絶縁膜は、（メモリ・セル・
アレイが形成される領域の）第２の層間絶縁膜の表面の
うちストレージ・ノード電極に直接に覆われた部分を除
いた部分と、ストレージ・ノード電極の表面のうち（ノ
ード・コンタクト孔内の部分並びに）第２の層間絶縁膜
を直接に覆う部分を除いた部分とを直接に覆っている。
セル・プレート電極は、容量絶縁膜の表面のうち第２の
層間絶縁膜およびストレージ・ノード電極に触れない側
の全面を直接に覆っている。
れぞれのＮ型ソース領域に達するノード・コンタクト孔
は、ビット線を回避した位置に設けられている。キャパ
シタは、セル・プレート電極と、容量絶縁膜と、それぞ
れにＮ型ソース領域に接続されるストレージ・ノード電
極とから構成されている。これらのノード・コンタクト
孔を介してそれぞれのＮ型ソース領域に接続されるスト
レージ・ノード電極は、それぞれのノード・コンタクト
孔近傍の第２の層間絶縁膜の表面の直接に覆う姿態を有
して設けられている。容量絶縁膜は、（メモリ・セル・
アレイが形成される領域の）第２の層間絶縁膜の表面の
うちストレージ・ノード電極に直接に覆われた部分を除
いた部分と、ストレージ・ノード電極の表面のうち（ノ
ード・コンタクト孔内の部分並びに）第２の層間絶縁膜
を直接に覆う部分を除いた部分とを直接に覆っている。
セル・プレート電極は、容量絶縁膜の表面のうち第２の
層間絶縁膜およびストレージ・ノード電極に触れない側
の全面を直接に覆っている。
【０００６】
【発明が解決しようとする課題】従来のスタックド型で
ＣＯＢ型のメモリ・セルでは、上述したように、単位射
影面積当りの容量値を増大させる方策として、ストレー
ジ・ノード電極の形状の３次元的な工夫に主眼が置かれ
ている。キャパシタを構成する容量絶縁膜とセル・プレ
ート電極とが（概ね）それぞれ連続した一枚の膜から構
成されているという制約がある限り、上記方策として
は、ストレージ・ノード電極の形状の工夫のみに限定さ
れることになる。このような現状の容量絶縁膜およびセ
ル・プレート電極を採用する限り、ストレージ・ノード
電極の表面のうち、（ノード・コンタクト孔内の部分並
びに）第２の層間絶縁膜を直接に覆う部分を除いた部分
とを直接に覆う部分は、キャパシタの構成に直接的には
寄与していないことになる。
ＣＯＢ型のメモリ・セルでは、上述したように、単位射
影面積当りの容量値を増大させる方策として、ストレー
ジ・ノード電極の形状の３次元的な工夫に主眼が置かれ
ている。キャパシタを構成する容量絶縁膜とセル・プレ
ート電極とが（概ね）それぞれ連続した一枚の膜から構
成されているという制約がある限り、上記方策として
は、ストレージ・ノード電極の形状の工夫のみに限定さ
れることになる。このような現状の容量絶縁膜およびセ
ル・プレート電極を採用する限り、ストレージ・ノード
電極の表面のうち、（ノード・コンタクト孔内の部分並
びに）第２の層間絶縁膜を直接に覆う部分を除いた部分
とを直接に覆う部分は、キャパシタの構成に直接的には
寄与していないことになる。
【０００７】したがって本発明の目的は、ストレージ・
ノード電極の表面の（比率の）増大を計った半導体記憶
装置とその製造方法とを提供することにある。
ノード電極の表面の（比率の）増大を計った半導体記憶
装置とその製造方法とを提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリ・セルにおけるキャパシタの第１の電極とな
る第１の導電体層が、第１の表面，この第１の表面と交
わる方向に延びる第２の表面およびこの第２の表面から
延び，上記第１の表面に対向する第３の表面を有し、こ
れら第１，第２および第３の表面に上記キャパシタのた
めの容量絶縁膜が形成され、そして上記キャパシタの第
２の電極となる第２の導電体膜は上記容量絶縁膜上に形
成されて上記第１の導電体層の上記第１，第２および第
３の表面に対向していることを特徴としている。
は、メモリ・セルにおけるキャパシタの第１の電極とな
る第１の導電体層が、第１の表面，この第１の表面と交
わる方向に延びる第２の表面およびこの第２の表面から
延び，上記第１の表面に対向する第３の表面を有し、こ
れら第１，第２および第３の表面に上記キャパシタのた
めの容量絶縁膜が形成され、そして上記キャパシタの第
２の電極となる第２の導電体膜は上記容量絶縁膜上に形
成されて上記第１の導電体層の上記第１，第２および第
３の表面に対向していることを特徴としている。
【０００９】本発明の好ましい実施の様態によれば、メ
モリ・セルにおけるトランジスタを覆いこのトランジス
タの領域の一部を露出するコンタクト孔を有する絶縁層
と、上記絶縁層の表面に形成された第１の導電体層と、
上記コンタクト孔を介して上記トランジスタの上記領域
の一部に接触し上記第１の導電体層の少なけとも一部と
重なるように上記絶縁層上に延在形成された第２の導電
体層と、上記第１の導電体層の上記少なけとも一部上に
形成された上記第２の導電体層との間に介在する第１の
部分および上記第２の導電体層表面に形成された第２の
部分を有する容量絶縁膜と、上記第１の導電体層に接触
し上記容量絶縁膜の上記第２の部分上に形成された第３
の導電体層とを備え、上記第１および第３の導電体層が
メモリ・セルにおけるキャパシタのセル・プレート電極
を構成し、上記第２の導電体層が上記キャパシタのスト
レージ・ノード電極を構成することを特徴としている。
モリ・セルにおけるトランジスタを覆いこのトランジス
タの領域の一部を露出するコンタクト孔を有する絶縁層
と、上記絶縁層の表面に形成された第１の導電体層と、
上記コンタクト孔を介して上記トランジスタの上記領域
の一部に接触し上記第１の導電体層の少なけとも一部と
重なるように上記絶縁層上に延在形成された第２の導電
体層と、上記第１の導電体層の上記少なけとも一部上に
形成された上記第２の導電体層との間に介在する第１の
部分および上記第２の導電体層表面に形成された第２の
部分を有する容量絶縁膜と、上記第１の導電体層に接触
し上記容量絶縁膜の上記第２の部分上に形成された第３
の導電体層とを備え、上記第１および第３の導電体層が
メモリ・セルにおけるキャパシタのセル・プレート電極
を構成し、上記第２の導電体層が上記キャパシタのスト
レージ・ノード電極を構成することを特徴としている。
【００１０】また、本発明による半導体記憶装置の製造
方法では、半導体基板にメモリ・セルにおけるトランジ
スタのための不純物領域を形成する工程と、上記不純物
領域の一部を露出させるコンタクト孔を有する絶縁層を
上記半導体基板上に形成する工程と、上記絶縁層の表面
の少なくとも一部に第１の導電体層を形成する工程と、
上記第１の導電体層上に第１の容量絶縁膜を形成する工
程と、上記コンタント孔を介して上記不純物領域の一部
に接触し，上記第１の容量絶縁膜を介して上記第１の導
電体層と対向する第２の導電体層を形成する工程と、上
記第１の容量絶縁膜と接触して上記第２の導電体層の表
面を覆う第２の容量絶縁膜を形成する工程と、上記第１
の導電体膜と接触して上記第２の容量絶縁膜を覆う第３
の導電体層を形成する工程とを含み、上記第１および第
３の導電体層，上記第１および第２の容量絶縁膜，並び
に上記第２の導電体層は上記キャパシタの第１の電極，
容量絶縁膜，並びに第２の電極をそれぞれ構成すること
を特徴としている。
方法では、半導体基板にメモリ・セルにおけるトランジ
スタのための不純物領域を形成する工程と、上記不純物
領域の一部を露出させるコンタクト孔を有する絶縁層を
上記半導体基板上に形成する工程と、上記絶縁層の表面
の少なくとも一部に第１の導電体層を形成する工程と、
上記第１の導電体層上に第１の容量絶縁膜を形成する工
程と、上記コンタント孔を介して上記不純物領域の一部
に接触し，上記第１の容量絶縁膜を介して上記第１の導
電体層と対向する第２の導電体層を形成する工程と、上
記第１の容量絶縁膜と接触して上記第２の導電体層の表
面を覆う第２の容量絶縁膜を形成する工程と、上記第１
の導電体膜と接触して上記第２の容量絶縁膜を覆う第３
の導電体層を形成する工程とを含み、上記第１および第
３の導電体層，上記第１および第２の容量絶縁膜，並び
に上記第２の導電体層は上記キャパシタの第１の電極，
容量絶縁膜，並びに第２の電極をそれぞれ構成すること
を特徴としている。
【００１１】好ましくは、本発明の半導体記憶装置は、
Ｐ型シリコン基板の表面に設けられた素子分離領域に設
けられたフィールド酸化膜により囲まれて所要の形状を
有して第１の方向とこの第１の方向に直交する第２の方
向とに規則的に配置された素子形成領域の表面上をこの
第１の方向に概ね平行なワード線がゲート酸化膜を介し
て横断し、これらの素子形成領域にはこれらのワード線
に自己整合的なＮ型ソース領域およびＮ型ドレイン領域
が設けられているここと、平坦な上面を有する第１の酸
化シリコン系絶縁膜に窒化シリコン膜が積層してなる第
１の層間絶縁膜が上記ワード線を含めて上記Ｐ型シリコ
ン基板の表面を覆い、この第１の層間絶縁膜には上記Ｎ
型ドレイン領域に達するビット・コンタクト孔と、上記
Ｎ型ソース領域に達する下層ノード・コンタクト孔とが
設けられていることと、上記ビット・コンタクト孔およ
び下層ノード・コンタクト孔は、上記窒化シリコン膜の
上面と一致する平坦な上面を有する窒化シリコン膜スペ
ーサにより側面が直接に覆われ、これらの窒化シリコン
膜スペーサを介してコンタクト・プラグにより充填され
ていることと、上記第１の方向に交差する第３の方向に
概ね平行に，上記第１の層間絶縁膜の表面上に設けられ
たビット線が、上記ビット・コンタクト孔を介して上記
Ｎ型ドレイン領域に接続されることと、平坦な上面を有
する第２の酸化シリコン系絶縁膜からなる第２の層間絶
縁膜が上記ビット線を含めて上記第１の層間絶縁膜の表
面を覆い、少なくとも上記下層ノード・コンタクト孔の
上端を内包した姿態を有してこれらの下層ノード・コン
タクト孔に達する上層ノード・コンタクト孔がこの第２
の層間絶縁膜に設けられていることと、上記第２の層間
絶縁膜の上面を直接に覆い，上記上層ノード・コンタク
ト孔の側面を覆う下部セル・プレート電極が、上記下層
ノード・コンタクト孔の上端において、上記窒化シリコ
ン膜スペーサの上面に接触することと、上記上層ノード
・コンタクト孔内の上記下部セル・プレート電極の表面
を直接に覆い，これらの上層ノード・コンタクト孔に隣
接した所定領域のこの下部セル・プレート電極の表面を
直接に覆う下部容量絶縁膜が、上記下層ノード・コンタ
クト孔の上端において、上記窒化シリコン膜スペーサの
上面にのみに接触することと、上記所定領域において上
記下部容量絶縁膜の表面を介して上記下部セル・プレー
ト電極を覆い，上記上層ノード・コンタクト孔を充填す
る姿態を有するストレージ・ノード電極が、上記下層ノ
ード・コンタクト孔を充填する上記コンタクト・プラグ
の上面に直接に接続し、さらに、これらのコンタクト・
プラグ近傍の上記窒化シリコン膜スペーサの上面に接触
することと、上記下部容量絶縁膜の同一組成材料からな
る上部容量絶縁膜が、上記上層ノード・コンタクト孔を
充填する部分並びにこれらの下部容量絶縁膜を介して上
記下部セル・プレート電極を覆う部分を除いた上記ズト
レージ・ノード電極の表面を直接に覆い、さらに、上記
所定領域の端部全周においてこれらの下部容量絶縁膜に
直接に接続することと、上記上部容量絶縁膜を介して上
記ストレージ・ノード電極を覆い，さらにこれらのスト
レージ・ノード電極の空隙部において上記下部セル・プ
レート電極に直接に接続する上部セル・プレート電極を
有することとを併せて特徴とする。
Ｐ型シリコン基板の表面に設けられた素子分離領域に設
けられたフィールド酸化膜により囲まれて所要の形状を
有して第１の方向とこの第１の方向に直交する第２の方
向とに規則的に配置された素子形成領域の表面上をこの
第１の方向に概ね平行なワード線がゲート酸化膜を介し
て横断し、これらの素子形成領域にはこれらのワード線
に自己整合的なＮ型ソース領域およびＮ型ドレイン領域
が設けられているここと、平坦な上面を有する第１の酸
化シリコン系絶縁膜に窒化シリコン膜が積層してなる第
１の層間絶縁膜が上記ワード線を含めて上記Ｐ型シリコ
ン基板の表面を覆い、この第１の層間絶縁膜には上記Ｎ
型ドレイン領域に達するビット・コンタクト孔と、上記
Ｎ型ソース領域に達する下層ノード・コンタクト孔とが
設けられていることと、上記ビット・コンタクト孔およ
び下層ノード・コンタクト孔は、上記窒化シリコン膜の
上面と一致する平坦な上面を有する窒化シリコン膜スペ
ーサにより側面が直接に覆われ、これらの窒化シリコン
膜スペーサを介してコンタクト・プラグにより充填され
ていることと、上記第１の方向に交差する第３の方向に
概ね平行に，上記第１の層間絶縁膜の表面上に設けられ
たビット線が、上記ビット・コンタクト孔を介して上記
Ｎ型ドレイン領域に接続されることと、平坦な上面を有
する第２の酸化シリコン系絶縁膜からなる第２の層間絶
縁膜が上記ビット線を含めて上記第１の層間絶縁膜の表
面を覆い、少なくとも上記下層ノード・コンタクト孔の
上端を内包した姿態を有してこれらの下層ノード・コン
タクト孔に達する上層ノード・コンタクト孔がこの第２
の層間絶縁膜に設けられていることと、上記第２の層間
絶縁膜の上面を直接に覆い，上記上層ノード・コンタク
ト孔の側面を覆う下部セル・プレート電極が、上記下層
ノード・コンタクト孔の上端において、上記窒化シリコ
ン膜スペーサの上面に接触することと、上記上層ノード
・コンタクト孔内の上記下部セル・プレート電極の表面
を直接に覆い，これらの上層ノード・コンタクト孔に隣
接した所定領域のこの下部セル・プレート電極の表面を
直接に覆う下部容量絶縁膜が、上記下層ノード・コンタ
クト孔の上端において、上記窒化シリコン膜スペーサの
上面にのみに接触することと、上記所定領域において上
記下部容量絶縁膜の表面を介して上記下部セル・プレー
ト電極を覆い，上記上層ノード・コンタクト孔を充填す
る姿態を有するストレージ・ノード電極が、上記下層ノ
ード・コンタクト孔を充填する上記コンタクト・プラグ
の上面に直接に接続し、さらに、これらのコンタクト・
プラグ近傍の上記窒化シリコン膜スペーサの上面に接触
することと、上記下部容量絶縁膜の同一組成材料からな
る上部容量絶縁膜が、上記上層ノード・コンタクト孔を
充填する部分並びにこれらの下部容量絶縁膜を介して上
記下部セル・プレート電極を覆う部分を除いた上記ズト
レージ・ノード電極の表面を直接に覆い、さらに、上記
所定領域の端部全周においてこれらの下部容量絶縁膜に
直接に接続することと、上記上部容量絶縁膜を介して上
記ストレージ・ノード電極を覆い，さらにこれらのスト
レージ・ノード電極の空隙部において上記下部セル・プ
レート電極に直接に接続する上部セル・プレート電極を
有することとを併せて特徴とする。
【００１２】好ましくは、上記ビット・コンタクト孔お
よび下層ノード・コンタクト孔が上記ワード線に自己整
合的に設けられている。また、上記上層ノード・コンタ
クト孔には少なくともこれらの上層ノード・コンタクト
孔の側面を直接に覆い，上記窒化シリコン膜スペーサの
上面に接触する酸化シリコン膜スペーサが設けられ、さ
らに、これらの上層ノード・コンタクト孔が上記ビット
線に自己整合的に設けられている。また、上記下層ノー
ド・コンタクト孔を充填する上記コンタクト・プラグの
少なくとも上面の一部が、導電性酸化物からなる。
よび下層ノード・コンタクト孔が上記ワード線に自己整
合的に設けられている。また、上記上層ノード・コンタ
クト孔には少なくともこれらの上層ノード・コンタクト
孔の側面を直接に覆い，上記窒化シリコン膜スペーサの
上面に接触する酸化シリコン膜スペーサが設けられ、さ
らに、これらの上層ノード・コンタクト孔が上記ビット
線に自己整合的に設けられている。また、上記下層ノー
ド・コンタクト孔を充填する上記コンタクト・プラグの
少なくとも上面の一部が、導電性酸化物からなる。
【００１３】さらに好ましくは、上記下部セル・プレー
ト電極が、上記第２の層間絶縁膜の上面にのみに設けら
れた第１の導電体膜と、この第１の導電体膜の側面に直
接に接続して上記上層ノード・コンタクト孔の側面を覆
う第２の導電体膜とからなる。
ト電極が、上記第２の層間絶縁膜の上面にのみに設けら
れた第１の導電体膜と、この第１の導電体膜の側面に直
接に接続して上記上層ノード・コンタクト孔の側面を覆
う第２の導電体膜とからなる。
【００１４】あるいは、上記下部セル・プレート電極
が、上記第２の層間絶縁膜の上面にのみに設けられた第
１の導電体膜と、少なくとも前記上層ノード・コンタク
ト孔の側面を覆う第２の導電体膜と、上記所定領域のこ
の第１の導電体膜の上面に直接に接続し，これらの第２
の導電体膜の表面に直接に接続する第３の導電体膜とか
らなる。さらに、少なくとも上記ストレージ・ノード電
極の空隙部における上記第１の導電体膜の上面が、導電
性酸化物からなる。
が、上記第２の層間絶縁膜の上面にのみに設けられた第
１の導電体膜と、少なくとも前記上層ノード・コンタク
ト孔の側面を覆う第２の導電体膜と、上記所定領域のこ
の第１の導電体膜の上面に直接に接続し，これらの第２
の導電体膜の表面に直接に接続する第３の導電体膜とか
らなる。さらに、少なくとも上記ストレージ・ノード電
極の空隙部における上記第１の導電体膜の上面が、導電
性酸化物からなる。
【００１５】あるいは、上記下部セル・プレート電極
が、上記第２の層間絶縁膜の上面にのみに設けられた第
１の導電体膜と、この第１の導電体膜の上面に直接に接
続し，上記所定領域のこの第１の導電体膜の上面にのみ
に設けられた第２の導電体膜と、少なくともこれらの第
２の導電体膜の側面に直接に接続し，この第１の導電体
膜の側面並びにこれらの上層ノード・コンタクト孔の側
面を覆う第３の導電体膜とからなる。さらに、少なくと
も上記ストレージ・ノード電極の空隙部における上記第
１の導電体膜の上面が、導電性酸化物からなる。
が、上記第２の層間絶縁膜の上面にのみに設けられた第
１の導電体膜と、この第１の導電体膜の上面に直接に接
続し，上記所定領域のこの第１の導電体膜の上面にのみ
に設けられた第２の導電体膜と、少なくともこれらの第
２の導電体膜の側面に直接に接続し，この第１の導電体
膜の側面並びにこれらの上層ノード・コンタクト孔の側
面を覆う第３の導電体膜とからなる。さらに、少なくと
も上記ストレージ・ノード電極の空隙部における上記第
１の導電体膜の上面が、導電性酸化物からなる。
【００１６】あるいは、上記下部セル・プレート電極
が、上記第２の層間絶縁膜の上面にのみに設けられた第
１の導電体膜と、上記所定領域のこの第１の導電体膜の
上面に直接に接続し，上記上層ノード・コンタクト孔の
側面を覆う第２の導電体膜とからなる。さらに、少なく
とも上記ストレージ・ノード電極の空隙部における上記
第１の導電体膜の上面が、導電性酸化物からなる。
が、上記第２の層間絶縁膜の上面にのみに設けられた第
１の導電体膜と、上記所定領域のこの第１の導電体膜の
上面に直接に接続し，上記上層ノード・コンタクト孔の
側面を覆う第２の導電体膜とからなる。さらに、少なく
とも上記ストレージ・ノード電極の空隙部における上記
第１の導電体膜の上面が、導電性酸化物からなる。
【００１７】本発明の半導体記憶装置の製造方法の第１
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の第１の方向とこの第１の方向に直交する第２の方向と
に規則的に配置された素子形成領域にゲート酸化膜を形
成し、このＰ型シリコン基板の表面上にこの第１の方向
に概ね平行なワード線を形成し、これらの素子形成領域
にこれらのワード線に自己整合的にＮ型ソース領域およ
びＮ型ドレイン領域を形成する工程と、平坦な上面を有
する第１の酸化シリコン系絶縁膜に第１の窒化シリコン
膜が積層してなる第１の層間絶縁膜を全面に形成し、所
要の膜厚の酸化シリコン膜を全面に形成し、この酸化シ
リコン膜並びにこの第１の層間絶縁膜を貫通して上記Ｎ
型ソース領域およびＮ型ドレイン領域に達する下層ノー
ド・コンタクト孔およびビット・コンタクト孔を形成す
る工程と、ＬＰＣＶＤにより全面に第１の所定膜厚の第
２の窒化シリコン膜を形成し、この第２の窒化シリコン
膜のエッチ・バックを行ない、上記下層ノード・コンタ
クト孔およびビット・コンタクト孔の側面にのみにこれ
らの第２の窒化シリコン膜を残置する工程と、全面に第
１の導電体膜を形成する工程と、上記第１の窒化シリコ
ン膜の上面が露出するまで上記第１の導電体膜，残置し
た上記第２の窒化シリコン膜および上記酸化シリコン膜
のＣＭＰを行ない、この第１の窒化シリコン膜の上面に
一致した平坦な上面を有する窒化シリコン膜スペーサ
と、この第１の導電体膜からなり，これらの窒化シリコ
ン膜スペーサを介して上記下層ノード・コンタクト孔お
よびビット・コンタクト孔を充填するコンタクト・プラ
グとを残置形成する工程と、上記第１の層間絶縁膜の表
面上に上記第１の方向に交差する第３の方向に概ね平行
なビット線を形成し、平坦な上面を有する第２の酸化シ
リコン系絶縁膜からなる第２の層間絶縁膜と第２の導電
体膜とを順次全面に形成する工程と、上記第２の導電体
膜および第２の層間絶縁膜を貫通して上記下層ノード・
コンタクト孔に達する上層ノード・コンタクト孔を形成
する工程と、ＬＰＣＶＤにより、第２の所定膜厚の第３
の導電体膜を全面に形成する工程と、上記コンタクト・
プラグの上面が露出するまで上記第３の導電体膜のエッ
チ・バックを行ない、上記上層ノード・コンタクト孔の
上端近傍において上記第２の導電体膜に直接に接続し，
上記下層ノード・コンタクト孔の上端において上記窒化
シリコン膜スペーサの上面にのみに接触する第３の導電
体膜を残置し、この第２の導電体膜とこの第３の導電体
膜とからなる下部セル・プレート電極を形成する工程
と、スパッタリングおよびＬＰＣＶＤにより、上記上層
ノード・コンタクト孔の側面における膜厚が第３の所定
膜厚となり，上記下部セル・プレート電極の上面での膜
厚がこの第３の所定膜厚より厚い侵入型化合物からなる
第１の窒化金属膜を形成する工程と、上記コンタクト・
プラグの上面が露出し，さらに上記下部セル・プレート
電極の上面での膜厚と上記上層ノード・コンタクト孔の
側面での膜厚とが等しくなるまで上記第１の窒化金属膜
のエッチ・バックを行ない、上記下層ノード・コンタク
ト孔の上端において上記窒化シリコン膜スペーサの上面
にのみに接触する第１の窒化金属膜を残置する工程と、
残置した上記第１の窒化金属膜を酸化して、第１の容量
絶縁膜に変換する工程と、全面に第４の導電体膜を形成
し、この第４の導電体膜および上記第１の容量絶縁膜の
パターニングを行ない、上記上層ノード・コンタクト孔
を介して上記コンタクト・プラグに直接に接続されるこ
の第４の導電体膜からなるストレージ・ノード電極と、
これらの第１の容量絶縁膜からなる下部容量絶縁膜とを
形成する工程と、スパッタリングおよびＬＰＣＶＤによ
り、上記ストレージ・ノード電極の側面における膜厚が
上記第３の所定膜厚となり，これらのストレージ・ノー
ド電極の上面での膜厚がこの第３の所定膜厚より厚い上
記第１の窒化金属膜と同一組成の第２の窒化金属膜を形
成する工程と、上記ストレージ・ノード電極の空隙部の
上記下部セル・プレート電極の上面が露出し，さらにこ
れらのストレージ・ノード電極の上面での膜厚とこれら
のストレージ・ノード電極の側面での膜厚とが等しくな
るまでまで上記第２の窒化金属膜のエッチ・バックを行
ない、これらのストレージ・ノード電極の上面および側
面を覆うこの第２の窒化金属膜を残置する工程と、残置
した上記第２の窒化金属膜を酸化して、上部容量絶縁膜
に変換する工程と、全面に第５の導電体膜を形成し，上
記ストレージ・ノード電極の空隙部の上記下部セル・プ
レート電極の上面において直接に接続する上部セル・プ
レート電極を形成する工程とを有することを特徴とす
る。
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の第１の方向とこの第１の方向に直交する第２の方向と
に規則的に配置された素子形成領域にゲート酸化膜を形
成し、このＰ型シリコン基板の表面上にこの第１の方向
に概ね平行なワード線を形成し、これらの素子形成領域
にこれらのワード線に自己整合的にＮ型ソース領域およ
びＮ型ドレイン領域を形成する工程と、平坦な上面を有
する第１の酸化シリコン系絶縁膜に第１の窒化シリコン
膜が積層してなる第１の層間絶縁膜を全面に形成し、所
要の膜厚の酸化シリコン膜を全面に形成し、この酸化シ
リコン膜並びにこの第１の層間絶縁膜を貫通して上記Ｎ
型ソース領域およびＮ型ドレイン領域に達する下層ノー
ド・コンタクト孔およびビット・コンタクト孔を形成す
る工程と、ＬＰＣＶＤにより全面に第１の所定膜厚の第
２の窒化シリコン膜を形成し、この第２の窒化シリコン
膜のエッチ・バックを行ない、上記下層ノード・コンタ
クト孔およびビット・コンタクト孔の側面にのみにこれ
らの第２の窒化シリコン膜を残置する工程と、全面に第
１の導電体膜を形成する工程と、上記第１の窒化シリコ
ン膜の上面が露出するまで上記第１の導電体膜，残置し
た上記第２の窒化シリコン膜および上記酸化シリコン膜
のＣＭＰを行ない、この第１の窒化シリコン膜の上面に
一致した平坦な上面を有する窒化シリコン膜スペーサ
と、この第１の導電体膜からなり，これらの窒化シリコ
ン膜スペーサを介して上記下層ノード・コンタクト孔お
よびビット・コンタクト孔を充填するコンタクト・プラ
グとを残置形成する工程と、上記第１の層間絶縁膜の表
面上に上記第１の方向に交差する第３の方向に概ね平行
なビット線を形成し、平坦な上面を有する第２の酸化シ
リコン系絶縁膜からなる第２の層間絶縁膜と第２の導電
体膜とを順次全面に形成する工程と、上記第２の導電体
膜および第２の層間絶縁膜を貫通して上記下層ノード・
コンタクト孔に達する上層ノード・コンタクト孔を形成
する工程と、ＬＰＣＶＤにより、第２の所定膜厚の第３
の導電体膜を全面に形成する工程と、上記コンタクト・
プラグの上面が露出するまで上記第３の導電体膜のエッ
チ・バックを行ない、上記上層ノード・コンタクト孔の
上端近傍において上記第２の導電体膜に直接に接続し，
上記下層ノード・コンタクト孔の上端において上記窒化
シリコン膜スペーサの上面にのみに接触する第３の導電
体膜を残置し、この第２の導電体膜とこの第３の導電体
膜とからなる下部セル・プレート電極を形成する工程
と、スパッタリングおよびＬＰＣＶＤにより、上記上層
ノード・コンタクト孔の側面における膜厚が第３の所定
膜厚となり，上記下部セル・プレート電極の上面での膜
厚がこの第３の所定膜厚より厚い侵入型化合物からなる
第１の窒化金属膜を形成する工程と、上記コンタクト・
プラグの上面が露出し，さらに上記下部セル・プレート
電極の上面での膜厚と上記上層ノード・コンタクト孔の
側面での膜厚とが等しくなるまで上記第１の窒化金属膜
のエッチ・バックを行ない、上記下層ノード・コンタク
ト孔の上端において上記窒化シリコン膜スペーサの上面
にのみに接触する第１の窒化金属膜を残置する工程と、
残置した上記第１の窒化金属膜を酸化して、第１の容量
絶縁膜に変換する工程と、全面に第４の導電体膜を形成
し、この第４の導電体膜および上記第１の容量絶縁膜の
パターニングを行ない、上記上層ノード・コンタクト孔
を介して上記コンタクト・プラグに直接に接続されるこ
の第４の導電体膜からなるストレージ・ノード電極と、
これらの第１の容量絶縁膜からなる下部容量絶縁膜とを
形成する工程と、スパッタリングおよびＬＰＣＶＤによ
り、上記ストレージ・ノード電極の側面における膜厚が
上記第３の所定膜厚となり，これらのストレージ・ノー
ド電極の上面での膜厚がこの第３の所定膜厚より厚い上
記第１の窒化金属膜と同一組成の第２の窒化金属膜を形
成する工程と、上記ストレージ・ノード電極の空隙部の
上記下部セル・プレート電極の上面が露出し，さらにこ
れらのストレージ・ノード電極の上面での膜厚とこれら
のストレージ・ノード電極の側面での膜厚とが等しくな
るまでまで上記第２の窒化金属膜のエッチ・バックを行
ない、これらのストレージ・ノード電極の上面および側
面を覆うこの第２の窒化金属膜を残置する工程と、残置
した上記第２の窒化金属膜を酸化して、上部容量絶縁膜
に変換する工程と、全面に第５の導電体膜を形成し，上
記ストレージ・ノード電極の空隙部の上記下部セル・プ
レート電極の上面において直接に接続する上部セル・プ
レート電極を形成する工程とを有することを特徴とす
る。
【００１８】好ましくは、上記下層ノード・コンタクト
孔およびビット・コンタクト孔が、上記ワード線に自己
整合的に形成される。また、上記上層ノード・コンタク
ト孔が上記ビット線に自己整合的に形成され、上記上層
ノード・コンタクト孔を形成した後、第２の酸化シリコ
ン膜をＬＰＣＶＤにより全面に形成し、この第２の酸化
シリコン膜のエッチ・バックを行ない、上記第２の導電
体膜の上面より低位置に上端を有し，これらの上層ノー
ド・コンタクト孔の側面に露出した上記ビット線を覆う
酸化シリコン膜スペーサをこれらの上層ノード・コンタ
クト孔の側面に形成する工程を有する。さらに、上記第
１並びに第２の窒化金属膜が、窒化チタン膜，窒化タン
タル膜，窒化ジルコニウム膜および窒化ニオブ膜のうち
の１つである。
孔およびビット・コンタクト孔が、上記ワード線に自己
整合的に形成される。また、上記上層ノード・コンタク
ト孔が上記ビット線に自己整合的に形成され、上記上層
ノード・コンタクト孔を形成した後、第２の酸化シリコ
ン膜をＬＰＣＶＤにより全面に形成し、この第２の酸化
シリコン膜のエッチ・バックを行ない、上記第２の導電
体膜の上面より低位置に上端を有し，これらの上層ノー
ド・コンタクト孔の側面に露出した上記ビット線を覆う
酸化シリコン膜スペーサをこれらの上層ノード・コンタ
クト孔の側面に形成する工程を有する。さらに、上記第
１並びに第２の窒化金属膜が、窒化チタン膜，窒化タン
タル膜，窒化ジルコニウム膜および窒化ニオブ膜のうち
の１つである。
【００１９】さらに好ましくは、少なくとも上記第１，
第２，第３並びに第５の導電体膜がＮ型シリコン膜から
形成され、上記第１の容量絶縁膜および上部容量絶縁膜
を形成するための酸化がプラズマ酸化である。あるい
は、上記第１の導電体膜の形成がバリア膜の形成とルテ
ニウム膜，イリジウム膜，ロジウム膜，レニウム膜およ
びオスミウム膜のうちの１つの金属膜の形成とからな
り、上記下層ノード・コンタクト孔を充填する上記コン
タクト・プラグの少なくとも上面にはこの金属膜の導電
性酸化物が形成され、少なくとも第２，第３並びに第５
の導電体膜がＮ型シリコン膜から形成される。あるい
は、上記第１の導電体膜の形成がバリア膜の形成と酸化
ルテニウム，酸化イリジウム，酸化ロジウム，酸化レニ
ウムおよび酸化オスミウムのうちの１つの導電性酸化物
からなる導電体膜の形成とからなり、少なくとも第２，
第３並びに第５の導電体膜がＮ型シリコン膜から形成さ
れる。
第２，第３並びに第５の導電体膜がＮ型シリコン膜から
形成され、上記第１の容量絶縁膜および上部容量絶縁膜
を形成するための酸化がプラズマ酸化である。あるい
は、上記第１の導電体膜の形成がバリア膜の形成とルテ
ニウム膜，イリジウム膜，ロジウム膜，レニウム膜およ
びオスミウム膜のうちの１つの金属膜の形成とからな
り、上記下層ノード・コンタクト孔を充填する上記コン
タクト・プラグの少なくとも上面にはこの金属膜の導電
性酸化物が形成され、少なくとも第２，第３並びに第５
の導電体膜がＮ型シリコン膜から形成される。あるい
は、上記第１の導電体膜の形成がバリア膜の形成と酸化
ルテニウム，酸化イリジウム，酸化ロジウム，酸化レニ
ウムおよび酸化オスミウムのうちの１つの導電性酸化物
からなる導電体膜の形成とからなり、少なくとも第２，
第３並びに第５の導電体膜がＮ型シリコン膜から形成さ
れる。
【００２０】本発明の半導体記憶装置の製造方法の第２
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の第１の方向とこの第１の方向に直交する第２の方向と
に規則的に配置された素子形成領域にゲート酸化膜を形
成し、このＰ型シリコン基板の表面上にこの第１の方向
に概ね平行なワード線を形成し、これらの素子形成領域
にこれらのワード線に自己整合的にＮ型ソース領域およ
びＮ型ドレイン領域を形成する工程と、平坦な上面を有
する第１の酸化シリコン系絶縁膜に第１の窒化シリコン
膜が積層してなる第１の層間絶縁膜を全面に形成し、所
要の膜厚の酸化シリコン膜を全面に形成し、この酸化シ
リコン膜並びにこの第１の層間絶縁膜を貫通して上記Ｎ
型ソース領域およびＮ型ドレイン領域に達する下層ノー
ド・コンタクト孔およびビット・コンタクト孔を形成す
る工程と、ＬＰＣＶＤにより全面に第１の所定膜厚の第
２の窒化シリコン膜を形成し、この第２の窒化シリコン
膜のエッチ・バックを行ない、上記下層ノード・コンタ
クト孔およびビット・コンタクト孔の側面にのみにこれ
らの第２の窒化シリコン膜を残置する工程と、全面に第
１の導電体膜を形成する工程と、上記第１の窒化シリコ
ン膜の上面が露出するまで上記第１の導電体膜，残置し
た上記第２の窒化シリコン膜および上記酸化シリコン膜
のＣＭＰを行ない、この第１の窒化シリコン膜の上面に
一致した平坦な上面を有する窒化シリコン膜スペーサ
と、この第１の導電体膜からなり，これらの窒化シリコ
ン膜スペーサを介して上記下層ノード・コンタクト孔お
よびビット・コンタクト孔を充填するコンタクト・プラ
グとを残置形成する工程と、上記第１の層間絶縁膜の表
面上に上記第１の方向に交差する第３の方向に概ね平行
なビット線を形成し、平坦な上面を有する第２の酸化シ
リコン系絶縁膜からなる第２の層間絶縁膜と第２の導電
体膜とを順次全面に形成する工程と、上記第２の導電体
膜および第２の層間絶縁膜を貫通して上記下層ノード・
コンタクト孔に達する上層ノード・コンタクト孔を形成
する工程と、ＬＰＣＶＤにより、第２の所定膜厚の第３
の導電体膜を全面に形成する工程と、上記コンタクト・
プラグの上面が露出するまで上記第３の導電体膜のエッ
チ・バックを行ない、上記上層ノード・コンタクト孔の
上端近傍において上記第２の導電体膜に直接に接続し，
上記下層ノード・コンタクト孔の上端において上記窒化
シリコン膜スペーサの上面にのみに接触する第３の導電
体膜を残置し、この第２の導電体膜とこの第３の導電体
膜とからなる下部セル・プレート電極を形成する工程
と、スパッタリングおよびＬＰＣＶＤにより、上記上層
ノード・コンタクト孔の側面における膜厚が第３の所定
膜厚となり，上記下部セル・プレート電極の上面での膜
厚がこの第３の所定膜厚より厚い侵入型化合物からなる
第１の窒化金属膜を形成する工程と、上記コンタクト・
プラグの上面が露出し，さらに上記下部セル・プレート
電極の上面での膜厚と上記上層ノード・コンタクト孔の
側面での膜厚とが等しくなるまで上記第１の窒化金属膜
のエッチ・バックを行ない、上記下層ノード・コンタク
ト孔の上端において上記窒化シリコン膜スペーサの上面
にのみに接触する第１の窒化金属膜を残置する工程と、
残置した上記第１の窒化金属膜を酸化して、第１の容量
絶縁膜に変換する工程と、全面に第４の導電体膜を形成
し、少なくとも上記第３の所定膜厚を有し，上記第１の
窒化金属膜と同一組成の第２の窒化金属膜を全面に形成
し、この第２の窒化金属膜，この第４の導電体膜および
上記第１の容量絶縁膜のパターニングを行ない、上記上
層ノード・コンタクト孔を介して上記コンタクト・プラ
グに直接に接続されるこの第４の導電体膜からなるスト
レージ・ノード電極と、この第１の容量絶縁膜からなる
下部容量絶縁膜とを形成する工程と、ＬＰＣＶＤによ
り、上記第３の所定膜厚からなる膜厚を有し，上記第１
の窒化金属膜と同一組成の第３の窒化金属膜を全面に形
成する工程と、上記ストレージ・ノード電極の空隙部の
上記下部セル・プレート電極の上面が露出し，さらにこ
れらのストレージ・ノード電極の上面での膜厚とこれら
のストレージ・ノード電極の側面での膜厚とが等しくな
るまでまで上記第２，第３の窒化金属膜のエッチ・バッ
クを行ない、これらのストレージ・ノード電極の上面お
よび側面を覆うこれらの第２および第３の窒化金属膜を
残置する工程と、残置した上記第２並びに第３の窒化金
属膜を酸化して、上記ストレージ・ノード電極を覆う上
部容量絶縁膜に変換する工程と、全面に第５の導電体膜
を形成し，上記ストレージ・ノード電極の空隙部の上記
下部セル・プレート電極の上面において直接に接続する
上部セル・プレート電極を形成する工程とを有すること
を特徴とする。
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の第１の方向とこの第１の方向に直交する第２の方向と
に規則的に配置された素子形成領域にゲート酸化膜を形
成し、このＰ型シリコン基板の表面上にこの第１の方向
に概ね平行なワード線を形成し、これらの素子形成領域
にこれらのワード線に自己整合的にＮ型ソース領域およ
びＮ型ドレイン領域を形成する工程と、平坦な上面を有
する第１の酸化シリコン系絶縁膜に第１の窒化シリコン
膜が積層してなる第１の層間絶縁膜を全面に形成し、所
要の膜厚の酸化シリコン膜を全面に形成し、この酸化シ
リコン膜並びにこの第１の層間絶縁膜を貫通して上記Ｎ
型ソース領域およびＮ型ドレイン領域に達する下層ノー
ド・コンタクト孔およびビット・コンタクト孔を形成す
る工程と、ＬＰＣＶＤにより全面に第１の所定膜厚の第
２の窒化シリコン膜を形成し、この第２の窒化シリコン
膜のエッチ・バックを行ない、上記下層ノード・コンタ
クト孔およびビット・コンタクト孔の側面にのみにこれ
らの第２の窒化シリコン膜を残置する工程と、全面に第
１の導電体膜を形成する工程と、上記第１の窒化シリコ
ン膜の上面が露出するまで上記第１の導電体膜，残置し
た上記第２の窒化シリコン膜および上記酸化シリコン膜
のＣＭＰを行ない、この第１の窒化シリコン膜の上面に
一致した平坦な上面を有する窒化シリコン膜スペーサ
と、この第１の導電体膜からなり，これらの窒化シリコ
ン膜スペーサを介して上記下層ノード・コンタクト孔お
よびビット・コンタクト孔を充填するコンタクト・プラ
グとを残置形成する工程と、上記第１の層間絶縁膜の表
面上に上記第１の方向に交差する第３の方向に概ね平行
なビット線を形成し、平坦な上面を有する第２の酸化シ
リコン系絶縁膜からなる第２の層間絶縁膜と第２の導電
体膜とを順次全面に形成する工程と、上記第２の導電体
膜および第２の層間絶縁膜を貫通して上記下層ノード・
コンタクト孔に達する上層ノード・コンタクト孔を形成
する工程と、ＬＰＣＶＤにより、第２の所定膜厚の第３
の導電体膜を全面に形成する工程と、上記コンタクト・
プラグの上面が露出するまで上記第３の導電体膜のエッ
チ・バックを行ない、上記上層ノード・コンタクト孔の
上端近傍において上記第２の導電体膜に直接に接続し，
上記下層ノード・コンタクト孔の上端において上記窒化
シリコン膜スペーサの上面にのみに接触する第３の導電
体膜を残置し、この第２の導電体膜とこの第３の導電体
膜とからなる下部セル・プレート電極を形成する工程
と、スパッタリングおよびＬＰＣＶＤにより、上記上層
ノード・コンタクト孔の側面における膜厚が第３の所定
膜厚となり，上記下部セル・プレート電極の上面での膜
厚がこの第３の所定膜厚より厚い侵入型化合物からなる
第１の窒化金属膜を形成する工程と、上記コンタクト・
プラグの上面が露出し，さらに上記下部セル・プレート
電極の上面での膜厚と上記上層ノード・コンタクト孔の
側面での膜厚とが等しくなるまで上記第１の窒化金属膜
のエッチ・バックを行ない、上記下層ノード・コンタク
ト孔の上端において上記窒化シリコン膜スペーサの上面
にのみに接触する第１の窒化金属膜を残置する工程と、
残置した上記第１の窒化金属膜を酸化して、第１の容量
絶縁膜に変換する工程と、全面に第４の導電体膜を形成
し、少なくとも上記第３の所定膜厚を有し，上記第１の
窒化金属膜と同一組成の第２の窒化金属膜を全面に形成
し、この第２の窒化金属膜，この第４の導電体膜および
上記第１の容量絶縁膜のパターニングを行ない、上記上
層ノード・コンタクト孔を介して上記コンタクト・プラ
グに直接に接続されるこの第４の導電体膜からなるスト
レージ・ノード電極と、この第１の容量絶縁膜からなる
下部容量絶縁膜とを形成する工程と、ＬＰＣＶＤによ
り、上記第３の所定膜厚からなる膜厚を有し，上記第１
の窒化金属膜と同一組成の第３の窒化金属膜を全面に形
成する工程と、上記ストレージ・ノード電極の空隙部の
上記下部セル・プレート電極の上面が露出し，さらにこ
れらのストレージ・ノード電極の上面での膜厚とこれら
のストレージ・ノード電極の側面での膜厚とが等しくな
るまでまで上記第２，第３の窒化金属膜のエッチ・バッ
クを行ない、これらのストレージ・ノード電極の上面お
よび側面を覆うこれらの第２および第３の窒化金属膜を
残置する工程と、残置した上記第２並びに第３の窒化金
属膜を酸化して、上記ストレージ・ノード電極を覆う上
部容量絶縁膜に変換する工程と、全面に第５の導電体膜
を形成し，上記ストレージ・ノード電極の空隙部の上記
下部セル・プレート電極の上面において直接に接続する
上部セル・プレート電極を形成する工程とを有すること
を特徴とする。
【００２１】好ましくは、上記下層ノード・コンタクト
孔およびビット・コンタクト孔が、上記ワード線に自己
整合的に形成される。また、上記上層ノード・コンタク
ト孔が上記ビット線に自己整合的に形成され、上記上層
ノード・コンタクト孔を形成した後、第２の酸化シリコ
ン膜をＬＰＣＶＤにより全面に形成し、この第２の酸化
シリコン膜のエッチ・バックを行ない、上記第２の導電
体膜の上面より低位置に上端を有し，これらの上層ノー
ド・コンタクト孔の側面に露出した上記ビット線を覆う
酸化シリコン膜スペーサをこれらの上層ノード・コンタ
クト孔の側面に形成する工程を有する。さらに、上記第
１，第２並びに第３の窒化金属膜が、窒化チタン膜，窒
化タンタル膜，窒化ジルコニウム膜および窒化ニオブ膜
のうちの１つである。
孔およびビット・コンタクト孔が、上記ワード線に自己
整合的に形成される。また、上記上層ノード・コンタク
ト孔が上記ビット線に自己整合的に形成され、上記上層
ノード・コンタクト孔を形成した後、第２の酸化シリコ
ン膜をＬＰＣＶＤにより全面に形成し、この第２の酸化
シリコン膜のエッチ・バックを行ない、上記第２の導電
体膜の上面より低位置に上端を有し，これらの上層ノー
ド・コンタクト孔の側面に露出した上記ビット線を覆う
酸化シリコン膜スペーサをこれらの上層ノード・コンタ
クト孔の側面に形成する工程を有する。さらに、上記第
１，第２並びに第３の窒化金属膜が、窒化チタン膜，窒
化タンタル膜，窒化ジルコニウム膜および窒化ニオブ膜
のうちの１つである。
【００２２】さらに好ましくは、少なくとも上記第１，
第２，第３並びに第５の導電体膜がＮ型シリコン膜から
形成され、上記第１の容量絶縁膜および上部容量絶縁膜
を形成するための酸化がプラズマ酸化である。あるい
は、上記第１の導電体膜の形成がバリア膜の形成とルテ
ニウム膜，イリジウム膜，ロジウム膜，レニウム膜およ
びオスミウム膜のうちの１つの金属膜の形成とからな
り、上記下層ノード・コンタクト孔を充填する上記コン
タクト・プラグの少なくとも上面にはこの金属膜の導電
性酸化物が形成され、少なくとも第２，第３並びに第５
の導電体膜がＮ型シリコン膜から形成される。あるい
は、上記第１の導電体膜の形成がバリア膜の形成と酸化
ルテニウム，酸化イリジウム，酸化ロジウム，酸化レニ
ウムおよび酸化オスミウムのうちの１つの導電性酸化物
からなる導電体膜の形成とからなり、少なくとも第２，
第３並びに第５の導電体膜がＮ型シリコン膜から形成さ
れる。
第２，第３並びに第５の導電体膜がＮ型シリコン膜から
形成され、上記第１の容量絶縁膜および上部容量絶縁膜
を形成するための酸化がプラズマ酸化である。あるい
は、上記第１の導電体膜の形成がバリア膜の形成とルテ
ニウム膜，イリジウム膜，ロジウム膜，レニウム膜およ
びオスミウム膜のうちの１つの金属膜の形成とからな
り、上記下層ノード・コンタクト孔を充填する上記コン
タクト・プラグの少なくとも上面にはこの金属膜の導電
性酸化物が形成され、少なくとも第２，第３並びに第５
の導電体膜がＮ型シリコン膜から形成される。あるい
は、上記第１の導電体膜の形成がバリア膜の形成と酸化
ルテニウム，酸化イリジウム，酸化ロジウム，酸化レニ
ウムおよび酸化オスミウムのうちの１つの導電性酸化物
からなる導電体膜の形成とからなり、少なくとも第２，
第３並びに第５の導電体膜がＮ型シリコン膜から形成さ
れる。
【００２３】本発明の半導体記憶装置の製造方法の第３
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の第１の方向とこの第１の方向に直交する第２の方向と
に規則的に配置された素子形成領域にゲート酸化膜を形
成し、このＰ型シリコン基板の表面上にこの第１の方向
に平行なワード線を形成し、これらの素子形成領域にこ
れらのワード線に自己整合的にＮ型ソース領域およびＮ
型ドレイン領域を形成する工程と、平坦な上面を有する
第１の酸化シリコン系絶縁膜に第１の窒化シリコン膜が
積層してなる第１の層間絶縁膜を全面に形成し、所要の
膜厚の酸化シリコン膜を全面に形成し、この酸化シリコ
ン膜並びにこの第１の層間絶縁膜を貫通して上記Ｎ型ソ
ース領域およびＮ型ドレイン領域に達する下層ノード・
コンタクト孔およびビット・コンタクト孔を形成する工
程と、ＬＰＣＶＤにより全面に第１の所定膜厚の第２の
窒化シリコン膜を形成し、この第２の窒化シリコン膜の
エッチ・バックを行ない、上記下層ノード・コンタクト
孔およびビット・コンタクト孔の側面にのみにこれらの
第２の窒化シリコン膜を残置する工程と、全面に第１の
導電体膜を形成する工程と、上記第１の窒化シリコン膜
の上面が露出するまで上記第１の導電体膜，残置した上
記第２の窒化シリコン膜および上記酸化シリコン膜のＣ
ＭＰを行ない、この第１の窒化シリコン膜の上面に一致
した平坦な上面を有する窒化シリコン膜スペーサと、こ
の第１の導電体膜からなり，これらの窒化シリコン膜ス
ペーサを介して上記下層ノード・コンタクト孔およびビ
ット・コンタクト孔を充填するコンタクト・プラグとを
残置形成する工程と、上記第１の層間絶縁膜の表面上に
上記第１の方向に交差する第３の方向に概ね平行なビッ
ト線を形成し、平坦な上面を有する第２の酸化シリコン
系絶縁膜からなる第２の層間絶縁膜と第２の導電体膜と
を順次全面に形成する工程と、上記第２の導電体膜およ
び第２の層間絶縁膜を貫通して上記下層ノード・コンタ
クト孔に達する上層ノード・コンタクト孔を形成する工
程と、ＬＰＣＶＤにより、第２の所定膜厚の第３の導電
体膜を全面に形成する工程と、上記コンタクト・プラグ
の上面が露出するまで上記第３の導電体膜のエッチ・バ
ックを行ない、上記上層ノード・コンタクト孔の上端近
傍において上記第２の導電体膜に直接に接続し，上記下
層ノード・コンタクト孔の上端において上記窒化シリコ
ン膜スペーサの上面にのみに接触する第３の導電体膜を
残置する工程と、スパッタリングおよびＬＰＣＶＤによ
り、上記上層ノード・コンタクト孔の側面における膜厚
が第３の所定膜厚となり，上記第２の導電体膜の上面で
の膜厚がこの第３の所定膜厚より厚い侵入型化合物から
なる第１の窒化金属膜を形成する工程と、上記コンタク
ト・プラグの上面が露出し，さらに上記第２の導電体膜
の上面での膜厚と上記上層ノード・コンタクト孔の側面
での膜厚とが等しくなるまで上記第１の窒化金属膜のエ
ッチ・バックを行ない、上記下層ノード・コンタクト孔
の上端において上記窒化シリコン膜スペーサの上面にの
みに接触する第１の窒化金属膜を残置する工程と、残置
した上記第１の窒化金属膜の表面を酸化して、第１の容
量絶縁膜を形成し，第４の所定膜厚の第１の窒化金属膜
を残置する工程と、全面に第４の導電体膜を形成し、こ
の第４の導電体膜，上記第１の容量絶縁膜および残置さ
れた上記第１の窒化金属膜のパターニングを行ない、上
記上層ノード・コンタクト孔を介して上記コンタクト・
プラグに直接に接続されるこの第４の導電体膜からなる
ストレージ・ノード電極と、この第１の容量絶縁膜から
なる下部容量絶縁膜と、上記第２の導電体膜，残置した
上記第３の導電体膜および残置してパターニングしたこ
の第１の窒化金属膜からなる下部セル・プレート電極と
を形成する工程と、スパッタリングおよびＬＰＣＶＤに
より、上記ストレージ・ノード電極の側面における膜厚
が上記第３の所定膜厚および上記第４の所定膜厚の差に
等しい第５の所定膜厚となり，さらにこれらのストレー
ジ・ノード電極の上面での膜厚がこの第５の所定膜厚よ
り厚い上記第１の窒化金属膜と同一組成の第２の窒化金
属膜を形成する工程と、上記ストレージ・ノード電極の
空隙部の上記下部セル・プレート電極の上面が露出し，
さらにこれらのストレージ・ノード電極の上面での膜厚
とこれらのストレージ・ノード電極の側面での膜厚とが
等しくなるまでまで上記第２の窒化金属膜のエッチ・バ
ックを行ない、これらのストレージ・ノード電極の上面
および側面を覆うこの第２の窒化金属膜を残置する工程
と、残置した上記第２の窒化金属膜を酸化して、上部容
量絶縁膜に変換する工程と、上記第１の窒化金属膜と同
一組成である第３の窒化金属膜をＬＰＣＶＤにより全面
に形成し，上記ストレージ・ノード電極の空隙部の上記
下部セル・プレート電極の上面において直接に接続する
上部セル・プレート電極を形成する工程とを有すること
を特徴とする。
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の第１の方向とこの第１の方向に直交する第２の方向と
に規則的に配置された素子形成領域にゲート酸化膜を形
成し、このＰ型シリコン基板の表面上にこの第１の方向
に平行なワード線を形成し、これらの素子形成領域にこ
れらのワード線に自己整合的にＮ型ソース領域およびＮ
型ドレイン領域を形成する工程と、平坦な上面を有する
第１の酸化シリコン系絶縁膜に第１の窒化シリコン膜が
積層してなる第１の層間絶縁膜を全面に形成し、所要の
膜厚の酸化シリコン膜を全面に形成し、この酸化シリコ
ン膜並びにこの第１の層間絶縁膜を貫通して上記Ｎ型ソ
ース領域およびＮ型ドレイン領域に達する下層ノード・
コンタクト孔およびビット・コンタクト孔を形成する工
程と、ＬＰＣＶＤにより全面に第１の所定膜厚の第２の
窒化シリコン膜を形成し、この第２の窒化シリコン膜の
エッチ・バックを行ない、上記下層ノード・コンタクト
孔およびビット・コンタクト孔の側面にのみにこれらの
第２の窒化シリコン膜を残置する工程と、全面に第１の
導電体膜を形成する工程と、上記第１の窒化シリコン膜
の上面が露出するまで上記第１の導電体膜，残置した上
記第２の窒化シリコン膜および上記酸化シリコン膜のＣ
ＭＰを行ない、この第１の窒化シリコン膜の上面に一致
した平坦な上面を有する窒化シリコン膜スペーサと、こ
の第１の導電体膜からなり，これらの窒化シリコン膜ス
ペーサを介して上記下層ノード・コンタクト孔およびビ
ット・コンタクト孔を充填するコンタクト・プラグとを
残置形成する工程と、上記第１の層間絶縁膜の表面上に
上記第１の方向に交差する第３の方向に概ね平行なビッ
ト線を形成し、平坦な上面を有する第２の酸化シリコン
系絶縁膜からなる第２の層間絶縁膜と第２の導電体膜と
を順次全面に形成する工程と、上記第２の導電体膜およ
び第２の層間絶縁膜を貫通して上記下層ノード・コンタ
クト孔に達する上層ノード・コンタクト孔を形成する工
程と、ＬＰＣＶＤにより、第２の所定膜厚の第３の導電
体膜を全面に形成する工程と、上記コンタクト・プラグ
の上面が露出するまで上記第３の導電体膜のエッチ・バ
ックを行ない、上記上層ノード・コンタクト孔の上端近
傍において上記第２の導電体膜に直接に接続し，上記下
層ノード・コンタクト孔の上端において上記窒化シリコ
ン膜スペーサの上面にのみに接触する第３の導電体膜を
残置する工程と、スパッタリングおよびＬＰＣＶＤによ
り、上記上層ノード・コンタクト孔の側面における膜厚
が第３の所定膜厚となり，上記第２の導電体膜の上面で
の膜厚がこの第３の所定膜厚より厚い侵入型化合物から
なる第１の窒化金属膜を形成する工程と、上記コンタク
ト・プラグの上面が露出し，さらに上記第２の導電体膜
の上面での膜厚と上記上層ノード・コンタクト孔の側面
での膜厚とが等しくなるまで上記第１の窒化金属膜のエ
ッチ・バックを行ない、上記下層ノード・コンタクト孔
の上端において上記窒化シリコン膜スペーサの上面にの
みに接触する第１の窒化金属膜を残置する工程と、残置
した上記第１の窒化金属膜の表面を酸化して、第１の容
量絶縁膜を形成し，第４の所定膜厚の第１の窒化金属膜
を残置する工程と、全面に第４の導電体膜を形成し、こ
の第４の導電体膜，上記第１の容量絶縁膜および残置さ
れた上記第１の窒化金属膜のパターニングを行ない、上
記上層ノード・コンタクト孔を介して上記コンタクト・
プラグに直接に接続されるこの第４の導電体膜からなる
ストレージ・ノード電極と、この第１の容量絶縁膜から
なる下部容量絶縁膜と、上記第２の導電体膜，残置した
上記第３の導電体膜および残置してパターニングしたこ
の第１の窒化金属膜からなる下部セル・プレート電極と
を形成する工程と、スパッタリングおよびＬＰＣＶＤに
より、上記ストレージ・ノード電極の側面における膜厚
が上記第３の所定膜厚および上記第４の所定膜厚の差に
等しい第５の所定膜厚となり，さらにこれらのストレー
ジ・ノード電極の上面での膜厚がこの第５の所定膜厚よ
り厚い上記第１の窒化金属膜と同一組成の第２の窒化金
属膜を形成する工程と、上記ストレージ・ノード電極の
空隙部の上記下部セル・プレート電極の上面が露出し，
さらにこれらのストレージ・ノード電極の上面での膜厚
とこれらのストレージ・ノード電極の側面での膜厚とが
等しくなるまでまで上記第２の窒化金属膜のエッチ・バ
ックを行ない、これらのストレージ・ノード電極の上面
および側面を覆うこの第２の窒化金属膜を残置する工程
と、残置した上記第２の窒化金属膜を酸化して、上部容
量絶縁膜に変換する工程と、上記第１の窒化金属膜と同
一組成である第３の窒化金属膜をＬＰＣＶＤにより全面
に形成し，上記ストレージ・ノード電極の空隙部の上記
下部セル・プレート電極の上面において直接に接続する
上部セル・プレート電極を形成する工程とを有すること
を特徴とする。
【００２４】好ましくは、上記下層ノード・コンタクト
孔およびビット・コンタクト孔が、上記ワード線に自己
整合的に形成される。また、上記上層ノード・コンタク
ト孔が上記ビット線に自己整合的に形成され、上記上層
ノード・コンタクト孔を形成した後、第２の酸化シリコ
ン膜をＬＰＣＶＤにより全面に形成し、この第２の酸化
シリコン膜のエッチ・バックを行ない、上記第２の導電
体膜の上面より低位置に上端を有し，これらの上層ノー
ド・コンタクト孔の側面に露出した上記ビット線を覆う
酸化シリコン膜スペーサをこれらの上層ノード・コンタ
クト孔の側面に形成する工程を有する。さらに、上記第
１，第２並びに第３の窒化金属膜が、窒化チタン膜，窒
化タンタル膜，窒化ジルコニウム膜および窒化ニオブ膜
のうちの１つである。
孔およびビット・コンタクト孔が、上記ワード線に自己
整合的に形成される。また、上記上層ノード・コンタク
ト孔が上記ビット線に自己整合的に形成され、上記上層
ノード・コンタクト孔を形成した後、第２の酸化シリコ
ン膜をＬＰＣＶＤにより全面に形成し、この第２の酸化
シリコン膜のエッチ・バックを行ない、上記第２の導電
体膜の上面より低位置に上端を有し，これらの上層ノー
ド・コンタクト孔の側面に露出した上記ビット線を覆う
酸化シリコン膜スペーサをこれらの上層ノード・コンタ
クト孔の側面に形成する工程を有する。さらに、上記第
１，第２並びに第３の窒化金属膜が、窒化チタン膜，窒
化タンタル膜，窒化ジルコニウム膜および窒化ニオブ膜
のうちの１つである。
【００２５】さらに好ましくは、少なくとも上記第１，
第２並びに第３の導電体膜がＮ型シリコン膜から形成さ
れ、さらに、上記第１の容量絶縁膜および上部容量絶縁
膜を形成するための酸化がプラズマ酸化である。あるい
は、上記第１の導電体膜の形成がバリア膜の形成とルテ
ニウム膜，イリジウム膜，ロジウム膜，レニウム膜およ
びオスミウム膜のうちの１つの金属膜の形成とからな
り、上記下層ノード・コンタクト孔を充填する上記コン
タクト・プラグの少なくとも上面にはこの金属膜の導電
性酸化物が形成され、少なくとも第２並びに第３の導電
体膜がＮ型シリコン膜から形成される。あるいは、上記
第１の導電体膜の形成がバリア膜の形成と酸化ルテニウ
ム，酸化イリジウム，酸化ロジウム，酸化レニウムおよ
び酸化オスミウムのうちの１つの導電性酸化物からなる
導電体膜の形成とからなり、少なくとも第２並びに第３
の導電体膜がＮ型シリコン膜から形成される。
第２並びに第３の導電体膜がＮ型シリコン膜から形成さ
れ、さらに、上記第１の容量絶縁膜および上部容量絶縁
膜を形成するための酸化がプラズマ酸化である。あるい
は、上記第１の導電体膜の形成がバリア膜の形成とルテ
ニウム膜，イリジウム膜，ロジウム膜，レニウム膜およ
びオスミウム膜のうちの１つの金属膜の形成とからな
り、上記下層ノード・コンタクト孔を充填する上記コン
タクト・プラグの少なくとも上面にはこの金属膜の導電
性酸化物が形成され、少なくとも第２並びに第３の導電
体膜がＮ型シリコン膜から形成される。あるいは、上記
第１の導電体膜の形成がバリア膜の形成と酸化ルテニウ
ム，酸化イリジウム，酸化ロジウム，酸化レニウムおよ
び酸化オスミウムのうちの１つの導電性酸化物からなる
導電体膜の形成とからなり、少なくとも第２並びに第３
の導電体膜がＮ型シリコン膜から形成される。
【００２６】本発明の半導体記憶装置の製造方法の第４
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の第１の方向とこの第１の方向に直交する第２の方向と
に規則的に配置された素子形成領域にゲート酸化膜を形
成し、このＰ型シリコン基板の表面上にこの第１の方向
に概ね平行なワード線を形成し、これらの素子形成領域
にこれらのワード線に自己整合的にＮ型ソース領域およ
びＮ型ドレイン領域を形成する工程と、平坦な上面を有
する第１の酸化シリコン系絶縁膜に第１の窒化シリコン
膜が積層してなる第１の層間絶縁膜を全面に形成し、所
要の膜厚の酸化シリコン膜を全面に形成し、この酸化シ
リコン膜並びにこの第１の層間絶縁膜を貫通して上記Ｎ
型ソース領域およびＮ型ドレイン領域に達する下層ノー
ド・コンタクト孔およびビット・コンタクト孔を形成す
る工程と、減圧気相成長法（ＬＰＣＶＤ）により全面に
第１の所定膜厚の第２の窒化シリコン膜を形成し、この
第２の窒化シリコン膜のエッチ・バックを行ない、上記
下層ノード・コンタクト孔およびビット・コンタクト孔
の側面にのみにこれらの第２の窒化シリコン膜を残置す
る工程と、バリア膜に、ルテニウム膜，イリジウム膜，
ロジウム膜，レニウム膜，オスミウム膜，酸化ルテニウ
ム膜，酸化イリジウム膜，酸化ロジウム膜，酸化レニウ
ム膜および酸化オスミウム膜のうちの１つを積層してな
る第１の導電体膜を全面に形成する工程と、上記第１の
窒化シリコン膜の上面が露出するまで上記第１の導電体
膜，残置した上記第２の窒化シリコン膜および上記酸化
シリコン膜の化学機械研磨（ＣＭＰ）を行ない、この第
１の窒化シリコン膜の上面に一致した平坦な上面を有す
る窒化シリコン膜スペーサと、この第１の導電体膜から
なり，これらの窒化シリコン膜スペーサを介して上記下
層ノード・コンタクト孔およびビット・コンタクト孔を
充填するコンタクト・プラグとを残置形成する工程と、
上記第１の層間絶縁膜の表面上に上記第１の方向に交差
する第３の方向に概ね平行なビット線を形成し、平坦な
上面を有する第２の酸化シリコン系絶縁膜からなる第２
の層間絶縁膜を全面に形成する工程と、ルテニウム膜，
イリジウム膜，ロジウム膜，レニウム膜，オスミウム
膜，酸化ルテニウム膜，酸化イリジウム膜，酸化ロジウ
ム膜，酸化レニウム膜および酸化オスミウム膜のうちの
１つからなる第２の導電体膜を全面に形成する工程と、
Ｎ型シリコン膜からなる第３の導電体膜の形成と、上記
第３の導電体膜，第２の導電体膜および第２の層間絶縁
膜を貫通して上記下層ノード・コンタクト孔に達する上
層ノード・コンタクト孔を形成する工程と、ＬＰＣＶＤ
により、Ｎ型シリコン膜からなる第２の所定膜厚の第４
の導電体膜を全面に形成する工程と、上記コンタクト・
プラグの上面が露出するまで上記第４の導電体膜のエッ
チ・バックを行ない、上記上層ノード・コンタクト孔の
上端近傍において上記第２の導電体膜に直接に接続し，
上記下層ノード・コンタクト孔の上端において上記窒化
シリコン膜スペーサの上面にのみに接触する第４の導電
体膜を残置する工程と、残置した上記第３および第４の
導電体膜の露出した表面を熱を酸化して、酸化シリコン
膜からなる第１の容量絶縁膜を形成する工程と、Ｎ型シ
リコン膜からなる第５の導電体膜を全面に形成し、この
第５の導電体膜，上記第１の容量絶縁膜および上記第３
の導電体膜のパターニングを行ない、上記上層ノード・
コンタクト孔を介して上記コンタクト・プラグに直接に
接続されるこの第５の導電体膜からなるストレージ・ノ
ード電極と、この第１の容量絶縁膜からなる下部容量絶
縁膜と、上記第２の導電体膜，この第３の導電体膜およ
び上記第４の導電体膜からなる下部セル・プレート電極
を形成する工程と、上記下部セル・プレートの上記第２
の導電体膜および上記ストレージ・ノード電極の露出し
た表面を熱を酸化して、酸化シリコン膜からなる上部容
量絶縁膜を形成する工程と、Ｎ型シリコン膜からなる第
６の導電体膜を全面に形成し，上記ストレージ・ノード
電極の空隙部の上記下部セル・プレート電極の上面にお
いて直接に接続する上部セル・プレート電極を形成する
工程とを有することを特徴とする。
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の第１の方向とこの第１の方向に直交する第２の方向と
に規則的に配置された素子形成領域にゲート酸化膜を形
成し、このＰ型シリコン基板の表面上にこの第１の方向
に概ね平行なワード線を形成し、これらの素子形成領域
にこれらのワード線に自己整合的にＮ型ソース領域およ
びＮ型ドレイン領域を形成する工程と、平坦な上面を有
する第１の酸化シリコン系絶縁膜に第１の窒化シリコン
膜が積層してなる第１の層間絶縁膜を全面に形成し、所
要の膜厚の酸化シリコン膜を全面に形成し、この酸化シ
リコン膜並びにこの第１の層間絶縁膜を貫通して上記Ｎ
型ソース領域およびＮ型ドレイン領域に達する下層ノー
ド・コンタクト孔およびビット・コンタクト孔を形成す
る工程と、減圧気相成長法（ＬＰＣＶＤ）により全面に
第１の所定膜厚の第２の窒化シリコン膜を形成し、この
第２の窒化シリコン膜のエッチ・バックを行ない、上記
下層ノード・コンタクト孔およびビット・コンタクト孔
の側面にのみにこれらの第２の窒化シリコン膜を残置す
る工程と、バリア膜に、ルテニウム膜，イリジウム膜，
ロジウム膜，レニウム膜，オスミウム膜，酸化ルテニウ
ム膜，酸化イリジウム膜，酸化ロジウム膜，酸化レニウ
ム膜および酸化オスミウム膜のうちの１つを積層してな
る第１の導電体膜を全面に形成する工程と、上記第１の
窒化シリコン膜の上面が露出するまで上記第１の導電体
膜，残置した上記第２の窒化シリコン膜および上記酸化
シリコン膜の化学機械研磨（ＣＭＰ）を行ない、この第
１の窒化シリコン膜の上面に一致した平坦な上面を有す
る窒化シリコン膜スペーサと、この第１の導電体膜から
なり，これらの窒化シリコン膜スペーサを介して上記下
層ノード・コンタクト孔およびビット・コンタクト孔を
充填するコンタクト・プラグとを残置形成する工程と、
上記第１の層間絶縁膜の表面上に上記第１の方向に交差
する第３の方向に概ね平行なビット線を形成し、平坦な
上面を有する第２の酸化シリコン系絶縁膜からなる第２
の層間絶縁膜を全面に形成する工程と、ルテニウム膜，
イリジウム膜，ロジウム膜，レニウム膜，オスミウム
膜，酸化ルテニウム膜，酸化イリジウム膜，酸化ロジウ
ム膜，酸化レニウム膜および酸化オスミウム膜のうちの
１つからなる第２の導電体膜を全面に形成する工程と、
Ｎ型シリコン膜からなる第３の導電体膜の形成と、上記
第３の導電体膜，第２の導電体膜および第２の層間絶縁
膜を貫通して上記下層ノード・コンタクト孔に達する上
層ノード・コンタクト孔を形成する工程と、ＬＰＣＶＤ
により、Ｎ型シリコン膜からなる第２の所定膜厚の第４
の導電体膜を全面に形成する工程と、上記コンタクト・
プラグの上面が露出するまで上記第４の導電体膜のエッ
チ・バックを行ない、上記上層ノード・コンタクト孔の
上端近傍において上記第２の導電体膜に直接に接続し，
上記下層ノード・コンタクト孔の上端において上記窒化
シリコン膜スペーサの上面にのみに接触する第４の導電
体膜を残置する工程と、残置した上記第３および第４の
導電体膜の露出した表面を熱を酸化して、酸化シリコン
膜からなる第１の容量絶縁膜を形成する工程と、Ｎ型シ
リコン膜からなる第５の導電体膜を全面に形成し、この
第５の導電体膜，上記第１の容量絶縁膜および上記第３
の導電体膜のパターニングを行ない、上記上層ノード・
コンタクト孔を介して上記コンタクト・プラグに直接に
接続されるこの第５の導電体膜からなるストレージ・ノ
ード電極と、この第１の容量絶縁膜からなる下部容量絶
縁膜と、上記第２の導電体膜，この第３の導電体膜およ
び上記第４の導電体膜からなる下部セル・プレート電極
を形成する工程と、上記下部セル・プレートの上記第２
の導電体膜および上記ストレージ・ノード電極の露出し
た表面を熱を酸化して、酸化シリコン膜からなる上部容
量絶縁膜を形成する工程と、Ｎ型シリコン膜からなる第
６の導電体膜を全面に形成し，上記ストレージ・ノード
電極の空隙部の上記下部セル・プレート電極の上面にお
いて直接に接続する上部セル・プレート電極を形成する
工程とを有することを特徴とする。
【００２７】好ましくは、上記下層ノード・コンタクト
孔およびビット・コンタクト孔が上記ワード線に自己整
合的に形成される。さらに、上記上層ノード・コンタク
ト孔が上記ビット線に自己整合的に形成され、上記上層
ノード・コンタクト孔を形成した後、第２の酸化シリコ
ン膜をＬＰＣＶＤにより全面に形成し、この第２の酸化
シリコン膜のエッチ・バックを行ない、これらの上層ノ
ード・コンタクト孔の側面を覆う酸化シリコン膜スペー
サを形成する工程を有する。
孔およびビット・コンタクト孔が上記ワード線に自己整
合的に形成される。さらに、上記上層ノード・コンタク
ト孔が上記ビット線に自己整合的に形成され、上記上層
ノード・コンタクト孔を形成した後、第２の酸化シリコ
ン膜をＬＰＣＶＤにより全面に形成し、この第２の酸化
シリコン膜のエッチ・バックを行ない、これらの上層ノ
ード・コンタクト孔の側面を覆う酸化シリコン膜スペー
サを形成する工程を有する。
【００２８】本発明の半導体記憶装置の製造方法の第５
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の第１の方向とこの第１の方向に直交する第２の方向と
に規則的に配置された素子形成領域にゲート酸化膜を形
成し、このＰ型シリコン基板の表面上にこの第１の方向
に概ね平行なワード線を形成し、これらの素子形成領域
にこれらのワード線に自己整合的にＮ型ソース領域およ
びＮ型ドレイン領域を形成する工程と、平坦な上面を有
する第１の酸化シリコン系絶縁膜に第１の窒化シリコン
膜が積層してなる第１の層間絶縁膜を全面に形成し、所
要の膜厚の酸化シリコン膜を全面に形成し、この酸化シ
リコン膜並びにこの第１の層間絶縁膜を貫通して上記Ｎ
型ソース領域およびＮ型ドレイン領域に達する下層ノー
ド・コンタクト孔およびビット・コンタクト孔を形成す
る工程と、ＬＰＣＶＤにより全面に第１の所定膜厚の第
２の窒化シリコン膜を形成し、この第２の窒化シリコン
膜のエッチ・バックを行ない、上記下層ノード・コンタ
クト孔およびビット・コンタクト孔の側面にのみにこの
第２の窒化シリコン膜を残置する工程と、バリア膜にル
テニウム膜，イリジウム膜，ロジウム膜，レニウム膜，
オスミウム膜，酸化ルテニウム膜，酸化イリジウム膜，
酸化ロジウム膜，酸化レニウム膜および酸化オスミウム
膜のうちの１つが積層した膜もしくはＮ型シリコン膜か
らなる第１の導電体膜を全面に形成する工程と、上記第
１の窒化シリコン膜の上面が露出するまで上記第１の導
電体膜，残置した上記第２の窒化シリコン膜および上記
酸化シリコン膜のＣＭＰを行ない、この第１の窒化シリ
コン膜の上面に一致した平坦な上面を有する窒化シリコ
ン膜スペーサと、この第１の導電体膜からなり，これら
の窒化シリコン膜スペーサを介して上記下層ノード・コ
ンタクト孔およびビット・コンタクト孔を充填するコン
タクト・プラグとを残置形成する工程と、上記第１の層
間絶縁膜の表面上に上記第１の方向に交差する第３の方
向に概ね平行なビット線を形成し、平坦な上面を有する
第２の酸化シリコン系絶縁膜からなる第２の層間絶縁膜
を全面に形成する工程と、ルテニウム膜，イリジウム
膜，ロジウム膜，レニウム膜，オスミウム膜，酸化ルテ
ニウム膜，酸化イリジウム膜，酸化ロジウム膜，酸化レ
ニウム膜，酸化オスミウム膜およびＮ型シリコン膜のう
ちの１つからなる第２の導電体膜を全面に形成する工程
と、上記第２の導電体膜および第２の層間絶縁膜を貫通
して上記下層ノード・コンタクト孔に達する上層ノード
・コンタクト孔を形成する工程と、スパッタリングおよ
びＬＰＣＶＤにより、上記上層ノード・コンタクト孔の
側面における膜厚が第２の所定膜厚となり，上記第２の
導電体膜の上面での膜厚がこの第２の所定膜厚より厚い
侵入型化合物からなる第１の窒化金属膜を形成する工程
と、上記コンタクト・プラグの上面が露出し，さらに上
記第２の導電体膜の上面での膜厚と上記上層ノード・コ
ンタクト孔の側面での膜厚とが等しくなるまで上記第１
の窒化金属膜のエッチ・バックを行ない、上記下層ノー
ド・コンタクト孔の上端において上記窒化シリコン膜ス
ペーサの上面にのみに接触する第１の窒化金属膜を残置
する工程と、残置した上記第１の窒化金属膜の表面を酸
化して、第１の容量絶縁膜形成し，第３の所定膜厚の第
１の窒化金属膜を残置する工程と、全面に第３の導電体
膜を形成し、この第３の導電体膜，上記第１の容量絶縁
膜および残置された上記第１の窒化金属膜のパターニン
グを行ない、上記上層ノード・コンタクト孔を介して上
記コンタクト・プラグに直接に接続されるこの第４の導
電体膜からなるストレージ・ノード電極と、この第１の
容量絶縁膜からなる下部容量絶縁膜と、上記第２の導電
体膜および残置してパターニングしたこの第１の窒化金
属膜からなる下部セル・プレート電極とを形成する工程
と、スパッタリングおよびＬＰＣＶＤにより、上記スト
レージ・ノード電極の側面における膜厚が上記第２の所
定膜厚および上記第３の所定膜厚の差に等しい第４の所
定膜厚となり，さらにこれらのストレージ・ノード電極
の上面での膜厚がこの第４の所定膜厚より厚い上記第１
の窒化金属膜と同一組成の第２の窒化金属膜を形成する
工程と、上記ストレージ・ノード電極の空隙部の上記下
部セル・プレート電極の上面が露出し，さらにこれらの
ストレージ・ノード電極の上面での膜厚とこれらのスト
レージ・ノード電極の側面での膜厚とが等しくなるまで
まで上記第２の窒化金属膜のエッチ・バックを行ない、
これらのストレージ・ノード電極の上面および側面を覆
うこの第２の窒化金属膜を残置する工程と、残置した上
記第２の窒化金属膜を酸化して、上部容量絶縁膜に変換
する工程と、上記第１の窒化金属膜と同一組成である第
３の窒化金属膜をＬＰＣＶＤにより全面に形成し，上記
ストレージ・ノード電極の空隙部の上記下部セル・プレ
ート電極の上面において直接に接続する上部セル・プレ
ート電極を形成する工程とを有することを特徴とする。
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、このＰ型シリコン基板の表面
の第１の方向とこの第１の方向に直交する第２の方向と
に規則的に配置された素子形成領域にゲート酸化膜を形
成し、このＰ型シリコン基板の表面上にこの第１の方向
に概ね平行なワード線を形成し、これらの素子形成領域
にこれらのワード線に自己整合的にＮ型ソース領域およ
びＮ型ドレイン領域を形成する工程と、平坦な上面を有
する第１の酸化シリコン系絶縁膜に第１の窒化シリコン
膜が積層してなる第１の層間絶縁膜を全面に形成し、所
要の膜厚の酸化シリコン膜を全面に形成し、この酸化シ
リコン膜並びにこの第１の層間絶縁膜を貫通して上記Ｎ
型ソース領域およびＮ型ドレイン領域に達する下層ノー
ド・コンタクト孔およびビット・コンタクト孔を形成す
る工程と、ＬＰＣＶＤにより全面に第１の所定膜厚の第
２の窒化シリコン膜を形成し、この第２の窒化シリコン
膜のエッチ・バックを行ない、上記下層ノード・コンタ
クト孔およびビット・コンタクト孔の側面にのみにこの
第２の窒化シリコン膜を残置する工程と、バリア膜にル
テニウム膜，イリジウム膜，ロジウム膜，レニウム膜，
オスミウム膜，酸化ルテニウム膜，酸化イリジウム膜，
酸化ロジウム膜，酸化レニウム膜および酸化オスミウム
膜のうちの１つが積層した膜もしくはＮ型シリコン膜か
らなる第１の導電体膜を全面に形成する工程と、上記第
１の窒化シリコン膜の上面が露出するまで上記第１の導
電体膜，残置した上記第２の窒化シリコン膜および上記
酸化シリコン膜のＣＭＰを行ない、この第１の窒化シリ
コン膜の上面に一致した平坦な上面を有する窒化シリコ
ン膜スペーサと、この第１の導電体膜からなり，これら
の窒化シリコン膜スペーサを介して上記下層ノード・コ
ンタクト孔およびビット・コンタクト孔を充填するコン
タクト・プラグとを残置形成する工程と、上記第１の層
間絶縁膜の表面上に上記第１の方向に交差する第３の方
向に概ね平行なビット線を形成し、平坦な上面を有する
第２の酸化シリコン系絶縁膜からなる第２の層間絶縁膜
を全面に形成する工程と、ルテニウム膜，イリジウム
膜，ロジウム膜，レニウム膜，オスミウム膜，酸化ルテ
ニウム膜，酸化イリジウム膜，酸化ロジウム膜，酸化レ
ニウム膜，酸化オスミウム膜およびＮ型シリコン膜のう
ちの１つからなる第２の導電体膜を全面に形成する工程
と、上記第２の導電体膜および第２の層間絶縁膜を貫通
して上記下層ノード・コンタクト孔に達する上層ノード
・コンタクト孔を形成する工程と、スパッタリングおよ
びＬＰＣＶＤにより、上記上層ノード・コンタクト孔の
側面における膜厚が第２の所定膜厚となり，上記第２の
導電体膜の上面での膜厚がこの第２の所定膜厚より厚い
侵入型化合物からなる第１の窒化金属膜を形成する工程
と、上記コンタクト・プラグの上面が露出し，さらに上
記第２の導電体膜の上面での膜厚と上記上層ノード・コ
ンタクト孔の側面での膜厚とが等しくなるまで上記第１
の窒化金属膜のエッチ・バックを行ない、上記下層ノー
ド・コンタクト孔の上端において上記窒化シリコン膜ス
ペーサの上面にのみに接触する第１の窒化金属膜を残置
する工程と、残置した上記第１の窒化金属膜の表面を酸
化して、第１の容量絶縁膜形成し，第３の所定膜厚の第
１の窒化金属膜を残置する工程と、全面に第３の導電体
膜を形成し、この第３の導電体膜，上記第１の容量絶縁
膜および残置された上記第１の窒化金属膜のパターニン
グを行ない、上記上層ノード・コンタクト孔を介して上
記コンタクト・プラグに直接に接続されるこの第４の導
電体膜からなるストレージ・ノード電極と、この第１の
容量絶縁膜からなる下部容量絶縁膜と、上記第２の導電
体膜および残置してパターニングしたこの第１の窒化金
属膜からなる下部セル・プレート電極とを形成する工程
と、スパッタリングおよびＬＰＣＶＤにより、上記スト
レージ・ノード電極の側面における膜厚が上記第２の所
定膜厚および上記第３の所定膜厚の差に等しい第４の所
定膜厚となり，さらにこれらのストレージ・ノード電極
の上面での膜厚がこの第４の所定膜厚より厚い上記第１
の窒化金属膜と同一組成の第２の窒化金属膜を形成する
工程と、上記ストレージ・ノード電極の空隙部の上記下
部セル・プレート電極の上面が露出し，さらにこれらの
ストレージ・ノード電極の上面での膜厚とこれらのスト
レージ・ノード電極の側面での膜厚とが等しくなるまで
まで上記第２の窒化金属膜のエッチ・バックを行ない、
これらのストレージ・ノード電極の上面および側面を覆
うこの第２の窒化金属膜を残置する工程と、残置した上
記第２の窒化金属膜を酸化して、上部容量絶縁膜に変換
する工程と、上記第１の窒化金属膜と同一組成である第
３の窒化金属膜をＬＰＣＶＤにより全面に形成し，上記
ストレージ・ノード電極の空隙部の上記下部セル・プレ
ート電極の上面において直接に接続する上部セル・プレ
ート電極を形成する工程とを有することを特徴とする。
【００２９】好ましくは、上記下層ノード・コンタクト
孔およびビット・コンタクト孔が上記ワード線に自己整
合的に形成され、さらに、上記上層ノード・コンタクト
孔が上記ビット線に自己整合的に形成され、上記上層ノ
ード・コンタクト孔を形成した後、第２の酸化シリコン
膜をＬＰＣＶＤにより全面に形成し、この第２の酸化シ
リコン膜のエッチ・バックを行ない、これらの上層ノー
ド・コンタクト孔の側面を覆う酸化シリコン膜スペーサ
を形成する工程を有する。
孔およびビット・コンタクト孔が上記ワード線に自己整
合的に形成され、さらに、上記上層ノード・コンタクト
孔が上記ビット線に自己整合的に形成され、上記上層ノ
ード・コンタクト孔を形成した後、第２の酸化シリコン
膜をＬＰＣＶＤにより全面に形成し、この第２の酸化シ
リコン膜のエッチ・バックを行ない、これらの上層ノー
ド・コンタクト孔の側面を覆う酸化シリコン膜スペーサ
を形成する工程を有する。
【００３０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００３１】ＤＲＡＭのメモリ・セルのワード線並びに
ビット線を含んだ平面模式図およびビット線並びにスト
レージ・ノード電極を含んだ平面模式図である図１
（ａ）および図１（ｂ）と、図１のＡＡ線，ＢＢ線およ
びＣＣ線での断面模式図である図２，図３および図４と
を併せて参照すると、本発明の第１の実施の形態の第１
の適用例によるＤＲＡＭは０．５μｍデザイン・ルール
のもとに形成されたスタックド型でＣＯＢ型のメモリ・
セルを有した例えば折り返しビット線方式のＤＲＡＭで
あり、このメモリ・セルは以下のとおりの構造をなして
いる。なお、平面模式図である図１（ａ）において、理
解を容易にするために、素子形成領域（Ｎ型ソース領
域，Ｎ型ドレイン領域）とワード線およびビット線とが
分離しているように表現してある。
ビット線を含んだ平面模式図およびビット線並びにスト
レージ・ノード電極を含んだ平面模式図である図１
（ａ）および図１（ｂ）と、図１のＡＡ線，ＢＢ線およ
びＣＣ線での断面模式図である図２，図３および図４と
を併せて参照すると、本発明の第１の実施の形態の第１
の適用例によるＤＲＡＭは０．５μｍデザイン・ルール
のもとに形成されたスタックド型でＣＯＢ型のメモリ・
セルを有した例えば折り返しビット線方式のＤＲＡＭで
あり、このメモリ・セルは以下のとおりの構造をなして
いる。なお、平面模式図である図１（ａ）において、理
解を容易にするために、素子形成領域（Ｎ型ソース領
域，Ｎ型ドレイン領域）とワード線およびビット線とが
分離しているように表現してある。
【００３２】Ｐ型シリコン基板１０１の表面におけるメ
モリ・セル・アレイが形成された領域では、膜厚４００
ｎｍ程度のＬＯＣＯＳ型のフィールド酸化膜１０２によ
り区画された素子形成領域が、Ｘ方向（横方向）および
（Ｘ方向と直交する）Ｙ方向（縦方向）に規則的に配置
されている。これらの素子形成領域は、横長のＴ字型形
状をなしている。Ｙ方向に平行に設けられた複数のワー
ド線１０４は、それぞれ膜厚１０ｎｍ程度のゲート酸化
膜１０３を介して複数の素子形成領域上を横断してい
る。ワード線１０４の線幅（ゲート長）および間隔はと
もに０．５μｍ程度であり、これらの膜厚は２００ｎｍ
程度である。これらのワード線１０４は、例えばＮ型多
結晶シリコン膜，タングステン・ポリサイド膜等から形
成されている。それぞれの素子形成領域には、２つのワ
ード線１０４からなる２つのゲート電極と、これらのワ
ード線１０４に自己整合的にＰ型シリコン基板１０１の
表面に形成された２つのＮ型ソース領域１０５Ａおよび
１つのＮ型ドレイン領域１０５Ｂとからなる２つのＮチ
ャネルＭＯＳトランジスタが設けられている。Ｎ型ソー
ス領域１０５Ａ，Ｎ型ドレイン領域１０５Ｂの接合の深
さはともに０．２μｍ程度であり、Ｎ型ソース領域１０
５Ａの幅（ゲート幅）は０．８μｍ程度である。
モリ・セル・アレイが形成された領域では、膜厚４００
ｎｍ程度のＬＯＣＯＳ型のフィールド酸化膜１０２によ
り区画された素子形成領域が、Ｘ方向（横方向）および
（Ｘ方向と直交する）Ｙ方向（縦方向）に規則的に配置
されている。これらの素子形成領域は、横長のＴ字型形
状をなしている。Ｙ方向に平行に設けられた複数のワー
ド線１０４は、それぞれ膜厚１０ｎｍ程度のゲート酸化
膜１０３を介して複数の素子形成領域上を横断してい
る。ワード線１０４の線幅（ゲート長）および間隔はと
もに０．５μｍ程度であり、これらの膜厚は２００ｎｍ
程度である。これらのワード線１０４は、例えばＮ型多
結晶シリコン膜，タングステン・ポリサイド膜等から形
成されている。それぞれの素子形成領域には、２つのワ
ード線１０４からなる２つのゲート電極と、これらのワ
ード線１０４に自己整合的にＰ型シリコン基板１０１の
表面に形成された２つのＮ型ソース領域１０５Ａおよび
１つのＮ型ドレイン領域１０５Ｂとからなる２つのＮチ
ャネルＭＯＳトランジスタが設けられている。Ｎ型ソー
ス領域１０５Ａ，Ｎ型ドレイン領域１０５Ｂの接合の深
さはともに０．２μｍ程度であり、Ｎ型ソース領域１０
５Ａの幅（ゲート幅）は０．８μｍ程度である。
【００３３】ワード線１０４を含めてフィールド酸化膜
１０２の表面は第１の層間絶縁膜により覆われている。
この第１の層間絶縁膜は、平坦な上面を有する第１の酸
化シリコン系絶縁膜とこれの上面を覆う膜厚３０ｎｍ程
度の窒化シリコン膜１１３とから構成されている。第１
の酸化シリコン系絶縁膜は、ワード線１０４およびフィ
ールド酸化膜１０２の表面を直接に覆うＬＰＣＶＤによ
る膜厚５０ｎｍ程度の酸化シリコン膜（ＨＴＯ膜）（図
示せず）と、平坦な上面を有するＢＰＳＧ膜１１２とか
ら構成されている。ワード線１０４直上でのＢＰＳＧ膜
１１２の膜厚は２５０ｎｍ程度である。
１０２の表面は第１の層間絶縁膜により覆われている。
この第１の層間絶縁膜は、平坦な上面を有する第１の酸
化シリコン系絶縁膜とこれの上面を覆う膜厚３０ｎｍ程
度の窒化シリコン膜１１３とから構成されている。第１
の酸化シリコン系絶縁膜は、ワード線１０４およびフィ
ールド酸化膜１０２の表面を直接に覆うＬＰＣＶＤによ
る膜厚５０ｎｍ程度の酸化シリコン膜（ＨＴＯ膜）（図
示せず）と、平坦な上面を有するＢＰＳＧ膜１１２とか
ら構成されている。ワード線１０４直上でのＢＰＳＧ膜
１１２の膜厚は２５０ｎｍ程度である。
【００３４】この第１の層間絶縁膜には、Ｎ型ソース領
域１０５Ａに達する０．５μｍ□程度の下層ノード・コ
ンタクト孔１１４ＡとＮ型ドレイン領域１０５Ｂに達す
る０．５μｍ□程度のビット・コンタクト孔１１４Ｂと
が設けられている。ビット・コンタクト孔１１４Ｂは下
層ノード・コンタクト孔１１４ＡのＸ方向およびＹ方向
になす平行な列から外れた位置に設けられている。これ
らの下層ノード・コンタクト孔１１４Ａ，ビット・コン
タクト孔１１４Ｂはそれぞれワード線１０４に自己整合
的に形成されている。ワード線１０４の間隔を０．５μ
ｍより広くするならば、下層ノード・コンタクト孔１１
４Ａ，ビット・コンタクト孔１１４Ｂはワード線１０４
に自己整合的に形成されなくなる。
域１０５Ａに達する０．５μｍ□程度の下層ノード・コ
ンタクト孔１１４ＡとＮ型ドレイン領域１０５Ｂに達す
る０．５μｍ□程度のビット・コンタクト孔１１４Ｂと
が設けられている。ビット・コンタクト孔１１４Ｂは下
層ノード・コンタクト孔１１４ＡのＸ方向およびＹ方向
になす平行な列から外れた位置に設けられている。これ
らの下層ノード・コンタクト孔１１４Ａ，ビット・コン
タクト孔１１４Ｂはそれぞれワード線１０４に自己整合
的に形成されている。ワード線１０４の間隔を０．５μ
ｍより広くするならば、下層ノード・コンタクト孔１１
４Ａ，ビット・コンタクト孔１１４Ｂはワード線１０４
に自己整合的に形成されなくなる。
【００３５】下層ノード・コンタクト孔１１４Ａ，ビッ
ト・コンタクト孔１１４Ｂの側面はそれぞれ窒化シリコ
ン膜スペーサ１１６ｂにより直接に覆われ、これらの窒
化シリコン膜スペーサ１１６ｂを介して下層ノード・コ
ンタクト孔１１４Ａ，ビット・コンタクト孔１１４Ｂは
それぞれコンタクト・プラグ１１７Ａ，１１７Ｂにより
充填されている。窒化シリコン膜スペーサ１１６ｂは窒
化シリコン膜１１３の上面と一致する平坦な上面を有
し、これらの幅は１５０ｎｍ程度である。コンタクト・
プラグ１１７Ａ，１１７Ｂの上面は、概ね窒化シリコン
膜スペーサー１１６ｂの上面と一致し、概ね平坦であ
る。これらのコンタクト・プラグ１１７Ａ，１１７Ｂ
は、例えば（チタン膜と窒化チタン膜とからなる）バリ
ア膜にタングステン膜が積層された膜あるいはＮ型シリ
コン膜からなり、窒化シリコン膜スペーサー１１６ｂに
よりワード線１０４から絶縁されている。
ト・コンタクト孔１１４Ｂの側面はそれぞれ窒化シリコ
ン膜スペーサ１１６ｂにより直接に覆われ、これらの窒
化シリコン膜スペーサ１１６ｂを介して下層ノード・コ
ンタクト孔１１４Ａ，ビット・コンタクト孔１１４Ｂは
それぞれコンタクト・プラグ１１７Ａ，１１７Ｂにより
充填されている。窒化シリコン膜スペーサ１１６ｂは窒
化シリコン膜１１３の上面と一致する平坦な上面を有
し、これらの幅は１５０ｎｍ程度である。コンタクト・
プラグ１１７Ａ，１１７Ｂの上面は、概ね窒化シリコン
膜スペーサー１１６ｂの上面と一致し、概ね平坦であ
る。これらのコンタクト・プラグ１１７Ａ，１１７Ｂ
は、例えば（チタン膜と窒化チタン膜とからなる）バリ
ア膜にタングステン膜が積層された膜あるいはＮ型シリ
コン膜からなり、窒化シリコン膜スペーサー１１６ｂに
よりワード線１０４から絶縁されている。
【００３６】第１の層間絶縁膜の表面上には、（概ねＹ
方向でのＮ型ソース領域１０５Ａの空隙部直上の部分
で）Ｘ方向に平行な複数のビット線１１８が設けられて
いる。各ビット線１１８は、それぞれ複数の（ビット・
コンタクト孔１１４Ｂを充填する）コンタクト・プラグ
１１７Ｂを介して、複数のＮ型ドレイン領域１０５Ｂに
接続されている。ビット線１１８の線幅，間隔および膜
厚はそれぞれ０．５μｍ程度，０．８μｍ程度および２
００ｎｍ程度であり、ビット線１１８は例えばタングス
テン・シリサイド（ＷＳｉ2 ）膜あるいはタングステン
・ポリサイド膜等から形成されている。
方向でのＮ型ソース領域１０５Ａの空隙部直上の部分
で）Ｘ方向に平行な複数のビット線１１８が設けられて
いる。各ビット線１１８は、それぞれ複数の（ビット・
コンタクト孔１１４Ｂを充填する）コンタクト・プラグ
１１７Ｂを介して、複数のＮ型ドレイン領域１０５Ｂに
接続されている。ビット線１１８の線幅，間隔および膜
厚はそれぞれ０．５μｍ程度，０．８μｍ程度および２
００ｎｍ程度であり、ビット線１１８は例えばタングス
テン・シリサイド（ＷＳｉ2 ）膜あるいはタングステン
・ポリサイド膜等から形成されている。
【００３７】ビット線１１８を含めて第１の層間絶縁膜
の表面は、平坦な上面を有する第２の酸化シリコン系絶
縁膜により覆われている。第２の酸化シリコン系絶縁膜
は、例えばビット線１１８を直接に覆う膜厚５０ｎｍ程
度の第２のＨＴＯ膜（図示せず）と、平坦な上面を有す
るＢＰＳＧ膜１２２との積層膜からなる。ビット線１１
８直上でのＢＰＳＧ膜１２２の膜厚は、例えば２５０ｎ
ｍ程度である。（メモリ・セル・アレイが形成される領
域での）ＢＰＳＧ膜１２２の表面上には、（第１の導電
体膜である）膜厚１５０ｎｍ程度のＮ型シリコン膜１２
３が設けられている。なお、このＮ型シリコン膜１２３
の製造方法に依っては、第２の酸化シリコン系絶縁膜と
して、ＢＰＳＧ膜１２２の上にさらに膜厚５０ｎｍ程度
の酸化シリコン膜を積層しておくことが好ましい。
の表面は、平坦な上面を有する第２の酸化シリコン系絶
縁膜により覆われている。第２の酸化シリコン系絶縁膜
は、例えばビット線１１８を直接に覆う膜厚５０ｎｍ程
度の第２のＨＴＯ膜（図示せず）と、平坦な上面を有す
るＢＰＳＧ膜１２２との積層膜からなる。ビット線１１
８直上でのＢＰＳＧ膜１２２の膜厚は、例えば２５０ｎ
ｍ程度である。（メモリ・セル・アレイが形成される領
域での）ＢＰＳＧ膜１２２の表面上には、（第１の導電
体膜である）膜厚１５０ｎｍ程度のＮ型シリコン膜１２
３が設けられている。なお、このＮ型シリコン膜１２３
の製造方法に依っては、第２の酸化シリコン系絶縁膜と
して、ＢＰＳＧ膜１２２の上にさらに膜厚５０ｎｍ程度
の酸化シリコン膜を積層しておくことが好ましい。
【００３８】ＢＰＳＧ膜１２２には、（Ｎ型シリコン膜
１２３およびこのＢＰＳＧ膜１２２を貫通して）上記下
層ノード・コンタクト孔１１４Ａに達する０．５μｍ□
程度の上層ノード・コンタクト孔１２４が設けられてい
る。それぞれの上層ノード・コンタクト孔１２４は、
（第２の導電体膜である）７０ｎｍ程度の幅を有したＮ
型シリコン膜スペーサ１２６により直接に覆われてい
る。これらのＮ型シリコン膜スペーサ１２６の底面は、
それぞれの下層ノード・コンタクト孔１１４Ａの上端に
おいて窒化シリコン膜スペーサ１１６ｂの上面にのみに
接触し、コンタクト・プラグ１１７Ａには接続されず，
コンタクト・プラグ１１７Ａとの間に８０ｎｍ程度の間
隔を有している。さらに、これらのＮ型シリコン膜スペ
ーサ１２６は、それぞれの上層ノード・コンタクト孔１
２４の上端において、Ｎ型シリコン膜１２３の側面に直
接に接続されている。すなわち、複数のＮ型シリコン膜
スペーサ１２６がこのＮ型シリコン膜１２３を介して電
気的に接続されている。本適用例では、このＮ型シリコ
ン膜１２３とこれらのＮ型シリコン膜スペーサ１２６と
により、下部セル・プレート電極が構成されている。
１２３およびこのＢＰＳＧ膜１２２を貫通して）上記下
層ノード・コンタクト孔１１４Ａに達する０．５μｍ□
程度の上層ノード・コンタクト孔１２４が設けられてい
る。それぞれの上層ノード・コンタクト孔１２４は、
（第２の導電体膜である）７０ｎｍ程度の幅を有したＮ
型シリコン膜スペーサ１２６により直接に覆われてい
る。これらのＮ型シリコン膜スペーサ１２６の底面は、
それぞれの下層ノード・コンタクト孔１１４Ａの上端に
おいて窒化シリコン膜スペーサ１１６ｂの上面にのみに
接触し、コンタクト・プラグ１１７Ａには接続されず，
コンタクト・プラグ１１７Ａとの間に８０ｎｍ程度の間
隔を有している。さらに、これらのＮ型シリコン膜スペ
ーサ１２６は、それぞれの上層ノード・コンタクト孔１
２４の上端において、Ｎ型シリコン膜１２３の側面に直
接に接続されている。すなわち、複数のＮ型シリコン膜
スペーサ１２６がこのＮ型シリコン膜１２３を介して電
気的に接続されている。本適用例では、このＮ型シリコ
ン膜１２３とこれらのＮ型シリコン膜スペーサ１２６と
により、下部セル・プレート電極が構成されている。
【００３９】例えばＮ型シリコン膜からなるストレージ
・ノード電極１３４は、それぞれの上層ノード・コンタ
クト孔１２４を介して、それぞれの下層ノード・コンタ
クト孔１１４Ａを充填するコンタクト・プラグ１１７Ａ
の上端に直接に接続され、さらにコンタクト・プラグ１
１７Ａ近傍の窒化シリコン膜スペーサ１１６ｂの上面に
７０ｎｍ程度の幅で接触している。ストレージ・ノード
電極１３４により覆われたＮ型シリコン膜１２３並びに
Ｎ型シリコン膜スペーサ１２６の表面には、下部容量絶
縁膜である膜厚１０ｎｍ程度の第１の酸化チタン（Ｔｉ
Ｏ2 ）膜１２９ａが設けられている。酸化チタン膜１２
９ａは、下部セル・プレート電極とストレージ・ノード
電極１３４との間にのみに（それぞれのストレージ・ノ
ード電極１３４に自己整合的に）設けられており、Ｎ型
シリコン膜１２３の上面におけるストレージ・ノード電
極１３４の空隙部（これの幅は０．５μｍ程度である）
となる部分には設けられていない。すなわち、これらの
酸化チタン膜１２９ａは、下部セル・プレート電極と異
なり、複数のメモリ・セルに属するのではなく、Ｎ型シ
リコン膜スペーサ１２６と同様に、それぞれ個々のメモ
リ・セルに属する。容量絶縁膜としての酸化チタン膜１
２９ａは膜厚２ｎｍ程度の酸化シリコン膜に相当する。
・ノード電極１３４は、それぞれの上層ノード・コンタ
クト孔１２４を介して、それぞれの下層ノード・コンタ
クト孔１１４Ａを充填するコンタクト・プラグ１１７Ａ
の上端に直接に接続され、さらにコンタクト・プラグ１
１７Ａ近傍の窒化シリコン膜スペーサ１１６ｂの上面に
７０ｎｍ程度の幅で接触している。ストレージ・ノード
電極１３４により覆われたＮ型シリコン膜１２３並びに
Ｎ型シリコン膜スペーサ１２６の表面には、下部容量絶
縁膜である膜厚１０ｎｍ程度の第１の酸化チタン（Ｔｉ
Ｏ2 ）膜１２９ａが設けられている。酸化チタン膜１２
９ａは、下部セル・プレート電極とストレージ・ノード
電極１３４との間にのみに（それぞれのストレージ・ノ
ード電極１３４に自己整合的に）設けられており、Ｎ型
シリコン膜１２３の上面におけるストレージ・ノード電
極１３４の空隙部（これの幅は０．５μｍ程度である）
となる部分には設けられていない。すなわち、これらの
酸化チタン膜１２９ａは、下部セル・プレート電極と異
なり、複数のメモリ・セルに属するのではなく、Ｎ型シ
リコン膜スペーサ１２６と同様に、それぞれ個々のメモ
リ・セルに属する。容量絶縁膜としての酸化チタン膜１
２９ａは膜厚２ｎｍ程度の酸化シリコン膜に相当する。
【００４０】本第１の実施の形態では、上記窒化シリコ
ン膜スペーサ１１６ｂの上端が平坦になっているため、
上記下層ノード・コンタクト孔１１４Ａの上端部（上層
ノード・コンタクト孔１２４下端部）において、上記酸
化チタン膜１２９ａおよびＮ型シリコン膜スペーサ１２
６が上述した形状を取りうることが可能になる。
ン膜スペーサ１１６ｂの上端が平坦になっているため、
上記下層ノード・コンタクト孔１１４Ａの上端部（上層
ノード・コンタクト孔１２４下端部）において、上記酸
化チタン膜１２９ａおよびＮ型シリコン膜スペーサ１２
６が上述した形状を取りうることが可能になる。
【００４１】下層ノード・コンタクト孔１１４Ａと接す
る部分および酸化チタン膜１２９ａに接する部分を除い
たストレージ・ノード電極１３４の表面（この表面を便
宜的に上面および側面と表現する）は、上部容量絶縁膜
である膜厚１０ｎｍ程度の第２の酸化チタン膜１３９に
よりそれぞれに覆われている。さらにこれらの酸化チタ
ン膜１３９は、それぞれのストレージ・ノード電極１３
４の側面下端部の全周において、酸化チタン膜１２９ａ
にそれぞに直接に接続されている。膜厚１５０ｎｍ程度
のＮ型シリコン膜１４５から形成された上部セル・プレ
ート電極は、酸化チタン膜１３９を介してそれぞれのス
トレージ・ノード電極１３４の上面並びに側面を覆い、
Ｎ型シリコン膜１２３の上面におけるストレージ・ノー
ド電極１３４の空隙部となる部分において（下部セル・
プレート電極を構成する）このＮ型シリコン膜１２３に
直接に接続される。
る部分および酸化チタン膜１２９ａに接する部分を除い
たストレージ・ノード電極１３４の表面（この表面を便
宜的に上面および側面と表現する）は、上部容量絶縁膜
である膜厚１０ｎｍ程度の第２の酸化チタン膜１３９に
よりそれぞれに覆われている。さらにこれらの酸化チタ
ン膜１３９は、それぞれのストレージ・ノード電極１３
４の側面下端部の全周において、酸化チタン膜１２９ａ
にそれぞに直接に接続されている。膜厚１５０ｎｍ程度
のＮ型シリコン膜１４５から形成された上部セル・プレ
ート電極は、酸化チタン膜１３９を介してそれぞれのス
トレージ・ノード電極１３４の上面並びに側面を覆い、
Ｎ型シリコン膜１２３の上面におけるストレージ・ノー
ド電極１３４の空隙部となる部分において（下部セル・
プレート電極を構成する）このＮ型シリコン膜１２３に
直接に接続される。
【００４２】上記第１の実施の形態の第１の適用例の製
造方法は、１つではない。図１，図２，図３および図４
と、ＤＲＡＭのメモリ・セルの製造工程の断面模式図で
あり図１のＡＡ線での断面模式図である図５，図６およ
び図７と、ＤＲＡＭのメモリ・セルの製造工程の断面模
式図であり図１のＣＣ線での断面模式図である図８，図
９および図１０とを併せて参照すると、上記第１の実施
の形態の第１の適用例の第１の製造方法は、次のように
なる。
造方法は、１つではない。図１，図２，図３および図４
と、ＤＲＡＭのメモリ・セルの製造工程の断面模式図で
あり図１のＡＡ線での断面模式図である図５，図６およ
び図７と、ＤＲＡＭのメモリ・セルの製造工程の断面模
式図であり図１のＣＣ線での断面模式図である図８，図
９および図１０とを併せて参照すると、上記第１の実施
の形態の第１の適用例の第１の製造方法は、次のように
なる。
【００４３】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域に膜厚４００ｎｍ程度のＬＯＣＯＳ型のフィ
ールド酸化膜１０２が形成され、（メモリ・セル・アレ
イの）素子形成領域に膜厚１０ｎｍ程度のゲート酸化膜
１０３が形成される。全面に膜厚２００ｎｍ程度のＮ型
シリコン膜もしくはタングステン・ポリサイド膜が形成
され、この膜がパターニングされて線幅（ゲート長）
０．５μｍ程度，間隔０．５μｍ程度のＹ方向に平行な
複数のワード線１０４が形成される。これらのワード線
１０４（および少なくともメモリ・セル・アレイの形成
予定領域に開口部を有するフォト・レジスト膜）をマス
クにした砒素（Ａｓ）のイオン注入等により、Ｐ型シリ
コン基板１０１の表面の（メモリ・セル・アレイの）素
子形成領域にそれぞれ０．２μｍ程度の接合の深さを有
したＮ型ソース領域１０５Ａ，Ｎ型ドレイン領域１０５
Ｂが形成される。
子分離領域に膜厚４００ｎｍ程度のＬＯＣＯＳ型のフィ
ールド酸化膜１０２が形成され、（メモリ・セル・アレ
イの）素子形成領域に膜厚１０ｎｍ程度のゲート酸化膜
１０３が形成される。全面に膜厚２００ｎｍ程度のＮ型
シリコン膜もしくはタングステン・ポリサイド膜が形成
され、この膜がパターニングされて線幅（ゲート長）
０．５μｍ程度，間隔０．５μｍ程度のＹ方向に平行な
複数のワード線１０４が形成される。これらのワード線
１０４（および少なくともメモリ・セル・アレイの形成
予定領域に開口部を有するフォト・レジスト膜）をマス
クにした砒素（Ａｓ）のイオン注入等により、Ｐ型シリ
コン基板１０１の表面の（メモリ・セル・アレイの）素
子形成領域にそれぞれ０．２μｍ程度の接合の深さを有
したＮ型ソース領域１０５Ａ，Ｎ型ドレイン領域１０５
Ｂが形成される。
【００４４】なお、ＤＲＡＭの周辺回路を構成するＣＭ
ＯＳトランジスタのうち、ＮチャネルＭＯＳトランジス
タは、上記工程で形成される。これらの工程に加えて、
メモリ・セル・アレイの形成予定領域および周辺回路を
構成するＮチャネルＭＯＳトランジスタの領域を覆い，
ＰチャネルＭＯＳトランジスタの形成予定領域に開口部
を有するフォト・レジスト膜をマスクにした例えば２弗
化ボロン（ＢＦ2 ）のイオン注入等によりよりＰチャネ
ルＭＯＳトランジスタが形成され、上記ＣＭＯＳトラン
ジスタの形成が終了する。
ＯＳトランジスタのうち、ＮチャネルＭＯＳトランジス
タは、上記工程で形成される。これらの工程に加えて、
メモリ・セル・アレイの形成予定領域および周辺回路を
構成するＮチャネルＭＯＳトランジスタの領域を覆い，
ＰチャネルＭＯＳトランジスタの形成予定領域に開口部
を有するフォト・レジスト膜をマスクにした例えば２弗
化ボロン（ＢＦ2 ）のイオン注入等によりよりＰチャネ
ルＭＯＳトランジスタが形成され、上記ＣＭＯＳトラン
ジスタの形成が終了する。
【００４５】次に、全面に膜厚５０ｎｍ程度の第１のＨ
ＴＯ膜（図示せず）が形成され、第１のＢＰＳＧ膜が形
成された後、このＢＰＳＧ膜がリフローされ，さらにＣ
ＭＰが施されて平坦な上面を有するＢＰＳＧ膜１１２が
形成される。これにより、第１の層間絶縁膜を構成する
第１の酸化シリコン系絶縁膜の形成が終了する。第１の
ＨＴＯ膜を形成する理由は、この膜が段差被覆性に優れ
ており，ワード線１０５がＢＰＳＧ膜１１２に直接に触
れるのを避けるためである。なお、第１の酸化シリコン
系絶縁膜の構成はＨＴＯ膜とＢＰＳＧ膜１１２との組合
せに限定されるものではない。例えばＨＴＯ膜を形成
し，常圧気相成長法（ＡＰＣＶＤ）による酸化シリコン
膜を形成した後、ＣＭＰによりこの酸化シリコン膜の上
面を平坦化して第１の酸化シリコン系絶縁膜を構成する
こともできる。
ＴＯ膜（図示せず）が形成され、第１のＢＰＳＧ膜が形
成された後、このＢＰＳＧ膜がリフローされ，さらにＣ
ＭＰが施されて平坦な上面を有するＢＰＳＧ膜１１２が
形成される。これにより、第１の層間絶縁膜を構成する
第１の酸化シリコン系絶縁膜の形成が終了する。第１の
ＨＴＯ膜を形成する理由は、この膜が段差被覆性に優れ
ており，ワード線１０５がＢＰＳＧ膜１１２に直接に触
れるのを避けるためである。なお、第１の酸化シリコン
系絶縁膜の構成はＨＴＯ膜とＢＰＳＧ膜１１２との組合
せに限定されるものではない。例えばＨＴＯ膜を形成
し，常圧気相成長法（ＡＰＣＶＤ）による酸化シリコン
膜を形成した後、ＣＭＰによりこの酸化シリコン膜の上
面を平坦化して第１の酸化シリコン系絶縁膜を構成する
こともできる。
【００４６】続いて、膜厚３０ｎｍ程度の第１の窒化シ
リコン膜１１３が形成され、窒化シリコン膜１１３，Ｂ
ＰＳＧ膜１１２および上記第１のＨＴＯ膜からなる第１
の層間絶縁膜の形成が終了する。さらに少なくとも１５
０ｎｍ程度の膜厚を有する酸化シリコン膜１５４が形成
される。ＢＰＳＧ膜１１２の上面を平坦にする理由およ
び窒化シリコン膜１１３を設ける理由は、後述する。フ
ォト・レジスト膜（図示せず）をマスクにして、酸化シ
リコン膜１５４，窒化シリコン膜１１３，ＢＰＳＧ膜１
１２および上記第１のＨＴＯ膜が順次異方性エッチング
され、ワード線１０４に自己整合的にＮ型ソース領域１
０５Ａに達する０．５μｍ□程度の下層ノード・コンタ
クト孔１１４Ａ，Ｎ型ドレイン領域１０５Ｂに達する
０．５μｍ□程度のビット・コンタクト孔１１４Ｂが形
成される。この異方性エッチングには、例えばトリ・フ
ルオロ・メタン（ＣＨＦ3 ）等がエッチング・ガスとし
て用いられる。このエッチング・ガスを用いると、窒化
シリコン膜と酸化シリコン膜とのエッチング速度の差が
少なくなる〔図１（ａ），図２，図３，図４，図５
（ａ），図８（ａ）〕。
リコン膜１１３が形成され、窒化シリコン膜１１３，Ｂ
ＰＳＧ膜１１２および上記第１のＨＴＯ膜からなる第１
の層間絶縁膜の形成が終了する。さらに少なくとも１５
０ｎｍ程度の膜厚を有する酸化シリコン膜１５４が形成
される。ＢＰＳＧ膜１１２の上面を平坦にする理由およ
び窒化シリコン膜１１３を設ける理由は、後述する。フ
ォト・レジスト膜（図示せず）をマスクにして、酸化シ
リコン膜１５４，窒化シリコン膜１１３，ＢＰＳＧ膜１
１２および上記第１のＨＴＯ膜が順次異方性エッチング
され、ワード線１０４に自己整合的にＮ型ソース領域１
０５Ａに達する０．５μｍ□程度の下層ノード・コンタ
クト孔１１４Ａ，Ｎ型ドレイン領域１０５Ｂに達する
０．５μｍ□程度のビット・コンタクト孔１１４Ｂが形
成される。この異方性エッチングには、例えばトリ・フ
ルオロ・メタン（ＣＨＦ3 ）等がエッチング・ガスとし
て用いられる。このエッチング・ガスを用いると、窒化
シリコン膜と酸化シリコン膜とのエッチング速度の差が
少なくなる〔図１（ａ），図２，図３，図４，図５
（ａ），図８（ａ）〕。
【００４７】次に、ジ・クロロ・シラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを原料ガスに用いたＬＰ
ＣＶＤにより、全面に（第１の所定膜厚である）膜厚１
５０ｎｍ程度の第２の窒化シリコン膜１１５が形成され
る。ＬＰＣＶＤを用いることにより段差被覆性が良好な
状態でこの窒化シリコン膜１１５が形成され、下層ノー
ド・コンタクト孔１１４Ａ並びにビット・コンタクト孔
１１４Ｂのそれぞれの側面および底部を覆う窒化シリコ
ン膜１１５の膜厚が概ね酸化シリコン膜１５４の上面で
の窒化シリコン膜１１５の膜厚に等しくなる。この窒化
シリコン膜１１５により下層ノード・コンタクト孔１１
４Ａ，ビット・コンタクト孔１１４Ｂが充填されること
は回避される〔図５（ｂ），図８（ｂ）〕。
2 ）とアンモニア（ＮＨ3 ）とを原料ガスに用いたＬＰ
ＣＶＤにより、全面に（第１の所定膜厚である）膜厚１
５０ｎｍ程度の第２の窒化シリコン膜１１５が形成され
る。ＬＰＣＶＤを用いることにより段差被覆性が良好な
状態でこの窒化シリコン膜１１５が形成され、下層ノー
ド・コンタクト孔１１４Ａ並びにビット・コンタクト孔
１１４Ｂのそれぞれの側面および底部を覆う窒化シリコ
ン膜１１５の膜厚が概ね酸化シリコン膜１５４の上面で
の窒化シリコン膜１１５の膜厚に等しくなる。この窒化
シリコン膜１１５により下層ノード・コンタクト孔１１
４Ａ，ビット・コンタクト孔１１４Ｂが充填されること
は回避される〔図５（ｂ），図８（ｂ）〕。
【００４８】次に、トリ・フルオロ・メタンとテトラ・
フルオロ・メタン（ＣＦ4 ）との混合ガスを用いた異方
性エッチングにより、酸化シリコン膜１５４の上面が露
出するまで窒化シリコン膜１１５のエッチ・バックが行
なわれ、下層ノード・コンタクト孔１１４Ａ，ビット・
コンタクト孔１１４Ｂの側面にはそれぞれ窒化シリコン
膜スペーサ１１６ａが形成される。上記混合ガスによる
異方性エッチングでは、窒化シリコン膜のエッチング速
度が酸化シリコン膜のエッチング速度より高いことか
ら、酸化シリコン膜１５４がこのエッチ・バックの際に
エッチング・ストッパーとして機能する。窒化シリコン
膜スペーサ１１６ａの断面形状は通常のスペーサの断面
形状と同じであり、窒化シリコン膜スペーサ１１６ａの
上端は酸化シリコン膜１５４の上面に概ね一致し、下層
ノード・コンタクト孔１１４Ａ，ビット・コンタクト孔
１１４Ｂの側面に直接に接する面と逆側の窒化シリコン
膜スペーサ１１６ａの面（下層ノード・コンタクト孔１
１４Ａ，ビット・コンタクト孔１１４Ｂ内に露出した
面）は上面と定義できる面を有さずに上端から曲面を描
いて側面に到達している。
フルオロ・メタン（ＣＦ4 ）との混合ガスを用いた異方
性エッチングにより、酸化シリコン膜１５４の上面が露
出するまで窒化シリコン膜１１５のエッチ・バックが行
なわれ、下層ノード・コンタクト孔１１４Ａ，ビット・
コンタクト孔１１４Ｂの側面にはそれぞれ窒化シリコン
膜スペーサ１１６ａが形成される。上記混合ガスによる
異方性エッチングでは、窒化シリコン膜のエッチング速
度が酸化シリコン膜のエッチング速度より高いことか
ら、酸化シリコン膜１５４がこのエッチ・バックの際に
エッチング・ストッパーとして機能する。窒化シリコン
膜スペーサ１１６ａの断面形状は通常のスペーサの断面
形状と同じであり、窒化シリコン膜スペーサ１１６ａの
上端は酸化シリコン膜１５４の上面に概ね一致し、下層
ノード・コンタクト孔１１４Ａ，ビット・コンタクト孔
１１４Ｂの側面に直接に接する面と逆側の窒化シリコン
膜スペーサ１１６ａの面（下層ノード・コンタクト孔１
１４Ａ，ビット・コンタクト孔１１４Ｂ内に露出した
面）は上面と定義できる面を有さずに上端から曲面を描
いて側面に到達している。
【００４９】続いて、ＬＰＣＶＤを主体とする方法によ
り、全面に（第１の）導電体膜１１７が形成される〔図
５（ｃ），図８（ｃ）〕。
り、全面に（第１の）導電体膜１１７が形成される〔図
５（ｃ），図８（ｃ）〕。
【００５０】この導電体膜１１７は、例えばチタン膜お
よび窒化チタン膜からなるバリア膜上にタングステン膜
が積層された膜あるいはＮ型シリコン膜（なおこの場
合、成膜段階（ｉｎ−ｓｉｔｕ）ではＮ型非晶質シリコ
ン膜であり，ＤＲＡＭ完成時ではＮ型多結晶シリコン膜
になる。表現，符号の付加等の煩雑さを避けるため、Ｎ
型シリコン膜と総称することにする。）等からなる。Ｎ
型シリコン膜の形成にはＬＰＣＶＤが採用され、原料ガ
スとしてモノ・シラン（ＳｉＨ4 ）（もしくはジ・シラ
ン（Ｓｉ2 Ｈ6 ）），ドーパント・ガスとしてホスフィ
ン（ＰＨ3 ）（もしくはアルシン（ＡｓＨ3 ））が用い
られる。
よび窒化チタン膜からなるバリア膜上にタングステン膜
が積層された膜あるいはＮ型シリコン膜（なおこの場
合、成膜段階（ｉｎ−ｓｉｔｕ）ではＮ型非晶質シリコ
ン膜であり，ＤＲＡＭ完成時ではＮ型多結晶シリコン膜
になる。表現，符号の付加等の煩雑さを避けるため、Ｎ
型シリコン膜と総称することにする。）等からなる。Ｎ
型シリコン膜の形成にはＬＰＣＶＤが採用され、原料ガ
スとしてモノ・シラン（ＳｉＨ4 ）（もしくはジ・シラ
ン（Ｓｉ2 Ｈ6 ）），ドーパント・ガスとしてホスフィ
ン（ＰＨ3 ）（もしくはアルシン（ＡｓＨ3 ））が用い
られる。
【００５１】導電体膜１１７がチタン膜，窒化チタン膜
およびタングステン膜からなる積層膜の場合、チタン
膜，窒化チタン膜はスパッタリングにより形成され、６
弗化タングステン（ＷＦ6 ）のシラン還元によるＬＰＣ
ＶＤによりタングステン膜が形成される。チタン膜およ
び窒化チタン膜からなるバリア膜は、窒化シリコン膜ス
ペーサ１１６ａに対するタングステン膜の密着性と、Ｎ
型ソース領域１０５Ａ並びにＮ型ドレイン領域１０５Ｂ
およびタングステン膜の間のシリサイド化反応の抑制と
に寄与する。このとき、下層ノード・コンタクト孔１１
４Ａ，ビット・コンタクト孔１１４Ｂの底部でＮ型ソー
ス領域１０５Ａ，Ｎ型ドレイン領域１０５Ｂの表面を直
接に覆うバリア膜としては１０ｎｍ程度の膜厚が必要で
あることから、チタン膜，窒化チタン膜の形成には例え
ばコリメトリ・スパッタリングが好ましい。下層ノード
・コンタクト孔１１４Ａ，ビット・コンタクト孔１１４
Ｂの側面に形成されるバリア膜の膜厚は１ｎｍに満たな
い厚さであり、バリア膜のみにより下層ノード・コンタ
クト孔１１４Ａ，ビット・コンタクト孔１１４Ｂが充填
されることはない。
およびタングステン膜からなる積層膜の場合、チタン
膜，窒化チタン膜はスパッタリングにより形成され、６
弗化タングステン（ＷＦ6 ）のシラン還元によるＬＰＣ
ＶＤによりタングステン膜が形成される。チタン膜およ
び窒化チタン膜からなるバリア膜は、窒化シリコン膜ス
ペーサ１１６ａに対するタングステン膜の密着性と、Ｎ
型ソース領域１０５Ａ並びにＮ型ドレイン領域１０５Ｂ
およびタングステン膜の間のシリサイド化反応の抑制と
に寄与する。このとき、下層ノード・コンタクト孔１１
４Ａ，ビット・コンタクト孔１１４Ｂの底部でＮ型ソー
ス領域１０５Ａ，Ｎ型ドレイン領域１０５Ｂの表面を直
接に覆うバリア膜としては１０ｎｍ程度の膜厚が必要で
あることから、チタン膜，窒化チタン膜の形成には例え
ばコリメトリ・スパッタリングが好ましい。下層ノード
・コンタクト孔１１４Ａ，ビット・コンタクト孔１１４
Ｂの側面に形成されるバリア膜の膜厚は１ｎｍに満たな
い厚さであり、バリア膜のみにより下層ノード・コンタ
クト孔１１４Ａ，ビット・コンタクト孔１１４Ｂが充填
されることはない。
【００５２】次に、窒化シリコン膜１１３の上面が露出
するまで、導電体膜１１７，酸化シリコン膜１５４およ
び窒化シリコン膜スペーサ１１６ａに対して（少なくと
も最終段階では）ＣＭＰが施される。これにより、下層
ノード・コンタクト孔１１４Ａ，ビット・コンタクト孔
１１４Ｂの側面（およびワード線１０４の露出側面）を
直接に覆う１５０ｎｍ程度の幅の窒化シリコン膜スペー
サ１１６ｂがそれぞれに残置形成され、窒化シリコン膜
スペーサ１１６ｂを介してそれぞれ下層ノード・コンタ
クト孔１１４Ａおよびビット・コンタクト孔１１４Ｂを
充填し，０．２μｍ□程度の（導電体膜１１７からな
る）コンタクト・プラグ１１７Ａおよびコンタクト・プ
ラグ１１７Ｂがそれぞれに残置形成される。窒化シリコ
ン膜スペーサ１１６ｂは窒化シリコン膜１１３の上面と
一致する平坦な上面を有し、この段階でのコンタクト・
プラグ１１７Ａ，１１７Ｂは窒化シリコン膜１１３の上
面と一致して概ね平坦な上面を有する。窒化シリコン膜
スペーサ１１６ｂは、それぞれコンタクト・プラグ１１
７Ａと（下層ノード・コンタクト孔１１４Ａの側面に露
出した）ワード線１０４との絶縁分離，コンタクト・プ
ラグ１１７Ｂと（ビット・コンタクト孔１１４Ｂの側面
に露出した）ワード線１０４との絶縁分離に寄与する。
コンタクト・プラグ１１７Ａ，１１７Ｂとワード線１０
４との間の寄生容量を低く抑えるためにも、さらにはス
タックド型のキャパシタの形成のためにも、これら窒化
シリコン膜スペーサ１１６ｂの幅はあまり薄いことは好
ましくない。これら窒化シリコン膜スペーサ１１６ｂ，
コンタクト・プラグ１１７Ａ，１１７Ｂを加工形成する
に際して、初期段階ではエッチ・バックを併用すること
も可能である〔図１（ａ），図２，図３，図４，図５
（ｄ），図８（ｄ）〕。第１の酸化シリコン系絶縁膜を
構成するＢＰＳＧ膜１１２の上面を平坦にしてあること
により、これら窒化シリコン膜スペーサ１１６ｂ，コン
タクト・プラグ１１７Ａ，１１７Ｂの加工形成が容易に
なる。また、窒化シリコン膜１１３が設けられているた
め、ＣＭＰがこれの上面に達すると（窒化シリコン膜１
１３の占有面積比率が高いことから）ＣＭＰの回転負荷
が急増する。このため、ここでのＣＭＰの目的とする終
止点の検出が容易になる。
するまで、導電体膜１１７，酸化シリコン膜１５４およ
び窒化シリコン膜スペーサ１１６ａに対して（少なくと
も最終段階では）ＣＭＰが施される。これにより、下層
ノード・コンタクト孔１１４Ａ，ビット・コンタクト孔
１１４Ｂの側面（およびワード線１０４の露出側面）を
直接に覆う１５０ｎｍ程度の幅の窒化シリコン膜スペー
サ１１６ｂがそれぞれに残置形成され、窒化シリコン膜
スペーサ１１６ｂを介してそれぞれ下層ノード・コンタ
クト孔１１４Ａおよびビット・コンタクト孔１１４Ｂを
充填し，０．２μｍ□程度の（導電体膜１１７からな
る）コンタクト・プラグ１１７Ａおよびコンタクト・プ
ラグ１１７Ｂがそれぞれに残置形成される。窒化シリコ
ン膜スペーサ１１６ｂは窒化シリコン膜１１３の上面と
一致する平坦な上面を有し、この段階でのコンタクト・
プラグ１１７Ａ，１１７Ｂは窒化シリコン膜１１３の上
面と一致して概ね平坦な上面を有する。窒化シリコン膜
スペーサ１１６ｂは、それぞれコンタクト・プラグ１１
７Ａと（下層ノード・コンタクト孔１１４Ａの側面に露
出した）ワード線１０４との絶縁分離，コンタクト・プ
ラグ１１７Ｂと（ビット・コンタクト孔１１４Ｂの側面
に露出した）ワード線１０４との絶縁分離に寄与する。
コンタクト・プラグ１１７Ａ，１１７Ｂとワード線１０
４との間の寄生容量を低く抑えるためにも、さらにはス
タックド型のキャパシタの形成のためにも、これら窒化
シリコン膜スペーサ１１６ｂの幅はあまり薄いことは好
ましくない。これら窒化シリコン膜スペーサ１１６ｂ，
コンタクト・プラグ１１７Ａ，１１７Ｂを加工形成する
に際して、初期段階ではエッチ・バックを併用すること
も可能である〔図１（ａ），図２，図３，図４，図５
（ｄ），図８（ｄ）〕。第１の酸化シリコン系絶縁膜を
構成するＢＰＳＧ膜１１２の上面を平坦にしてあること
により、これら窒化シリコン膜スペーサ１１６ｂ，コン
タクト・プラグ１１７Ａ，１１７Ｂの加工形成が容易に
なる。また、窒化シリコン膜１１３が設けられているた
め、ＣＭＰがこれの上面に達すると（窒化シリコン膜１
１３の占有面積比率が高いことから）ＣＭＰの回転負荷
が急増する。このため、ここでのＣＭＰの目的とする終
止点の検出が容易になる。
【００５３】なお、ＤＲＡＭの周辺回路を構成するＣＭ
ＯＳトランジスタのＮチャネルＭＯＳトランジスタに対
するコンタクト孔の形成は、トランジスタの配置，サイ
ズ等のパターン形成の自由度に関連して２通りある。Ｄ
ＲＡＭの周辺回路を構成するＣＭＯＳトランジスタで
は、メモリ・セルを構成するＮチャネルＭＯＳトランジ
スタと異なり、コンタクト抵抗等を低減した配線が要求
されるため、ここでのコンタクト孔としては０．２μｍ
□程度のコンタクト・プラグでは好ましくない。ここで
のコンタクト孔のサイズが０．８μｍ□程度に広くでき
る場合、これらのコンタクト孔は、下層ノード・コンタ
クト孔１１４Ａ，ビット・コンタクト孔１１４Ｂと同時
に形成される。このとき、これらのコンタクト孔には、
０．５μｍ□程度のコンタクト・プラグが形成される。
一方、ここでのコンタクト孔のサイズを広くできない場
合、これらのコンタクト孔は、コンタクト・プラグ１１
７Ａ，１１７Ｂの形成後に別途行なわれる。
ＯＳトランジスタのＮチャネルＭＯＳトランジスタに対
するコンタクト孔の形成は、トランジスタの配置，サイ
ズ等のパターン形成の自由度に関連して２通りある。Ｄ
ＲＡＭの周辺回路を構成するＣＭＯＳトランジスタで
は、メモリ・セルを構成するＮチャネルＭＯＳトランジ
スタと異なり、コンタクト抵抗等を低減した配線が要求
されるため、ここでのコンタクト孔としては０．２μｍ
□程度のコンタクト・プラグでは好ましくない。ここで
のコンタクト孔のサイズが０．８μｍ□程度に広くでき
る場合、これらのコンタクト孔は、下層ノード・コンタ
クト孔１１４Ａ，ビット・コンタクト孔１１４Ｂと同時
に形成される。このとき、これらのコンタクト孔には、
０．５μｍ□程度のコンタクト・プラグが形成される。
一方、ここでのコンタクト孔のサイズを広くできない場
合、これらのコンタクト孔は、コンタクト・プラグ１１
７Ａ，１１７Ｂの形成後に別途行なわれる。
【００５４】次に、コンタクト・プラグ１１７Ａ，１１
７ＢがＮ型シリコン膜からなる場合には全面に膜厚２０
０ｎｍ程度の例えばタングステン・シリサイド膜が形成
され、コンタクト・プラグ１１７Ａ，１１７Ｂがタング
ステン膜を含んだ積層膜からなる場合には全面に膜厚２
００ｎｍ程度の例えばタングステン・ポリサイド膜が形
成され、これがパターニングされて（Ｙ方向でのＮ型ソ
ース領域１０５Ａの空隙部直上の部分で）Ｘ方向に平行
な複数のビット線１１８（および周辺回路のＮチャネル
ＭＯＳトランジスタに対する配線）が形成される。これ
らのビット線１１８は、それぞれ複数のビット・コンタ
クト孔１１４Ｂ（を充填するコンタクト・プラグ１１７
Ｂ）を介してＮ型ドレイン領域１０５Ｂに接続される。
これらのビット線の線幅，間隔はそれぞれ０．５μｍ程
度，０．８μｍ程度である。
７ＢがＮ型シリコン膜からなる場合には全面に膜厚２０
０ｎｍ程度の例えばタングステン・シリサイド膜が形成
され、コンタクト・プラグ１１７Ａ，１１７Ｂがタング
ステン膜を含んだ積層膜からなる場合には全面に膜厚２
００ｎｍ程度の例えばタングステン・ポリサイド膜が形
成され、これがパターニングされて（Ｙ方向でのＮ型ソ
ース領域１０５Ａの空隙部直上の部分で）Ｘ方向に平行
な複数のビット線１１８（および周辺回路のＮチャネル
ＭＯＳトランジスタに対する配線）が形成される。これ
らのビット線１１８は、それぞれ複数のビット・コンタ
クト孔１１４Ｂ（を充填するコンタクト・プラグ１１７
Ｂ）を介してＮ型ドレイン領域１０５Ｂに接続される。
これらのビット線の線幅，間隔はそれぞれ０．５μｍ程
度，０．８μｍ程度である。
【００５５】ビット線１１８の構成材料の選択は、コン
タクト・プラグ１１７Ａ，１１７Ｂの構成材料を配慮し
て行なわれる。例えば、コンタクト・プラグ１１７Ａ，
１１７ＢがＮ型シリコン膜からなり，ビット線１１８が
タングステン・シリサイド膜からなる場合、塩素（Ｃｌ
2 ）と酸素（Ｏ2 ）との混合ガスを用い，７０℃〜８０
℃程度で異方性エッチングが行なわれるならば、コンタ
クト・プラグ１１７Ａ，１１７Ｂを構成するＮ型シリコ
ン膜のエッチングは少なめに抑えられる。また、コンタ
クト・プラグ１１７Ａ，１１７Ｂがタングステン膜を含
んだ積層膜からなり，ビット線１１８がタングステン・
ポリサイド膜からなる場合、タングステン・ポリサイド
膜の上層をなすタングステン・シリサイド膜がエッチン
グされた後、これの下層をなすＮ型シリコン膜の異方性
エッチングが臭化水素（ＨＢｒ）により行なわれるなら
ば、コンタクト・プラグ１１７Ａ，１１７Ｂはほとんど
エッチングされない。なおこのとき、窒化シリコン膜ス
ペーサ１１６ｂの側面に形成されたバリア膜を構成する
チタン膜，窒化チタン膜もエッチングに曝されることに
なる。この部分でのバリア膜の膜厚は１ｎｍに満たない
厚さであることから、ローディング効果により、これら
はほとんどエッチングされない。このようにビット線１
１８の構成材料の選択は、コンタクト・プラグ１１７
Ａ，１１７Ｂの構成材料と（ある程度の）エッチングの
選択性のもとに行なわれるのであり、上記タングステン
・シリサイド膜あるいはタングステン・ポリサイド膜等
に限定されるものではない。
タクト・プラグ１１７Ａ，１１７Ｂの構成材料を配慮し
て行なわれる。例えば、コンタクト・プラグ１１７Ａ，
１１７ＢがＮ型シリコン膜からなり，ビット線１１８が
タングステン・シリサイド膜からなる場合、塩素（Ｃｌ
2 ）と酸素（Ｏ2 ）との混合ガスを用い，７０℃〜８０
℃程度で異方性エッチングが行なわれるならば、コンタ
クト・プラグ１１７Ａ，１１７Ｂを構成するＮ型シリコ
ン膜のエッチングは少なめに抑えられる。また、コンタ
クト・プラグ１１７Ａ，１１７Ｂがタングステン膜を含
んだ積層膜からなり，ビット線１１８がタングステン・
ポリサイド膜からなる場合、タングステン・ポリサイド
膜の上層をなすタングステン・シリサイド膜がエッチン
グされた後、これの下層をなすＮ型シリコン膜の異方性
エッチングが臭化水素（ＨＢｒ）により行なわれるなら
ば、コンタクト・プラグ１１７Ａ，１１７Ｂはほとんど
エッチングされない。なおこのとき、窒化シリコン膜ス
ペーサ１１６ｂの側面に形成されたバリア膜を構成する
チタン膜，窒化チタン膜もエッチングに曝されることに
なる。この部分でのバリア膜の膜厚は１ｎｍに満たない
厚さであることから、ローディング効果により、これら
はほとんどエッチングされない。このようにビット線１
１８の構成材料の選択は、コンタクト・プラグ１１７
Ａ，１１７Ｂの構成材料と（ある程度の）エッチングの
選択性のもとに行なわれるのであり、上記タングステン
・シリサイド膜あるいはタングステン・ポリサイド膜等
に限定されるものではない。
【００５６】次に、全面に膜厚５０ｎｍ程度の第２のＨ
ＴＯ膜（図示せず）が形成され、さらに第２のＢＰＳＧ
膜が形成される。このＢＰＳＧ膜がリフローされ、さら
にＣＭＰが施され、平坦な上面を有するＢＰＳＧ膜１２
２が形成される。これにより、これら第２のＨＴＯ膜と
ＢＰＳＧ膜１２２とを含んだ第２の酸化シリコン系絶縁
膜からなる第２の層間絶縁膜の形成が終了する。ビット
線１１８の直上でのＢＰＳＧ膜１２２の膜厚は、２５０
ｎｍ程度である。なお、上記第１の層間絶縁膜を構成す
る第１の酸化シリコン系絶縁膜と同様に、第２の層間絶
縁膜を構成する第２の酸化シリコン系絶縁膜もこのよう
な構造に限定されるものではない。例えば、第２のＨＴ
Ｏ膜を形成し、ＡＰＣＶＤにより酸化シリコン膜を形成
した後、ＣＭＰによりこの酸化シリコン膜の上面を平坦
化して第２の層間絶縁膜を構成することもできる。
ＴＯ膜（図示せず）が形成され、さらに第２のＢＰＳＧ
膜が形成される。このＢＰＳＧ膜がリフローされ、さら
にＣＭＰが施され、平坦な上面を有するＢＰＳＧ膜１２
２が形成される。これにより、これら第２のＨＴＯ膜と
ＢＰＳＧ膜１２２とを含んだ第２の酸化シリコン系絶縁
膜からなる第２の層間絶縁膜の形成が終了する。ビット
線１１８の直上でのＢＰＳＧ膜１２２の膜厚は、２５０
ｎｍ程度である。なお、上記第１の層間絶縁膜を構成す
る第１の酸化シリコン系絶縁膜と同様に、第２の層間絶
縁膜を構成する第２の酸化シリコン系絶縁膜もこのよう
な構造に限定されるものではない。例えば、第２のＨＴ
Ｏ膜を形成し、ＡＰＣＶＤにより酸化シリコン膜を形成
した後、ＣＭＰによりこの酸化シリコン膜の上面を平坦
化して第２の層間絶縁膜を構成することもできる。
【００５７】続いて、全面に（第２の導電体膜である）
膜厚１５０ｎｍ程度のＮ型シリコン膜１２３が形成され
る。このＮ型シリコン膜１２３がｉｎ−ｓｉｔｕでＮ型
の非晶質膜であるときには第２の層間絶縁膜の構成は上
記のとおりで問題はない。しかしながら、ノンドープの
シリコン膜にＮ型不純物の熱拡散を行なってＮ型シリコ
ン膜１２３（この場合にはＮ型の多結晶膜になってい
る）が形成される場合には、ＢＰＳＧ膜１２２の上面に
さらに（膜厚５０ｎｍ程度の）酸化シリコン膜を設けて
おくことが好ましい。熱拡散を含んだ方法によりＢＰＳ
Ｇ膜１２２の上面に直接にＮ型シリコン膜を形成する
と、このＮ型シリコン膜の表面にしわが生じることにな
り、以降の加工性，得られたＤＲＡＭの特性（特に信頼
性）等に問題が生じることがある。なお、ＨＳＧ（Ｈｅ
ｍｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）と称させる半
球形状の粒界を表面に有するＮ型シリコン膜を利用して
キャパシタを形成する場合、Ｎ型シリコン膜１２３の形
成方法は、ｉｎ−ｓｉｔｕでＮ型シリコン膜になるＬＰ
ＣＶＤであることが好ましい。
膜厚１５０ｎｍ程度のＮ型シリコン膜１２３が形成され
る。このＮ型シリコン膜１２３がｉｎ−ｓｉｔｕでＮ型
の非晶質膜であるときには第２の層間絶縁膜の構成は上
記のとおりで問題はない。しかしながら、ノンドープの
シリコン膜にＮ型不純物の熱拡散を行なってＮ型シリコ
ン膜１２３（この場合にはＮ型の多結晶膜になってい
る）が形成される場合には、ＢＰＳＧ膜１２２の上面に
さらに（膜厚５０ｎｍ程度の）酸化シリコン膜を設けて
おくことが好ましい。熱拡散を含んだ方法によりＢＰＳ
Ｇ膜１２２の上面に直接にＮ型シリコン膜を形成する
と、このＮ型シリコン膜の表面にしわが生じることにな
り、以降の加工性，得られたＤＲＡＭの特性（特に信頼
性）等に問題が生じることがある。なお、ＨＳＧ（Ｈｅ
ｍｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）と称させる半
球形状の粒界を表面に有するＮ型シリコン膜を利用して
キャパシタを形成する場合、Ｎ型シリコン膜１２３の形
成方法は、ｉｎ−ｓｉｔｕでＮ型シリコン膜になるＬＰ
ＣＶＤであることが好ましい。
【００５８】次に、フォト・レジスト膜（図示せず）を
マスクにして、Ｎ型シリコン膜１２３，第２の層間絶縁
膜が順次異方性エッチングされ、それぞれの下層ノード
・コンタクト孔１１４Ａに達する０．５μｍ□程度の上
層ノード・コンタクト孔１２４が形成される。上層ノー
ド・コンタクト孔１２４とビット線１１８との間には、
１５０ｎｍ程度の幅の第２の層間絶縁膜が介在する。次
に、（第２の所定膜厚である）膜厚７０ｎｍ程度の（第
３の導電体膜である）Ｎ型シリコン膜１２５が、原料ガ
スとしてモノ・シラン（もしくはジ・シラン），ドーパ
ント・ガスとしてホスフィン（もしくはアルシン）を用
いたＬＰＣＶＤにより、形成される〔図６（ａ），図９
（ａ）〕。
マスクにして、Ｎ型シリコン膜１２３，第２の層間絶縁
膜が順次異方性エッチングされ、それぞれの下層ノード
・コンタクト孔１１４Ａに達する０．５μｍ□程度の上
層ノード・コンタクト孔１２４が形成される。上層ノー
ド・コンタクト孔１２４とビット線１１８との間には、
１５０ｎｍ程度の幅の第２の層間絶縁膜が介在する。次
に、（第２の所定膜厚である）膜厚７０ｎｍ程度の（第
３の導電体膜である）Ｎ型シリコン膜１２５が、原料ガ
スとしてモノ・シラン（もしくはジ・シラン），ドーパ
ント・ガスとしてホスフィン（もしくはアルシン）を用
いたＬＰＣＶＤにより、形成される〔図６（ａ），図９
（ａ）〕。
【００５９】次に、エッチング・ガスとして臭化水素を
用いた異方性エッチングにより、窒化シリコン膜スペー
サ１１６ｂの上面が露出するまでＮ型シリコン膜１２５
がエッチ・バックされ、上層ノード・コンタクト孔１２
４の側面を直接に覆うＮ型シリコン膜スペーサ１２６が
形成される。これにより、本適用例の下部セル・プレー
ト電極の形成が終了する。これらのＮ型シリコン膜スペ
ーサ１２６の上端はＮ型シリコン膜１２３の上面に一致
し，Ｎ型シリコン膜スペーサ１２６の底面は窒化シリコ
ン膜スペーサ１１６ｂの上面にのみに接触しており、Ｎ
型シリコン膜スペーサ１２６とコンタクト・プラグ１１
７Ａとの間隔は８０ｎｍ程度である。
用いた異方性エッチングにより、窒化シリコン膜スペー
サ１１６ｂの上面が露出するまでＮ型シリコン膜１２５
がエッチ・バックされ、上層ノード・コンタクト孔１２
４の側面を直接に覆うＮ型シリコン膜スペーサ１２６が
形成される。これにより、本適用例の下部セル・プレー
ト電極の形成が終了する。これらのＮ型シリコン膜スペ
ーサ１２６の上端はＮ型シリコン膜１２３の上面に一致
し，Ｎ型シリコン膜スペーサ１２６の底面は窒化シリコ
ン膜スペーサ１１６ｂの上面にのみに接触しており、Ｎ
型シリコン膜スペーサ１２６とコンタクト・プラグ１１
７Ａとの間隔は８０ｎｍ程度である。
【００６０】次に、スパッタリングおよびＬＰＣＶＤに
より、全面を覆う（侵入型化合物の第１の窒化金属膜で
ある）第１の窒化チタン膜１２７ａが形成される。ま
ず、Ｎ型シリコン膜１２３の上面での膜厚が１０ｎｍ程
度の窒化チタン膜がスパッタリングにより形成される。
このとき上層ノード・コンタクト孔１２４の側面（Ｎ型
シリコン膜スペーサ１２６の側面）および底部でのこの
窒化チタン膜の膜厚は、それぞれ０．１ｎｍ台および２
ｎｍ程度である。続いて、４塩化チタン（ＴｉＣｌ4 ）
とアンモニア（ＮＨ3 ）とを原料ガスとするＥＣＲ−Ｃ
ＶＤ（からなるＬＰＣＶＤ）により、全面に膜厚５ｎｍ
程度の窒化チタン膜が形成される。上記窒化チタン膜１
２７ａはこれら２つの窒化チタン膜からなり、Ｎ型シリ
コン膜１２３の上面，上層ノード・コンタクト孔１２４
の側面（Ｎ型シリコン膜スペーサ１２６の側面）および
底部でのこの窒化チタン膜の膜厚は、それぞれ１７ｎｍ
程度，（第３の所定膜厚である）７ｎｍ程度および９ｎ
ｍ程度になる〔図６（ｂ），図９（ｂ）〕。
より、全面を覆う（侵入型化合物の第１の窒化金属膜で
ある）第１の窒化チタン膜１２７ａが形成される。ま
ず、Ｎ型シリコン膜１２３の上面での膜厚が１０ｎｍ程
度の窒化チタン膜がスパッタリングにより形成される。
このとき上層ノード・コンタクト孔１２４の側面（Ｎ型
シリコン膜スペーサ１２６の側面）および底部でのこの
窒化チタン膜の膜厚は、それぞれ０．１ｎｍ台および２
ｎｍ程度である。続いて、４塩化チタン（ＴｉＣｌ4 ）
とアンモニア（ＮＨ3 ）とを原料ガスとするＥＣＲ−Ｃ
ＶＤ（からなるＬＰＣＶＤ）により、全面に膜厚５ｎｍ
程度の窒化チタン膜が形成される。上記窒化チタン膜１
２７ａはこれら２つの窒化チタン膜からなり、Ｎ型シリ
コン膜１２３の上面，上層ノード・コンタクト孔１２４
の側面（Ｎ型シリコン膜スペーサ１２６の側面）および
底部でのこの窒化チタン膜の膜厚は、それぞれ１７ｎｍ
程度，（第３の所定膜厚である）７ｎｍ程度および９ｎ
ｍ程度になる〔図６（ｂ），図９（ｂ）〕。
【００６１】次に、Ｎ型シリコン膜１２３の上面での膜
厚が上層ノード・コンタクト孔１２４の側面（Ｎ型シリ
コン膜スペーサ１２６の側面）での膜厚に等しくなるま
で、塩素を用いた異方性エッチングにより窒化チタン膜
１２７ａがエッチ・バックされ、窒化チタン膜１２８ａ
が残置形成される。このエッチ・バックでは下層ノード
・コンタクト孔１１４Ａの上端部を平行に覆っていた窒
化チタン膜１２７ａが除去され、この部分におけるこの
窒化チタン膜１２８ａの下端は窒化シリコン膜スペーサ
１１６ｂの上面にのみに接触している〔図６（ｃ），図
９（ｃ）〕。
厚が上層ノード・コンタクト孔１２４の側面（Ｎ型シリ
コン膜スペーサ１２６の側面）での膜厚に等しくなるま
で、塩素を用いた異方性エッチングにより窒化チタン膜
１２７ａがエッチ・バックされ、窒化チタン膜１２８ａ
が残置形成される。このエッチ・バックでは下層ノード
・コンタクト孔１１４Ａの上端部を平行に覆っていた窒
化チタン膜１２７ａが除去され、この部分におけるこの
窒化チタン膜１２８ａの下端は窒化シリコン膜スペーサ
１１６ｂの上面にのみに接触している〔図６（ｃ），図
９（ｃ）〕。
【００６２】次に、温度が４００℃程度，圧力が２００
Ｐａ程度のもとで５０ＫＨｚ，１００Ｗ程度のＲＦによ
るプラズマ酸化が行なわれ、窒化チタン膜１２８ａが
（第１の容量絶縁膜である）酸化チタン膜１２９に変換
される〔図７（ａ），図１０（ａ）〕。本適用例におい
て、上層ノード・コンタクト孔１２４の側面にこのよう
な形状のＮ型シリコン膜スペーサ１２６，窒化チタン膜
１２８ａ（および酸化チタン膜１２９）を形成できるの
は、下層ノード・コンタクト孔１１４Ａの側面にこれを
覆う平坦な上面を有した窒化シリコン膜スペーサ１１６
ｂが形成されているためである。これらの窒化シリコン
膜スペーサ１１６ｂの断面形状が（図５（ｃ）等に示し
た）窒化シリコン膜スペーサ１１６ａと同様の断面形状
を有していたならば、上記形状のＮ型シリコン膜スペー
サ１２６，窒化チタン膜１２８ａ（および酸化チタン膜
１２９）の形成は容易ではない。
Ｐａ程度のもとで５０ＫＨｚ，１００Ｗ程度のＲＦによ
るプラズマ酸化が行なわれ、窒化チタン膜１２８ａが
（第１の容量絶縁膜である）酸化チタン膜１２９に変換
される〔図７（ａ），図１０（ａ）〕。本適用例におい
て、上層ノード・コンタクト孔１２４の側面にこのよう
な形状のＮ型シリコン膜スペーサ１２６，窒化チタン膜
１２８ａ（および酸化チタン膜１２９）を形成できるの
は、下層ノード・コンタクト孔１１４Ａの側面にこれを
覆う平坦な上面を有した窒化シリコン膜スペーサ１１６
ｂが形成されているためである。これらの窒化シリコン
膜スペーサ１１６ｂの断面形状が（図５（ｃ）等に示し
た）窒化シリコン膜スペーサ１１６ａと同様の断面形状
を有していたならば、上記形状のＮ型シリコン膜スペー
サ１２６，窒化チタン膜１２８ａ（および酸化チタン膜
１２９）の形成は容易ではない。
【００６３】なお、上記窒化チタン膜１２７ａの形成に
際して、まずＬＰＣＶＤにより膜厚７ｎｍ程度の窒化チ
タン膜を形成した後、さらにスパッタリングにより窒化
チタン膜を形成することもできる。このような方法を採
用すると、エッチ・バックにより残置した窒化チタン膜
１２８ａは、概ねＬＰＣＶＤにより形成された窒化チタ
ン膜のみからなることになる。これらをプラズマ酸化に
より酸化チタン膜１２９に変換するならば、上記の方法
に依るよりもより均質な容量絶縁膜が得られることにな
る。
際して、まずＬＰＣＶＤにより膜厚７ｎｍ程度の窒化チ
タン膜を形成した後、さらにスパッタリングにより窒化
チタン膜を形成することもできる。このような方法を採
用すると、エッチ・バックにより残置した窒化チタン膜
１２８ａは、概ねＬＰＣＶＤにより形成された窒化チタ
ン膜のみからなることになる。これらをプラズマ酸化に
より酸化チタン膜１２９に変換するならば、上記の方法
に依るよりもより均質な容量絶縁膜が得られることにな
る。
【００６４】本適用例における侵入型化合物である第１
の窒化金属膜としは上記窒化チタン膜１２７ａに限定さ
れるものではない。窒化チタン膜の代りに、窒化タンタ
ル（ＴａＮ）膜，窒化ジルコニウム（ＺｒＮ）膜あるい
は窒化ニオブ（ＮｂＮ）膜等を用いるこのもできる。こ
れらの窒化金属膜が酸化されて得られる酸化タンタル
（Ｔａ2 Ｏ5 ）膜，酸化ジルコニウム（ＺｒＯ2 ）膜あ
るいは酸化ニオブ（Ｎｂ2 Ｏ5 ）膜は、いずれも高い誘
電率を有している。一般に、侵入型化合物は高い導電性
を有している。侵入型化合物としては、窒化物の他に、
水素化物，硼化物および炭化物等がある。窒化物以外の
侵入型化合物を酸化した場合、水素，ボロンあるいは炭
素の残留，あるいはこれらが含まれた反応生成物の混在
等により、得られた酸化金属膜のリーク特性に問題が残
ることになる。このため、本実施の形態の目的に沿う侵
入型化合物としては上記窒化金属膜が好ましい。窒化金
属膜を用いる他の理由の１つは、酸化速度が低く膜質の
よい酸化膜が得やすいことにある。例えば、窒化チタン
膜１２７ａの代りにチタン膜を採用してこれを酸化する
ならば、得られる酸化チタン膜の結晶粒界が荒く，リー
ク特性に問題が生じることから、容量絶縁膜としては好
ましくない。なお、窒化金属膜を採用する別の理由は、
本第１の実施の形態の別の適用例の項で述べる。
の窒化金属膜としは上記窒化チタン膜１２７ａに限定さ
れるものではない。窒化チタン膜の代りに、窒化タンタ
ル（ＴａＮ）膜，窒化ジルコニウム（ＺｒＮ）膜あるい
は窒化ニオブ（ＮｂＮ）膜等を用いるこのもできる。こ
れらの窒化金属膜が酸化されて得られる酸化タンタル
（Ｔａ2 Ｏ5 ）膜，酸化ジルコニウム（ＺｒＯ2 ）膜あ
るいは酸化ニオブ（Ｎｂ2 Ｏ5 ）膜は、いずれも高い誘
電率を有している。一般に、侵入型化合物は高い導電性
を有している。侵入型化合物としては、窒化物の他に、
水素化物，硼化物および炭化物等がある。窒化物以外の
侵入型化合物を酸化した場合、水素，ボロンあるいは炭
素の残留，あるいはこれらが含まれた反応生成物の混在
等により、得られた酸化金属膜のリーク特性に問題が残
ることになる。このため、本実施の形態の目的に沿う侵
入型化合物としては上記窒化金属膜が好ましい。窒化金
属膜を用いる他の理由の１つは、酸化速度が低く膜質の
よい酸化膜が得やすいことにある。例えば、窒化チタン
膜１２７ａの代りにチタン膜を採用してこれを酸化する
ならば、得られる酸化チタン膜の結晶粒界が荒く，リー
ク特性に問題が生じることから、容量絶縁膜としては好
ましくない。なお、窒化金属膜を採用する別の理由は、
本第１の実施の形態の別の適用例の項で述べる。
【００６５】次に、例えば上記Ｎ型シリコン膜１２５と
同様の方法により、充分に膜厚の厚い（第４の導電体膜
である）Ｎ型シリコン膜が形成される。このＮ型シリコ
ン膜に対して、異方性エッチングによるパターニングが
行なわれ、それぞれの上層ノード・コンタクト孔１２４
を介してそれぞれの（下層ノード・コンタクト孔１１４
Ａの）コンタクト・プラグ１１７Ａの上面に直接に接続
される（このＮ型シリコン膜からなる）スノレージ・ノ
ード電極１３４が形成される。これらのストレージ・ノ
ード電極１３４は、それぞれの下層ノード・コンタクト
孔１１４Ａの上端において、コンタクト・プラグ１１７
Ａ近傍の窒化シリコン膜スペーサ１１６ｂの上面に７０
ｎｍ程度の幅で接触している。さらに続いて酸化チタン
膜１２９に対する異方性エッチングが行なわれ、スノレ
ージ・ノード電極１３４に自己整合的に下部容量絶縁膜
である酸化チタン膜１２９ａが残置形成される。スノレ
ージ・ノード電極１３４の空隙部は０．５μｍ程度の幅
であり、概ねワード線１０４およびビット線１１８の直
上を除いた領域に形成される。なお、本適用例における
ストレージ・ノード電極の構成材料は、Ｎ型シリコン膜
に限定されるものではない。続いて、第１の窒化チタン
膜１２７ａの形成と同様に、スパッタリングとＬＰＣＶ
Ｄとを用いて（侵入型化合物の第２の窒化金属膜であ
る）第２の窒化チタン膜１３７ａが形成される。ストレ
ージ・ノード電極１３４の上面，側面および空隙部での
この窒化チタン膜１３７ａの膜厚も、窒化チタン膜１２
７ａの膜厚と同様に、１７ｎｍ程度，７ｎｍ程度および
９ｎｍ程度である〔図７（ｂ），図１０（ｂ）〕。
同様の方法により、充分に膜厚の厚い（第４の導電体膜
である）Ｎ型シリコン膜が形成される。このＮ型シリコ
ン膜に対して、異方性エッチングによるパターニングが
行なわれ、それぞれの上層ノード・コンタクト孔１２４
を介してそれぞれの（下層ノード・コンタクト孔１１４
Ａの）コンタクト・プラグ１１７Ａの上面に直接に接続
される（このＮ型シリコン膜からなる）スノレージ・ノ
ード電極１３４が形成される。これらのストレージ・ノ
ード電極１３４は、それぞれの下層ノード・コンタクト
孔１１４Ａの上端において、コンタクト・プラグ１１７
Ａ近傍の窒化シリコン膜スペーサ１１６ｂの上面に７０
ｎｍ程度の幅で接触している。さらに続いて酸化チタン
膜１２９に対する異方性エッチングが行なわれ、スノレ
ージ・ノード電極１３４に自己整合的に下部容量絶縁膜
である酸化チタン膜１２９ａが残置形成される。スノレ
ージ・ノード電極１３４の空隙部は０．５μｍ程度の幅
であり、概ねワード線１０４およびビット線１１８の直
上を除いた領域に形成される。なお、本適用例における
ストレージ・ノード電極の構成材料は、Ｎ型シリコン膜
に限定されるものではない。続いて、第１の窒化チタン
膜１２７ａの形成と同様に、スパッタリングとＬＰＣＶ
Ｄとを用いて（侵入型化合物の第２の窒化金属膜であ
る）第２の窒化チタン膜１３７ａが形成される。ストレ
ージ・ノード電極１３４の上面，側面および空隙部での
この窒化チタン膜１３７ａの膜厚も、窒化チタン膜１２
７ａの膜厚と同様に、１７ｎｍ程度，７ｎｍ程度および
９ｎｍ程度である〔図７（ｂ），図１０（ｂ）〕。
【００６６】次に、窒化チタン膜１３７ａに対して、
（上記窒化チタン膜１２８ａの形成と同様の）異方性エ
ッチングによるエッチ・バックが行なわれ、さらに（上
記酸化チタン膜１２９の形成と同様の条件で）プラズマ
酸化が行なわれ、それぞれのストレージ・ノード電極１
３４の上面並びに側面を直接に覆う第２の酸化チタン膜
１３９からなる上部容量絶縁膜が形成される。この酸化
チタン膜１３９の膜厚も１０ｎｍ程度である。それぞれ
の酸化チタン膜１３９は、それぞれのストレージ・ノー
ド電極１３４の側面の下端の全周において、それぞれの
酸化チタン膜１２９ａに直接に接続されている〔図１，
図２，図３，図４，図７（ｃ），図１０（ｃ）〕。な
お、上記第１の窒化チタン膜１２７ａと同様に、本適用
例では、侵入型化合物の第２の窒化金属膜として、窒化
チタン膜１３７ａの代りに、窒化タンタル膜，窒化ジル
コニウム膜あるいは窒化ニオブ膜を用いることもでき
る。ただし、第２の窒化金属膜は、第１の窒化金属膜の
同一材料であることが好ましい。これは、下部容量絶縁
膜と上部容量絶縁膜との組成材料が同一であることが好
ましいことに由来する。
（上記窒化チタン膜１２８ａの形成と同様の）異方性エ
ッチングによるエッチ・バックが行なわれ、さらに（上
記酸化チタン膜１２９の形成と同様の条件で）プラズマ
酸化が行なわれ、それぞれのストレージ・ノード電極１
３４の上面並びに側面を直接に覆う第２の酸化チタン膜
１３９からなる上部容量絶縁膜が形成される。この酸化
チタン膜１３９の膜厚も１０ｎｍ程度である。それぞれ
の酸化チタン膜１３９は、それぞれのストレージ・ノー
ド電極１３４の側面の下端の全周において、それぞれの
酸化チタン膜１２９ａに直接に接続されている〔図１，
図２，図３，図４，図７（ｃ），図１０（ｃ）〕。な
お、上記第１の窒化チタン膜１２７ａと同様に、本適用
例では、侵入型化合物の第２の窒化金属膜として、窒化
チタン膜１３７ａの代りに、窒化タンタル膜，窒化ジル
コニウム膜あるいは窒化ニオブ膜を用いることもでき
る。ただし、第２の窒化金属膜は、第１の窒化金属膜の
同一材料であることが好ましい。これは、下部容量絶縁
膜と上部容量絶縁膜との組成材料が同一であることが好
ましいことに由来する。
【００６７】続いて、Ｎ型シリコン膜１２５の形成と同
様のＬＰＣＶＤにより、（第５の導電体膜である）膜厚
１５０ｎｍ程度のＮ型シリコン膜１４５が全面に形成さ
れ、このＮ型シリコン膜１４５からなる上部セル・プレ
ート電極が形成される。Ｎ型シリコン膜１４５は酸化チ
タン膜１３９を介してストレージ・ノード電極１３４の
上面並びに側面を覆い，ストレージ・ノード電極１３４
の空隙部において（下部セル・プレート電極を構成す
る）Ｎ型シリコン膜１２５に直接に接続される〔図１，
図２，図３，図４）〕。なお本適用例において上部セル
・プレート電極をＮ型シリコン膜１４５により形成する
のは、下部容量絶縁膜である酸化チタン膜１２９ａに直
接に接する部分の下部セル・プレート電極の構成材料
（Ｎ型シリコン膜１２３およびＮ型シリコン膜スペーサ
１２６）と、上部容量絶縁膜である酸化チタン膜１３９
に直接に接する部分の上部セル・プレート電極の構成材
料（Ｎ型シリコン膜１４５）とを同一組成にするためで
ある。これにより、１つのメモリ・セル内で、キャパシ
タの電気特性が局所的に異なることが、避けられる。
様のＬＰＣＶＤにより、（第５の導電体膜である）膜厚
１５０ｎｍ程度のＮ型シリコン膜１４５が全面に形成さ
れ、このＮ型シリコン膜１４５からなる上部セル・プレ
ート電極が形成される。Ｎ型シリコン膜１４５は酸化チ
タン膜１３９を介してストレージ・ノード電極１３４の
上面並びに側面を覆い，ストレージ・ノード電極１３４
の空隙部において（下部セル・プレート電極を構成す
る）Ｎ型シリコン膜１２５に直接に接続される〔図１，
図２，図３，図４）〕。なお本適用例において上部セル
・プレート電極をＮ型シリコン膜１４５により形成する
のは、下部容量絶縁膜である酸化チタン膜１２９ａに直
接に接する部分の下部セル・プレート電極の構成材料
（Ｎ型シリコン膜１２３およびＮ型シリコン膜スペーサ
１２６）と、上部容量絶縁膜である酸化チタン膜１３９
に直接に接する部分の上部セル・プレート電極の構成材
料（Ｎ型シリコン膜１４５）とを同一組成にするためで
ある。これにより、１つのメモリ・セル内で、キャパシ
タの電気特性が局所的に異なることが、避けられる。
【００６８】Ｎ型シリコン膜１４５が形成された後（図
示は省略するが）、メモリ・セル・アレイが形成された
領域を除き、Ｎ型シリコン膜１４５およびＮ型シリコン
膜１２５がエッチング除去される。さらに、全面に第３
の層間絶縁膜の形成，周辺回路を構成するＰチャネルＭ
ＯＴトランジスタ等に達するコンタクト孔の形成，金属
配線等の形成が行なわれ、ＤＲＡＭが完成する。
示は省略するが）、メモリ・セル・アレイが形成された
領域を除き、Ｎ型シリコン膜１４５およびＮ型シリコン
膜１２５がエッチング除去される。さらに、全面に第３
の層間絶縁膜の形成，周辺回路を構成するＰチャネルＭ
ＯＴトランジスタ等に達するコンタクト孔の形成，金属
配線等の形成が行なわれ、ＤＲＡＭが完成する。
【００６９】上述したように、本第１の実施の形態の第
１の適用例の製造方法は、上記第１の製造方法のみでは
ない。ＤＲＡＭのメモリ・セルの主要製造工程の断面模
式図であり，図１のＡＡ線での断面模式図である図１１
を参照すると、本第１の実施の形態の第１の適用例の第
２の製造方法は、上記第１の製造方法に比べて、上部容
量絶縁膜に変換される窒化チタン膜の形成方法が異なっ
ている。
１の適用例の製造方法は、上記第１の製造方法のみでは
ない。ＤＲＡＭのメモリ・セルの主要製造工程の断面模
式図であり，図１のＡＡ線での断面模式図である図１１
を参照すると、本第１の実施の形態の第１の適用例の第
２の製造方法は、上記第１の製造方法に比べて、上部容
量絶縁膜に変換される窒化チタン膜の形成方法が異なっ
ている。
【００７０】まず、（第１の容量絶縁膜である）酸化チ
タン膜１２９（図７（ａ）参照）の形成までは、上記第
１の製造方法の通りに行なわれる。続いて、全面に（第
４の導電体膜である）Ｎ型シリコン膜がＬＰＣＶＤによ
り形成され、さらに全面に膜厚が少なくとも（第３の所
定膜厚である）７ｎｍ程度の（第２の窒化金属膜であ
る）第２の窒化チタン膜が形成される。なお、この第２
の窒化チタン膜は、スパッタリングにより形成してもよ
いが、膜厚の制御性等からはＬＰＣＶＤにより形成する
ことがより好ましい。フォト・レジスト膜１５５をマス
クにして、これらの第２の窒化チタン膜，Ｎ型シリコン
膜および酸化チタン膜１２９に対する異方性エッチング
が順次行なわれ、このＮ型シリコン膜からなるストレー
ジ・ノード電極１３５が形成されるとともに、これらの
ストレージ・ノード電極１３５の上面にのみに窒化チタ
ン膜１５７ａ残置形成され、これらのストレージ・ノー
ド電極１３５に自己整合的に下部容量絶縁膜である酸化
チタン膜１２９ａが残置形成される〔図１１（ａ）〕。
タン膜１２９（図７（ａ）参照）の形成までは、上記第
１の製造方法の通りに行なわれる。続いて、全面に（第
４の導電体膜である）Ｎ型シリコン膜がＬＰＣＶＤによ
り形成され、さらに全面に膜厚が少なくとも（第３の所
定膜厚である）７ｎｍ程度の（第２の窒化金属膜であ
る）第２の窒化チタン膜が形成される。なお、この第２
の窒化チタン膜は、スパッタリングにより形成してもよ
いが、膜厚の制御性等からはＬＰＣＶＤにより形成する
ことがより好ましい。フォト・レジスト膜１５５をマス
クにして、これらの第２の窒化チタン膜，Ｎ型シリコン
膜および酸化チタン膜１２９に対する異方性エッチング
が順次行なわれ、このＮ型シリコン膜からなるストレー
ジ・ノード電極１３５が形成されるとともに、これらの
ストレージ・ノード電極１３５の上面にのみに窒化チタ
ン膜１５７ａ残置形成され、これらのストレージ・ノー
ド電極１３５に自己整合的に下部容量絶縁膜である酸化
チタン膜１２９ａが残置形成される〔図１１（ａ）〕。
【００７１】上記フォト・レジスト膜１５５を除去した
後、（第３の所定膜厚である）７ｎｍ程度の膜厚の（第
３の窒化金属膜である）第３の窒化チタン膜１５７ｂが
ＬＰＣＶＤにより全面に形成される。窒化チタン膜１５
７ａおよび窒化チタン膜１５７ｂからなる窒化チタン膜
１３７ｂは、上記第１の製造方法における窒化チタン膜
１３７ａ（図７（ｂ）参照）に対応する〔図１１
（ｂ）〕。その後の製造方法は、上記第１の製造方法と
同じである。上記第１の製造方法に比べて本第２の製造
方法は、上部容量絶縁膜にされるストレージ・ノード電
極の上面並びに側面とストレージ・ノード電極の空隙部
の下部セル・プレート電極の表面とを直接に覆う窒化チ
タン膜の形成において、膜厚の制御性が良好であるとい
う利点を有している。
後、（第３の所定膜厚である）７ｎｍ程度の膜厚の（第
３の窒化金属膜である）第３の窒化チタン膜１５７ｂが
ＬＰＣＶＤにより全面に形成される。窒化チタン膜１５
７ａおよび窒化チタン膜１５７ｂからなる窒化チタン膜
１３７ｂは、上記第１の製造方法における窒化チタン膜
１３７ａ（図７（ｂ）参照）に対応する〔図１１
（ｂ）〕。その後の製造方法は、上記第１の製造方法と
同じである。上記第１の製造方法に比べて本第２の製造
方法は、上部容量絶縁膜にされるストレージ・ノード電
極の上面並びに側面とストレージ・ノード電極の空隙部
の下部セル・プレート電極の表面とを直接に覆う窒化チ
タン膜の形成において、膜厚の制御性が良好であるとい
う利点を有している。
【００７２】上記第１の実施の形態の第１の適用例は、
直線状のワード線と直線状のビット線とが第１の層間絶
縁膜を介して直交する折り返しビット線方式のＤＲＡＭ
に関するものであるが、本適用例はこれに限定されるも
のではない。スタックド型でＣＯＢ型のメモリ・セルを
有するＤＲＡＭであるならば、メモリ・セルが形成され
る素子形成領域の形状が上記横長のＴ字型の形状に限定
されず、オープン・ビット線方式でも、あるいはワード
線およびビット線が概ね直線であり，これらが第１の層
間絶縁膜を介して直交しない（で交差する）ものに対し
ても適用できる。また、本適用例は、構成材料および各
種数値が上記に限定されるものではない。
直線状のワード線と直線状のビット線とが第１の層間絶
縁膜を介して直交する折り返しビット線方式のＤＲＡＭ
に関するものであるが、本適用例はこれに限定されるも
のではない。スタックド型でＣＯＢ型のメモリ・セルを
有するＤＲＡＭであるならば、メモリ・セルが形成され
る素子形成領域の形状が上記横長のＴ字型の形状に限定
されず、オープン・ビット線方式でも、あるいはワード
線およびビット線が概ね直線であり，これらが第１の層
間絶縁膜を介して直交しない（で交差する）ものに対し
ても適用できる。また、本適用例は、構成材料および各
種数値が上記に限定されるものではない。
【００７３】上記第１の実施の形態の第１の適用例によ
るメモリ・セルの構造の概要は、以下のとおりになって
いる。
るメモリ・セルの構造の概要は、以下のとおりになって
いる。
【００７４】本適用例の容量絶縁膜は、従来のＤＲＡＭ
のメモリ・セルと異なり複数のメモリ・セルに共有され
ずに、個々のメモリ・セルに属した形態をなしている。
すなわち、本適用例の容量絶縁膜は、それぞれのメモリ
・セルに属する下部容量絶縁膜と上部容量絶縁膜とから
構成されている。さらに本適用例のセル・プレート電極
は、従来と異なり、下部セル・プレート電極と上部セル
・プレート電極とからなる。本適用例のストレージ・ノ
ード電極は、平坦な上面を有する第１の層間絶縁膜に設
けられた下層ノード・コントクト孔と平坦な上面を有す
る第２の層間絶縁膜に設けられた上層ノード・コンタク
ト孔とを介して、Ｎ型ソース領域に接続されている。下
層ノード・コンタクト孔の側面には第１の層間絶縁膜の
上面に一致した平坦な上面を有する窒化シリコン膜スペ
ーサが設けられ、さらに下層ノード・コンタクト孔は窒
化シリコン膜スペーサを介してコンタクト・プラグによ
り充填されている。
のメモリ・セルと異なり複数のメモリ・セルに共有され
ずに、個々のメモリ・セルに属した形態をなしている。
すなわち、本適用例の容量絶縁膜は、それぞれのメモリ
・セルに属する下部容量絶縁膜と上部容量絶縁膜とから
構成されている。さらに本適用例のセル・プレート電極
は、従来と異なり、下部セル・プレート電極と上部セル
・プレート電極とからなる。本適用例のストレージ・ノ
ード電極は、平坦な上面を有する第１の層間絶縁膜に設
けられた下層ノード・コントクト孔と平坦な上面を有す
る第２の層間絶縁膜に設けられた上層ノード・コンタク
ト孔とを介して、Ｎ型ソース領域に接続されている。下
層ノード・コンタクト孔の側面には第１の層間絶縁膜の
上面に一致した平坦な上面を有する窒化シリコン膜スペ
ーサが設けられ、さらに下層ノード・コンタクト孔は窒
化シリコン膜スペーサを介してコンタクト・プラグによ
り充填されている。
【００７５】上記下部セル・プレート電極は、第２の層
間絶縁膜の上面と上層ノード・コンタクト孔の側面とを
直接に覆っており、下層ノード・コンタクト孔の上端で
は窒化シリコン膜スペーサの上面にのみに接触してい
る。上記下部容量絶縁膜は、ストレージ・ノード電極に
自己整合的に形成されており、ストレージ・ノード電極
の空隙部を除いた領域において下部セル・プレート電極
の表面を直接に覆っており、下層ノード・コンタクト孔
の上端では窒化シリコン膜スペーサの上面にのみに接触
している。上層ノード・コンタクト孔内においては、ス
トレージ・ノード電極は下部容量絶縁膜および下部セル
・プレート電極を介して上層ノード・コンタクト孔を充
填する姿態を有している。上記上部容量絶縁膜は、スト
レージ・ノード電極の側面並びに上面のみを直接に覆
い、ストレージ・ノード電極の側面の下端部の全周にお
いて下部容量絶縁膜に直接に接続されている。上記上部
セル・プレート電極は、上部容量絶縁膜を介してストレ
ージ・ノード電極の側面並びに上面を覆い、ストレージ
・ノード電極の空隙部において下部セル・プレート電極
の表面に直接に接続されている。
間絶縁膜の上面と上層ノード・コンタクト孔の側面とを
直接に覆っており、下層ノード・コンタクト孔の上端で
は窒化シリコン膜スペーサの上面にのみに接触してい
る。上記下部容量絶縁膜は、ストレージ・ノード電極に
自己整合的に形成されており、ストレージ・ノード電極
の空隙部を除いた領域において下部セル・プレート電極
の表面を直接に覆っており、下層ノード・コンタクト孔
の上端では窒化シリコン膜スペーサの上面にのみに接触
している。上層ノード・コンタクト孔内においては、ス
トレージ・ノード電極は下部容量絶縁膜および下部セル
・プレート電極を介して上層ノード・コンタクト孔を充
填する姿態を有している。上記上部容量絶縁膜は、スト
レージ・ノード電極の側面並びに上面のみを直接に覆
い、ストレージ・ノード電極の側面の下端部の全周にお
いて下部容量絶縁膜に直接に接続されている。上記上部
セル・プレート電極は、上部容量絶縁膜を介してストレ
ージ・ノード電極の側面並びに上面を覆い、ストレージ
・ノード電極の空隙部において下部セル・プレート電極
の表面に直接に接続されている。
【００７６】本適用例の上記第１および第２の製造方法
は、上記構造の製造を可能にしている。
は、上記構造の製造を可能にしている。
【００７７】本適用例のメモリ・セルは、上記構造から
も明らかなように、上記下部容量絶縁膜および下部セル
・プレート電極を有することから、ストレージ・ノード
電極が層間絶縁膜の上面およびノード・コンタクト孔の
側面を覆う領域にも、キャパシタが形成されている。こ
のため、本適用例のメモリ・セルは、従来のメモリ・セ
ルに比べて、キャパシタに寄与するストレージ・ノード
電極の表面比率が増大するという効果を有している。
も明らかなように、上記下部容量絶縁膜および下部セル
・プレート電極を有することから、ストレージ・ノード
電極が層間絶縁膜の上面およびノード・コンタクト孔の
側面を覆う領域にも、キャパシタが形成されている。こ
のため、本適用例のメモリ・セルは、従来のメモリ・セ
ルに比べて、キャパシタに寄与するストレージ・ノード
電極の表面比率が増大するという効果を有している。
【００７８】上記第１の実施の形態の第１の適用例で
は、下部セル・プレート電極および上部セル・プレート
電極はそれぞれＮ型シリコン膜からなり、キャパシタ形
成部の下部セル・プレート電極は酸化チタン膜からなる
下部容量絶縁膜により直接に覆われ、上部セル・プレー
ト電極は酸化チタン膜からなる上部容量絶縁膜を直接に
覆っている。すなわち、上部および下部容量絶縁膜に直
接に接する部分の上部および下部セル・プレート電極
は、それぞれＮ型シリコン膜から構成されている。しか
しながら本第１の実施の形態は、上部および下部容量絶
縁膜に直接に接する部分の上部および下部セル・プレー
ト電極がＮ型シリコン膜に限定されるものではない。
は、下部セル・プレート電極および上部セル・プレート
電極はそれぞれＮ型シリコン膜からなり、キャパシタ形
成部の下部セル・プレート電極は酸化チタン膜からなる
下部容量絶縁膜により直接に覆われ、上部セル・プレー
ト電極は酸化チタン膜からなる上部容量絶縁膜を直接に
覆っている。すなわち、上部および下部容量絶縁膜に直
接に接する部分の上部および下部セル・プレート電極
は、それぞれＮ型シリコン膜から構成されている。しか
しながら本第１の実施の形態は、上部および下部容量絶
縁膜に直接に接する部分の上部および下部セル・プレー
ト電極がＮ型シリコン膜に限定されるものではない。
【００７９】ＤＲＡＭのメモリ・セルの主要製造工程の
断面模式図である図１２および図１３を参照すると、本
第１の実施の形態の第２の適用例のＤＲＡＭのメモリ・
セルの上部および下部セル・プレート電極はそれぞれ
（侵入型化合物の窒化金属膜である）窒化チタン膜とＮ
型シリコン膜との積層膜から構成されている。すなわ
ち、本適用例は上記第１の適用例の応用例でもあり、本
適用例のメモリ・セルは以下のように形成される。
断面模式図である図１２および図１３を参照すると、本
第１の実施の形態の第２の適用例のＤＲＡＭのメモリ・
セルの上部および下部セル・プレート電極はそれぞれ
（侵入型化合物の窒化金属膜である）窒化チタン膜とＮ
型シリコン膜との積層膜から構成されている。すなわ
ち、本適用例は上記第１の適用例の応用例でもあり、本
適用例のメモリ・セルは以下のように形成される。
【００８０】まず、上層ノード・コンタクト孔１２４の
形成までは、上記第１の適用例と同様に形成される。そ
の後、（第２の所定膜厚である）５０ｎｍ程度の膜厚の
（第３の導電体膜である）Ｎ型シリコン膜がＬＰＣＶＤ
により形成される。このＮ型シリコン膜が異方性エッチ
ングによりエッチ・バックされ、上層ノード・コンタク
ト孔１２４の側面を直接に覆うＮ型シリコン膜スペーサ
１２６が残置形成される。上記第１の適用例と同様に、
スパッタリングおよびＬＰＣＶＤ，あるいはＬＰＣＶＤ
およびスパッタリングにより、Ｎ型シリコン膜スペーサ
１２６側面での膜厚が（第３の所定膜厚である）３０ｎ
ｍ程度の（侵入型化合物の第１の窒化金属膜である）第
１の窒化チタン膜１２７ｂが形成される〔図１２
（ａ）〕。なお本適用例においては、第２の層間絶縁膜
が酸化シリコン膜のみから構成されているならば、上層
ノード・コンタクト孔１２４の側面を直接に覆うスペー
サをノンドープド・シリコン膜で形成することも可能で
ある。第２の層間絶縁膜にＢＰＳＧ膜が含まれて上層ノ
ード・コンタクト孔１２４の側面にＢＰＳＧ膜が露出し
ているとき、後工程での熱処理に際して、Ｎ型シリコン
膜スペーサ１２６は窒化チタン膜１２７ｂへのボロンの
熱拡散のバリア膜として機能する。
形成までは、上記第１の適用例と同様に形成される。そ
の後、（第２の所定膜厚である）５０ｎｍ程度の膜厚の
（第３の導電体膜である）Ｎ型シリコン膜がＬＰＣＶＤ
により形成される。このＮ型シリコン膜が異方性エッチ
ングによりエッチ・バックされ、上層ノード・コンタク
ト孔１２４の側面を直接に覆うＮ型シリコン膜スペーサ
１２６が残置形成される。上記第１の適用例と同様に、
スパッタリングおよびＬＰＣＶＤ，あるいはＬＰＣＶＤ
およびスパッタリングにより、Ｎ型シリコン膜スペーサ
１２６側面での膜厚が（第３の所定膜厚である）３０ｎ
ｍ程度の（侵入型化合物の第１の窒化金属膜である）第
１の窒化チタン膜１２７ｂが形成される〔図１２
（ａ）〕。なお本適用例においては、第２の層間絶縁膜
が酸化シリコン膜のみから構成されているならば、上層
ノード・コンタクト孔１２４の側面を直接に覆うスペー
サをノンドープド・シリコン膜で形成することも可能で
ある。第２の層間絶縁膜にＢＰＳＧ膜が含まれて上層ノ
ード・コンタクト孔１２４の側面にＢＰＳＧ膜が露出し
ているとき、後工程での熱処理に際して、Ｎ型シリコン
膜スペーサ１２６は窒化チタン膜１２７ｂへのボロンの
熱拡散のバリア膜として機能する。
【００８１】次に、上記第１の適用例と同様に、窒化チ
タン膜１２７ｂが異方性エッチングによりエッチ・バッ
クされ、窒化チタン膜１２８ｂが残置する。この窒化チ
タン膜１２８ｂは、Ｎ型シリコン膜１２３の上面および
Ｎ型シリコン膜スペーサ１２６の側面を直接に覆い、下
層ノード・コンタクト孔１１４Ａの上端では窒化シリコ
ン膜スペーサ１１６ｂの上面にのみに接触する。Ｎ型シ
リコン膜スペーサ１２６の側面における窒化チタン膜１
２８ｂの膜厚（幅）は３０ｎｍ程度であり、下層ノード
・コンタクト孔１１４Ａの上端でのコンタクト・プラグ
１１７Ａと窒化チタン膜１２８ｂとの間隔は７０ｎｍ程
度である〔図１２（ｂ）〕。
タン膜１２７ｂが異方性エッチングによりエッチ・バッ
クされ、窒化チタン膜１２８ｂが残置する。この窒化チ
タン膜１２８ｂは、Ｎ型シリコン膜１２３の上面および
Ｎ型シリコン膜スペーサ１２６の側面を直接に覆い、下
層ノード・コンタクト孔１１４Ａの上端では窒化シリコ
ン膜スペーサ１１６ｂの上面にのみに接触する。Ｎ型シ
リコン膜スペーサ１２６の側面における窒化チタン膜１
２８ｂの膜厚（幅）は３０ｎｍ程度であり、下層ノード
・コンタクト孔１１４Ａの上端でのコンタクト・プラグ
１１７Ａと窒化チタン膜１２８ｂとの間隔は７０ｎｍ程
度である〔図１２（ｂ）〕。
【００８２】次に、上記第１の適用例と同様に、プラズ
マ酸化により窒化チタン膜１２８ｂの表面に膜厚１０ｎ
ｍ程度の（第１の容量絶縁膜である）酸化チタン膜１２
９ｂが形成され、窒化チタン膜１２８ｂａが残置され
る。Ｎ型シリコン膜スペーサ１２６の側面における窒化
チタン膜１２８ｂａの膜厚（幅）は（第４の所定膜厚で
ある）２３ｎｍ程度である。このとき、Ｎ型シリコン膜
１２３の上面上での窒化チタン膜１２８ｂａの膜厚が２
３ｎｍ程度である必要はない。すなわち、本適用例で
は、上記第１の適用例の第１の窒化チタン膜１２７ａの
形成に比べて、第１の窒化チタン膜１２７ｂの形成の際
に要求される膜厚の精度は緩やかになる〔図１２
（ｃ）〕。なお、第４の所定膜厚の上限としては、下層
ノード・コンタクト孔１１４Ａの上端において、酸化チ
タン膜１２９ｂが窒化シリコン膜スペーサ１１６ｂの上
面に留まってコンタクト・プラグ１１７Ａに達しないよ
うに設定されればよい。窒化チタン膜１２８ｂａの膜厚
をさらに薄くする積極的な理由はないが、第４の所定膜
厚の下限としては、窒化チタン膜１２８ｂａがＮ型シリ
コン膜１２３，Ｎ型シリコン膜スペーサ１２６のなすエ
ネルギー・バンドからの量子効果的な影響を少なくする
ために５ｎｍ程度は必要である。ここで、上述したＮ型
シリコン膜スペーサ１２６に関する補完説明を行なって
おく。第２の層間絶縁膜にＢＰＳＧ膜が含まれていると
き、Ｎ型シリコン膜スペーサ１２６の代りにノンドープ
ド・シリコン膜スペーサが採用された場合、このノンド
ープド・シリコン膜スペーサ近傍の窒化チタン膜１２８
ｂａ中に硼化チタン（ＴｉＢ2 ）（硼化チタンも侵入型
化合物である）等が局所的に形成されて窒化チタン膜１
２８ｂａの物性が局所的に変化することになる。この場
合、さらにボロンが酸化チタン膜１２９ｂ中にまで拡散
し、容量絶縁膜の誘電体特性（さらには絶縁特性）も局
所的に変化することになる。
マ酸化により窒化チタン膜１２８ｂの表面に膜厚１０ｎ
ｍ程度の（第１の容量絶縁膜である）酸化チタン膜１２
９ｂが形成され、窒化チタン膜１２８ｂａが残置され
る。Ｎ型シリコン膜スペーサ１２６の側面における窒化
チタン膜１２８ｂａの膜厚（幅）は（第４の所定膜厚で
ある）２３ｎｍ程度である。このとき、Ｎ型シリコン膜
１２３の上面上での窒化チタン膜１２８ｂａの膜厚が２
３ｎｍ程度である必要はない。すなわち、本適用例で
は、上記第１の適用例の第１の窒化チタン膜１２７ａの
形成に比べて、第１の窒化チタン膜１２７ｂの形成の際
に要求される膜厚の精度は緩やかになる〔図１２
（ｃ）〕。なお、第４の所定膜厚の上限としては、下層
ノード・コンタクト孔１１４Ａの上端において、酸化チ
タン膜１２９ｂが窒化シリコン膜スペーサ１１６ｂの上
面に留まってコンタクト・プラグ１１７Ａに達しないよ
うに設定されればよい。窒化チタン膜１２８ｂａの膜厚
をさらに薄くする積極的な理由はないが、第４の所定膜
厚の下限としては、窒化チタン膜１２８ｂａがＮ型シリ
コン膜１２３，Ｎ型シリコン膜スペーサ１２６のなすエ
ネルギー・バンドからの量子効果的な影響を少なくする
ために５ｎｍ程度は必要である。ここで、上述したＮ型
シリコン膜スペーサ１２６に関する補完説明を行なって
おく。第２の層間絶縁膜にＢＰＳＧ膜が含まれていると
き、Ｎ型シリコン膜スペーサ１２６の代りにノンドープ
ド・シリコン膜スペーサが採用された場合、このノンド
ープド・シリコン膜スペーサ近傍の窒化チタン膜１２８
ｂａ中に硼化チタン（ＴｉＢ2 ）（硼化チタンも侵入型
化合物である）等が局所的に形成されて窒化チタン膜１
２８ｂａの物性が局所的に変化することになる。この場
合、さらにボロンが酸化チタン膜１２９ｂ中にまで拡散
し、容量絶縁膜の誘電体特性（さらには絶縁特性）も局
所的に変化することになる。
【００８３】続いて、（第４の導電体膜である）Ｎ型シ
リコン膜がＬＰＣＶＤにより全面に形成される。このＮ
型シリコン膜，酸化チタン膜１２９ｂおよび窒化チタン
膜１２８ｂａが異方性エッチングによりパターニングさ
れる。これにより、このＮ型シリコン膜からなるストレ
ージ・ノード電極１３４が形成され、残置された酸化チ
タン膜１２９ｂからなる下部容量絶縁膜が形成され、Ｎ
型シリコン膜１２３とＮ型シリコン膜スペーサ１２６と
残置されてパターニングされた窒化チタン膜１２８ｂａ
とからなる下部セル・プレート電極が形成される（な
お、メモリ・セルの構造に関わる表現では、窒化シリコ
ン膜１２８ｂａが第３の導電体膜，Ｎ型シリコン膜スペ
ーサ１２６が第２の導電体膜，Ｎ型シリコン膜１２３が
第１の導電体膜である）。Ｎ型シリコン膜１２３の存在
により、複数のメモリ・セルが下部セル・プレート電極
を共有することができる。本適用例では上述したよう
に、第１の窒化チタン膜１２７ｂの膜厚精度は上記第１
の適用例ほど要求されない。この理由は、次の事柄に由
来する。窒化チタン膜１２７ｂが侵入型化合物であるた
め、上記第１の適用例の第１の窒化チタン膜１２７ａ
（図６（ｂ）参照）より厚めに第１の窒化チタン膜１２
７ｂを形成して酸化したとき、酸化されずに残置した窒
化チタン膜１２８ｂａが下部セル・プレート電極の一部
を構成することになる。
リコン膜がＬＰＣＶＤにより全面に形成される。このＮ
型シリコン膜，酸化チタン膜１２９ｂおよび窒化チタン
膜１２８ｂａが異方性エッチングによりパターニングさ
れる。これにより、このＮ型シリコン膜からなるストレ
ージ・ノード電極１３４が形成され、残置された酸化チ
タン膜１２９ｂからなる下部容量絶縁膜が形成され、Ｎ
型シリコン膜１２３とＮ型シリコン膜スペーサ１２６と
残置されてパターニングされた窒化チタン膜１２８ｂａ
とからなる下部セル・プレート電極が形成される（な
お、メモリ・セルの構造に関わる表現では、窒化シリコ
ン膜１２８ｂａが第３の導電体膜，Ｎ型シリコン膜スペ
ーサ１２６が第２の導電体膜，Ｎ型シリコン膜１２３が
第１の導電体膜である）。Ｎ型シリコン膜１２３の存在
により、複数のメモリ・セルが下部セル・プレート電極
を共有することができる。本適用例では上述したよう
に、第１の窒化チタン膜１２７ｂの膜厚精度は上記第１
の適用例ほど要求されない。この理由は、次の事柄に由
来する。窒化チタン膜１２７ｂが侵入型化合物であるた
め、上記第１の適用例の第１の窒化チタン膜１２７ａ
（図６（ｂ）参照）より厚めに第１の窒化チタン膜１２
７ｂを形成して酸化したとき、酸化されずに残置した窒
化チタン膜１２８ｂａが下部セル・プレート電極の一部
を構成することになる。
【００８４】次に、上記第１の適用例の第１の製造方法
と同様に、スパッタリングおよびＬＰＣＶＤ，あるいは
ＬＰＣＶＤおよびスパッタリングにより、ストレージ・
ノード電極１３４の側面での膜厚が（第５の所定膜厚で
ある）７ｎｍ程度の（侵入型化合物の第２の窒化金属膜
である）第２の窒化チタン膜が形成される。この第２の
窒化チタン膜が異方性エッチングによりエッチ・バック
され、ストレージ・ノード電極１３４の側面並びに上面
にのみに、膜厚７ｎｍ程度の窒化チタン膜が残置され
る。続いて、プラズマ酸化が行なわれ、ストレージ・ノ
ード電極１３４の側面並びに上面を直接に覆う膜厚１０
ｎｍ程度の酸化チタン膜１３９からなる上部容量絶縁膜
が形成される〔図１３（ａ）〕。なお、本適用例でも、
上記第１の適用例の第２の製造方法と同様の方法によ
り、ストレージ・ノード電極および第２の窒化チタン膜
を形成することもできる。
と同様に、スパッタリングおよびＬＰＣＶＤ，あるいは
ＬＰＣＶＤおよびスパッタリングにより、ストレージ・
ノード電極１３４の側面での膜厚が（第５の所定膜厚で
ある）７ｎｍ程度の（侵入型化合物の第２の窒化金属膜
である）第２の窒化チタン膜が形成される。この第２の
窒化チタン膜が異方性エッチングによりエッチ・バック
され、ストレージ・ノード電極１３４の側面並びに上面
にのみに、膜厚７ｎｍ程度の窒化チタン膜が残置され
る。続いて、プラズマ酸化が行なわれ、ストレージ・ノ
ード電極１３４の側面並びに上面を直接に覆う膜厚１０
ｎｍ程度の酸化チタン膜１３９からなる上部容量絶縁膜
が形成される〔図１３（ａ）〕。なお、本適用例でも、
上記第１の適用例の第２の製造方法と同様の方法によ
り、ストレージ・ノード電極および第２の窒化チタン膜
を形成することもできる。
【００８５】次に、ＬＰＣＶＤにより全面に所要膜厚
（例えば２０ｎｍ程度）の（侵入型化合物の第３の窒化
金属膜である）第３の窒化チタン膜１４４が形成され
る。さらにＬＰＣＶＤにより、例えば１５０ｎｍ程度の
膜厚のＮ型シリコン膜１４５が全面に形成される。この
場合には、窒化チタン膜１４４およびＮ型シリコン膜１
４５から上部セル・プレート電極が形成される。上部セ
ル・プレート電極と下部セル・プレート電極との接続
は、ストレージ・ノード電極１３４の空隙部において、
Ｎ型シリコン膜１２３の上面を窒化チタン膜１４４が直
接に覆うことにより達せられる〔図１３（ｂ）〕。
（例えば２０ｎｍ程度）の（侵入型化合物の第３の窒化
金属膜である）第３の窒化チタン膜１４４が形成され
る。さらにＬＰＣＶＤにより、例えば１５０ｎｍ程度の
膜厚のＮ型シリコン膜１４５が全面に形成される。この
場合には、窒化チタン膜１４４およびＮ型シリコン膜１
４５から上部セル・プレート電極が形成される。上部セ
ル・プレート電極と下部セル・プレート電極との接続
は、ストレージ・ノード電極１３４の空隙部において、
Ｎ型シリコン膜１２３の上面を窒化チタン膜１４４が直
接に覆うことにより達せられる〔図１３（ｂ）〕。
【００８６】本適用例において、下部容量絶縁膜である
酸化チタン膜１２９ｂに直接に接する窒化チタン膜１２
８ｂａの膜厚が５ｎｍより薄いならば、窒化チタン膜１
４４の膜厚も同様に薄くし、さらにＮ型シリコン膜１４
５を設けることが必要である。しかしながら、窒化チタ
ン膜１２８ｂａの膜厚が５ｎｍ以上であるならば、Ｎ型
シリコン膜１４５を設ける必然性はなくなる。すなわ
ち、上部セル・プレート電極は窒化チタン膜１４４のみ
でもよいことになる。第１の窒化金属膜が窒化チタン膜
であるならば、上記第１の適用例と同様の理由により、
第２の窒化金属膜も窒化チタン膜から形成しなければな
らない。また上記第１の適用例において、上部セル・プ
レート電極をＮ型シリコン膜から形成したのと同様の理
由により、本適用例では上部セル・プレート電極におけ
る上部容量絶縁膜を直接に覆う部分は窒化チタン膜から
形成されなければならない。なお、本適用例でも上記第
１の適用例と同様に、侵入型化合物である第１，第２並
びに第３の窒化金属膜として、窒化シリコン膜の代りに
窒化タンタル膜，窒化ジルコニウム膜あるいは窒化ニオ
ブ膜を用いることができる。
酸化チタン膜１２９ｂに直接に接する窒化チタン膜１２
８ｂａの膜厚が５ｎｍより薄いならば、窒化チタン膜１
４４の膜厚も同様に薄くし、さらにＮ型シリコン膜１４
５を設けることが必要である。しかしながら、窒化チタ
ン膜１２８ｂａの膜厚が５ｎｍ以上であるならば、Ｎ型
シリコン膜１４５を設ける必然性はなくなる。すなわ
ち、上部セル・プレート電極は窒化チタン膜１４４のみ
でもよいことになる。第１の窒化金属膜が窒化チタン膜
であるならば、上記第１の適用例と同様の理由により、
第２の窒化金属膜も窒化チタン膜から形成しなければな
らない。また上記第１の適用例において、上部セル・プ
レート電極をＮ型シリコン膜から形成したのと同様の理
由により、本適用例では上部セル・プレート電極におけ
る上部容量絶縁膜を直接に覆う部分は窒化チタン膜から
形成されなければならない。なお、本適用例でも上記第
１の適用例と同様に、侵入型化合物である第１，第２並
びに第３の窒化金属膜として、窒化シリコン膜の代りに
窒化タンタル膜，窒化ジルコニウム膜あるいは窒化ニオ
ブ膜を用いることができる。
【００８７】なお上記第１の実施の形態の第２の適用例
は、上記第１の実施の形態の第１の適用例と同様に、ス
タックド型でＣＯＢ型のメモリ・セルを有するＤＲＡＭ
であるならば、折り返しビット線方式もしくはオープン
・ビット線方式でも、あるいはワード線およびビット線
が概ね直線であり，これらが第１の層間絶縁膜を介して
直交しないものに対しても適用できる。また、本適用例
も、構成材料および各種数値が上記に限定されるもので
はない。
は、上記第１の実施の形態の第１の適用例と同様に、ス
タックド型でＣＯＢ型のメモリ・セルを有するＤＲＡＭ
であるならば、折り返しビット線方式もしくはオープン
・ビット線方式でも、あるいはワード線およびビット線
が概ね直線であり，これらが第１の層間絶縁膜を介して
直交しないものに対しても適用できる。また、本適用例
も、構成材料および各種数値が上記に限定されるもので
はない。
【００８８】上記第１の実施の形態の第２の適用例は、
上記第１の実施の形態の第１の適用例の有する効果を有
している。さらに本適用例は、上部並びに下部セル・プ
レート電極の構造の相違によるキャパシタの電気特性の
差異等は別にしても、上記第１の適用例にくらべて、下
部容量絶縁膜の基になる第１の窒化チタン膜の形成が容
易であるという利点を有している。
上記第１の実施の形態の第１の適用例の有する効果を有
している。さらに本適用例は、上部並びに下部セル・プ
レート電極の構造の相違によるキャパシタの電気特性の
差異等は別にしても、上記第１の適用例にくらべて、下
部容量絶縁膜の基になる第１の窒化チタン膜の形成が容
易であるという利点を有している。
【００８９】ＤＲＡＭのメモリ・セルのワード線並びに
ビット線を含んだ平面模式図およびビット線並びにスト
レージ・ノード電極を含んだ平面模式図である図１４
（ａ）および図１４（ｂ）と、図１４のＡＡ線およびＢ
Ｂ線での断面模式図である図１５（ａ）および図１５
（ｂ）とを併せて参照すると、本発明の第２の実施の形
態の一適用例によるＤＲＡＭも０．５μｍデザイン・ル
ールのもとに形成されたスタックド型でＣＯＢ型のメモ
リ・セルを有した例えば折り返しビット線方式のＤＲＡ
Ｍである。上記第１の実施の形態のメモリ・セルとの主
な相違点は、下層ノード・コンタクト孔並びにビット・
コンタクト孔内に設けられたコンタクト・プラグの構成
と、下部セル・プレート電極の構成と、下部並びに上部
容量絶縁膜の構成とにある。このメモリ・セルは以下の
とおりの構造をなしている。なお、平面模式図である図
１４（ａ）において、理解を容易にするために、素子形
成領域（Ｎ型ソース領域，Ｎ型ドレイン領域）とワード
線およびビット線とが分離しているように表現してあ
る。
ビット線を含んだ平面模式図およびビット線並びにスト
レージ・ノード電極を含んだ平面模式図である図１４
（ａ）および図１４（ｂ）と、図１４のＡＡ線およびＢ
Ｂ線での断面模式図である図１５（ａ）および図１５
（ｂ）とを併せて参照すると、本発明の第２の実施の形
態の一適用例によるＤＲＡＭも０．５μｍデザイン・ル
ールのもとに形成されたスタックド型でＣＯＢ型のメモ
リ・セルを有した例えば折り返しビット線方式のＤＲＡ
Ｍである。上記第１の実施の形態のメモリ・セルとの主
な相違点は、下層ノード・コンタクト孔並びにビット・
コンタクト孔内に設けられたコンタクト・プラグの構成
と、下部セル・プレート電極の構成と、下部並びに上部
容量絶縁膜の構成とにある。このメモリ・セルは以下の
とおりの構造をなしている。なお、平面模式図である図
１４（ａ）において、理解を容易にするために、素子形
成領域（Ｎ型ソース領域，Ｎ型ドレイン領域）とワード
線およびビット線とが分離しているように表現してあ
る。
【００９０】Ｐ型シリコン基板２０１の表面におけるメ
モリ・セル・アレイが形成された領域では、膜厚４００
ｎｍ程度のＬＯＣＯＳ型のフィールド酸化膜２０２によ
り区画された素子形成領域が、Ｘ方向および（Ｘ方向と
直交する）Ｙ方向に規則的に配置されている。Ｙ方向に
平行に設けられた複数のワード線２０４は、それぞれ膜
厚１０ｎｍ程度のゲート酸化膜２０３を介して複数の素
子形成領域上を横断している。ワード線２０４の線幅お
よび間隔はともに０．５μｍ程度であり、これらの膜厚
は２００ｎｍ程度である。これらのワード線２０４は、
例えばＮ型多結晶シリコン膜，タングステン・ポリサイ
ド膜等から形成されている。それぞれの素子形成領域に
は、ワード線２０４に自己整合的にＮ型ソース領域２０
５ＡおよびＮ型ドレイン領域２０５Ｂが設けられてい
る。Ｎ型ソース領域２０５Ａ，Ｎ型ドレイン領域２０５
Ｂの接合の深さはともに０．２μｍ程度であり、Ｎ型ソ
ース領域２０５Ａの幅は０．８μｍ程度である。
モリ・セル・アレイが形成された領域では、膜厚４００
ｎｍ程度のＬＯＣＯＳ型のフィールド酸化膜２０２によ
り区画された素子形成領域が、Ｘ方向および（Ｘ方向と
直交する）Ｙ方向に規則的に配置されている。Ｙ方向に
平行に設けられた複数のワード線２０４は、それぞれ膜
厚１０ｎｍ程度のゲート酸化膜２０３を介して複数の素
子形成領域上を横断している。ワード線２０４の線幅お
よび間隔はともに０．５μｍ程度であり、これらの膜厚
は２００ｎｍ程度である。これらのワード線２０４は、
例えばＮ型多結晶シリコン膜，タングステン・ポリサイ
ド膜等から形成されている。それぞれの素子形成領域に
は、ワード線２０４に自己整合的にＮ型ソース領域２０
５ＡおよびＮ型ドレイン領域２０５Ｂが設けられてい
る。Ｎ型ソース領域２０５Ａ，Ｎ型ドレイン領域２０５
Ｂの接合の深さはともに０．２μｍ程度であり、Ｎ型ソ
ース領域２０５Ａの幅は０．８μｍ程度である。
【００９１】ワード線２０４を含めてフィールド酸化膜
２０２の表面は第１の層間絶縁膜により覆われている。
この第１の層間絶縁膜は、平坦な上面を有する第１の酸
化シリコン系絶縁膜とこれの上面を覆う膜厚３０ｎｍ程
度の窒化シリコン膜２１３とから構成されている。第１
の酸化シリコン系絶縁膜は、ワード線２０４およびフィ
ールド酸化膜２０２の表面を直接に覆う膜厚５０ｎｍ程
度のＨＴＯ膜（図示せず）と、平坦な上面を有するＢＰ
ＳＧ膜２１２とから構成されている。ワード線２０４直
上でのＢＰＳＧ膜２１２の膜厚は２５０ｎｍ程度であ
る。この第１の層間絶縁膜には、Ｎ型ソース領域２０５
Ａに達する０．５μｍ□程度の下層ノード・コンタクト
孔２１４ＡとＮ型ドレイン領域２０５Ｂに達する０．５
μｍ□程度のビット・コンタクト孔２１４Ｂとが設けら
れている。これらの下層ノード・コンタクト孔２１４
Ａ，ビット・コンタクト孔２１４Ｂはそれぞれワード線
２０４に自己整合的に形成されている。
２０２の表面は第１の層間絶縁膜により覆われている。
この第１の層間絶縁膜は、平坦な上面を有する第１の酸
化シリコン系絶縁膜とこれの上面を覆う膜厚３０ｎｍ程
度の窒化シリコン膜２１３とから構成されている。第１
の酸化シリコン系絶縁膜は、ワード線２０４およびフィ
ールド酸化膜２０２の表面を直接に覆う膜厚５０ｎｍ程
度のＨＴＯ膜（図示せず）と、平坦な上面を有するＢＰ
ＳＧ膜２１２とから構成されている。ワード線２０４直
上でのＢＰＳＧ膜２１２の膜厚は２５０ｎｍ程度であ
る。この第１の層間絶縁膜には、Ｎ型ソース領域２０５
Ａに達する０．５μｍ□程度の下層ノード・コンタクト
孔２１４ＡとＮ型ドレイン領域２０５Ｂに達する０．５
μｍ□程度のビット・コンタクト孔２１４Ｂとが設けら
れている。これらの下層ノード・コンタクト孔２１４
Ａ，ビット・コンタクト孔２１４Ｂはそれぞれワード線
２０４に自己整合的に形成されている。
【００９２】下層ノード・コンタクト孔２１４Ａ，ビッ
ト・コンタクト孔２１４Ｂの側面はそれぞれ窒化シリコ
ン膜スペーサ２１６により直接に覆われ、これらの窒化
シリコン膜スペーサ２１６を介して下層ノード・コンタ
クト孔２１４Ａ，ビット・コンタクト孔２１４Ｂはそれ
ぞれコンタクト・プラグ２６７Ａ，２６７Ｂにより充填
されている。これらのコンタクト・プラグ２６７Ａ，２
６７Ｂは、例えば（チタン膜と窒化チタン膜とからな
る）バリア膜（図示せず）にルテニウム（Ｒｕ）膜（こ
のルテニウム膜を採用する理由は製造方法の欄で説明す
る）が積層された膜からなり、さらにコンタクト・プラ
グ２６７Ａの上面は酸化ルテニウム（ＲｕＯ2 ）膜２６
８により覆われている（この酸化ルテニウム膜が形成さ
れている理由も製造方法の欄で説明する）。なお、酸化
ルテニウムは導電性酸化物である。窒化シリコン膜スペ
ーサ２１６は窒化シリコン膜２１３の上面と一致する平
坦な上面を有し、これらの幅は１５０ｎｍ程度である。
酸化ルテニウム膜２６８，コンタクト・プラグ２６７Ｂ
の上面は、概ね窒化シリコン膜スペーサー２１６の上面
と一致し、概ね平坦である。コンタクト・プラグ２６７
Ａ（並びに酸化ルテニウム膜２６８）およびコンタクト
・プラグ２６７Ｂは、それぞれ窒化シリコン膜スペーサ
ー２１６によりワード線２０４から絶縁されている。
ト・コンタクト孔２１４Ｂの側面はそれぞれ窒化シリコ
ン膜スペーサ２１６により直接に覆われ、これらの窒化
シリコン膜スペーサ２１６を介して下層ノード・コンタ
クト孔２１４Ａ，ビット・コンタクト孔２１４Ｂはそれ
ぞれコンタクト・プラグ２６７Ａ，２６７Ｂにより充填
されている。これらのコンタクト・プラグ２６７Ａ，２
６７Ｂは、例えば（チタン膜と窒化チタン膜とからな
る）バリア膜（図示せず）にルテニウム（Ｒｕ）膜（こ
のルテニウム膜を採用する理由は製造方法の欄で説明す
る）が積層された膜からなり、さらにコンタクト・プラ
グ２６７Ａの上面は酸化ルテニウム（ＲｕＯ2 ）膜２６
８により覆われている（この酸化ルテニウム膜が形成さ
れている理由も製造方法の欄で説明する）。なお、酸化
ルテニウムは導電性酸化物である。窒化シリコン膜スペ
ーサ２１６は窒化シリコン膜２１３の上面と一致する平
坦な上面を有し、これらの幅は１５０ｎｍ程度である。
酸化ルテニウム膜２６８，コンタクト・プラグ２６７Ｂ
の上面は、概ね窒化シリコン膜スペーサー２１６の上面
と一致し、概ね平坦である。コンタクト・プラグ２６７
Ａ（並びに酸化ルテニウム膜２６８）およびコンタクト
・プラグ２６７Ｂは、それぞれ窒化シリコン膜スペーサ
ー２１６によりワード線２０４から絶縁されている。
【００９３】本実施の形態では、ビット・コンタクト孔
２１４Ｂに設けられたコンタクト・プラグ２６７Ｂを、
バリア膜とルテニウム膜との積層膜の代りに、バリア膜
とイリジウム（Ｉｒ）膜との積層膜，バリア膜とロジウ
ム（Ｒｈ）膜との積層膜，バリア膜とレニウム（Ｒｅ）
膜との積層膜あるいはバリア膜とオスミウム（Ｏｓ）膜
との積層膜により構成してもよい。このとき、下層ノー
ド・コンタクト孔２１４Ａには、上面を酸化ルテニウム
膜２６８で覆われたバリア膜とルテニウム膜との積層膜
からなるコンタクト・プラグ２６７Ａの代りに、上面を
酸化イリジウム（ＩｒＯ2 ）膜で覆われたバリア膜とイ
リジウム膜との積層膜からなるコンタクト・プラグ，上
面を酸化ロジウム（ＲｈＯ2 ）膜で覆われたバリア膜と
ロジウム膜との積層膜からなるコンタクト・プラグ，上
面を酸化レニウム（ＲｅＯ2 ）膜で覆われたバリア膜と
レニウム膜との積層膜からなるコンタクト・プラグある
いは上面を酸化オスミウム（ＯｓＯ2 ）膜で覆われたバ
リア膜とオスミウム膜との積層膜からなるコンタクト・
プラグが設けられることになる。なお、これら酸化イリ
ジウム，酸化ロジウム，酸化レニウムおよび酸化オスミ
ウムも、酸化ルテニウムと同様に、導電性酸化物であ
る。さらに本実施の形態では、下層ノード・コンタクト
孔２１４Ａ並びにビット・コンタクト孔２１４Ｂに設け
られるコンタクト・プラグとして、バリア膜と酸化ルテ
ニウム膜との積層膜，バリア膜と酸化イリジウム膜との
積層膜，バリア膜と酸化ロジウム膜との積層膜，バリア
膜と酸化レニウム膜との積層膜あるいはバリア膜と酸化
オスミウム膜との積層膜を採用してもよい。
２１４Ｂに設けられたコンタクト・プラグ２６７Ｂを、
バリア膜とルテニウム膜との積層膜の代りに、バリア膜
とイリジウム（Ｉｒ）膜との積層膜，バリア膜とロジウ
ム（Ｒｈ）膜との積層膜，バリア膜とレニウム（Ｒｅ）
膜との積層膜あるいはバリア膜とオスミウム（Ｏｓ）膜
との積層膜により構成してもよい。このとき、下層ノー
ド・コンタクト孔２１４Ａには、上面を酸化ルテニウム
膜２６８で覆われたバリア膜とルテニウム膜との積層膜
からなるコンタクト・プラグ２６７Ａの代りに、上面を
酸化イリジウム（ＩｒＯ2 ）膜で覆われたバリア膜とイ
リジウム膜との積層膜からなるコンタクト・プラグ，上
面を酸化ロジウム（ＲｈＯ2 ）膜で覆われたバリア膜と
ロジウム膜との積層膜からなるコンタクト・プラグ，上
面を酸化レニウム（ＲｅＯ2 ）膜で覆われたバリア膜と
レニウム膜との積層膜からなるコンタクト・プラグある
いは上面を酸化オスミウム（ＯｓＯ2 ）膜で覆われたバ
リア膜とオスミウム膜との積層膜からなるコンタクト・
プラグが設けられることになる。なお、これら酸化イリ
ジウム，酸化ロジウム，酸化レニウムおよび酸化オスミ
ウムも、酸化ルテニウムと同様に、導電性酸化物であ
る。さらに本実施の形態では、下層ノード・コンタクト
孔２１４Ａ並びにビット・コンタクト孔２１４Ｂに設け
られるコンタクト・プラグとして、バリア膜と酸化ルテ
ニウム膜との積層膜，バリア膜と酸化イリジウム膜との
積層膜，バリア膜と酸化ロジウム膜との積層膜，バリア
膜と酸化レニウム膜との積層膜あるいはバリア膜と酸化
オスミウム膜との積層膜を採用してもよい。
【００９４】第１の層間絶縁膜の表面上には、Ｘ方向に
平行な複数のビット線２１８が設けられている。ビット
線２１８の線幅，間隔および膜厚はそれぞれ０．５μｍ
程度，０．８μｍ程度および２００ｎｍ程度であり、ビ
ット線２１８は例えばタングステン・シリサイド膜ある
いはタングステン・ポリサイド膜から形成されている。
ビット線２１８を含めて第１の層間絶縁膜の表面は、平
坦な上面を有する第２の酸化シリコン系絶縁膜により覆
われている。第２の酸化シリコン系絶縁膜は、例えばビ
ット線２１８を直接に覆う膜厚５０ｎｍ程度の第２のＨ
ＴＯ膜（図示せず）と、平坦な上面を有するＢＰＳＧ膜
２２２との積層膜からなる。ビット線２１８直上でのＢ
ＰＳＧ膜２２２の膜厚は、例えば２５０ｎｍ程度であ
る。（メモリ・セル・アレイが形成される領域での）Ｂ
ＰＳＧ膜２２２の表面上には、（第１の導電体膜であ
る）膜厚１００ｎｍ程度のルテニウム膜２７３が設けら
れている。なお、本実施の形態では、第１の導電体膜と
してルテニウム膜２７３の代りに、イリジウム膜，ロジ
ウム膜，レニウム膜，オスミウム膜，酸化ルテニウム
膜，酸化イリジウム膜，酸化ロジウム膜，酸化レニウム
膜あるいは酸化オスミウム膜を採用することもできる。
ルテニウム膜２７３の上面には、ストレージ・ノード電
極（後述）に自己整合的に，キャパシタが形成される領
域直下のルテニウム膜２７３の上面に直接に接続する１
００ｎｍ程度の膜厚の（第２の導電体膜である）Ｎ型シ
リコン膜２２３が設けられている。Ｎ型シリコン膜２２
３に直接に覆われていないルテニウム膜２７３の表面に
は、酸化ルテニウム膜２７４が形成されている。
平行な複数のビット線２１８が設けられている。ビット
線２１８の線幅，間隔および膜厚はそれぞれ０．５μｍ
程度，０．８μｍ程度および２００ｎｍ程度であり、ビ
ット線２１８は例えばタングステン・シリサイド膜ある
いはタングステン・ポリサイド膜から形成されている。
ビット線２１８を含めて第１の層間絶縁膜の表面は、平
坦な上面を有する第２の酸化シリコン系絶縁膜により覆
われている。第２の酸化シリコン系絶縁膜は、例えばビ
ット線２１８を直接に覆う膜厚５０ｎｍ程度の第２のＨ
ＴＯ膜（図示せず）と、平坦な上面を有するＢＰＳＧ膜
２２２との積層膜からなる。ビット線２１８直上でのＢ
ＰＳＧ膜２２２の膜厚は、例えば２５０ｎｍ程度であ
る。（メモリ・セル・アレイが形成される領域での）Ｂ
ＰＳＧ膜２２２の表面上には、（第１の導電体膜であ
る）膜厚１００ｎｍ程度のルテニウム膜２７３が設けら
れている。なお、本実施の形態では、第１の導電体膜と
してルテニウム膜２７３の代りに、イリジウム膜，ロジ
ウム膜，レニウム膜，オスミウム膜，酸化ルテニウム
膜，酸化イリジウム膜，酸化ロジウム膜，酸化レニウム
膜あるいは酸化オスミウム膜を採用することもできる。
ルテニウム膜２７３の上面には、ストレージ・ノード電
極（後述）に自己整合的に，キャパシタが形成される領
域直下のルテニウム膜２７３の上面に直接に接続する１
００ｎｍ程度の膜厚の（第２の導電体膜である）Ｎ型シ
リコン膜２２３が設けられている。Ｎ型シリコン膜２２
３に直接に覆われていないルテニウム膜２７３の表面に
は、酸化ルテニウム膜２７４が形成されている。
【００９５】ＢＰＳＧ膜２２２には、（Ｎ型シリコン膜
２２３，ルテニウム膜２７３およびこのＢＰＳＧ膜２２
２を貫通して）上記下層ノード・コンタクト孔２１４Ａ
に達する０．５μｍ□程度の上層ノード・コンタクト孔
２２４が設けられている。それぞれの上層ノード・コン
タクト孔２２４は、（第３の導電体膜である）４３ｎｍ
程度の幅を有したＮ型シリコン膜スペーサ２２６により
直接に覆われている。これらのＮ型シリコン膜スペーサ
２２６の底面は、それぞれの下層ノード・コンタクト孔
２１４Ａの上端において窒化シリコン膜スペーサ２１６
の上面にのみに接触し、コンタクト・プラグ２６７Ａの
上面である酸化ルテニウル膜２６８には接続されず，酸
化ルテニウム膜２６８との間に１０７ｎｍ程度の間隔を
有している。さらに、これらのＮ型シリコン膜スペーサ
２２６は、それぞれの上層ノード・コンタクト孔２２４
の上端近傍において、Ｎ型シリコン膜２２３並びにルテ
ニウム膜２７３の側面に直接に接続されている。本適用
例では、このルテニウム膜２７３（および酸化ルテニウ
ム膜２７４）とこのＮ型シリコン膜２２３とこれらのＮ
型シリコン膜スペーサ２２６とにより、下部セル・プレ
ート電極が構成されている。
２２３，ルテニウム膜２７３およびこのＢＰＳＧ膜２２
２を貫通して）上記下層ノード・コンタクト孔２１４Ａ
に達する０．５μｍ□程度の上層ノード・コンタクト孔
２２４が設けられている。それぞれの上層ノード・コン
タクト孔２２４は、（第３の導電体膜である）４３ｎｍ
程度の幅を有したＮ型シリコン膜スペーサ２２６により
直接に覆われている。これらのＮ型シリコン膜スペーサ
２２６の底面は、それぞれの下層ノード・コンタクト孔
２１４Ａの上端において窒化シリコン膜スペーサ２１６
の上面にのみに接触し、コンタクト・プラグ２６７Ａの
上面である酸化ルテニウル膜２６８には接続されず，酸
化ルテニウム膜２６８との間に１０７ｎｍ程度の間隔を
有している。さらに、これらのＮ型シリコン膜スペーサ
２２６は、それぞれの上層ノード・コンタクト孔２２４
の上端近傍において、Ｎ型シリコン膜２２３並びにルテ
ニウム膜２７３の側面に直接に接続されている。本適用
例では、このルテニウム膜２７３（および酸化ルテニウ
ム膜２７４）とこのＮ型シリコン膜２２３とこれらのＮ
型シリコン膜スペーサ２２６とにより、下部セル・プレ
ート電極が構成されている。
【００９６】Ｎ型シリコン膜からなるストレージ・ノー
ド電極２３４は、それぞれの上層ノード・コンタクト孔
２２４を介して、それぞれの（下層ノード・コンタクト
孔２１４Ａを充填する）コンタクト・プラグ２６７Ａの
上面をなす酸化ルテニウム膜２６８に直接に接続され、
さらに酸化ルテニウム膜２６８近傍の窒化シリコン膜ス
ペーサ２１６の上面に９７ｎｍ程度の幅で接触してい
る。ストレージ・ノード電極２３４により覆われたＮ型
シリコン膜２２３並びにＮ型シリコン膜スペーサ２２６
の表面には、下部容量絶縁膜である例えば膜厚１０ｎｍ
程度の酸化シリコン膜２２９ａが設けられている。酸化
シリコン膜２２９ａは、下部セル・プレート電極とスト
レージ・ノード電極２３４との間にのみに（それぞれの
ストレージ・ノード電極２３４に自己整合的に）設けら
れている。
ド電極２３４は、それぞれの上層ノード・コンタクト孔
２２４を介して、それぞれの（下層ノード・コンタクト
孔２１４Ａを充填する）コンタクト・プラグ２６７Ａの
上面をなす酸化ルテニウム膜２６８に直接に接続され、
さらに酸化ルテニウム膜２６８近傍の窒化シリコン膜ス
ペーサ２１６の上面に９７ｎｍ程度の幅で接触してい
る。ストレージ・ノード電極２３４により覆われたＮ型
シリコン膜２２３並びにＮ型シリコン膜スペーサ２２６
の表面には、下部容量絶縁膜である例えば膜厚１０ｎｍ
程度の酸化シリコン膜２２９ａが設けられている。酸化
シリコン膜２２９ａは、下部セル・プレート電極とスト
レージ・ノード電極２３４との間にのみに（それぞれの
ストレージ・ノード電極２３４に自己整合的に）設けら
れている。
【００９７】下層ノード・コンタクト孔２１４Ａと接す
る部分および酸化シリコン膜２２９ａに接する部分を除
いたストレージ・ノード電極２３４の表面と、酸化シリ
コン膜２２９ａを介してストレージ・ノード電極２２３
の側面に繋がるＮ型シリコン膜２２３の側面とは、上部
容量絶縁膜である膜厚１０ｎｍ程度の酸化シリコン膜２
３９によりそれぞれに覆われている。さらにこれらの酸
化シリコン膜２３９は、それぞれのストレージ・ノード
電極２３４の側面下端部の全周において、酸化シリコン
膜２２９ａにそれぞに直接に接続されている。膜厚１５
０ｎｍ程度のＮ型シリコン膜２４５から形成された上部
セル・プレート電極は、酸化シリコン膜２３９を介して
それぞれのストレージ・ノード電極２３４の上面並びに
側面を覆い、酸化ルテニウム膜２７４の上面において下
部セル・プレート電極に直接に接続される。
る部分および酸化シリコン膜２２９ａに接する部分を除
いたストレージ・ノード電極２３４の表面と、酸化シリ
コン膜２２９ａを介してストレージ・ノード電極２２３
の側面に繋がるＮ型シリコン膜２２３の側面とは、上部
容量絶縁膜である膜厚１０ｎｍ程度の酸化シリコン膜２
３９によりそれぞれに覆われている。さらにこれらの酸
化シリコン膜２３９は、それぞれのストレージ・ノード
電極２３４の側面下端部の全周において、酸化シリコン
膜２２９ａにそれぞに直接に接続されている。膜厚１５
０ｎｍ程度のＮ型シリコン膜２４５から形成された上部
セル・プレート電極は、酸化シリコン膜２３９を介して
それぞれのストレージ・ノード電極２３４の上面並びに
側面を覆い、酸化ルテニウム膜２７４の上面において下
部セル・プレート電極に直接に接続される。
【００９８】図１４および図１５と、ＤＲＡＭのメモリ
・セルの製造工程の断面模式図であり図１４のＡＡ線で
の断面模式図である図１６および図１７と、ＤＲＡＭの
メモリ・セルの製造工程の断面模式図であり図１４のＢ
Ｂ線での断面模式図である図１８および図１９とを併せ
て参照すると、上記第２の実施の形態の一適用例のメモ
リ・セルは、次のように形成される。
・セルの製造工程の断面模式図であり図１４のＡＡ線で
の断面模式図である図１６および図１７と、ＤＲＡＭの
メモリ・セルの製造工程の断面模式図であり図１４のＢ
Ｂ線での断面模式図である図１８および図１９とを併せ
て参照すると、上記第２の実施の形態の一適用例のメモ
リ・セルは、次のように形成される。
【００９９】まず、Ｐ型シリコン基板２０１の表面の素
子分離領域に膜厚４００ｎｍ程度のフィールド酸化膜２
０２が形成され、素子形成領域に膜厚１０ｎｍ程度のゲ
ート酸化膜２０３が形成される。全面に膜厚２００ｎｍ
程度のＮ型シリコン膜もしくはタングステン・ポリサイ
ド膜が形成され、この膜がパターニングされて線幅（ゲ
ート長）０．５μｍ程度，間隔０．５μｍ程度のＹ方向
に平行な複数のワード線２０４が形成される。これらの
ワード線２０４をマスクにして素子形成領域にそれぞれ
０．２μｍ程度の接合の深さを有したＮ型ソース領域２
０５Ａ，Ｎ型ドレイン領域２０５Ｂが形成される。次
に、全面に膜厚５０ｎｍ程度の第１のＨＴＯ膜（図示せ
ず）が形成され、第１のＢＰＳＧ膜が形成され，リフロ
ーされ，さらにＣＭＰが施されて、平坦な上面を有する
ＢＰＳＧ膜２１２が形成される。これにより、第１の層
間絶縁膜を構成する第１の酸化シリコン系絶縁膜の形成
が終了する。なお、第１の酸化シリコン系絶縁膜の構成
はＨＴＯ膜とＢＰＳＧ膜２１２との組合せに限定される
ものではない。続いて、膜厚３０ｎｍ程度の第１の窒化
シリコン膜２１３が形成され、窒化シリコン膜２１３，
ＢＰＳＧ膜２１２および上記第１のＨＴＯ膜からなる第
１の層間絶縁膜の形成が終了する。さらに少なくとも１
５０ｎｍ程度の膜厚を有する酸化シリコン膜（図示せ
ず）が形成される。フォト・レジスト膜（図示せず）を
マスクにして、上記酸化シリコン膜，窒化シリコン膜２
１３，ＢＰＳＧ膜２１２および上記第１のＨＴＯ膜が順
次異方性エッチングされ、ワード線２０４に自己整合的
なＮ型ソース領域２０５Ａに達する０．５μｍ□程度の
下層ノード・コンタクト孔２１４ＡとＮ型ドレイン領域
２０５Ｂに達する０．５μｍ□程度のビット・コンタク
ト孔２１４Ｂとが形成される。
子分離領域に膜厚４００ｎｍ程度のフィールド酸化膜２
０２が形成され、素子形成領域に膜厚１０ｎｍ程度のゲ
ート酸化膜２０３が形成される。全面に膜厚２００ｎｍ
程度のＮ型シリコン膜もしくはタングステン・ポリサイ
ド膜が形成され、この膜がパターニングされて線幅（ゲ
ート長）０．５μｍ程度，間隔０．５μｍ程度のＹ方向
に平行な複数のワード線２０４が形成される。これらの
ワード線２０４をマスクにして素子形成領域にそれぞれ
０．２μｍ程度の接合の深さを有したＮ型ソース領域２
０５Ａ，Ｎ型ドレイン領域２０５Ｂが形成される。次
に、全面に膜厚５０ｎｍ程度の第１のＨＴＯ膜（図示せ
ず）が形成され、第１のＢＰＳＧ膜が形成され，リフロ
ーされ，さらにＣＭＰが施されて、平坦な上面を有する
ＢＰＳＧ膜２１２が形成される。これにより、第１の層
間絶縁膜を構成する第１の酸化シリコン系絶縁膜の形成
が終了する。なお、第１の酸化シリコン系絶縁膜の構成
はＨＴＯ膜とＢＰＳＧ膜２１２との組合せに限定される
ものではない。続いて、膜厚３０ｎｍ程度の第１の窒化
シリコン膜２１３が形成され、窒化シリコン膜２１３，
ＢＰＳＧ膜２１２および上記第１のＨＴＯ膜からなる第
１の層間絶縁膜の形成が終了する。さらに少なくとも１
５０ｎｍ程度の膜厚を有する酸化シリコン膜（図示せ
ず）が形成される。フォト・レジスト膜（図示せず）を
マスクにして、上記酸化シリコン膜，窒化シリコン膜２
１３，ＢＰＳＧ膜２１２および上記第１のＨＴＯ膜が順
次異方性エッチングされ、ワード線２０４に自己整合的
なＮ型ソース領域２０５Ａに達する０．５μｍ□程度の
下層ノード・コンタクト孔２１４ＡとＮ型ドレイン領域
２０５Ｂに達する０．５μｍ□程度のビット・コンタク
ト孔２１４Ｂとが形成される。
【０１００】次に、ＬＰＣＶＤにより、全面に（第１の
所定膜厚である）膜厚１５０ｎｍ程度の第２の窒化シリ
コン膜（図示せず）が形成される。上記酸化シリコン膜
の上面が露出するまで上記第２の窒化シリコン膜に対し
て異方性エッチングによるエッチ・バックが行なわれ、
下層ノード・コンタクト孔２１４Ａ，ビット・コンタク
ト孔２１４Ｂの側面にはそれぞれ通常の断面形状を有し
た窒化シリコン膜スペーサ（図示せず）が形成される。
続いて、コリメトリ・スパッタリングによるバリア膜
（チタン膜（図示せず）に窒化チタン膜（図示せず）が
積層した膜からなる）の形成と、ＬＰＣＶＤによる第１
のルテニウム膜（図示せず）の形成とにより、本適用例
の第１の導電体膜が形成される。第１のルテニウム膜の
膜厚は、上記窒化シリコン膜スペーサで側面が覆われた
下層ノード・コンタクト孔２１４Ａ並びにビット・コン
タクト孔２１４Ｂをそれぞれ充填するのに充分な膜厚で
ある。
所定膜厚である）膜厚１５０ｎｍ程度の第２の窒化シリ
コン膜（図示せず）が形成される。上記酸化シリコン膜
の上面が露出するまで上記第２の窒化シリコン膜に対し
て異方性エッチングによるエッチ・バックが行なわれ、
下層ノード・コンタクト孔２１４Ａ，ビット・コンタク
ト孔２１４Ｂの側面にはそれぞれ通常の断面形状を有し
た窒化シリコン膜スペーサ（図示せず）が形成される。
続いて、コリメトリ・スパッタリングによるバリア膜
（チタン膜（図示せず）に窒化チタン膜（図示せず）が
積層した膜からなる）の形成と、ＬＰＣＶＤによる第１
のルテニウム膜（図示せず）の形成とにより、本適用例
の第１の導電体膜が形成される。第１のルテニウム膜の
膜厚は、上記窒化シリコン膜スペーサで側面が覆われた
下層ノード・コンタクト孔２１４Ａ並びにビット・コン
タクト孔２１４Ｂをそれぞれ充填するのに充分な膜厚で
ある。
【０１０１】次に、窒化シリコン膜２１３の上面が露出
するまで、第１の導電体膜，上記酸化シリコン膜および
上記窒化シリコン膜スペーサに対して（少なくとも最終
段階では）ＣＭＰが施される。これにより、下層ノード
・コンタクト孔２１４Ａ，ビット・コンタクト孔２１４
Ｂの側面（およびワード線２０４の露出側面）を直接に
覆う１５０ｎｍ程度の幅の窒化シリコン膜スペーサ２１
６がそれぞれに残置形成され、窒化シリコン膜スペーサ
２１６を介してそれぞれ下層ノード・コンタクト孔２１
４Ａおよびビット・コンタクト孔２１４Ｂを充填し，
０．２μｍ□程度の（第１の導電体膜からなる）コンタ
クト・プラグ２６７Ａおよびコンタクト・プラグ２６７
Ｂがそれぞれに残置形成される。窒化シリコン膜スペー
サ２１６は窒化シリコン膜２１３の上面と一致する平坦
な上面を有し、この段階でのコンタクト・プラグ２６７
Ａ，２６７Ｂは窒化シリコン膜２１３の上面と一致して
概ね平坦な上面を有する。窒化シリコン膜スペーサ２１
６は、それぞれコンタクト・プラグ２６７Ａと（下層ノ
ード・コンタクト孔２１４Ａの側面に露出した）ワード
線２０４との絶縁分離，コンタクト・プラグ２６７Ｂと
（ビット・コンタクト孔２１４Ｂの側面に露出した）ワ
ード線２０４との絶縁分離に寄与する。〔図１４
（ａ），図１５，図１６（ａ），図１８（ａ）〕。な
お、上記ＣＭＰに先だって、第１の導電体膜を構成する
ルテニウム膜に対するエッチ・バックを併用することも
可能である。このときのエッチング・ガスとしては、酸
素に塩素を添加したガスが用いらるれ。
するまで、第１の導電体膜，上記酸化シリコン膜および
上記窒化シリコン膜スペーサに対して（少なくとも最終
段階では）ＣＭＰが施される。これにより、下層ノード
・コンタクト孔２１４Ａ，ビット・コンタクト孔２１４
Ｂの側面（およびワード線２０４の露出側面）を直接に
覆う１５０ｎｍ程度の幅の窒化シリコン膜スペーサ２１
６がそれぞれに残置形成され、窒化シリコン膜スペーサ
２１６を介してそれぞれ下層ノード・コンタクト孔２１
４Ａおよびビット・コンタクト孔２１４Ｂを充填し，
０．２μｍ□程度の（第１の導電体膜からなる）コンタ
クト・プラグ２６７Ａおよびコンタクト・プラグ２６７
Ｂがそれぞれに残置形成される。窒化シリコン膜スペー
サ２１６は窒化シリコン膜２１３の上面と一致する平坦
な上面を有し、この段階でのコンタクト・プラグ２６７
Ａ，２６７Ｂは窒化シリコン膜２１３の上面と一致して
概ね平坦な上面を有する。窒化シリコン膜スペーサ２１
６は、それぞれコンタクト・プラグ２６７Ａと（下層ノ
ード・コンタクト孔２１４Ａの側面に露出した）ワード
線２０４との絶縁分離，コンタクト・プラグ２６７Ｂと
（ビット・コンタクト孔２１４Ｂの側面に露出した）ワ
ード線２０４との絶縁分離に寄与する。〔図１４
（ａ），図１５，図１６（ａ），図１８（ａ）〕。な
お、上記ＣＭＰに先だって、第１の導電体膜を構成する
ルテニウム膜に対するエッチ・バックを併用することも
可能である。このときのエッチング・ガスとしては、酸
素に塩素を添加したガスが用いらるれ。
【０１０２】次に、全面に膜厚２００ｎｍ程度の例えば
タングステン・シリサイド膜，タングステン・ポリサイ
ド膜等が形成され、これがパターニングされてＸ方向に
平行な複数のビット線２１８が形成される。これらのビ
ット線２１８の線幅，間隔はそれぞれ０．５μｍ程度，
０．８μｍ程度である。なお、本実施の形態におけるビ
ット線２１８の構成材料の選択は、上記第１の実施の形
態によるビット線２１８の構成材料の選択ほど厳しくな
い。次に、全面に膜厚５０ｎｍ程度の第２のＨＴＯ膜
（図示せず）が形成され、さらに第２のＢＰＳＧ膜が形
成される。このＢＰＳＧ膜がリフローされ、さらにＣＭ
Ｐが施され、平坦な上面を有するＢＰＳＧ膜２２２が形
成される。これにより、これら第２のＨＴＯ膜とＢＰＳ
Ｇ膜２２２とを含んだ第２の酸化シリコン系絶縁膜から
なる第２の層間絶縁膜の形成が終了する。ビット線２１
８の直上でのＢＰＳＧ膜２２２の膜厚は、２５０ｎｍ程
度である。なお、上記第１の層間絶縁膜を構成する第１
の酸化シリコン系絶縁膜と同様に、第２の層間絶縁膜を
構成する第２の酸化シリコン系絶縁膜もこのような構造
に限定されるものではない。
タングステン・シリサイド膜，タングステン・ポリサイ
ド膜等が形成され、これがパターニングされてＸ方向に
平行な複数のビット線２１８が形成される。これらのビ
ット線２１８の線幅，間隔はそれぞれ０．５μｍ程度，
０．８μｍ程度である。なお、本実施の形態におけるビ
ット線２１８の構成材料の選択は、上記第１の実施の形
態によるビット線２１８の構成材料の選択ほど厳しくな
い。次に、全面に膜厚５０ｎｍ程度の第２のＨＴＯ膜
（図示せず）が形成され、さらに第２のＢＰＳＧ膜が形
成される。このＢＰＳＧ膜がリフローされ、さらにＣＭ
Ｐが施され、平坦な上面を有するＢＰＳＧ膜２２２が形
成される。これにより、これら第２のＨＴＯ膜とＢＰＳ
Ｇ膜２２２とを含んだ第２の酸化シリコン系絶縁膜から
なる第２の層間絶縁膜の形成が終了する。ビット線２１
８の直上でのＢＰＳＧ膜２２２の膜厚は、２５０ｎｍ程
度である。なお、上記第１の層間絶縁膜を構成する第１
の酸化シリコン系絶縁膜と同様に、第２の層間絶縁膜を
構成する第２の酸化シリコン系絶縁膜もこのような構造
に限定されるものではない。
【０１０３】次に、膜厚１００ｎｍ程度の（第２の導電
体膜である）第２のルテニウム膜２７３が、ＬＰＣＶＤ
により全面に形成される。続いて、全面に（第３の導電
体膜である）膜厚１００ｎｍ程度の第１のＮ型シリコン
膜２２３が例えばＬＰＣＶＤにより形成される。次に、
フォト・レジスト膜（図示せず）をマスクにして、Ｎ型
シリコン膜２２３，ルテニウム膜２７３および第２の層
間絶縁膜が順次異方性エッチングされ、それぞれの下層
ノード・コンタクト孔２１４Ａに達する０．５μｍ□程
度の上層ノード・コンタクト孔２２４が形成される。上
層ノード・コンタクト孔２２４とビット線２１８との間
には、１５０ｎｍ程度の幅の第２の層間絶縁膜が介在す
る。次に、（第２の所定膜厚である）膜厚５０ｎｍ程度
の（第４の導電体膜である）第２のＮ型シリコン膜（図
示せず）が、ＬＰＣＶＤにより全面に形成される。次
に、エッチング・ガスとして臭化水素を用いた異方性エ
ッチングにより、窒化シリコン膜スペーサ２１６の上面
が露出するまで第２のＮ型シリコン膜がエッチ・バック
され、上層ノード・コンタクト孔２２４の側面を直接に
覆うＮ型シリコン膜スペーサ２２６が形成される。これ
らのＮ型シリコン膜スペーサ２２６の上端はＮ型シリコ
ン膜２２３の上面に一致し，Ｎ型シリコン膜スペーサ２
２６の底面は窒化シリコン膜スペーサ２１６の上面にの
みに接触しており、Ｎ型シリコン膜スペーサ２２６とコ
ンタクト・プラグ２６７Ａとの間隔は１００ｎｍ程度で
ある〔図１４，図１５，図１６（ｂ），図１８
（ｂ）〕。
体膜である）第２のルテニウム膜２７３が、ＬＰＣＶＤ
により全面に形成される。続いて、全面に（第３の導電
体膜である）膜厚１００ｎｍ程度の第１のＮ型シリコン
膜２２３が例えばＬＰＣＶＤにより形成される。次に、
フォト・レジスト膜（図示せず）をマスクにして、Ｎ型
シリコン膜２２３，ルテニウム膜２７３および第２の層
間絶縁膜が順次異方性エッチングされ、それぞれの下層
ノード・コンタクト孔２１４Ａに達する０．５μｍ□程
度の上層ノード・コンタクト孔２２４が形成される。上
層ノード・コンタクト孔２２４とビット線２１８との間
には、１５０ｎｍ程度の幅の第２の層間絶縁膜が介在す
る。次に、（第２の所定膜厚である）膜厚５０ｎｍ程度
の（第４の導電体膜である）第２のＮ型シリコン膜（図
示せず）が、ＬＰＣＶＤにより全面に形成される。次
に、エッチング・ガスとして臭化水素を用いた異方性エ
ッチングにより、窒化シリコン膜スペーサ２１６の上面
が露出するまで第２のＮ型シリコン膜がエッチ・バック
され、上層ノード・コンタクト孔２２４の側面を直接に
覆うＮ型シリコン膜スペーサ２２６が形成される。これ
らのＮ型シリコン膜スペーサ２２６の上端はＮ型シリコ
ン膜２２３の上面に一致し，Ｎ型シリコン膜スペーサ２
２６の底面は窒化シリコン膜スペーサ２１６の上面にの
みに接触しており、Ｎ型シリコン膜スペーサ２２６とコ
ンタクト・プラグ２６７Ａとの間隔は１００ｎｍ程度で
ある〔図１４，図１５，図１６（ｂ），図１８
（ｂ）〕。
【０１０４】次に、急速熱酸化（ＲＴＯ）あるいは７０
０℃程度の乾燥酸素雰囲気での酸化により、Ｎ型シリコ
ン膜２２３およびＮ型シリコン膜スペーサ２２６の表面
に膜厚１０ｎｍ程度の（第１の容量絶縁膜である）酸化
シリコン膜２２９が形成される。このとき、下層ノード
・コンタクト孔２１４Ａに設けられたコンタクト・プラ
グ２６７Ａの表面も酸化されて、コンタクト・プラグ２
６７Ａの上端に酸化ルテニウム膜２６８が形成される
〔図１６（ｃ），図１８（ｃ）〕。本適用例では、酸化
ルテニウムが導電性酸化物であるという点を利用してい
る。このため本適用例では、容量絶縁膜である酸化シリ
コン膜２２９の形成に際して、上記第１の実施の形態の
ようにコンタクト・プラグの表面に酸化膜が形成され難
くする製造方法を採る必要がない。
０℃程度の乾燥酸素雰囲気での酸化により、Ｎ型シリコ
ン膜２２３およびＮ型シリコン膜スペーサ２２６の表面
に膜厚１０ｎｍ程度の（第１の容量絶縁膜である）酸化
シリコン膜２２９が形成される。このとき、下層ノード
・コンタクト孔２１４Ａに設けられたコンタクト・プラ
グ２６７Ａの表面も酸化されて、コンタクト・プラグ２
６７Ａの上端に酸化ルテニウム膜２６８が形成される
〔図１６（ｃ），図１８（ｃ）〕。本適用例では、酸化
ルテニウムが導電性酸化物であるという点を利用してい
る。このため本適用例では、容量絶縁膜である酸化シリ
コン膜２２９の形成に際して、上記第１の実施の形態の
ようにコンタクト・プラグの表面に酸化膜が形成され難
くする製造方法を採る必要がない。
【０１０５】上述したように本適用例でのルテニウム膜
の形成にはＬＰＣＶＤを用いているが、ルテニウム膜の
製法としてはこの他にスパッタリングあるいは有機溶剤
を利用したスピン・オン・コート等の方法がある。スピ
ン・オン・コートによる方法では、炭素の在留等によ
り、信頼性上の問題の回避が困難である。また、スパッ
タリングによるルテニウム膜は、柱状構造の粒界をなす
ため、容量絶縁膜形成のための酸化に際して、バリア
膜，さらにはＮ型ソース領域２０５Ａにまで局所的に酸
化が行なわれることになり、好ましくない。
の形成にはＬＰＣＶＤを用いているが、ルテニウム膜の
製法としてはこの他にスパッタリングあるいは有機溶剤
を利用したスピン・オン・コート等の方法がある。スピ
ン・オン・コートによる方法では、炭素の在留等によ
り、信頼性上の問題の回避が困難である。また、スパッ
タリングによるルテニウム膜は、柱状構造の粒界をなす
ため、容量絶縁膜形成のための酸化に際して、バリア
膜，さらにはＮ型ソース領域２０５Ａにまで局所的に酸
化が行なわれることになり、好ましくない。
【０１０６】なお、本実施の形態では、第１の導電体膜
を構成するルテニウム膜の代りに、イルジウム膜，ロジ
ウム膜，レニウム膜あるいはオスミウム膜を用いること
もできる。これらの膜も、ＬＰＣＶＤで形成するのが好
ましい。さらには、ＬＰＣＶＤで形成したこれらの酸化
膜を用いてもよい。同様に、第２の導電体膜であるルテ
ニウム膜２７３の代りに、イルジウム膜，ロジウム膜，
レニウム膜あるいはオスミウム膜、もしくはこれらの酸
化膜を用いることができる。本実施の形態では、（バリ
ア膜を除いた）第１の導電体膜と、第２の導電体膜とを
同一の材料で形成する必要はない。
を構成するルテニウム膜の代りに、イルジウム膜，ロジ
ウム膜，レニウム膜あるいはオスミウム膜を用いること
もできる。これらの膜も、ＬＰＣＶＤで形成するのが好
ましい。さらには、ＬＰＣＶＤで形成したこれらの酸化
膜を用いてもよい。同様に、第２の導電体膜であるルテ
ニウム膜２７３の代りに、イルジウム膜，ロジウム膜，
レニウム膜あるいはオスミウム膜、もしくはこれらの酸
化膜を用いることができる。本実施の形態では、（バリ
ア膜を除いた）第１の導電体膜と、第２の導電体膜とを
同一の材料で形成する必要はない。
【０１０７】さらになお、上記酸化シリコン膜２２９の
形成の際の酸化において、Ｎ型シリコン膜２２３並びに
Ｎ型シリコン膜スペーサ２２６とルテニウム膜２７３と
の間に、多少なりともシリサイド化反応が起る。これを
回避することが要求される場合には、次のような製造方
法がある。ルテニウム膜２７３を形成した後、（第２の
バリア膜として）膜厚１０ｎｍ程度の窒化チタン膜を形
成し、しかる後にＮ型シリコン膜２２３を形成する。上
層ノード・コンタクト孔２２４を形成した後、（第３の
バリア膜として）膜厚１０ｎｍ程度の窒化チタン膜をＬ
ＰＣＶＤにより形成し、第２のＮ型シリコン膜を形成す
る。この第２のＮ型シリコン膜をエッチ・バックするこ
とによりＮ型シリコン膜スペーサ２２６を形成した後、
さらに第３のバリア膜である窒化チタン膜のエッチ・バ
ックを行なう。この場合、上記酸化において、Ｎ型シリ
コン膜２２３とＮ型シリコン膜スペーサ２２６との間お
よび窒化シリコン膜スペーサ２１６のＮ型シリコン膜ス
ペーサ２２６との間に介在する窒化チタン膜も酸化され
て酸化チタン膜が形成されるが、特段の支障は生じな
い。
形成の際の酸化において、Ｎ型シリコン膜２２３並びに
Ｎ型シリコン膜スペーサ２２６とルテニウム膜２７３と
の間に、多少なりともシリサイド化反応が起る。これを
回避することが要求される場合には、次のような製造方
法がある。ルテニウム膜２７３を形成した後、（第２の
バリア膜として）膜厚１０ｎｍ程度の窒化チタン膜を形
成し、しかる後にＮ型シリコン膜２２３を形成する。上
層ノード・コンタクト孔２２４を形成した後、（第３の
バリア膜として）膜厚１０ｎｍ程度の窒化チタン膜をＬ
ＰＣＶＤにより形成し、第２のＮ型シリコン膜を形成す
る。この第２のＮ型シリコン膜をエッチ・バックするこ
とによりＮ型シリコン膜スペーサ２２６を形成した後、
さらに第３のバリア膜である窒化チタン膜のエッチ・バ
ックを行なう。この場合、上記酸化において、Ｎ型シリ
コン膜２２３とＮ型シリコン膜スペーサ２２６との間お
よび窒化シリコン膜スペーサ２１６のＮ型シリコン膜ス
ペーサ２２６との間に介在する窒化チタン膜も酸化され
て酸化チタン膜が形成されるが、特段の支障は生じな
い。
【０１０８】次に、第１の容量絶縁膜である酸化シリコ
ン膜２２９を形成した後、ＬＰＣＶＤにより全面に（第
５の導電体膜である）第３のＮ型シリコン膜が形成され
る。このＮ型シリコン膜，酸化シリコン膜２２９および
Ｎ型シリコン膜２２３が順次異方性エッチングによりパ
ターニングされ、第３のＮ型シリコン膜からなるストレ
ージ・ノード電極２３４が形成され、残置された酸化シ
リコン膜２２９ａからなる下部容量絶縁膜が形成される
〔図１４（ｂ），図１５，図１７（ａ），図１９
（ａ）〕。
ン膜２２９を形成した後、ＬＰＣＶＤにより全面に（第
５の導電体膜である）第３のＮ型シリコン膜が形成され
る。このＮ型シリコン膜，酸化シリコン膜２２９および
Ｎ型シリコン膜２２３が順次異方性エッチングによりパ
ターニングされ、第３のＮ型シリコン膜からなるストレ
ージ・ノード電極２３４が形成され、残置された酸化シ
リコン膜２２９ａからなる下部容量絶縁膜が形成される
〔図１４（ｂ），図１５，図１７（ａ），図１９
（ａ）〕。
【０１０９】次に、急速熱酸化（ＲＴＯ）あるいは７０
０℃程度の乾燥酸素雰囲気での酸化により、ストレージ
・ノード電極２３４の上面並びに側面およびパターニン
グされたＮ型シリコン膜２２３の側面に、上部容量絶縁
膜である膜厚１０ｎｍ程度の酸化シリコン膜２３９が形
成される。これらの酸化シリコン膜２３９は、ストレー
ジ・ノード電極２３４の側面の下端の全周において、そ
れぞれの酸化シリコン膜２２９ａに直接に接続されてい
る。この酸化によって、ストレージ・ノード電極２３４
の空隙部に露出したルテニウム膜２７３の表面に酸化ル
テニウム膜２７４が形成される。これにより、Ｎ型シリ
コン膜２２３とＮ型シリコン膜スペーサ２２６とルテニ
ウム膜２７３（および酸化ルテニウム膜２７４）とから
なる下部セル・プレート電極の形成も終了する〔図１４
（ｂ），図１５，図１７（ｂ），図１９（ｂ）〕。
０℃程度の乾燥酸素雰囲気での酸化により、ストレージ
・ノード電極２３４の上面並びに側面およびパターニン
グされたＮ型シリコン膜２２３の側面に、上部容量絶縁
膜である膜厚１０ｎｍ程度の酸化シリコン膜２３９が形
成される。これらの酸化シリコン膜２３９は、ストレー
ジ・ノード電極２３４の側面の下端の全周において、そ
れぞれの酸化シリコン膜２２９ａに直接に接続されてい
る。この酸化によって、ストレージ・ノード電極２３４
の空隙部に露出したルテニウム膜２７３の表面に酸化ル
テニウム膜２７４が形成される。これにより、Ｎ型シリ
コン膜２２３とＮ型シリコン膜スペーサ２２６とルテニ
ウム膜２７３（および酸化ルテニウム膜２７４）とから
なる下部セル・プレート電極の形成も終了する〔図１４
（ｂ），図１５，図１７（ｂ），図１９（ｂ）〕。
【０１１０】その後、ＬＰＣＶＤ等により、（第６の導
電体膜である）第４のＮ型シリコン膜２４５からなる上
部セル・プレート電極を形成する。このＮ型シリコン膜
２４５は、下部セル・プレート電極を構成する酸化ルテ
ニウム膜２７４の表面に直接に接続される。これによ
り、本適用例のメモリ・セルの形成が完了する〔図１４
（ｂ），図１５〕。
電体膜である）第４のＮ型シリコン膜２４５からなる上
部セル・プレート電極を形成する。このＮ型シリコン膜
２４５は、下部セル・プレート電極を構成する酸化ルテ
ニウム膜２７４の表面に直接に接続される。これによ
り、本適用例のメモリ・セルの形成が完了する〔図１４
（ｂ），図１５〕。
【０１１１】なお上記第２の実施の形態は、上記第１の
実施の形態と同様に、スタックド型でＣＯＢ型のメモリ
・セルを有するＤＲＡＭであるならば、折り返しビット
線方式もしくはオープン・ビット線方式でも、あるいは
ワード線およびビット線が概ね直線であり，これらが第
１の層間絶縁膜を介して直交しないものに対しても適用
できる。また、本適用例も、構成材料および各種数値が
上記に限定されるものではない。
実施の形態と同様に、スタックド型でＣＯＢ型のメモリ
・セルを有するＤＲＡＭであるならば、折り返しビット
線方式もしくはオープン・ビット線方式でも、あるいは
ワード線およびビット線が概ね直線であり，これらが第
１の層間絶縁膜を介して直交しないものに対しても適用
できる。また、本適用例も、構成材料および各種数値が
上記に限定されるものではない。
【０１１２】上記第２の実施の形態は、個々のメモリ・
セルの容量値は別として、上記第１の適用例と同様に、
従来のメモリ・セルに比べて、キャパシタに寄与するス
トレージ・ノード電極の表面比率が増大するという効果
を有している。さらに本実施の形態に係わる製造方法
は、下部容量絶縁膜の形成方法が、上記第１の実施の形
態に関わる製造方法より、容易である。
セルの容量値は別として、上記第１の適用例と同様に、
従来のメモリ・セルに比べて、キャパシタに寄与するス
トレージ・ノード電極の表面比率が増大するという効果
を有している。さらに本実施の形態に係わる製造方法
は、下部容量絶縁膜の形成方法が、上記第１の実施の形
態に関わる製造方法より、容易である。
【０１１３】なお、上記第２の実施の形態におけるコン
タクト・プラグの構成および形成方法は、上記第１の実
施の形態に適用することができる。
タクト・プラグの構成および形成方法は、上記第１の実
施の形態に適用することができる。
【０１１４】ＤＲＡＭのメモリ・セルのワード線並びに
ビット線を含んだ平面模式図およびビット線並びにスト
レージ・ノード電極を含んだ平面模式図である図２０
（ａ）および図２０（ｂ）と、図２０のＡＡ線，ＢＢ線
およびＣＣ線での断面模式図である図２１，図２２およ
び図２３とを併せて参照すると、本発明の第３の実施の
形態の第１の適用例によるＤＲＡＭも０．５μｍデザイ
ン・ルールのもとに形成されたスタックド型でＣＯＢ型
のメモリ・セルを有した例えば折り返しビット線方式の
ＤＲＡＭであり、上記第１，第２の実施の形態との基本
的な相違点は上層ノード・コンタクト孔がビット線に自
己整合的な点であり、このメモリ・セルは以下のとおり
の構造をなしている。なお、平面模式図である図２０に
おいて、理解を容易にするために、素子形成領域と下層
ノード・コンタクト孔と上層ノード・コンタクト孔との
位置は、ワード線，ビット線およびストレージ・ノード
電極等との重なりが無いようにずらして表現してある。
ビット線を含んだ平面模式図およびビット線並びにスト
レージ・ノード電極を含んだ平面模式図である図２０
（ａ）および図２０（ｂ）と、図２０のＡＡ線，ＢＢ線
およびＣＣ線での断面模式図である図２１，図２２およ
び図２３とを併せて参照すると、本発明の第３の実施の
形態の第１の適用例によるＤＲＡＭも０．５μｍデザイ
ン・ルールのもとに形成されたスタックド型でＣＯＢ型
のメモリ・セルを有した例えば折り返しビット線方式の
ＤＲＡＭであり、上記第１，第２の実施の形態との基本
的な相違点は上層ノード・コンタクト孔がビット線に自
己整合的な点であり、このメモリ・セルは以下のとおり
の構造をなしている。なお、平面模式図である図２０に
おいて、理解を容易にするために、素子形成領域と下層
ノード・コンタクト孔と上層ノード・コンタクト孔との
位置は、ワード線，ビット線およびストレージ・ノード
電極等との重なりが無いようにずらして表現してある。
【０１１５】Ｐ型シリコン基板３０１の表面におけるメ
モリ・セル・アレイが形成された領域では、膜厚４００
ｎｍ程度のＬＯＣＯＳ型のフィールド酸化膜３０２によ
り区画された素子形成領域が、Ｘ方向およびＹ方向に規
則的に配置されている。Ｙ方向に平行に設けられた複数
のワード線３０４は、それぞれ膜厚１０ｎｍ程度のゲー
ト酸化膜３０３を介して複数の素子形成領域上を横断し
ている。ワード線３０４の線幅および間隔はともに０．
５μｍ程度であり、これらの膜厚は２００ｎｍ程度であ
る。これらのワード線３０４は、例えばＮ型多結晶シリ
コン膜，タングステン・ポリサイド膜等から形成されて
いる。それぞれの素子形成領域には、ワード線３０４に
自己整合的にＮ型ソース領域３０５ＡおよびＮ型ドレイ
ン領域３０５Ｂが設けられている。Ｎ型ソース領域３０
５Ａ，Ｎ型ドレイン領域３０５Ｂの接合の深さはともに
０．２μｍ程度であり、Ｎ型ソース領域３０５Ａの幅は
０．６μｍ程度である。
モリ・セル・アレイが形成された領域では、膜厚４００
ｎｍ程度のＬＯＣＯＳ型のフィールド酸化膜３０２によ
り区画された素子形成領域が、Ｘ方向およびＹ方向に規
則的に配置されている。Ｙ方向に平行に設けられた複数
のワード線３０４は、それぞれ膜厚１０ｎｍ程度のゲー
ト酸化膜３０３を介して複数の素子形成領域上を横断し
ている。ワード線３０４の線幅および間隔はともに０．
５μｍ程度であり、これらの膜厚は２００ｎｍ程度であ
る。これらのワード線３０４は、例えばＮ型多結晶シリ
コン膜，タングステン・ポリサイド膜等から形成されて
いる。それぞれの素子形成領域には、ワード線３０４に
自己整合的にＮ型ソース領域３０５ＡおよびＮ型ドレイ
ン領域３０５Ｂが設けられている。Ｎ型ソース領域３０
５Ａ，Ｎ型ドレイン領域３０５Ｂの接合の深さはともに
０．２μｍ程度であり、Ｎ型ソース領域３０５Ａの幅は
０．６μｍ程度である。
【０１１６】ワード線３０４を含めてフィールド酸化膜
３０２の表面は第１の層間絶縁膜により覆われている。
この第１の層間絶縁膜は、平坦な上面を有する第１の酸
化シリコン系絶縁膜とこれの上面を覆う膜厚３０ｎｍ程
度の窒化シリコン膜３１３とから構成されている。第１
の酸化シリコン系絶縁膜は、ワード線３０４およびフィ
ールド酸化膜３０２の表面を直接に覆う膜厚５０ｎｍ程
度のＨＴＯ膜（図示せず）と、平坦な上面を有するＢＰ
ＳＧ膜３１２とから構成されている。ワード線３０４直
上でのＢＰＳＧ膜３１２の膜厚は２５０ｎｍ程度であ
る。この第１の層間絶縁膜には、Ｎ型ソース領域３０５
Ａに達する０．５μｍ□程度の下層ノード・コンタクト
孔３１４ＡとＮ型ドレイン領域３０５Ｂに達する０．５
μｍ□程度のビット・コンタクト孔３１４Ｂとが設けら
れている。これらの下層ノード・コンタクト孔３１４
Ａ，ビット・コンタクト孔３１４Ｂはそれぞれワード線
３０４に自己整合的に形成されている。下層ノード・コ
ンタクト孔３１４Ａ，ビット・コンタクト孔３１４Ｂの
側面はそれぞれ窒化シリコン膜スペーサ３１６により直
接に覆われ、これらの窒化シリコン膜スペーサ３１６を
介して下層ノード・コンタクト孔３１４Ａ，ビット・コ
ンタクト孔３１４Ｂはそれぞれコンタクト・プラグ３１
７Ａ，３１７Ｂにより充填されている。これらのコンタ
クト・プラグ３１７Ａ，３１７Ｂの構成は、上記第１の
実施の形態と同じである。窒化シリコン膜スペーサ３１
６は窒化シリコン膜３１３の上面と一致する平坦な上面
を有し，これらの幅は１５０ｎｍ程度である。コンタク
ト・プラグ３１７Ａ，３１７Ｂの上面は、概ね窒化シリ
コン膜スペーサー３１６の上面と一致し、概ね平坦であ
る。コンタクト・プラグ３１７Ａ，３１７Ｂは、それぞ
れ窒化シリコン膜スペーサー３１６によりワード線３０
４から絶縁されている。
３０２の表面は第１の層間絶縁膜により覆われている。
この第１の層間絶縁膜は、平坦な上面を有する第１の酸
化シリコン系絶縁膜とこれの上面を覆う膜厚３０ｎｍ程
度の窒化シリコン膜３１３とから構成されている。第１
の酸化シリコン系絶縁膜は、ワード線３０４およびフィ
ールド酸化膜３０２の表面を直接に覆う膜厚５０ｎｍ程
度のＨＴＯ膜（図示せず）と、平坦な上面を有するＢＰ
ＳＧ膜３１２とから構成されている。ワード線３０４直
上でのＢＰＳＧ膜３１２の膜厚は２５０ｎｍ程度であ
る。この第１の層間絶縁膜には、Ｎ型ソース領域３０５
Ａに達する０．５μｍ□程度の下層ノード・コンタクト
孔３１４ＡとＮ型ドレイン領域３０５Ｂに達する０．５
μｍ□程度のビット・コンタクト孔３１４Ｂとが設けら
れている。これらの下層ノード・コンタクト孔３１４
Ａ，ビット・コンタクト孔３１４Ｂはそれぞれワード線
３０４に自己整合的に形成されている。下層ノード・コ
ンタクト孔３１４Ａ，ビット・コンタクト孔３１４Ｂの
側面はそれぞれ窒化シリコン膜スペーサ３１６により直
接に覆われ、これらの窒化シリコン膜スペーサ３１６を
介して下層ノード・コンタクト孔３１４Ａ，ビット・コ
ンタクト孔３１４Ｂはそれぞれコンタクト・プラグ３１
７Ａ，３１７Ｂにより充填されている。これらのコンタ
クト・プラグ３１７Ａ，３１７Ｂの構成は、上記第１の
実施の形態と同じである。窒化シリコン膜スペーサ３１
６は窒化シリコン膜３１３の上面と一致する平坦な上面
を有し，これらの幅は１５０ｎｍ程度である。コンタク
ト・プラグ３１７Ａ，３１７Ｂの上面は、概ね窒化シリ
コン膜スペーサー３１６の上面と一致し、概ね平坦であ
る。コンタクト・プラグ３１７Ａ，３１７Ｂは、それぞ
れ窒化シリコン膜スペーサー３１６によりワード線３０
４から絶縁されている。
【０１１７】なお、本実施の形態では、コンタクト・プ
ラグ３１７Ａ，３１７Ｂが上記のようにＮ型シリコン膜
あるいはバリア膜とタングステン膜との積層膜に限定さ
れるものではない。上記第２の実施の形態と同様に、ビ
ット・コンタクト孔３１４Ｂに設けられたコンタクト・
プラグ３１７Ｂを、バリア膜とルテニウム膜との積層
膜，バリア膜とイリジウム膜との積層膜，バリア膜とロ
ジウム膜との積層膜，バリア膜とレニウム膜との積層膜
あるいはバリア膜とオスミウム膜との積層膜により構成
してもよい。このとき、下層ノード・コンタクト孔３１
４Ａに設けられたコンタクト・プラグ３１７Ａは、上面
を酸化ルテニウム膜で覆われたバリア膜とルテニウム膜
との積層膜，上面を酸化イリジウム膜で覆われたバリア
膜とイリジウム膜との積層膜，上面を酸化ロジウム膜で
覆われたバリア膜とロジウム膜との積層膜，上面を酸化
レニウム膜で覆われたバリア膜とレニウム膜との積層膜
あるいは上面を酸化オスミウム膜で覆われたバリア膜と
オスミウム膜との積層膜により構成される。さらにこれ
らのコンタクト・プラグに、バリア膜と酸化ルテニウム
膜との積層膜，バリア膜と酸化イリジウム膜との積層
膜，バリア膜と酸化ロジウム膜との積層膜，バリア膜と
酸化レニウム膜との積層膜あるいはバリア膜と酸化オス
ミウム膜との積層膜を採用してもよい。
ラグ３１７Ａ，３１７Ｂが上記のようにＮ型シリコン膜
あるいはバリア膜とタングステン膜との積層膜に限定さ
れるものではない。上記第２の実施の形態と同様に、ビ
ット・コンタクト孔３１４Ｂに設けられたコンタクト・
プラグ３１７Ｂを、バリア膜とルテニウム膜との積層
膜，バリア膜とイリジウム膜との積層膜，バリア膜とロ
ジウム膜との積層膜，バリア膜とレニウム膜との積層膜
あるいはバリア膜とオスミウム膜との積層膜により構成
してもよい。このとき、下層ノード・コンタクト孔３１
４Ａに設けられたコンタクト・プラグ３１７Ａは、上面
を酸化ルテニウム膜で覆われたバリア膜とルテニウム膜
との積層膜，上面を酸化イリジウム膜で覆われたバリア
膜とイリジウム膜との積層膜，上面を酸化ロジウム膜で
覆われたバリア膜とロジウム膜との積層膜，上面を酸化
レニウム膜で覆われたバリア膜とレニウム膜との積層膜
あるいは上面を酸化オスミウム膜で覆われたバリア膜と
オスミウム膜との積層膜により構成される。さらにこれ
らのコンタクト・プラグに、バリア膜と酸化ルテニウム
膜との積層膜，バリア膜と酸化イリジウム膜との積層
膜，バリア膜と酸化ロジウム膜との積層膜，バリア膜と
酸化レニウム膜との積層膜あるいはバリア膜と酸化オス
ミウム膜との積層膜を採用してもよい。
【０１１８】第１の層間絶縁膜の表面上には、Ｘ方向に
平行な複数のビット線３１８が設けられている。ビット
線３１８の線幅，間隔および膜厚はそれぞれ０．５μｍ
程度，０．６μｍ程度および２００ｎｍ程度であり、ビ
ット線３１８は（上記第１の実施の形態の同様の制約の
もとに）例えばタングステン・シリサイド膜あるいはタ
ングステン・ポリサイド膜から形成されている。ビット
線３１８を含めて第１の層間絶縁膜の表面は、平坦な上
面を有する第２の酸化シリコン系絶縁膜により覆われて
いる。第２の酸化シリコン系絶縁膜は、例えばビット線
３１８を直接に覆う膜厚５０ｎｍ程度の第２のＨＴＯ膜
（図示せず）と、平坦な上面を有するＢＰＳＧ膜３２２
との積層膜からなる。ビット線３１８直上でのＢＰＳＧ
膜３２２の膜厚は、例えば２５０ｎｍ程度である。
平行な複数のビット線３１８が設けられている。ビット
線３１８の線幅，間隔および膜厚はそれぞれ０．５μｍ
程度，０．６μｍ程度および２００ｎｍ程度であり、ビ
ット線３１８は（上記第１の実施の形態の同様の制約の
もとに）例えばタングステン・シリサイド膜あるいはタ
ングステン・ポリサイド膜から形成されている。ビット
線３１８を含めて第１の層間絶縁膜の表面は、平坦な上
面を有する第２の酸化シリコン系絶縁膜により覆われて
いる。第２の酸化シリコン系絶縁膜は、例えばビット線
３１８を直接に覆う膜厚５０ｎｍ程度の第２のＨＴＯ膜
（図示せず）と、平坦な上面を有するＢＰＳＧ膜３２２
との積層膜からなる。ビット線３１８直上でのＢＰＳＧ
膜３２２の膜厚は、例えば２５０ｎｍ程度である。
【０１１９】（メモリ・セル・アレイが形成される領域
での）ＢＰＳＧ膜３２２の上面には、これを直接に覆う
（第１の導電体膜である）膜厚１００ｎｍ程度のＮ型シ
リコン膜３２３が設けられている。さらにこの第２の層
間絶縁膜には、Ｎ型シリコン膜３２３，ＢＰＳＧ膜３２
２および上記第２のＨＴＯ膜を貫通して上記下層ノード
・コンタクト孔３１４Ａに達する上層ノード・コンタク
ト孔３２４が設けられている。これらの上層ノード・コ
ンタクト孔３２４はビット線３１８に自己整合的に形成
され、これらの上層ノード・コンタクト孔３２４の口径
は（Ｘ方向）０．５μｍ×（Ｙ方向）０．６μｍ程度で
ある。上層ノード・コンタクト孔３２４の口径をあえて
０．６μｍ□にしないのは、下部容量絶縁膜（後述）を
介してストレージ・ノード電極（後述）が第２の層間絶
縁膜の上面を覆う面積を減少させないためである。これ
らの上層ノード・コンタクト孔３２４の側面には、４０
ｎｍ程度の幅の酸化シリコン膜スペーサ３８６ａが設け
られている。これらの酸化シリコン膜スペーサ３８６ａ
の上端は、Ｎ型シリコン膜３２３の上面に概ね一致して
いる。酸化シリコン膜スペーサ３８６ａの側面と、スト
レージ・ノード電極に自己整合的に，キャパシタが形成
される領域直下のＮ型シリコン膜３２３の上面とは、
（第２の導電体膜である）膜厚２３ｎｍ程度の窒化チタ
ン膜３２８ａａにより直接に覆われている。下層ノード
・コンタクト孔３１４Ａの上端において、窒化チタン膜
３２８ａａは窒化シリコン膜スペーサ３１６の上面にの
みに接し、Ｘ方向での窒化チタン膜３２８ａａとコンタ
クト・プラグ３１７Ａとの間隔は８３ｎｍ程度である。
本適用例の下部セル・プレート電極は、Ｎ型シリコン膜
３２３および窒化チタン膜３２８ａａから構成されてい
る。酸化シリコン膜スペーサ３８６ａにより、ビット線
３１８と窒化チタン膜３２８ａａとが絶縁分離される。
なお、この絶縁分離のためには、酸化シリコン膜スペー
サ３８６ａの膜厚としては２０ｎｍ程度あれば充分であ
る。さらに酸化シリコン膜スペーサ３８６ａにより窒化
チタン膜３２８ａａはＢＰＳＧ膜３２２から隔離され、
窒化チタン膜３２８ａａへのボロンの熱拡散が抑制され
る。（Ｎ型シリコン膜３２３の上面における窒化チタン
膜３２８ａａの空隙部での）窒化チタン膜３２８ａａの
側面を除いた（Ｎ型シリコン膜３２３，酸化シリコン膜
スペーサ３８６ａおよび窒化シリコン膜スペーサ３１６
の接しない側の）表面は、下部容量絶縁膜である膜厚１
０ｎｍ程度の酸化チタン膜３２９ａにより直接に覆われ
ている。
での）ＢＰＳＧ膜３２２の上面には、これを直接に覆う
（第１の導電体膜である）膜厚１００ｎｍ程度のＮ型シ
リコン膜３２３が設けられている。さらにこの第２の層
間絶縁膜には、Ｎ型シリコン膜３２３，ＢＰＳＧ膜３２
２および上記第２のＨＴＯ膜を貫通して上記下層ノード
・コンタクト孔３１４Ａに達する上層ノード・コンタク
ト孔３２４が設けられている。これらの上層ノード・コ
ンタクト孔３２４はビット線３１８に自己整合的に形成
され、これらの上層ノード・コンタクト孔３２４の口径
は（Ｘ方向）０．５μｍ×（Ｙ方向）０．６μｍ程度で
ある。上層ノード・コンタクト孔３２４の口径をあえて
０．６μｍ□にしないのは、下部容量絶縁膜（後述）を
介してストレージ・ノード電極（後述）が第２の層間絶
縁膜の上面を覆う面積を減少させないためである。これ
らの上層ノード・コンタクト孔３２４の側面には、４０
ｎｍ程度の幅の酸化シリコン膜スペーサ３８６ａが設け
られている。これらの酸化シリコン膜スペーサ３８６ａ
の上端は、Ｎ型シリコン膜３２３の上面に概ね一致して
いる。酸化シリコン膜スペーサ３８６ａの側面と、スト
レージ・ノード電極に自己整合的に，キャパシタが形成
される領域直下のＮ型シリコン膜３２３の上面とは、
（第２の導電体膜である）膜厚２３ｎｍ程度の窒化チタ
ン膜３２８ａａにより直接に覆われている。下層ノード
・コンタクト孔３１４Ａの上端において、窒化チタン膜
３２８ａａは窒化シリコン膜スペーサ３１６の上面にの
みに接し、Ｘ方向での窒化チタン膜３２８ａａとコンタ
クト・プラグ３１７Ａとの間隔は８３ｎｍ程度である。
本適用例の下部セル・プレート電極は、Ｎ型シリコン膜
３２３および窒化チタン膜３２８ａａから構成されてい
る。酸化シリコン膜スペーサ３８６ａにより、ビット線
３１８と窒化チタン膜３２８ａａとが絶縁分離される。
なお、この絶縁分離のためには、酸化シリコン膜スペー
サ３８６ａの膜厚としては２０ｎｍ程度あれば充分であ
る。さらに酸化シリコン膜スペーサ３８６ａにより窒化
チタン膜３２８ａａはＢＰＳＧ膜３２２から隔離され、
窒化チタン膜３２８ａａへのボロンの熱拡散が抑制され
る。（Ｎ型シリコン膜３２３の上面における窒化チタン
膜３２８ａａの空隙部での）窒化チタン膜３２８ａａの
側面を除いた（Ｎ型シリコン膜３２３，酸化シリコン膜
スペーサ３８６ａおよび窒化シリコン膜スペーサ３１６
の接しない側の）表面は、下部容量絶縁膜である膜厚１
０ｎｍ程度の酸化チタン膜３２９ａにより直接に覆われ
ている。
【０１２０】なお本実施の形態では、上記第２の実施の
形態と同様に、Ｎ型シリコン膜３２３の代りに、第１の
導電体膜として、ルテニウム膜，イリジウム膜，ロジウ
ム膜，レニウム膜，オスミウム膜，酸化ルテニウム膜，
酸化イリジウム膜，酸化ロジウム膜，酸化レニウム膜あ
るいは酸化オスミウム膜を採用することもできる。ルテ
ニウム膜，イリジウム膜，ロジウム膜，レニウム膜ある
いはオスミウム膜を採用する場合、窒化チタン膜３２８
ａａの空隙部におけるこれらの表面には、それぞれ酸化
ルテニウム膜，酸化イリジウム膜，酸化ロジウム膜，酸
化レニウム膜あるいは酸化オスミウム膜が形成されるこ
とになる。
形態と同様に、Ｎ型シリコン膜３２３の代りに、第１の
導電体膜として、ルテニウム膜，イリジウム膜，ロジウ
ム膜，レニウム膜，オスミウム膜，酸化ルテニウム膜，
酸化イリジウム膜，酸化ロジウム膜，酸化レニウム膜あ
るいは酸化オスミウム膜を採用することもできる。ルテ
ニウム膜，イリジウム膜，ロジウム膜，レニウム膜ある
いはオスミウム膜を採用する場合、窒化チタン膜３２８
ａａの空隙部におけるこれらの表面には、それぞれ酸化
ルテニウム膜，酸化イリジウム膜，酸化ロジウム膜，酸
化レニウム膜あるいは酸化オスミウム膜が形成されるこ
とになる。
【０１２１】Ｎ型シリコン膜からなるストレージ・ノー
ド電極３３４は、それぞれの上層ノード・コンタクト孔
３２４を介して、それぞれの下層ノード・コンタクト孔
３１４Ａを充填するコンタクト・プラグ３１７Ａに直接
に接続され、さらにコンタクト・プラグ３１７Ａ近傍の
窒化シリコン膜スペーサ３１６の上面に７７ｎｍ程度の
幅で接触している。下層ノード・コンタクト孔３１４Ａ
と接する部分および酸化チタン膜３２９ａに接する部分
を除いたストレージ・ノード電極３３４の表面と、酸化
チタン膜３２９ａを介してストレージ・ノード電極３２
３の側面に繋がる窒化チタン膜３２８ａａの側面とは、
上部容量絶縁膜である膜厚１０ｎｍ程度の第２の酸化チ
タン膜３３９によりそれぞれに覆われている。さらにこ
れらの酸化チタン膜３３９は、それぞれのストレージ・
ノード電極３３４の側面下端部の全周において、酸化チ
タン膜３２９ａにそれぞに直接に接続されている。膜厚
４０ｎｍ程度の窒化チタン膜３４５から形成された上部
セル・プレート電極は、酸化チタン膜３３９を介してそ
れぞれのストレージ・ノード電極３３４の上面並びに側
面を直接に覆い、ストレージ・ノード電極３３４の空隙
部でのＮ型シリコン膜３２３の上面において下部セル・
プレート電極に直接に接続される。
ド電極３３４は、それぞれの上層ノード・コンタクト孔
３２４を介して、それぞれの下層ノード・コンタクト孔
３１４Ａを充填するコンタクト・プラグ３１７Ａに直接
に接続され、さらにコンタクト・プラグ３１７Ａ近傍の
窒化シリコン膜スペーサ３１６の上面に７７ｎｍ程度の
幅で接触している。下層ノード・コンタクト孔３１４Ａ
と接する部分および酸化チタン膜３２９ａに接する部分
を除いたストレージ・ノード電極３３４の表面と、酸化
チタン膜３２９ａを介してストレージ・ノード電極３２
３の側面に繋がる窒化チタン膜３２８ａａの側面とは、
上部容量絶縁膜である膜厚１０ｎｍ程度の第２の酸化チ
タン膜３３９によりそれぞれに覆われている。さらにこ
れらの酸化チタン膜３３９は、それぞれのストレージ・
ノード電極３３４の側面下端部の全周において、酸化チ
タン膜３２９ａにそれぞに直接に接続されている。膜厚
４０ｎｍ程度の窒化チタン膜３４５から形成された上部
セル・プレート電極は、酸化チタン膜３３９を介してそ
れぞれのストレージ・ノード電極３３４の上面並びに側
面を直接に覆い、ストレージ・ノード電極３３４の空隙
部でのＮ型シリコン膜３２３の上面において下部セル・
プレート電極に直接に接続される。
【０１２２】図２０，図２１，図２２および図２３と、
ＤＲＡＭのメモリ・セルの主要製造工程の断面模式図で
あり図２０のＡＡ線での主要断面模式図である図２４
と、ＤＲＡＭのメモリ・セルの製造工程の断面模式図で
あり図２０のＢＢ線での断面模式図である図２５とを併
せて参照すると、上記第３の実施の形態の第１の適用例
のメモリ・セルは、次のように形成される。
ＤＲＡＭのメモリ・セルの主要製造工程の断面模式図で
あり図２０のＡＡ線での主要断面模式図である図２４
と、ＤＲＡＭのメモリ・セルの製造工程の断面模式図で
あり図２０のＢＢ線での断面模式図である図２５とを併
せて参照すると、上記第３の実施の形態の第１の適用例
のメモリ・セルは、次のように形成される。
【０１２３】まず、上記第１の実施の形態の製造方法と
同様の方法により、フィールド酸化膜３０２とゲート酸
化膜３０３との形成，ワード線３０４の形成，Ｎ型ソー
ス領域３０５ＡおよびＮ型ドレイン領域３０５Ｂの形
成，膜厚５０ｎｍ程度の第１のＨＴＯ膜および平坦な上
面を有するＢＰＳＧ膜３１２からなる第１の酸化シリコ
ン系絶縁膜と第１の窒化シリコン膜３１３とからなる第
１の層間絶縁膜の形成が行なわれる。さらに同様の製造
方法により、少なくとも１５０ｎｍ程度の膜厚を有する
酸化シリコン膜（図示せず）が形成され、ワード線３０
４に自己整合的にＮ型ソース領域３０５Ａに達する０．
５μｍ□程度の下層ノード・コンタクト孔３１４ＡとＮ
型ドレイン領域３０５Ｂに達する０．５μｍ□程度のビ
ット・コンタクト孔３１４Ｂとの形成，ＬＰＣＶＤによ
る（第１の所定膜厚である）膜厚１５０ｎｍ程度の第２
の窒化シリコン膜（図示せず）の形成が行なわれ、上記
酸化シリコン膜の上面が露出するまで上記第２の窒化シ
リコン膜に対して異方性エッチングによるエッチ・バッ
クが行なわれ、下層ノード・コンタクト孔３１４Ａ，ビ
ット・コンタクト孔３１４Ｂの側面にそれぞれ通常の断
面形状を有した窒化シリコン膜スペーサ（図示せず）が
形成される。
同様の方法により、フィールド酸化膜３０２とゲート酸
化膜３０３との形成，ワード線３０４の形成，Ｎ型ソー
ス領域３０５ＡおよびＮ型ドレイン領域３０５Ｂの形
成，膜厚５０ｎｍ程度の第１のＨＴＯ膜および平坦な上
面を有するＢＰＳＧ膜３１２からなる第１の酸化シリコ
ン系絶縁膜と第１の窒化シリコン膜３１３とからなる第
１の層間絶縁膜の形成が行なわれる。さらに同様の製造
方法により、少なくとも１５０ｎｍ程度の膜厚を有する
酸化シリコン膜（図示せず）が形成され、ワード線３０
４に自己整合的にＮ型ソース領域３０５Ａに達する０．
５μｍ□程度の下層ノード・コンタクト孔３１４ＡとＮ
型ドレイン領域３０５Ｂに達する０．５μｍ□程度のビ
ット・コンタクト孔３１４Ｂとの形成，ＬＰＣＶＤによ
る（第１の所定膜厚である）膜厚１５０ｎｍ程度の第２
の窒化シリコン膜（図示せず）の形成が行なわれ、上記
酸化シリコン膜の上面が露出するまで上記第２の窒化シ
リコン膜に対して異方性エッチングによるエッチ・バッ
クが行なわれ、下層ノード・コンタクト孔３１４Ａ，ビ
ット・コンタクト孔３１４Ｂの側面にそれぞれ通常の断
面形状を有した窒化シリコン膜スペーサ（図示せず）が
形成される。
【０１２４】さらに上記第１の実施の形態の製造方法と
同様の方法により、ＬＰＣＶＤ等により全面に第１の導
電体膜が形成され、窒化シリコン膜３１３の上面が露出
するまで第１の導電体膜，上記酸化シリコン膜および上
記窒化シリコン膜スペーサに対して（少なくとも最終段
階では）ＣＭＰが施され、下層ノード・コンタクト孔３
１４Ａ，ビット・コンタクト孔３１４Ｂの側面（および
ワード線２０４の露出側面）を直接に覆う１５０ｎｍ程
度の幅の窒化シリコン膜スペーサ３１６の残置形成と、
窒化シリコン膜スペーサ３１６を介してそれぞれ下層ノ
ード・コンタクト孔３１４Ａおよびビット・コンタクト
孔３１４Ｂを充填する０．２μｍ□程度の（第１の導電
体膜からなる）コンタクト・プラグ３１７Ａおよびコン
タクト・プラグ３１７Ｂの残置形成とが行なわれる。
同様の方法により、ＬＰＣＶＤ等により全面に第１の導
電体膜が形成され、窒化シリコン膜３１３の上面が露出
するまで第１の導電体膜，上記酸化シリコン膜および上
記窒化シリコン膜スペーサに対して（少なくとも最終段
階では）ＣＭＰが施され、下層ノード・コンタクト孔３
１４Ａ，ビット・コンタクト孔３１４Ｂの側面（および
ワード線２０４の露出側面）を直接に覆う１５０ｎｍ程
度の幅の窒化シリコン膜スペーサ３１６の残置形成と、
窒化シリコン膜スペーサ３１６を介してそれぞれ下層ノ
ード・コンタクト孔３１４Ａおよびビット・コンタクト
孔３１４Ｂを充填する０．２μｍ□程度の（第１の導電
体膜からなる）コンタクト・プラグ３１７Ａおよびコン
タクト・プラグ３１７Ｂの残置形成とが行なわれる。
【０１２５】続いて、上記第１の実施の形態の製造方法
と同様の方法により、全面に膜厚２００ｎｍ程度の例え
ばタングステン・シリサイド膜，タングステン・ポリサ
イド膜等が形成され、これがパターニングされてビット
線３１８が形成される。これらのビット線３１８の線
幅，間隔はそれぞれ０．５μｍ程度，０．６μｍ程度で
ある。さらに、第２のＨＴＯ膜（図示せず）および平坦
な上面を有する第２のＢＰＳＧ膜２２２からなる第２の
酸化シリコン系絶縁膜が形成され、第２の層間絶縁膜の
形成が終了する。ビット線３１８の直上でのＢＰＳＧ膜
３２２の膜厚は、２５０ｎｍ程度である〔図２０
（ａ），図２１，図２２，図２３〕。
と同様の方法により、全面に膜厚２００ｎｍ程度の例え
ばタングステン・シリサイド膜，タングステン・ポリサ
イド膜等が形成され、これがパターニングされてビット
線３１８が形成される。これらのビット線３１８の線
幅，間隔はそれぞれ０．５μｍ程度，０．６μｍ程度で
ある。さらに、第２のＨＴＯ膜（図示せず）および平坦
な上面を有する第２のＢＰＳＧ膜２２２からなる第２の
酸化シリコン系絶縁膜が形成され、第２の層間絶縁膜の
形成が終了する。ビット線３１８の直上でのＢＰＳＧ膜
３２２の膜厚は、２５０ｎｍ程度である〔図２０
（ａ），図２１，図２２，図２３〕。
【０１２６】次に、膜厚１００ｎｍ程度の（第２の導電
体膜である）Ｎ型シリコン膜３２３が、ＬＰＣＶＤによ
り全面に形成される。フォト・レジスト膜（図示せず）
をマスクにして、Ｎ型シリコン膜３２３および第２の層
間絶縁膜が順次異方性エッチングされ、それぞれの下層
ノード・コンタクト孔３１４Ａに達する０．６μｍ×
０．５μｍ程度の口径を有する上層ノード・コンタクト
孔３２４が形成される。上層ノード・コンタクト孔３２
４はビット線３１８に自己整合的に形成される。続い
て、膜厚４０ｎｍ程度の（第３のＨＴＯ膜である）酸化
シリコン膜３８５が全面に形成される〔図２４（ａ），
図２５（ａ）〕。
体膜である）Ｎ型シリコン膜３２３が、ＬＰＣＶＤによ
り全面に形成される。フォト・レジスト膜（図示せず）
をマスクにして、Ｎ型シリコン膜３２３および第２の層
間絶縁膜が順次異方性エッチングされ、それぞれの下層
ノード・コンタクト孔３１４Ａに達する０．６μｍ×
０．５μｍ程度の口径を有する上層ノード・コンタクト
孔３２４が形成される。上層ノード・コンタクト孔３２
４はビット線３１８に自己整合的に形成される。続い
て、膜厚４０ｎｍ程度の（第３のＨＴＯ膜である）酸化
シリコン膜３８５が全面に形成される〔図２４（ａ），
図２５（ａ）〕。
【０１２７】この酸化シリコン膜３８５が異方性エッチ
ングにより選択的にエッチ・バックされ、上層ノード・
コンタクト孔３２４の側面を直接に覆う酸化シリコン膜
スペーサ３８６ａが形成される。これらの酸化シリコン
膜スペーサ３８６ａの上端は、概ねＮ型シリコン膜３２
３の上面に一致する。酸化シリコン膜スペーサ３８６ａ
を形成するためのエッチ・バックでは、窒化シリコン膜
３１３および窒化シリコン膜スペーサ３１６がエッチン
グ・ストッパーとして機能する。次に、上記第１の実施
の形態と同様の方法により、ＬＰＣＶＤおよびスパッタ
リングにより、酸化シリコン膜スペーサ３８６ａの側面
での膜厚が（第２の所定膜厚である）３０ｎｍ程度にな
る（侵入型化合物の第１の窒化金属膜である）窒化チタ
ン膜３２７ａが形成される〔図２４（ｂ），図２５
（ｂ）〕。なお、本実施の形態においても上記第１の実
施の形態と同様に、第１の窒化金属膜として窒化チタン
膜３２７ａの代りに、窒化タンタル膜，窒化ジルコニウ
ム膜あるいは窒化ニオブ膜を用いてもよい。
ングにより選択的にエッチ・バックされ、上層ノード・
コンタクト孔３２４の側面を直接に覆う酸化シリコン膜
スペーサ３８６ａが形成される。これらの酸化シリコン
膜スペーサ３８６ａの上端は、概ねＮ型シリコン膜３２
３の上面に一致する。酸化シリコン膜スペーサ３８６ａ
を形成するためのエッチ・バックでは、窒化シリコン膜
３１３および窒化シリコン膜スペーサ３１６がエッチン
グ・ストッパーとして機能する。次に、上記第１の実施
の形態と同様の方法により、ＬＰＣＶＤおよびスパッタ
リングにより、酸化シリコン膜スペーサ３８６ａの側面
での膜厚が（第２の所定膜厚である）３０ｎｍ程度にな
る（侵入型化合物の第１の窒化金属膜である）窒化チタ
ン膜３２７ａが形成される〔図２４（ｂ），図２５
（ｂ）〕。なお、本実施の形態においても上記第１の実
施の形態と同様に、第１の窒化金属膜として窒化チタン
膜３２７ａの代りに、窒化タンタル膜，窒化ジルコニウ
ム膜あるいは窒化ニオブ膜を用いてもよい。
【０１２８】次に、上記第１の実施の形態と同様の方法
により、窒化シリコン膜スペーサ３１６の上面が露出す
るまで窒化チタン膜３２７ａがエッチ・バックされ、窒
化チタン膜３２８ａが残置される。下層ノード・コンタ
クト孔３１４Ａの上端において、この窒化チタン膜３２
８ａは窒化シリコン膜スペーサ３１６の上面にのみに接
触しており、窒化チタン膜３２８ａとコンタクト・プラ
グ３１７Ａとの間隔は８０ｎｍ程度である〔図２４
（ｃ），図２５（ｃ）〕 次に、プラズマ酸化（コンタクト・プラグの構成材料に
依ては、ＲＴＯあるいは７００℃程度の乾燥酸素雰囲気
での酸化を採用することもできる）により、窒化チタン
膜３２８ａの表面に膜厚１０ｎｍ程度の酸化チタン膜３
２９ａが形成され、酸化シリコン膜スペーサ３８６ａを
直接に覆う部分において（第３の所定膜厚である）２３
ｎｍ程度の膜厚を有する窒化チタン膜３２８ａａが残置
される。続いて、ＬＰＣＶＤにより（第３の導電体膜で
ある）Ｎ型シリコン膜が全面に形成される。このＮ型シ
リコン膜，酸化チタン膜３２９ａおよび窒化チタン膜３
２８ａａが順次異方性エッチングによりパターニングさ
れ、このＮ型シリコン膜からなるストレージ・ノード電
極３３４の形成と、残置された酸化チタン膜３２９ａか
らなる下部容量絶縁膜の形成と、残置されさらにパター
ニングされた窒化チタン膜３２８ａａおよびＮ型シリコ
ン膜３２３からなる下部セル・プレート電極の形成とが
終了する。
により、窒化シリコン膜スペーサ３１６の上面が露出す
るまで窒化チタン膜３２７ａがエッチ・バックされ、窒
化チタン膜３２８ａが残置される。下層ノード・コンタ
クト孔３１４Ａの上端において、この窒化チタン膜３２
８ａは窒化シリコン膜スペーサ３１６の上面にのみに接
触しており、窒化チタン膜３２８ａとコンタクト・プラ
グ３１７Ａとの間隔は８０ｎｍ程度である〔図２４
（ｃ），図２５（ｃ）〕 次に、プラズマ酸化（コンタクト・プラグの構成材料に
依ては、ＲＴＯあるいは７００℃程度の乾燥酸素雰囲気
での酸化を採用することもできる）により、窒化チタン
膜３２８ａの表面に膜厚１０ｎｍ程度の酸化チタン膜３
２９ａが形成され、酸化シリコン膜スペーサ３８６ａを
直接に覆う部分において（第３の所定膜厚である）２３
ｎｍ程度の膜厚を有する窒化チタン膜３２８ａａが残置
される。続いて、ＬＰＣＶＤにより（第３の導電体膜で
ある）Ｎ型シリコン膜が全面に形成される。このＮ型シ
リコン膜，酸化チタン膜３２９ａおよび窒化チタン膜３
２８ａａが順次異方性エッチングによりパターニングさ
れ、このＮ型シリコン膜からなるストレージ・ノード電
極３３４の形成と、残置された酸化チタン膜３２９ａか
らなる下部容量絶縁膜の形成と、残置されさらにパター
ニングされた窒化チタン膜３２８ａａおよびＮ型シリコ
ン膜３２３からなる下部セル・プレート電極の形成とが
終了する。
【０１２９】次に、上記第１の実施の形態と同様の方法
により、ＬＰＣＶＤおよびスパッタリングにより、スト
レージ・ノード電極３３４の側面での膜厚が（第４の所
定膜厚である）７ｎｍ程度になる（侵入型化合物の第２
の窒化金属膜である）窒化チタン膜（図示せず）が形成
され、この窒化チタン膜が異方性エッチングによりエッ
チン・バックされ、されに例えばプラズマ酸化されて上
部容量絶縁膜である膜厚１０ｎｍ程度の酸化チタン膜３
３９が形成される。続いて、ＬＰＣＶＤにより膜厚４０
ｎｍ程度の（侵入型化合物の第３の窒化金属膜である）
窒化チタン膜３４５が全面に形成されて上部セル・プレ
ート電極が形成される。上部セル・プレート電極は、酸
化チタン膜３３９を介してそれぞれのストレージ・ノー
ド電極３３４の上面並びに側面を直接に覆い、ストレー
ジ・ノード電極３３４の空隙部でのＮ型シリコン膜３２
３の上面において下部セル・プレート電極に直接に接続
される〔図２０（ｂ），図２１，図２２，図２３〕。
により、ＬＰＣＶＤおよびスパッタリングにより、スト
レージ・ノード電極３３４の側面での膜厚が（第４の所
定膜厚である）７ｎｍ程度になる（侵入型化合物の第２
の窒化金属膜である）窒化チタン膜（図示せず）が形成
され、この窒化チタン膜が異方性エッチングによりエッ
チン・バックされ、されに例えばプラズマ酸化されて上
部容量絶縁膜である膜厚１０ｎｍ程度の酸化チタン膜３
３９が形成される。続いて、ＬＰＣＶＤにより膜厚４０
ｎｍ程度の（侵入型化合物の第３の窒化金属膜である）
窒化チタン膜３４５が全面に形成されて上部セル・プレ
ート電極が形成される。上部セル・プレート電極は、酸
化チタン膜３３９を介してそれぞれのストレージ・ノー
ド電極３３４の上面並びに側面を直接に覆い、ストレー
ジ・ノード電極３３４の空隙部でのＮ型シリコン膜３２
３の上面において下部セル・プレート電極に直接に接続
される〔図２０（ｂ），図２１，図２２，図２３〕。
【０１３０】なお上記第３の実施の形態の第１の適用例
も上記第１の実施の形態と同様に、スタックド型でＣＯ
Ｂ型のメモリ・セルを有するＤＲＡＭであるならば、折
り返しビット線方式もしくはオープン・ビット線方式で
も、あるいはワード線およびビット線が概ね直線であ
り，これらが第１の層間絶縁膜を介して直交しないもの
に対しても適用できる。また、本適用例も、構成材料お
よび各種数値が上記に限定されるものではない。
も上記第１の実施の形態と同様に、スタックド型でＣＯ
Ｂ型のメモリ・セルを有するＤＲＡＭであるならば、折
り返しビット線方式もしくはオープン・ビット線方式で
も、あるいはワード線およびビット線が概ね直線であ
り，これらが第１の層間絶縁膜を介して直交しないもの
に対しても適用できる。また、本適用例も、構成材料お
よび各種数値が上記に限定されるものではない。
【０１３１】上記第３の実施の形態の第１の適用例は、
上記第１の適用例と同様に、従来のメモリ・セルに比べ
て、キャパシタに寄与するストレージ・ノード電極の表
面比率が増大するという効果を有している。さらに本適
用例は、上記第１，第２の実施の形態より下部セル・プ
レート電極の構造および製造方法が簡潔であるという利
点を有している。
上記第１の適用例と同様に、従来のメモリ・セルに比べ
て、キャパシタに寄与するストレージ・ノード電極の表
面比率が増大するという効果を有している。さらに本適
用例は、上記第１，第２の実施の形態より下部セル・プ
レート電極の構造および製造方法が簡潔であるという利
点を有している。
【０１３２】なお、上記第３の実施の形態の第１の適用
例における上層ノード・コンタクト孔の側面に設けられ
た酸化シリコン膜スペーサは、ビット線に対する上層ノ
ード・コンタクト孔の自己整合性の有無に係わらず、上
記第１，第２の実施の形態に適用することができる。
例における上層ノード・コンタクト孔の側面に設けられ
た酸化シリコン膜スペーサは、ビット線に対する上層ノ
ード・コンタクト孔の自己整合性の有無に係わらず、上
記第１，第２の実施の形態に適用することができる。
【０１３３】上記第３の実施の形態の第１の適用例で
は、酸化シリコン膜スペーサ３８６ａの上端がＮ型シリ
コン膜３２３の上面に概ね一致している。本第３の実施
の形態では、酸化シリコン膜スペーサの形状がこれに限
定されるものではない。ＤＲＡＭのメモリ・セルの断面
模式図である図２６と、ＤＲＡＭのメモリ・セルの主要
製造工程の断面模式図である図２７とを参照すると、本
第３の実施の形態の第２の適用例は、上記第３の実施の
形態の第１の適用例に比べて、主に上層ノード・コンタ
クト孔の側面を覆う酸化シリコン膜スペーサの形状が異
なっている。
は、酸化シリコン膜スペーサ３８６ａの上端がＮ型シリ
コン膜３２３の上面に概ね一致している。本第３の実施
の形態では、酸化シリコン膜スペーサの形状がこれに限
定されるものではない。ＤＲＡＭのメモリ・セルの断面
模式図である図２６と、ＤＲＡＭのメモリ・セルの主要
製造工程の断面模式図である図２７とを参照すると、本
第３の実施の形態の第２の適用例は、上記第３の実施の
形態の第１の適用例に比べて、主に上層ノード・コンタ
クト孔の側面を覆う酸化シリコン膜スペーサの形状が異
なっている。
【０１３４】上層ノード・コンタクト孔３２４の側面を
直接に覆う本適用例の酸化シリコン膜スペーサ３８６ｂ
の上端は、（これらの上層ノード・コンタクト孔３２４
の上端に形成されているＮ型シリコン膜３２３の側面に
おいて）Ｎ型シリコン膜３２３の上面と底面との間にあ
る。酸化シリコン膜スペーサ３８６ｂの上端がＮ型シリ
コン膜３２３の底面より高い位置にしてあるのは、層間
絶縁膜を構成するＢＰＳＧ膜３２２から下部セル・プレ
ート電極を構成する窒化チタン膜３２８ｂにボロンが熱
拡散をするのを防止するためである。したがって、第２
の層間絶縁膜を構成する第２の酸化シリコン系絶縁膜に
ＢＰＳＧ膜３２２が含まれておらずに酸化シリコン膜の
みからこれが構成されているならば、酸化シリコン膜ス
ペーサ３８６ｂの上端の位置は、ビット線３１８の上面
より高く，Ｎ型シリコン膜３２３の底面より低い位置で
あってもよい。
直接に覆う本適用例の酸化シリコン膜スペーサ３８６ｂ
の上端は、（これらの上層ノード・コンタクト孔３２４
の上端に形成されているＮ型シリコン膜３２３の側面に
おいて）Ｎ型シリコン膜３２３の上面と底面との間にあ
る。酸化シリコン膜スペーサ３８６ｂの上端がＮ型シリ
コン膜３２３の底面より高い位置にしてあるのは、層間
絶縁膜を構成するＢＰＳＧ膜３２２から下部セル・プレ
ート電極を構成する窒化チタン膜３２８ｂにボロンが熱
拡散をするのを防止するためである。したがって、第２
の層間絶縁膜を構成する第２の酸化シリコン系絶縁膜に
ＢＰＳＧ膜３２２が含まれておらずに酸化シリコン膜の
みからこれが構成されているならば、酸化シリコン膜ス
ペーサ３８６ｂの上端の位置は、ビット線３１８の上面
より高く，Ｎ型シリコン膜３２３の底面より低い位置で
あってもよい。
【０１３５】下部セル・プレート電極を構成する窒化チ
タン膜３２８ｂは、上層ノード・コンタクト孔３２４の
上端において、Ｎ型シリコン膜３２３の（酸化シリコン
膜スペーサ３８６ｂに覆われていない部分の）側面にも
直接に接続している。上記第３の実施の形態の第１の適
用例では、上層ノード・コンタクト孔３２４の上端にお
けるビット線３１８に平行な部分（図２２参照）におい
て、酸化シリコン膜スペーサ３８６ａおよび上部容量絶
縁膜である窒化チタン膜３３９によって上部セル・プレ
ート電極をなすＮ型シリコン膜３２３と窒化チタン膜３
２８ａａとの接続がなされない（上層ノード・コンタク
ト孔３２４の上端におけるワード線３０４に平行な部分
では直接に接続されている）。これに対して本適用例で
は、上層ノード・コンタクト孔３２４の上端におけるビ
ット線３１８に平行な部分でも、Ｎ型シリコン膜３２３
と窒化チタン膜３２８ｂとは直接に接続している。すな
わち、本適用例の方が上記第３の実施の形態の第１の適
用例より信頼度の高い下部セル・プレート電極が得られ
る。
タン膜３２８ｂは、上層ノード・コンタクト孔３２４の
上端において、Ｎ型シリコン膜３２３の（酸化シリコン
膜スペーサ３８６ｂに覆われていない部分の）側面にも
直接に接続している。上記第３の実施の形態の第１の適
用例では、上層ノード・コンタクト孔３２４の上端にお
けるビット線３１８に平行な部分（図２２参照）におい
て、酸化シリコン膜スペーサ３８６ａおよび上部容量絶
縁膜である窒化チタン膜３３９によって上部セル・プレ
ート電極をなすＮ型シリコン膜３２３と窒化チタン膜３
２８ａａとの接続がなされない（上層ノード・コンタク
ト孔３２４の上端におけるワード線３０４に平行な部分
では直接に接続されている）。これに対して本適用例で
は、上層ノード・コンタクト孔３２４の上端におけるビ
ット線３１８に平行な部分でも、Ｎ型シリコン膜３２３
と窒化チタン膜３２８ｂとは直接に接続している。すな
わち、本適用例の方が上記第３の実施の形態の第１の適
用例より信頼度の高い下部セル・プレート電極が得られ
る。
【０１３６】本適用例のメモリ・セルの主要な製造工程
は、酸化シリコン膜スペーサ３８６ｂの形成と、窒化チ
タン膜３２８ｂ（および酸化チタン膜３２９ｂ）の形成
とにある。上記第３の実施の形態の第１の適用例と同様
の方法により、上層ノード・コンタクト孔３２４を形成
した後、ＬＰＣＶＤにより（ＨＴＯ膜からなる）膜厚４
０ｎｍ程度の酸化シリコン膜を全面に形成し、この酸化
シリコン膜をオーバーぎみに選択的にエッチ・バックし
て酸化シリコン膜スペーサ３８６ｂを形成する〔図２７
（ａ）〕。これが可能なのは、第１の層間絶縁膜の上面
をなす窒化シリコン膜３１３と窒化シリコン膜スペーサ
３１６との存在に依る。
は、酸化シリコン膜スペーサ３８６ｂの形成と、窒化チ
タン膜３２８ｂ（および酸化チタン膜３２９ｂ）の形成
とにある。上記第３の実施の形態の第１の適用例と同様
の方法により、上層ノード・コンタクト孔３２４を形成
した後、ＬＰＣＶＤにより（ＨＴＯ膜からなる）膜厚４
０ｎｍ程度の酸化シリコン膜を全面に形成し、この酸化
シリコン膜をオーバーぎみに選択的にエッチ・バックし
て酸化シリコン膜スペーサ３８６ｂを形成する〔図２７
（ａ）〕。これが可能なのは、第１の層間絶縁膜の上面
をなす窒化シリコン膜３１３と窒化シリコン膜スペーサ
３１６との存在に依る。
【０１３７】続いて、上記第３の実施の形態の第１の適
用例と同様の方法により、窒化チタン膜３２７ｂを形成
する。酸化シリコン膜スペーサ３８６ｂを直接に覆う部
分でのこの窒化チタン膜３２７ｂの膜厚は３０ｎｍ程度
である〔図２７（ｂ）〕。この窒化チタン膜３２７ｂ
は、上層ノード・コンタクト孔３２４の上端部およびそ
の近傍における段差被覆性に問題は生じない。これは、
この膜の形成にＬＰＣＶＤとスパッタリングとを併用し
ているためである。このため、上記形状の酸化シリコン
膜スペーサ３８６ｂを設けても支障が生じなくなる。
用例と同様の方法により、窒化チタン膜３２７ｂを形成
する。酸化シリコン膜スペーサ３８６ｂを直接に覆う部
分でのこの窒化チタン膜３２７ｂの膜厚は３０ｎｍ程度
である〔図２７（ｂ）〕。この窒化チタン膜３２７ｂ
は、上層ノード・コンタクト孔３２４の上端部およびそ
の近傍における段差被覆性に問題は生じない。これは、
この膜の形成にＬＰＣＶＤとスパッタリングとを併用し
ているためである。このため、上記形状の酸化シリコン
膜スペーサ３８６ｂを設けても支障が生じなくなる。
【０１３８】その後、上記第３の実施の形態の第１の適
用例と同様に、窒化チタン膜３２７ｂが異方性エッチン
グによりエッチ・バックされ、さらに例えばプラズマ酸
化されて酸化チタン膜３２９ｂ，窒化チタン膜３２８ｂ
が形成され、さらにストレージ・ノード電極３３４が形
成される〔図２７（ｃ）〕。その後の製造方法は上記第
３の実施の形態の第１の適用例と同様である。
用例と同様に、窒化チタン膜３２７ｂが異方性エッチン
グによりエッチ・バックされ、さらに例えばプラズマ酸
化されて酸化チタン膜３２９ｂ，窒化チタン膜３２８ｂ
が形成され、さらにストレージ・ノード電極３３４が形
成される〔図２７（ｃ）〕。その後の製造方法は上記第
３の実施の形態の第１の適用例と同様である。
【０１３９】上記第３の実施の形態の第２の適用例は、
上述した上記第３の実施の形態の第１の適用例に対する
利点を別にするならば、上記第３の実施の形態の第１の
適用例の有する効果を有している。
上述した上記第３の実施の形態の第１の適用例に対する
利点を別にするならば、上記第３の実施の形態の第１の
適用例の有する効果を有している。
【０１４０】
【発明の効果】以上説明したように本発明の半導体記憶
装置のメモリ・セルの構造は、次のようになっている。
装置のメモリ・セルの構造は、次のようになっている。
【０１４１】本発明のＤＲＡＭのメモリ・セルの容量絶
縁膜は、従来のＤＲＡＭのメモリ・セルと異なり複数の
メモリ・セルに共有されずに、個々のメモリ・セルに属
した形態をなしており、それぞれのメモリ・セルに属す
る下部容量絶縁膜と上部容量絶縁膜とから構成されてい
る。さらに本発明のセル・プレート電極も、従来と異な
り、下部セル・プレート電極と上部セル・プレート電極
とからなる。本発明のＤＲＡＭのメモリ・セルのストレ
ージ・ノード電極は、平坦な上面を有する第１の層間絶
縁膜に設けられた下層ノード・コントクト孔と平坦な上
面を有する第２の層間絶縁膜に設けられた上層ノード・
コンタクト孔とを介して、Ｎ型ソース領域に接続されて
いる。下層ノード・コンタクト孔の側面には第１の層間
絶縁膜の上面に一致した平坦な上面を有する窒化シリコ
ン膜スペーサが設けられ、さらに下層ノード・コンタク
ト孔は窒化シリコン膜スペーサを介してコンタクト・プ
ラグにより充填されている。
縁膜は、従来のＤＲＡＭのメモリ・セルと異なり複数の
メモリ・セルに共有されずに、個々のメモリ・セルに属
した形態をなしており、それぞれのメモリ・セルに属す
る下部容量絶縁膜と上部容量絶縁膜とから構成されてい
る。さらに本発明のセル・プレート電極も、従来と異な
り、下部セル・プレート電極と上部セル・プレート電極
とからなる。本発明のＤＲＡＭのメモリ・セルのストレ
ージ・ノード電極は、平坦な上面を有する第１の層間絶
縁膜に設けられた下層ノード・コントクト孔と平坦な上
面を有する第２の層間絶縁膜に設けられた上層ノード・
コンタクト孔とを介して、Ｎ型ソース領域に接続されて
いる。下層ノード・コンタクト孔の側面には第１の層間
絶縁膜の上面に一致した平坦な上面を有する窒化シリコ
ン膜スペーサが設けられ、さらに下層ノード・コンタク
ト孔は窒化シリコン膜スペーサを介してコンタクト・プ
ラグにより充填されている。
【０１４２】上記下部セル・プレート電極は、第２の層
間絶縁膜の上面を直接に覆い，上層ノード・コンタクト
孔の側面を覆っており、下層ノード・コンタクト孔の上
端では窒化シリコン膜スペーサの上面にのみに接触して
いる。上記下部容量絶縁膜は、ストレージ・ノード電極
に自己整合的に形成されており、ストレージ・ノード電
極の空隙部を除いた領域において下部セル・プレート電
極の表面を直接に覆っており、下層ノード・コンタクト
孔の上端では窒化シリコン膜スペーサの上面にのみに接
触している。上層ノード・コンタクト孔内においては、
ストレージ・ノード電極は下部容量絶縁膜および下部セ
ル・プレート電極を介して上層ノード・コンタクト孔を
充填する姿態を有している。上記上部容量絶縁膜は、ス
トレージ・ノード電極の側面並びに上面のみを直接に覆
い、ストレージ・ノード電極の側面の下端部の全周にお
いて下部容量絶縁膜に直接に接続されている。上記上部
セル・プレート電極は、上部容量絶縁膜を介してストレ
ージ・ノード電極の側面並びに上面を覆い、ストレージ
・ノード電極の空隙部において下部セル・プレート電極
の表面に直接に接続されている。
間絶縁膜の上面を直接に覆い，上層ノード・コンタクト
孔の側面を覆っており、下層ノード・コンタクト孔の上
端では窒化シリコン膜スペーサの上面にのみに接触して
いる。上記下部容量絶縁膜は、ストレージ・ノード電極
に自己整合的に形成されており、ストレージ・ノード電
極の空隙部を除いた領域において下部セル・プレート電
極の表面を直接に覆っており、下層ノード・コンタクト
孔の上端では窒化シリコン膜スペーサの上面にのみに接
触している。上層ノード・コンタクト孔内においては、
ストレージ・ノード電極は下部容量絶縁膜および下部セ
ル・プレート電極を介して上層ノード・コンタクト孔を
充填する姿態を有している。上記上部容量絶縁膜は、ス
トレージ・ノード電極の側面並びに上面のみを直接に覆
い、ストレージ・ノード電極の側面の下端部の全周にお
いて下部容量絶縁膜に直接に接続されている。上記上部
セル・プレート電極は、上部容量絶縁膜を介してストレ
ージ・ノード電極の側面並びに上面を覆い、ストレージ
・ノード電極の空隙部において下部セル・プレート電極
の表面に直接に接続されている。
【０１４３】本発明の半導体記憶装置の製造方法は、上
記構造の製造を可能にしている。
記構造の製造を可能にしている。
【０１４４】本発明のＤＲＡＭのメモリ・セルは、上記
構造からも明らかなように、上記下部容量絶縁膜および
下部セル・プレート電極を有することから、ストレージ
・ノード電極が層間絶縁膜の上面およびノード・コンタ
クト孔の側面を覆う領域にも、キャパシタが形成されて
いる。このため、本発明のメモリ・セルは、従来のメモ
リ・セルに比べて、キャパシタに寄与するストレージ・
ノード電極の表面比率が増大するという効果を有してい
る。
構造からも明らかなように、上記下部容量絶縁膜および
下部セル・プレート電極を有することから、ストレージ
・ノード電極が層間絶縁膜の上面およびノード・コンタ
クト孔の側面を覆う領域にも、キャパシタが形成されて
いる。このため、本発明のメモリ・セルは、従来のメモ
リ・セルに比べて、キャパシタに寄与するストレージ・
ノード電極の表面比率が増大するという効果を有してい
る。
【図１】本発明の第１の実施の形態の第１の適用例の平
面模式図である。
面模式図である。
【図２】上記第１の実施の形態の断面模式図であり、図
１のＡＡ線での断面模式図である。
１のＡＡ線での断面模式図である。
【図３】上記第１の実施の形態の断面模式図であり、図
１のＢＢ線での断面模式図である。
１のＢＢ線での断面模式図である。
【図４】上記第１の実施の形態の断面模式図であり、図
１のＣＣ線での断面模式図である。
１のＣＣ線での断面模式図である。
【図５】上記第１の実施の形態の第１の適用例の第１の
製造方法の製造工程の断面模式図であり、図１のＡＡ線
での断面模式図である。
製造方法の製造工程の断面模式図であり、図１のＡＡ線
での断面模式図である。
【図６】上記第１の実施の形態の第１の適用例の第１の
製造方法の製造工程の断面模式図であり、図１のＡＡ線
での断面模式図である。
製造方法の製造工程の断面模式図であり、図１のＡＡ線
での断面模式図である。
【図７】上記第１の実施の形態の第１の適用例の第１の
製造方法の製造工程の断面模式図であり、図１のＡＡ線
での断面模式図である。
製造方法の製造工程の断面模式図であり、図１のＡＡ線
での断面模式図である。
【図８】上記第１の実施の形態の第１の適用例の第１の
製造方法の製造工程の断面模式図であり、図１のＣＣ線
での断面模式図である。
製造方法の製造工程の断面模式図であり、図１のＣＣ線
での断面模式図である。
【図９】上記第１の実施の形態の第１の適用例の第１の
製造方法の製造工程の断面模式図であり、図１のＣＣ線
での断面模式図である。
製造方法の製造工程の断面模式図であり、図１のＣＣ線
での断面模式図である。
【図１０】上記第１の実施の形態の第１の適用例の第１
の製造方法の製造工程の断面模式図であり、図１のＣＣ
線での断面模式図である。
の製造方法の製造工程の断面模式図であり、図１のＣＣ
線での断面模式図である。
【図１１】上記第１の実施の形態の第１の適用例の第２
の製造方法の主要製造工程の断面模式図であり、図１の
ＡＡ線での断面模式図である。
の製造方法の主要製造工程の断面模式図であり、図１の
ＡＡ線での断面模式図である。
【図１２】上記第１の実施の形態の第２の適用例の主要
製造工程の断面模式図である。
製造工程の断面模式図である。
【図１３】上記第１の実施の形態の第２の適用例の主要
製造工程の断面模式図である。
製造工程の断面模式図である。
【図１４】本発明の第２の実施の形態の一適用例の平面
模式図である。
模式図である。
【図１５】上記第２の実施の形態の一適用例の断面模式
図であり、図１４のＡＡ線，ＢＢ線での断面模式図であ
る。
図であり、図１４のＡＡ線，ＢＢ線での断面模式図であ
る。
【図１６】上記第２の実施の形態の一適用例の主要製造
工程の断面模式図であり、図１４のＡＡ線での断面模式
図である。
工程の断面模式図であり、図１４のＡＡ線での断面模式
図である。
【図１７】上記第２の実施の形態の一適用例の主要製造
工程の断面模式図であり、図１４のＡＡ線での断面模式
図である。
工程の断面模式図であり、図１４のＡＡ線での断面模式
図である。
【図１８】上記第２の実施の形態の一適用例の主要製造
工程の断面模式図であり、図１４のＢＢ線での断面模式
図である。
工程の断面模式図であり、図１４のＢＢ線での断面模式
図である。
【図１９】上記第２の実施の形態の一適用例の主要製造
工程の断面模式図であり、図１４のＢＢ線での断面模式
図である。
工程の断面模式図であり、図１４のＢＢ線での断面模式
図である。
【図２０】本発明の第３の実施の形態の第１の適用例の
平面模式図である。
平面模式図である。
【図２１】上記第３の実施の形態の第１の適用例の断面
模式図であり、図２０のＡＡ線での断面模式図である。
模式図であり、図２０のＡＡ線での断面模式図である。
【図２２】上記第３の実施の形態の第１の適用例の断面
模式図であり、図２０のＢＢ線での断面模式図である。
模式図であり、図２０のＢＢ線での断面模式図である。
【図２３】上記第３の実施の形態の第１の適用例の断面
模式図であり、図２０のＣＣ線での断面模式図である。
模式図であり、図２０のＣＣ線での断面模式図である。
【図２４】上記第３の実施の形態の第１の適用例の主要
製造工程の断面模式図であり、図２０のＡＡ線での断面
模式図である。
製造工程の断面模式図であり、図２０のＡＡ線での断面
模式図である。
【図２５】上記第３の実施の形態の第１の適用例の主要
製造工程の断面模式図であり、図２０のＢＢ線での断面
模式図である。
製造工程の断面模式図であり、図２０のＢＢ線での断面
模式図である。
【図２６】上記第３の実施の形態の第２の適用例の断面
模式図である。
模式図である。
【図２７】上記第３の実施の形態の第２の適用例の主要
製造工程の断面模式図である。
製造工程の断面模式図である。
１０１，２０１，３０１ Ｐ型シリコン基板 １０２，２０２，３０２ フィールド酸化膜 １０３，２０３，３０３ ゲート酸化膜 １０４，２０４，３０４ ワード線 １０５Ａ，２０５Ａ，３０５Ａ Ｎ型ソース領域 １０５Ｂ，２０５Ｂ，３０５Ｂ Ｎ型ドレイン領域 １１２，１２２，２１２，２２２，３１２，３２２
ＢＰＳＧ膜 １１３，１１５，２１３，３１３ 窒化シリコン膜 １１４Ａ，２１４Ａ，３１４Ａ 下層ノード・コンタ
クト孔 １１４Ｂ，２１４Ｂ，３１４Ｂ ビット・コンタクト
孔 １１６ａ，１１６ｂ，２１６，３１６ 窒化シリコン
膜スペーサ １１７ 導電体膜 １１７Ａ，１１７Ｂ，２６７Ａ，２６７Ｂ，３１７Ａ，
３１７Ｂ コンタクト・プラグ １１８，２１８，３１８ ビット線 １２３，１２５，１４５，２２３，２２５，２４５，３
２３ Ｎ型シリコン膜 １２４，２２４，３２４ 上層ノード・コンタクト孔 １２６，２２６ Ｎ型シリコン膜スペーサ １２７ａ，１２７ｂ，１２８ａ，１２８ｂ，１２８ｂ
ａ，１３７ａ，１３７ｂ，１４４，１５７ａ，１５７
ｂ，３２７ａ，３２７ｂ，３２８ａ，３２８ａａ，３２
８ｂ，３３７，３３８，３４５ 窒化チタン膜 １２９ａ，１２９ｂ，１３９，３２９ａ，３２９ｂ，３
３９ 酸化チタン膜 １３４，２３４，３３４ ストレージ・ノード電極 １５４，２２９，２２９ａ，２３９，３８５ 酸化シ
リコン膜 １５５ フォト・レジスト膜 ２７３ ルテニウム膜 ２６８，２７４ 酸化ルテニウム膜 ３８６ａ，３８６ｂ 酸化シリコン膜スペーサ
ＢＰＳＧ膜 １１３，１１５，２１３，３１３ 窒化シリコン膜 １１４Ａ，２１４Ａ，３１４Ａ 下層ノード・コンタ
クト孔 １１４Ｂ，２１４Ｂ，３１４Ｂ ビット・コンタクト
孔 １１６ａ，１１６ｂ，２１６，３１６ 窒化シリコン
膜スペーサ １１７ 導電体膜 １１７Ａ，１１７Ｂ，２６７Ａ，２６７Ｂ，３１７Ａ，
３１７Ｂ コンタクト・プラグ １１８，２１８，３１８ ビット線 １２３，１２５，１４５，２２３，２２５，２４５，３
２３ Ｎ型シリコン膜 １２４，２２４，３２４ 上層ノード・コンタクト孔 １２６，２２６ Ｎ型シリコン膜スペーサ １２７ａ，１２７ｂ，１２８ａ，１２８ｂ，１２８ｂ
ａ，１３７ａ，１３７ｂ，１４４，１５７ａ，１５７
ｂ，３２７ａ，３２７ｂ，３２８ａ，３２８ａａ，３２
８ｂ，３３７，３３８，３４５ 窒化チタン膜 １２９ａ，１２９ｂ，１３９，３２９ａ，３２９ｂ，３
３９ 酸化チタン膜 １３４，２３４，３３４ ストレージ・ノード電極 １５４，２２９，２２９ａ，２３９，３８５ 酸化シ
リコン膜 １５５ フォト・レジスト膜 ２７３ ルテニウム膜 ２６８，２７４ 酸化ルテニウム膜 ３８６ａ，３８６ｂ 酸化シリコン膜スペーサ
Claims (45)
- 【請求項１】 第１および第２の電極を有するキャパシ
タと、該キャパシタの前記第１の電極に接続され半導体
基板に形成されたトランジスタとでメモリ・セルが構成
された半導体記憶装置において、 前記第１の電極となる第１の導電体層は、前記半導体基
板の表面と概ね平行な第１の表面，該第１の表面からこ
の表面に交わる方向に延びる第２の表面および該第２の
表面から延び前記第１の表面に対向する第３の表面を有
し、 前記第１，第２および第３の表面に前記キャパシタのた
めの容量絶縁膜が形成され、 前記第２の電極となる第２の導電体層は、前記容量絶縁
膜を介して前記第１の導電体層の前記第１，第２および
第３の表面に対向していることを特徴とする半導体記憶
装置。 - 【請求項２】 前記第１の導電体層は、前記第３の表面
からこの表面に交わる方向に延びる第４の表面をさらに
有し、 前記容量絶縁膜は、前記第４の表面上に延在形成され、 前記第２の導電体層は、前記容量絶縁膜を介して前記第
１の導電体層の前記第４の表面と対向するように延在形
成せれていることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】 キャパシタおよびトランジスタでメモリ
・セルが構成される半導体記憶装置において、 前記トランジスタを覆い，該トランジスタの一部を露出
するコンタクト孔を有する絶縁層と、前記絶縁膜の表面
に形成された第１の導電体層と、前記コンタクト孔を介
して前記トランジスタの前記一部に接触し，前記第１の
導電体層の少なくとも一部と重なるように前記絶縁層上
に延在形成された第２の導電体層と、前記第１の導電体
層の前記一部上に形成されて前記第２の導電体層との間
に介在する第１の部分および前記第２の導電体層の表面
に形成された第２の部分を有する容量絶縁膜と、前記第
１の導電体層に接触し，前記容量絶縁膜の前記第２の部
分上に形成された第３の導電体層とを備え、 前記第１および第３の導電体層が前記キャパシタのセル
・プレート電極を構成し、前記第２の導電体層が該キャ
パシタのストレージ・ノード電極を構成することを特徴
とする半導体記憶装置。 - 【請求項４】 前記第１の導電体層は、前記絶縁層の前
記コンタクト孔を規定する側面の一部に延在形成された
延在形成部分を有し、 前記容量絶縁膜は、前記第１の導電体層の前記延在部分
上に形成された第３の部分を有することを特徴とする請
求項３記載の半導体記憶装置。 - 【請求項５】 キャパシタおよびトランジスタでメモリ
・セルが構成される半導体記憶装置の製造方法におい
て、 半導体基板に前記トランジスタのための不純物領域を形
成する工程と、前記不純物領域の一部を露出させるコン
タクト孔を有する絶縁層を前記半導体基板上に形成する
工程と、前記絶縁層の表面の少なくとも一部に第１の導
電体層を形成する工程と、前記第１の導電体層上に第１
の容量絶縁膜を形成する工程と、前記コンタント孔を介
して前記不純物領域の一部に接触して前記第１の容量絶
縁膜を介して前記第１の導電体層と対向する第２の導電
体層を形成する工程と、前記第１の容量絶縁膜と接触し
て前記第２の導電体層の表面を覆う第２の容量絶縁膜を
形成する工程と、前記第１の導電体膜と接触して前記第
２の容量絶縁膜を覆う第３の導電体層を形成する工程と
を含み、 前記第１および第３の導電体層，前記第１および第２の
容量絶縁膜，並びに前記第２の導電体層は、前記キャパ
シタの第１の電極，容量絶縁膜，並びに第２の電極をそ
れぞれ構成することを特徴とする半導体記憶装置の製造
方法。 - 【請求項６】 前記絶縁層を形成する工程は、前記半導
体基板を覆う第１の絶縁膜を形成する工程と、前記第１
の絶縁膜に第１の大きさを持って前記不純物領域の一部
を露出する第１の孔を形成する工程と、前記第１の絶縁
膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁
膜に前記第１の大きさより大きな第２の孔を形成する工
程とを含んでなることを特徴とする請求項５記載の半導
体記憶装置の製造方法。 - 【請求項７】 前記第２の絶縁膜の前記第２の孔を規定
する側面に前記第１の導電体層に接触する第４の導電体
層を形成する工程と、前記第４の導電体層上に前記第１
の容量絶縁膜に接触する第３の容量絶縁膜を形成する工
程とをさらに含み、 前記第２の導電体層は、前記第１の孔を埋める第１の部
分と、前記第３の容量絶縁膜および前記第４の導電体層
を介して前記第２の孔を埋める第２の部分とを有して形
成されることを特徴とする請求項６記載の半導体装置の
製造方法。 - 【請求項８】 半導体基板の表面の素子分離領域に設け
られたフィールド酸化膜により囲まれて所要の形状を有
して第１の方向と該第１の方向に直交する第２の方向と
に規則的に配置された素子形成領域の表面上を、該第１
の方向に概ね平行なワード線がゲート酸化膜を介して横
断し、該素子形成領域には該ワード線に自己整合的なソ
ース領域およびドレイン領域が設けられており、 平坦な上面を有する第１の酸化シリコン系絶縁膜に窒化
シリコン膜が積層してなる第１の層間絶縁膜が前記ワー
ド線を含めて前記半導体基板の表面を覆い、該第１の層
間絶縁膜には前記ドレイン領域に達するビット・コンタ
クト孔と、前記ソース領域に達する下層ノード・コンタ
クト孔とが設けられており、 前記ビット・コンタクト孔および下層ノード・コンタク
ト孔は、前記窒化シリコン膜の上面と一致する平坦な上
面を有する窒化シリコン膜スペーサにより側面が直接に
覆われ、該窒化シリコン膜スペーサを介してコンタクト
・プラグにより充填されており、 前記第１方向に交差する第３の方向に概ね平行に，前記
第１の層間絶縁膜の表面上に設けられたビット線が、前
記ビット・コンタクト孔を介して前記ドレイン領域に接
続されており、 平坦な上面を有する第２の酸化シリコン系絶縁膜からな
る第２の層間絶縁膜が前記ビット線を含めて前記第１の
層間絶縁膜の表面を覆い、少なくとも前記下層ノード・
コンタクト孔の上端を内包した姿態を有して該下層ノー
ド・コンタクト孔に達する上層ノード・コンタクト孔が
該第２の層間絶縁膜に設けられており、 前記第２の層間絶縁膜の上面を直接に覆い，前記上層ノ
ード・コンタクト孔の側面を覆う下部セル・プレート電
極が、前記下層ノード・コンタクト孔の上端において、
前記窒化シリコン膜スペーサの上面にのみに接触し、 前記上層ノード・コンタクト孔内の前記下部セル・プレ
ート電極の表面を直接に覆い，該上層ノード・コンタク
ト孔に隣接した所定領域の該下部セル・プレート電極の
表面を直接に覆う下部容量絶縁膜が、前記下層ノード・
コンタクト孔の上端において、前記窒化シリコン膜スペ
ーサの上面にのみに接触し、 前記所定領域において前記下部容量絶縁膜を介して前記
下部セル・プレート電極を覆い，前記上層ノード・コン
タクト孔を充填する姿態を有するストレージ・ノード電
極が、前記下層ノード・コンタクト孔を充填する前記コ
ンタクト・プラグの上面に直接に接続し、さらに、該コ
ンタクト・プラグ近傍の前記窒化シリコン膜スペーサの
上面に接触し、 前記下部容量絶縁膜の同一組成材料からなる上部容量絶
縁膜が、前記上層ノード・コンタクト孔を充填する部分
並びに前記下部容量絶縁膜を介して前記下部セル・プレ
ート電極を覆う部分を除いた前記ストレージ・ノード電
極の表面を直接に覆い、さらに、前記所定領域の端部全
周において該下部容量絶縁膜に直接に接続され、 前記上部容量絶縁膜を介して前記ストレージ・ノード電
極を覆い，さらに該ストレージ・ノード電極の空隙部に
おいて前記下部セル・プレート電極に直接に接続される
上部セル・プレート電極を有することを特徴とする半導
体記憶装置。 - 【請求項９】 前記ビット・コンタクト孔および下層ノ
ード・コンタクト孔が、前記ワード線に自己整合的に設
けられていることとを併せて特徴とする請求項８記載の
半導体記憶装置。 - 【請求項１０】 前記上層ノード・コンタクト孔には少
なくとも該上層ノード・コンタクト孔の側面を直接に覆
い，前記窒化シリコン膜スペーサの上面に接触する酸化
シリコン膜スペーサが設けられ、さらに該上層ノード・
コンタクト孔が前記ビット線に自己整合的に設けられて
いることとを併せて特徴とする請求項９記載の半導体記
憶装置。 - 【請求項１１】 前記下層ノード・コンタクト孔を充填
する前記コンタクト・プラグの少なくとも上面の一部
が、導電性酸化物からなることを併せて特徴とする請求
項８，請求項９あるいは請求項１０記載の半導体記憶装
置。 - 【請求項１２】 前記下部セル・プレート電極が、前記
第２の層間絶縁膜の上面にのみに設けられた第１の導電
体膜と、該第１の導電体膜の側面に直接に接続し，前記
上層ノード・コンタクト孔の側面を覆う第２の導電体膜
とからなることを併せて特徴とする請求項８，請求項
９，請求項１０もしくは請求項１１記載の半導体記憶装
置。 - 【請求項１３】 前記下部セル・プレート電極が、前記
第２の層間絶縁膜の上面にのみに設けられた第１の導電
体膜と、少なくとも前記上層ノード・コンタクト孔の側
面を覆う第２の導電体膜と、前記所定領域の該第１の導
電体膜の上面に直接に接続し，該第２の導電体膜の表面
に直接に接続する第３の導電体膜とからなることを併せ
て特徴とする請求項８，請求項９，請求項１０もしくは
請求項１１記載の半導体記憶装置。 - 【請求項１４】 少なくとも前記ストレージ・ノード電
極の空隙部における前記第１の導電体膜の上面が、導電
性酸化物からなることを併せて特徴とする請求項１３記
載の半導体記憶装置。 - 【請求項１５】 前記下部セル・プレート電極が、前記
第２の層間絶縁膜の上面にのみに設けられた第１の導電
体膜と、該第１の導電体膜の上面に直接に接続し，前記
所定領域の該第１の導電体膜の上面にのみに設けられた
第２の導電体膜と、少なくとも該第２の導電体膜の側面
に直接に接続し，前記上層ノード・コンタクト孔の側面
を覆う第３の導電体膜とからなることを併せて特徴とす
る請求項８，請求項９，請求項１０もしくは請求項１１
記載の半導体記憶装置。 - 【請求項１６】 少なくとも前記ストレージ・ノード電
極の空隙部における前記第１の導電体膜の上面が、導電
性酸化物からなることを併せて特徴とする請求項１５記
載の半導体記憶装置。 - 【請求項１７】 前記下部セル・プレート電極が、前記
第２の層間絶縁膜の上面にのみに設けられた第１の導電
体膜と、前記所定領域の該第１の導電体膜の上面に直接
に接続し，前記上層ノード・コンタクト孔の側面を覆う
第２の導電体膜とからなることを併せて特徴とする請求
項８，請求項９，請求項１０もしくは請求項１１記載の
半導体記憶装置。 - 【請求項１８】 少なくとも前記ストレージ・ノード電
極の空隙部における前記第１の導電体膜の上面が、導電
性酸化物からなることを併せて特徴とする請求項１７記
載の半導体記憶装置。 - 【請求項１９】 Ｐ型シリコン基板の表面の素子分離領
域にフィールド酸化膜を形成し、該Ｐ型シリコン基板の
表面の第１の方向と該第１の方向に直交する第２の方向
とに規則的に配置された素子形成領域にゲート酸化膜を
形成し、該Ｐ型シリコン基板の表面上に該第１の方向に
概ね平行なワード線を形成し、該素子形成領域に該ワー
ド線に自己整合的にＮ型ソース領域およびＮ型ドレイン
領域を形成する工程と、 平坦な上面を有する第１の酸化シリコン系絶縁膜に第１
の窒化シリコン膜が積層してなる第１の層間絶縁膜を全
面に形成し、所要の膜厚の酸化シリコン膜を全面に形成
し、該酸化シリコン膜並びに該第１の層間絶縁膜を貫通
して前記Ｎ型ソース領域およびＮ型ドレイン領域に達す
る下層ノード・コンタクト孔およびビット・コンタクト
孔を形成する工程と、 減圧気相成長法（ＬＰＣＶＤ）により全面に第１の所定
膜厚の第２の窒化シリコン膜を形成し、該第２の窒化シ
リコン膜のエッチ・バックを行ない、前記下層ノード・
コンタクト孔およびビット・コンタクト孔の側面にのみ
に該第２の窒化シリコン膜を残置する工程と、 全面に第１の導電体膜を形成する工程と、 前記第１の窒化シリコン膜の上面が露出するまで前記第
１の導電体膜，残置した前記第２の窒化シリコン膜およ
び前記酸化シリコン膜の化学機械研磨（ＣＭＰ）を行な
い、該第１の窒化シリコン膜の上面に一致した平坦な上
面を有する窒化シリコン膜スペーサと、該第１の導電体
膜からなり，該窒化シリコン膜スペーサを介して前記下
層ノード・コンタクト孔およびビット・コンタクト孔を
充填するコンタクト・プラグとを残置形成する工程と、 前記第１の層間絶縁膜の表面上に前記第１の方向に交差
する第３の方向に概ね平行なビット線を形成し、平坦な
上面を有する第２の酸化シリコン系絶縁膜からなる第２
の層間絶縁膜と第２の導電体膜とを順次全面に形成する
工程と、 前記第２の導電体膜および第２の層間絶縁膜を貫通して
前記下層ノード・コンタクト孔に達する上層ノード・コ
ンタクト孔を形成する工程と、 ＬＰＣＶＤにより、第２の所定膜厚の第３の導電体膜を
全面に形成する工程と、 前記コンタクト・プラグの上面が露出するまで前記第３
の導電体膜のエッチ・バックを行ない、前記上層ノード
・コンタクト孔の上端近傍において前記第２の導電体膜
に直接に接続し，前記下層ノード・コンタクト孔の上端
において前記窒化シリコン膜スペーサの上面にのみに接
触する第３の導電体膜を残置し、該第２の導電体膜と該
第３の導電体膜とからなる下部セル・プレート電極を形
成する工程と、 スパッタリングおよびＬＰＣＶＤにより、前記上層ノー
ド・コンタクト孔の側面における膜厚が第３の所定膜厚
となり，前記下部セル・プレート電極の上面での膜厚が
該第３の所定膜厚より厚い侵入型化合物からなる第１の
窒化金属膜を形成する工程と、 前記コンタクト・プラグの上面が露出し，さらに前記下
部セル・プレート電極の上面での膜厚と前記上層ノード
・コンタクト孔の側面での膜厚とが等しくなるまで前記
第１の窒化金属膜のエッチ・バックを行ない、前記下層
ノード・コンタクト孔の上端において前記窒化シリコン
膜スペーサの上面にのみに接触する第１の窒化金属膜を
残置する工程と、 残置した前記第１の窒化金属膜を酸化して、第１の容量
絶縁膜に変換する工程と、 全面に第４の導電体膜を形成し、該第４の導電体膜およ
び前記第１の容量絶縁膜のパターニングを行ない、前記
上層ノード・コンタクト孔を介して前記コンタクト・プ
ラグに直接に接続される該第４の導電体膜からなるスト
レージ・ノード電極と、該第１の容量絶縁膜からなる下
部容量絶縁膜とを形成する工程と、 スパッタリングおよびＬＰＣＶＤにより、前記ストレー
ジ・ノード電極の側面における膜厚が前記第３の所定膜
厚となり，該ストレージ・ノード電極の上面での膜厚が
該第３の所定膜厚より厚い前記第１の窒化金属膜と同一
組成の第２の窒化金属膜を形成する工程と、 前記ストレージ・ノード電極の空隙部の前記下部セル・
プレート電極の上面が露出し，さらに該ストレージ・ノ
ード電極の上面での膜厚と該ストレージ・ノード電極の
側面での膜厚とが等しくなるまでまで前記第２の窒化金
属膜のエッチ・バックを行ない、該ストレージ・ノード
電極の上面および側面を覆う該第２の窒化金属膜を残置
する工程と、 残置した前記第２の窒化金属膜を酸化して、上部容量絶
縁膜に変換する工程と、 全面に第５の導電体膜を形成し，前記ストレージ・ノー
ド電極の空隙部の前記下部セル・プレート電極の上面に
おいて直接に接続する上部セル・プレート電極を形成す
る工程とを有することを特徴とする半導体記憶装置の製
造方法。 - 【請求項２０】 前記下層ノード・コンタクト孔および
ビット・コンタクト孔が、前記ワード線に自己整合的に
形成されることとを併せて特徴とする請求項１９記載の
半導体記憶装置の製造方法。 - 【請求項２１】 前記上層ノード・コンタクト孔が前記
ビット線に自己整合的に形成されることと、 前記上層ノード・コンタクト孔を形成した後、第２の酸
化シリコン膜をＬＰＣＶＤにより全面に形成し、該第２
の酸化シリコン膜のエッチ・バックを行ない、前記第２
の導電体膜の上面より低位置に上端を有し，該上層ノー
ド・コンタクト孔の側面に露出した前記ビット線を覆う
酸化シリコン膜スペーサを該上層ノード・コンタクト孔
の側面に形成する工程を有することとを併せて特徴とす
る請求項２０記載の半導体記憶装置の製造方法。 - 【請求項２２】 前記第１並びに第２の窒化金属膜が、
窒化チタン（ＴｉＮ）膜，窒化タンタル（ＴａＮ）膜，
窒化ジルコニウム（ＺｒＮ）膜および窒化ニオブ（Ｎｂ
Ｎ）膜のうちの１つであることとを併せて特徴とする請
求項１９，請求項２０あるいは請求項２１記載の半導体
記憶装置の製造方法。 - 【請求項２３】 少なくとも前記第１，第２，第３並び
に第５の導電体膜がＮ型シリコン膜から形成されること
と、 前記第１の容量絶縁膜および上部容量絶縁膜を形成する
ための酸化が、プラズマ酸化であることとを併せて特徴
とする請求項２２記載の半導体記憶装置の製造方法。 - 【請求項２４】 前記第１の導電体膜の形成が、バリア
膜の形成と、ルテニウム（Ｒｕ）膜，イリジウム（Ｉ
ｒ）膜，ロジウム（Ｒｈ）膜，レニウム（Ｒｅ）膜およ
びオスミウム（Ｏｓ）膜のうちの１つの金属膜の形成と
からなることと、 前記下層ノード・コンタクト孔を充填する前記コンタク
ト・プラグの少なくとも上面には、該金属膜の導電性酸
化物が形成されることと、 少なくとも第２，第３並びに第５の導電体膜がＮ型シリ
コン膜から形成されることとを併せて特徴とする請求項
２２記載の半導体記憶装置の製造方法。 - 【請求項２５】 前記第１の導電体膜の形成が、バリア
膜の形成と、酸化ルテニウム（ＲｕＯ2 ），酸化イリジ
ウム（ＩｒＯ2 ），酸化ロジウム（ＲｈＯ2），酸化レ
ニウム（ＲｅＯ2 ）および酸化オスミウム（ＯｓＯ2 ）
のうちの１つの導電性酸化物からなる導電体膜の形成と
からなることと、 少なくとも第２，第３並びに第５の導電体膜がＮ型シリ
コン膜から形成されることとを併せて特徴とする請求項
２２記載の半導体記憶装置の製造方法。 - 【請求項２６】 Ｐ型シリコン基板の表面の素子分離領
域にフィールド酸化膜を形成し、該Ｐ型シリコン基板の
表面の第１の方向と該第１の方向に直交する第２の方向
とに規則的に配置された素子形成領域にゲート酸化膜を
形成し、該Ｐ型シリコン基板の表面上に該第１の方向に
概ね平行なワード線を形成し、該素子形成領域に該ワー
ド線に自己整合的にＮ型ソース領域およびＮ型ドレイン
領域を形成する工程と、 平坦な上面を有する第１の酸化シリコン系絶縁膜に第１
の窒化シリコン膜が積層してなる第１の層間絶縁膜を全
面に形成し、所要の膜厚の酸化シリコン膜を全面に形成
し、該酸化シリコン膜並びに該第１の層間絶縁膜を貫通
して前記Ｎ型ソース領域およびＮ型ドレイン領域に達す
る下層ノード・コンタクト孔およびビット・コンタクト
孔を形成する工程と、 ＬＰＣＶＤにより全面に第１の所定膜厚の第２の窒化シ
リコン膜を形成し、該第２の窒化シリコン膜のエッチ・
バックを行ない、前記下層ノード・コンタクト孔および
ビット・コンタクト孔の側面にのみに該第２の窒化シリ
コン膜を残置する工程と、 全面に第１の導電体膜を形成する工程と、 前記第１の窒化シリコン膜の上面が露出するまで前記第
１の導電体膜，残置した前記第２の窒化シリコン膜およ
び前記酸化シリコン膜のＣＭＰを行ない、該第１の窒化
シリコン膜の上面に一致した平坦な上面を有する窒化シ
リコン膜スペーサと、該第１の導電体膜からなり，該窒
化シリコン膜スペーサを介して前記下層ノード・コンタ
クト孔およびビット・コンタクト孔を充填するコンタク
ト・プラグとを残置形成する工程と、 前記第１の層間絶縁膜の表面上に前記第１の方向に交差
する第３の方向に概ね平行なビット線を形成し、平坦な
上面を有する第２の酸化シリコン系絶縁膜からなる第２
の層間絶縁膜と第２の導電体膜とを順次全面に形成する
工程と、 前記第２の導電体膜および第２の層間絶縁膜を貫通して
前記下層ノード・コンタクト孔に達する上層ノード・コ
ンタクト孔を形成する工程と、 ＬＰＣＶＤにより、第２の所定膜厚の第３の導電体膜を
全面に形成する工程と、 前記コンタクト・プラグの上面が露出するまで前記第３
の導電体膜のエッチ・バックを行ない、前記上層ノード
・コンタクト孔の上端近傍において前記第２の導電体膜
に直接に接続し，前記下層ノード・コンタクト孔の上端
において前記窒化シリコン膜スペーサの上面にのみに接
触する第３の導電体膜を残置し、該第２の導電体膜と該
第３の導電体膜とからなる下部セル・プレート電極を形
成する工程と、 スパッタリングおよびＬＰＣＶＤにより、前記上層ノー
ド・コンタクト孔の側面における膜厚が第３の所定膜厚
となり，前記下部セル・プレート電極の上面での膜厚が
該第３の所定膜厚より厚い侵入型化合物からなる第１の
窒化金属膜を形成する工程と、 前記コンタクト・プラグの上面が露出し，さらに前記下
部セル・プレート電極の上面での膜厚と前記上層ノード
・コンタクト孔の側面での膜厚とが等しくなるまで前記
第１の窒化金属膜のエッチ・バックを行ない、前記下層
ノード・コンタクト孔の上端において前記窒化シリコン
膜スペーサの上面にのみに接触する第１の窒化金属膜を
残置する工程と、 残置した前記第１の窒化金属膜を酸化して、第１の容量
絶縁膜に変換する工程と、 全面に第４の導電体膜を形成し、少なくとも前記第３の
所定膜厚を有し，前記第１の窒化金属膜と同一組成の第
２の窒化金属膜を全面に形成し、該第２の窒化金属膜，
該第４の導電体膜および前記第１の容量絶縁膜のパター
ニングを行ない、前記上層ノード・コンタクト孔を介し
て前記コンタクト・プラグに直接に接続される該第４の
導電体膜からなるストレージ・ノード電極と、該第１の
容量絶縁膜からなる下部容量絶縁膜とを形成する工程
と、 ＬＰＣＶＤにより、前記第３の所定膜厚からなる膜厚を
有し，前記第１の窒化金属膜と同一組成の第３の窒化金
属膜を全面に形成する工程と、 前記ストレージ・ノード電極の空隙部の前記下部セル・
プレート電極の上面が露出し，さらに該ストレージ・ノ
ード電極の上面での膜厚と該ストレージ・ノード電極の
側面での膜厚とが等しくなるまでまで前記第２，第３の
窒化金属膜のエッチ・バックを行ない、該ストレージ・
ノード電極の上面および側面を覆う該第２および第３の
窒化金属膜を残置する工程と、 残置した前記第２並びに第３の窒化金属膜を酸化して、
前記ストレージ・ノード電極を覆う上部容量絶縁膜に変
換する工程と、 全面に第５の導電体膜を形成し，前記ストレージ・ノー
ド電極の空隙部の前記下部セル・プレート電極の上面に
おいて直接に接続する上部セル・プレート電極を形成す
る工程とを有することを特徴とする半導体記憶装置の製
造方法。 - 【請求項２７】 前記下層ノード・コンタクト孔および
ビット・コンタクト孔が、前記ワード線に自己整合的に
形成されることとを併せて特徴とする請求項２６記載の
半導体記憶装置の製造方法。 - 【請求項２８】 前記上層ノード・コンタクト孔が前記
ビット線に自己整合的に形成されることと、 前記上層ノード・コンタクト孔を形成した後、第２の酸
化シリコン膜をＬＰＣＶＤにより全面に形成し、該第２
の酸化シリコン膜のエッチ・バックを行ない、前記第２
の導電体膜の上面より低位置に上端を有し，該上層ノー
ド・コンタクト孔の側面に露出した前記ビット線を覆う
酸化シリコン膜スペーサを該上層ノード・コンタクト孔
の側面に形成する工程を有することとを併せて特徴とす
る請求項２７記載の半導体記憶装置の製造方法。 - 【請求項２９】 前記第１，第２並びに第３の窒化金属
膜が窒化チタン膜，窒化タンタル膜，窒化ジルコニウム
膜および窒化ニオブ膜のうちの１つであることとを併せ
て特徴とする請求項２６，請求項２７あるいは請求項２
８記載の半導体記憶装置の製造方法。 - 【請求項３０】 少なくとも前記第１，第２，第３並び
に第５の導電体膜がＮ型シリコン膜から形成されること
と、 前記第１の容量絶縁膜および上層容量絶縁膜を形成する
ための酸化がプラズマ酸化であることとを併せて特徴と
する請求項２９記載の半導体記憶装置の製造方法。 - 【請求項３１】 前記第１の導電体膜の形成が、バリア
膜の形成と、ルテニウム膜，イリジウム膜，ロジウム
膜，レニウム膜およびオスミウム膜のうちの１つの金属
膜の形成とからなることと、 前記下層ノード・コンタクト孔を充填する前記コンタク
ト・プラグの少なくとも上面には、該金属膜の導電性酸
化物が形成されることと、 少なくとも第２，第３並びに第５の導電体膜がＮ型シリ
コン膜から形成されることとを併せて特徴とする請求項
２９記載の半導体記憶装置の製造方法。 - 【請求項３２】 前記第１の導電体膜の形成が、バリア
膜の形成と、酸化ルテニウム，酸化イリジウム，酸化ロ
ジウム，酸化レニウムおよび酸化オスミウムのうちの１
つの導電性酸化物からなる導電体膜の形成とからなるこ
とと、 少なくとも第２，第３並びに第５の導電体膜がＮ型シリ
コン膜から形成されることとを併せて特徴とする請求項
２９記載の半導体記憶装置の製造方法。 - 【請求項３３】 Ｐ型シリコン基板の表面の素子分離領
域にフィールド酸化膜を形成し、該Ｐ型シリコン基板の
表面の第１の方向と該第１の方向に直交する第２の方向
とに規則的に配置された素子形成領域にゲート酸化膜を
形成し、該Ｐ型シリコン基板の表面上に該第１の方向に
概ね平行なワード線を形成し、該素子形成領域に該ワー
ド線に自己整合的にＮ型ソース領域およびＮ型ドレイン
領域を形成する工程と、 平坦な上面を有する第１の酸化シリコン系絶縁膜に第１
の窒化シリコン膜が積層してなる第１の層間絶縁膜を全
面に形成し、所要の膜厚の酸化シリコン膜を全面に形成
し、該酸化シリコン膜並びに該第１の層間絶縁膜を貫通
して前記Ｎ型ソース領域およびＮ型ドレイン領域に達す
る下層ノード・コンタクト孔およびビット・コンタクト
孔を形成する工程と、 ＬＰＣＶＤにより全面に第１の所定膜厚の第２の窒化シ
リコン膜を形成し、該第２の窒化シリコン膜のエッチ・
バックを行ない、前記下層ノード・コンタクト孔および
ビット・コンタクト孔の側面にのみに該第２の窒化シリ
コン膜を残置する工程と、 全面に第１の導電体膜を形成する工程と、 前記第１の窒化シリコン膜の上面が露出するまで前記第
１の導電体膜，残置した前記第２の窒化シリコン膜およ
び前記酸化シリコン膜のＣＭＰを行ない、該第１の窒化
シリコン膜の上面に一致した平坦な上面を有する窒化シ
リコン膜スペーサと、該第１の導電体膜からなり，該窒
化シリコン膜スペーサを介して前記下層ノード・コンタ
クト孔およびビット・コンタクト孔を充填するコンタク
ト・プラグとを残置形成する工程と、 前記第１の層間絶縁膜の表面上に前記第１の方向に交差
する第３の方向に概ね平行なビット線を形成し、平坦な
上面を有する第２の酸化シリコン系絶縁膜からなる第２
の層間絶縁膜と第２の導電体膜とを順次全面に形成する
工程と、 前記第２の導電体膜および第２の層間絶縁膜を貫通して
前記下層ノード・コンタクト孔に達する上層ノード・コ
ンタクト孔を形成する工程と、 ＬＰＣＶＤにより、第２の所定膜厚の第３の導電体膜を
全面に形成する工程と、 前記コンタクト・プラグの上面が露出するまで前記第３
の導電体膜のエッチ・バックを行ない、前記上層ノード
・コンタクト孔の上端近傍において前記第２の導電体膜
に直接に接続し，前記下層ノード・コンタクト孔の上端
において前記窒化シリコン膜スペーサの上面にのみに接
触する第３の導電体膜を残置する工程と、 スパッタリングおよびＬＰＣＶＤにより、前記上層ノー
ド・コンタクト孔の側面における膜厚が第３の所定膜厚
となり，前記第２の導電体膜の上面での膜厚が該第３の
所定膜厚より厚い侵入型化合物からなる第１の窒化金属
膜を形成する工程と、 前記コンタクト・プラグの上面が露出し，さらに前記第
２の導電体膜の上面での膜厚と前記上層ノード・コンタ
クト孔の側面での膜厚とが等しくなるまで前記第１の窒
化金属膜のエッチ・バックを行ない、前記下層ノード・
コンタクト孔の上端において前記窒化シリコン膜スペー
サの上面にのみに接触する第１の窒化金属膜を残置する
工程と、 残置した前記第１の窒化金属膜の表面を酸化して、第１
の容量絶縁膜を形成し，第４の所定膜厚の第１の窒化金
属膜を残置する工程と、 全面に第４の導電体膜を形成し、該第４の導電体膜，前
記第１の容量絶縁膜および残置された前記第１の窒化金
属膜のパターニングを行ない、前記上層ノード・コンタ
クト孔を介して前記コンタクト・プラグに直接に接続さ
れる該第４の導電体膜からなるストレージ・ノード電極
と、該第１の容量絶縁膜からなる下部容量絶縁膜と前記
第２の導電体膜，残置した前記第３の導電体膜および残
置してパターニングした該第１の窒化金属膜からなる下
部セル・プレート電極とを形成する工程と、 スパッタリングおよびＬＰＣＶＤにより、前記ストレー
ジ・ノード電極の側面における膜厚が前記第３の所定膜
厚および前記第４の所定膜厚の差に等しい第５の所定膜
厚となり，さらに該ストレージ・ノード電極の上面での
膜厚が該第５の所定膜厚より厚い前記第１の窒化金属膜
と同一組成の第２の窒化金属膜を形成する工程と、 前記ストレージ・ノード電極の空隙部の前記下部セル・
プレート電極の上面が露出し，さらに該ストレージ・ノ
ード電極の上面での膜厚と該ストレージ・ノード電極の
側面での膜厚とが等しくなるまでまで前記第２の窒化金
属膜のエッチ・バックを行ない、該ストレージ・ノード
電極の上面および側面を覆う該第２の窒化金属膜を残置
する工程と、 残置した前記第２の窒化金属膜を酸化して、上部容量絶
縁膜に変換する工程と、 前記第１の窒化金属膜と同一組成である第３の窒化金属
膜をＬＰＣＶＤにより全面に形成し，前記ストレージ・
ノード電極の空隙部の前記下部セル・プレート電極の上
面において直接に接続する上部セル・プレート電極を形
成する工程とを有することを特徴とする半導体記憶装置
の製造方法。 - 【請求項３４】 前記下層ノード・コンタクト孔および
ビット・コンタクト孔が、前記ワード線に自己整合的に
形成されることとを併せて特徴とする請求項３３記載の
半導体記憶装置の製造方法。 - 【請求項３５】 前記上層ノード・コンタクト孔が前記
ビット線に自己整合的に形成されることと、 前記上層ノード・コンタクト孔を形成した後、第２の酸
化シリコン膜をＬＰＣＶＤにより全面に形成し、該第２
の酸化シリコン膜のエッチ・バックを行ない、前記第２
の導電体膜の上面より低位置に上端を有し，該上層ノー
ド・コンタクト孔の側面に露出した前記ビット線を覆う
酸化シリコン膜スペーサを該上層ノード・コンタクト孔
の側面に形成する工程を有することとを併せて特徴とす
る請求項３４記載の半導体記憶装置の製造方法。 - 【請求項３６】 前記第１，第２並びに第３の窒化金属
膜が窒化チタン膜，窒化タンタル膜，窒化ジルコニウム
膜および窒化ニオブ膜のうちの１つであることとを併せ
て特徴とする請求項３３，請求項３４あるいは請求項３
５記載の半導体記憶装置の製造方法。 - 【請求項３７】 少なくとも前記第１，第２並びに第３
の導電体膜がＮ型シリコン膜から形成されることと、 前記第１の容量絶縁膜および上層容量絶縁膜を形成する
ための酸化がプラズマ酸化であることとを併せて特徴と
する請求項３６記載の半導体記憶装置の製造方法。 - 【請求項３８】 前記第１の導電体膜の形成が、バリア
膜の形成と、ルテニウム膜，イリジウム膜，ロジウム
膜，レニウム膜およびオスミウム膜のうちの１つの金属
膜の形成とからなることと、 前記下層ノード・コンタクト孔を充填する前記コンタク
ト・プラグの少なくとも上面には、該金属膜の導電性酸
化物が形成されることと、 少なくとも第２並びに第３の導電体膜がＮ型シリコン膜
から形成されることとを併せて特徴とする請求項３６記
載の半導体記憶装置の製造方法。 - 【請求項３９】 前記第１の導電体膜の形成が、バリア
膜の形成と、酸化ルテニウム，酸化イリジウム，酸化ロ
ジウム，酸化レニウムおよび酸化オスミウムのうちの１
つの導電性酸化物からなる導電体膜の形成とからなるこ
とと、 少なくとも第２並びに第３の導電体膜がＮ型シリコン膜
から形成されることとを併せて特徴とする請求項３６記
載の半導体記憶装置の製造方法。 - 【請求項４０】 Ｐ型シリコン基板の表面の素子分離領
域にフィールド酸化膜を形成し、該Ｐ型シリコン基板の
表面の第１の方向と該第１の方向に直交する第２の方向
とに規則的に配置された素子形成領域にゲート酸化膜を
形成し、該Ｐ型シリコン基板の表面上に該第１の方向に
概ね平行なワード線を形成し、該素子形成領域に該ワー
ド線に自己整合的にＮ型ソース領域およびＮ型ドレイン
領域を形成する工程と、 平坦な上面を有する第１の酸化シリコン系絶縁膜に第１
の窒化シリコン膜が積層してなる第１の層間絶縁膜を全
面に形成し、所要の膜厚の酸化シリコン膜を全面に形成
し、該酸化シリコン膜並びに該第１の層間絶縁膜を貫通
して前記Ｎ型ソース領域およびＮ型ドレイン領域に達す
る下層ノード・コンタクト孔およびビット・コンタクト
孔を形成する工程と、 減圧気相成長法（ＬＰＣＶＤ）により全面に第１の所定
膜厚の第２の窒化シリコン膜を形成し、該第２の窒化シ
リコン膜のエッチ・バックを行ない、前記下層ノード・
コンタクト孔およびビット・コンタクト孔の側面にのみ
に該第２の窒化シリコン膜を残置する工程と、 バリア膜に、ルテニウム膜，イリジウム膜，ロジウム
膜，レニウム膜，オスミウム膜，酸化ルテニウム膜，酸
化イリジウム膜，酸化ロジウム膜，酸化レニウム膜およ
び酸化オスミウム膜のうちの１つを積層してなる第１の
導電体膜を全面に形成する工程と、 前記第１の窒化シリコン膜の上面が露出するまで前記第
１の導電体膜，残置した前記第２の窒化シリコン膜およ
び前記酸化シリコン膜の化学機械研磨（ＣＭＰ）を行な
い、該第１の窒化シリコン膜の上面に一致した平坦な上
面を有する窒化シリコン膜スペーサと、該第１の導電体
膜からなり，該窒化シリコン膜スペーサを介して前記下
層ノード・コンタクト孔およびビット・コンタクト孔を
充填するコンタクト・プラグとを残置形成する工程と、 前記第１の層間絶縁膜の表面上に前記第１の方向に交差
する第３の方向に概ね平行なビット線を形成し、平坦な
上面を有する第２の酸化シリコン系絶縁膜からなる第２
の層間絶縁膜を全面に形成する工程と、 ルテニウム膜，イリジウム膜，ロジウム膜，レニウム
膜，オスミウム膜，酸化ルテニウム膜，酸化イリジウム
膜，酸化ロジウム膜，酸化レニウム膜および酸化オスミ
ウム膜の１つからなる第２の導電体膜を全面に形成する
工程と、 Ｎ型シリコン膜からなる第３の導電体膜の形成と、 前記第３の導電体膜，第２の導電体膜および第２の層間
絶縁膜を貫通して前記下層ノード・コンタクト孔に達す
る上層ノード・コンタクト孔を形成する工程と、 ＬＰＣＶＤにより、Ｎ型シリコン膜からなる第２の所定
膜厚の第４の導電体膜を全面に形成する工程と、 前記コンタクト・プラグの上面が露出するまで前記第４
の導電体膜のエッチ・バックを行ない、前記上層ノード
・コンタクト孔の上端近傍において前記第２の導電体膜
に直接に接続し，前記下層ノード・コンタクト孔の上端
において前記窒化シリコン膜スペーサの上面にのみに接
触する第４の導電体膜を残置する工程と、 残置した前記第３および第４の導電体膜の露出した表面
を熱を酸化して、酸化シリコン膜からなる第１の容量絶
縁膜を形成する工程と、 Ｎ型シリコン膜からなる第５の導電体膜を全面に形成
し、該第５の導電体膜，前記第１の容量絶縁膜および前
記第３の導電体膜のパターニングを行ない、前記上層ノ
ード・コンタクト孔を介して前記コンタクト・プラグに
直接に接続される該第５の導電体膜からなるストレージ
・ノード電極と、該第１の容量絶縁膜からなる下部容量
絶縁膜と、前記第２の導電体膜，該第３の導電体膜およ
び前記第４の導電体膜からなる下部セル・プレート電極
を形成する工程と、 前記下部セル・プレートの前記第２の導電体膜および前
記ストレージ・ノード電極の露出した表面を熱を酸化し
て、酸化シリコン膜からなる上部容量絶縁膜を形成する
工程と、 Ｎ型シリコン膜からなる第６の導電体膜を全面に形成
し，前記ストレージ・ノード電極の空隙部の前記下部セ
ル・プレート電極の上面において直接に接続する上部セ
ル・プレート電極を形成する工程とを有することを特徴
とする半導体記憶装置の製造方法。 - 【請求項４１】 前記下層ノード・コンタクト孔および
ビット・コンタクト孔が、前記ワード線に自己整合的に
形成されることとを併せて特徴とする請求項４０記載の
半導体記憶装置の製造方法。 - 【請求項４２】 前記上層ノード・コンタクト孔が前記
ビット線に自己整合的に形成されることと、 前記上層ノード・コンタクト孔を形成した後、第２の酸
化シリコン膜をＬＰＣＶＤにより全面に形成し、該第２
の酸化シリコン膜のエッチ・バックを行ない、該上層ノ
ード・コンタクト孔の側面を覆う酸化シリコン膜スペー
サを形成する工程を有することとを併せて特徴とする請
求項４１記載の半導体記憶装置の製造方法。 - 【請求項４３】 Ｐ型シリコン基板の表面の素子分離領
域にフィールド酸化膜を形成し、該Ｐ型シリコン基板の
表面の第１の方向と該第１の方向に直交する第２の方向
とに規則的に配置された素子形成領域にゲート酸化膜を
形成し、該Ｐ型シリコン基板の表面上に該第１の方向に
概ね平行なワード線を形成し、該素子形成領域に該ワー
ド線に自己整合的にＮ型ソース領域およびＮ型ドレイン
領域を形成する工程と、 平坦な上面を有する第１の酸化シリコン系絶縁膜に第１
の窒化シリコン膜が積層してなる第１の層間絶縁膜を全
面に形成し、所要の膜厚の酸化シリコン膜を全面に形成
し、該酸化シリコン膜並びに該第１の層間絶縁膜を貫通
して前記Ｎ型ソース領域およびＮ型ドレイン領域に達す
る下層ノード・コンタクト孔およびビット・コンタクト
孔を形成する工程と、 ＬＰＣＶＤにより全面に第１の所定膜厚の第２の窒化シ
リコン膜を形成し、該第２の窒化シリコン膜のエッチ・
バックを行ない、前記下層ノード・コンタクト孔および
ビット・コンタクト孔の側面にのみに該第２の窒化シリ
コン膜を残置する工程と、 バリア膜にルテニウム膜，イリジウム膜，ロジウム膜，
レニウム膜，オスミウム膜，酸化ルテニウム膜，酸化イ
リジウム膜，酸化ロジウム膜，酸化レニウム膜および酸
化オスミウム膜のうちの１つを積層した膜あるいはＮ型
シリコン膜からなる第１の導電体膜を全面に形成する工
程と、 前記第１の窒化シリコン膜の上面が露出するまで前記第
１の導電体膜，残置した前記第２の窒化シリコン膜およ
び前記酸化シリコン膜のＣＭＰを行ない、該第１の窒化
シリコン膜の上面に一致した平坦な上面を有する窒化シ
リコン膜スペーサと、該第１の導電体膜からなり，該窒
化シリコン膜スペーサを介して前記下層ノード・コンタ
クト孔およびビット・コンタクト孔を充填するコンタク
ト・プラグとを残置形成する工程と、 前記第１の層間絶縁膜の表面上に前記第１の方向に交差
する第３の方向に概ね平行なビット線を形成し、平坦な
上面を有する第２の酸化シリコン系絶縁膜からなる第２
の層間絶縁膜を全面に形成する工程と、 ルテニウム膜，イリジウム膜，ロジウム膜，レニウム
膜，オスミウム膜，酸化ルテニウム膜，酸化イリジウム
膜，酸化ロジウム膜，酸化レニウム膜，酸化オスミウム
膜およびＮ型シリコン膜のうちの１つからなる第２の導
電体膜を全面に形成する工程と、 前記第２の導電体膜および第２の層間絶縁膜を貫通して
前記下層ノード・コンタクト孔に達する上層ノード・コ
ンタクト孔を形成する工程と、 スパッタリングおよびＬＰＣＶＤにより、前記上層ノー
ド・コンタクト孔の側面における膜厚が第２の所定膜厚
となり，前記第２の導電体膜の上面での膜厚が該第２の
所定膜厚より厚い侵入型化合物からなる第１の窒化金属
膜を形成する工程と、 前記コンタクト・プラグの上面が露出し，さらに前記第
２の導電体膜の上面での膜厚と前記上層ノード・コンタ
クト孔の側面での膜厚とが等しくなるまで前記第１の窒
化金属膜のエッチ・バックを行ない、前記下層ノード・
コンタクト孔の上端において前記窒化シリコン膜スペー
サの上面にのみに接触する第１の窒化金属膜を残置する
工程と、 残置した前記第１の窒化金属膜の表面を酸化して、第１
の容量絶縁膜形成し，第３の所定膜厚の第１の窒化金属
膜を残置する工程と、 全面に第３の導電体膜を形成し、該第３の導電体膜，前
記第１の容量絶縁膜および残置された前記第１の窒化金
属膜のパターニングを行ない、前記上層ノード・コンタ
クト孔を介して前記コンタクト・プラグに直接に接続さ
れる該第４の導電体膜からなるストレージ・ノード電極
と、該第１の容量絶縁膜からなる下部容量絶縁膜と、前
記第２の導電体膜および残置してパターニングした該第
１の窒化金属膜からなる下部セル・プレート電極とを形
成する工程と、 スパッタリングおよびＬＰＣＶＤにより、前記ストレー
ジ・ノード電極の側面における膜厚が前記第２の所定膜
厚および前記第３の所定膜厚の差に等しい第４の所定膜
厚となり，さらに該ストレージ・ノード電極の上面での
膜厚が該第４の所定膜厚より厚い前記第１の窒化金属膜
と同一組成の第２の窒化金属膜を形成する工程と、 前記ストレージ・ノード電極の空隙部の前記下部セル・
プレート電極の上面が露出し，さらに該ストレージ・ノ
ード電極の上面での膜厚と該ストレージ・ノード電極の
側面での膜厚とが等しくなるまでまで前記第２の窒化金
属膜のエッチ・バックを行ない、該ストレージ・ノード
電極の上面および側面を覆う該第２の窒化金属膜を残置
する工程と、 残置した前記第２の窒化金属膜を酸化して、上部容量絶
縁膜に変換する工程と、 前記第１の窒化金属膜と同一組成である第３の窒化金属
膜をＬＰＣＶＤにより全面に形成し，前記ストレージ・
ノード電極の空隙部の前記下部セル・プレート電極の上
面において直接に接続する上部セル・プレート電極を形
成する工程とを有することを特徴とする半導体記憶装置
の製造方法。 - 【請求項４４】 前記下層ノード・コンタクト孔および
ビット・コンタクト孔が、前記ワード線に自己整合的に
形成されることとを併せて特徴とする請求項４３記載の
半導体記憶装置の製造方法。 - 【請求項４５】 前記上層ノード・コンタクト孔が前記
ビット線に自己整合的に形成されることと、 前記上層ノード・コンタクト孔を形成した後、第２の酸
化シリコン膜をＬＰＣＶＤにより全面に形成し、該第２
の酸化シリコン膜のエッチ・バックを行ない、該上層ノ
ード・コンタクト孔の側面を覆う酸化シリコン膜スペー
サを形成する工程を有することとを併せて特徴とする請
求項４３記載の半導体記憶装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP32546995A JP3146962B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体記憶装置およびその製造方法 |
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| US08/962,542 US5953609A (en) | 1995-12-14 | 1997-10-31 | Method of manufacturing a semiconductor memory device |
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1003206A2 (en) * | 1998-11-17 | 2000-05-24 | Siemens Aktiengesellschaft | Rutile dielectric material for semiconductor devices |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2907122B2 (ja) * | 1996-05-30 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US6238971B1 (en) * | 1997-02-11 | 2001-05-29 | Micron Technology, Inc. | Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures |
| JP3254163B2 (ja) * | 1997-02-28 | 2002-02-04 | 昭和電工株式会社 | コンデンサ |
| JP3749776B2 (ja) | 1997-02-28 | 2006-03-01 | 株式会社東芝 | 半導体装置 |
| TW408433B (en) * | 1997-06-30 | 2000-10-11 | Hitachi Ltd | Method for fabricating semiconductor integrated circuit |
| JPH1197649A (ja) * | 1997-09-25 | 1999-04-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3701469B2 (ja) | 1998-06-12 | 2005-09-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6140217A (en) | 1998-07-16 | 2000-10-31 | International Business Machines Corporation | Technique for extending the limits of photolithography |
| US6720604B1 (en) * | 1999-01-13 | 2004-04-13 | Agere Systems Inc. | Capacitor for an integrated circuit |
| US6348709B1 (en) * | 1999-03-15 | 2002-02-19 | Micron Technology, Inc. | Electrical contact for high dielectric constant capacitors and method for fabricating the same |
| US6372639B1 (en) * | 1999-08-31 | 2002-04-16 | Micron Technology, Inc. | Method for constructing interconnects for sub-micron semiconductor devices and the resulting semiconductor devices |
| DE19950540B4 (de) * | 1999-10-20 | 2005-07-21 | Infineon Technologies Ag | Verfahren zur Herstellung einer Kondensator-Elektrode mit Barrierestruktur |
| US6458706B1 (en) | 2000-02-22 | 2002-10-01 | Vanguard International Semiconductor Corporation | Method of forming contact using non-conformal dielectric liner |
| US6261917B1 (en) | 2000-05-09 | 2001-07-17 | Chartered Semiconductor Manufacturing Ltd. | High-K MOM capacitor |
| US6511879B1 (en) | 2000-06-16 | 2003-01-28 | Micron Technology, Inc. | Interconnect line selectively isolated from an underlying contact plug |
| US6420749B1 (en) * | 2000-06-23 | 2002-07-16 | International Business Machines Corporation | Trench field shield in trench isolation |
| US6787833B1 (en) * | 2000-08-31 | 2004-09-07 | Micron Technology, Inc. | Integrated circuit having a barrier structure |
| US6255161B1 (en) * | 2000-10-06 | 2001-07-03 | Nanya Technology Corporation | Method of forming a capacitor and a contact plug |
| TW463326B (en) * | 2000-11-09 | 2001-11-11 | United Microelectronics Corp | Manufacturing method and structure of dynamic random access memory |
| KR100382730B1 (ko) * | 2000-12-14 | 2003-05-09 | 삼성전자주식회사 | 반도체 소자의 금속 컨택 구조체 및 그 형성방법 |
| US6642584B2 (en) * | 2001-01-30 | 2003-11-04 | International Business Machines Corporation | Dual work function semiconductor structure with borderless contact and method of fabricating the same |
| KR100395766B1 (ko) * | 2001-02-12 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
| KR100433848B1 (ko) * | 2001-12-21 | 2004-06-04 | 주식회사 하이닉스반도체 | 전하저장전극 형성 방법 |
| US6713373B1 (en) * | 2002-02-05 | 2004-03-30 | Novellus Systems, Inc. | Method for obtaining adhesion for device manufacture |
| KR100790965B1 (ko) * | 2002-03-09 | 2008-01-02 | 삼성전자주식회사 | 링 디펙트를 방지하기 위한 반도체 소자 및 그 제조방법 |
| JP2003297956A (ja) * | 2002-04-04 | 2003-10-17 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR100548553B1 (ko) * | 2002-12-26 | 2006-02-02 | 주식회사 하이닉스반도체 | 캐패시터 형성 방법 |
| JP2005032991A (ja) * | 2003-07-14 | 2005-02-03 | Renesas Technology Corp | 半導体装置 |
| KR100596845B1 (ko) * | 2003-10-22 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
| JP2005310852A (ja) * | 2004-04-19 | 2005-11-04 | Renesas Technology Corp | 半導体集積回路装置およびの製造方法 |
| US7402207B1 (en) | 2004-05-05 | 2008-07-22 | Advanced Micro Devices, Inc. | Method and apparatus for controlling the thickness of a selective epitaxial growth layer |
| EP1779096B1 (en) * | 2004-07-30 | 2013-07-31 | Eagle Vision Systems B.V. | Apparatus and method for checking of containers |
| US20060084268A1 (en) * | 2004-10-15 | 2006-04-20 | Martin Verhoeven | Method for production of charge-trapping memory cells |
| US7456062B1 (en) | 2004-10-20 | 2008-11-25 | Advanced Micro Devices, Inc. | Method of forming a semiconductor device |
| US7402485B1 (en) | 2004-10-20 | 2008-07-22 | Advanced Micro Devices, Inc. | Method of forming a semiconductor device |
| US20060252191A1 (en) * | 2005-05-03 | 2006-11-09 | Advanced Micro Devices, Inc. | Methodology for deposition of doped SEG for raised source/drain regions |
| US7381654B2 (en) * | 2005-05-31 | 2008-06-03 | Taiwan Semiconductor Manufacturing Co. | Method for fabricating right-angle holes in a substrate |
| US20060281271A1 (en) * | 2005-06-13 | 2006-12-14 | Advanced Micro Devices, Inc. | Method of forming a semiconductor device having an epitaxial layer and device thereof |
| US7553732B1 (en) | 2005-06-13 | 2009-06-30 | Advanced Micro Devices, Inc. | Integration scheme for constrained SEG growth on poly during raised S/D processing |
| US7572705B1 (en) | 2005-09-21 | 2009-08-11 | Advanced Micro Devices, Inc. | Semiconductor device and method of manufacturing a semiconductor device |
| DE102007004884A1 (de) * | 2007-01-31 | 2008-08-14 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht |
| US8445913B2 (en) * | 2007-10-30 | 2013-05-21 | Spansion Llc | Metal-insulator-metal (MIM) device and method of formation thereof |
| DE102011000818A1 (de) * | 2011-02-18 | 2012-08-23 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements |
| CN104808072A (zh) * | 2015-04-29 | 2015-07-29 | 京东方科技集团股份有限公司 | 膜层结构及测试方法、显示基板及测试方法和制备方法 |
| DE102017118475B4 (de) * | 2016-11-29 | 2022-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selbstjustierte abstandshalter und verfahren zu deren herstellung |
| US10510598B2 (en) * | 2016-11-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned spacers and method forming same |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658255A (en) * | 1979-10-17 | 1981-05-21 | Oki Electric Ind Co Ltd | Mos type semiconductor memory device |
| JPS5824022B2 (ja) * | 1979-10-17 | 1983-05-18 | 沖電気工業株式会社 | Ｍｏｓ型半導体記憶装置の製造方法 |
| JPS6413756A (en) * | 1987-07-08 | 1989-01-18 | Toshiba Corp | Semiconductor device and manufacture thereof |
| US5235199A (en) * | 1988-03-25 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor memory with pad electrode and bit line under stacked capacitor |
| JPH0824169B2 (ja) * | 1989-05-10 | 1996-03-06 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JPH03205861A (ja) * | 1990-01-08 | 1991-09-09 | Nec Corp | 半導体装置 |
| JP2835216B2 (ja) * | 1991-09-12 | 1998-12-14 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2905642B2 (ja) * | 1992-01-18 | 1999-06-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2906807B2 (ja) * | 1992-03-04 | 1999-06-21 | 日本電気株式会社 | 半導体メモリセルとその製造方法 |
| JPH05259389A (ja) * | 1992-03-12 | 1993-10-08 | Hitachi Ltd | 半導体記憶装置 |
| JP2838337B2 (ja) * | 1992-03-27 | 1998-12-16 | 三菱電機株式会社 | 半導体装置 |
| US5563089A (en) * | 1994-07-20 | 1996-10-08 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| US5364813A (en) * | 1993-09-01 | 1994-11-15 | Industrial Technology Research Institute | Stacked DRAM poly plate capacitor |
| JP2956482B2 (ja) * | 1994-07-29 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JPH0870105A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
-
1995
- 1995-12-14 JP JP32546995A patent/JP3146962B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-12 US US08/766,464 patent/US5939746A/en not_active Expired - Fee Related
- 1996-12-14 KR KR1019960065702A patent/KR100271747B1/ko not_active IP Right Cessation
-
1997
- 1997-10-31 US US08/962,542 patent/US5953609A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1003206A2 (en) * | 1998-11-17 | 2000-05-24 | Siemens Aktiengesellschaft | Rutile dielectric material for semiconductor devices |
| EP1003206A3 (en) * | 1998-11-17 | 2000-09-20 | Siemens Aktiengesellschaft | Rutile dielectric material for semiconductor devices |
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| US5939746A (en) | 1999-08-17 |
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