JPH0870005A - ダミーリード線と伝熱層を用いる高速lsi半導体装置における信頼性の向上した金属リード線 - Google Patents

ダミーリード線と伝熱層を用いる高速lsi半導体装置における信頼性の向上した金属リード線

Info

Publication number
JPH0870005A
JPH0870005A JP7169168A JP16916895A JPH0870005A JP H0870005 A JPH0870005 A JP H0870005A JP 7169168 A JP7169168 A JP 7169168A JP 16916895 A JP16916895 A JP 16916895A JP H0870005 A JPH0870005 A JP H0870005A
Authority
JP
Japan
Prior art keywords
lead wire
metal
metal lead
dielectric constant
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7169168A
Other languages
English (en)
Inventor
Ken Numata
乾 沼田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH0870005A publication Critical patent/JPH0870005A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31695Deposition of porous oxides or porous glassy oxides or oxide based porous glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/926Dummy metallization

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

(57)【要約】 【目的】 低誘電率材料を用いた半導体装置における金
属リード線の信頼性を改善する。 【構成】 信頼性の高い金属リード線14を有する半導
体装置は、基板12上の金属リード線14と、少なくと
も金属リード線14間の低誘電率材料18と、金属リー
ド線14及び低誘電率材料18上にデポジットされた伝
熱性絶縁層22と、金属リード線14に近接したダミー
リード線16とを有する。金属リード線14からの熱
は、熱を拡散することができるダミーリード線16及び
伝熱性絶縁層22に移動できる。少なくとも低誘電率材
料18及び伝熱性絶縁層22がデポジットされる前に、
薄い伝熱層24が金属リード線14上にデポジットされ
る。低誘電率材料18は3.5未満の誘電率を持つ。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、一般的に、半導体装置
の製造に関し、更に詳細には、中間金属(interm
etaric)リード線の間に1μm未満の間隔と低誘
電率材料とを持つ半導体装置に関連する。
【0002】
【従来の技術】半導体は、ラジオやテレビを含む電子回
路用の集積回路において広く使われている。このような
集積回路は、典型的に、単結晶シリコンに形成された多
数のトランジスタを用いる。現在の集積回路の多くは相
互接続のための多層配線を有する。
【0003】半導体装置は、水平方向に倍率を定めて、
ウエハ当たりに得られるチップをより多くすることによ
り、又はチップ当たりより多くのトランジスタにして回
路の複雑さを高めることによって、ウエハコストを下げ
ている。半導体装置は水平方向で倍率を定めるが、半導
体を垂直方向で倍率を定めることは、一般的に行われて
いない(これは電流密度が信頼性の限界を越えるためで
ある)。このように、導体は大きい縦横比(導体の幅に
対する導体の高さの比が1より大きい)を持つことがあ
る。水平方向の倍率の決定により、これらの背の高い金
属リード線はいっそう密に近接して詰め込まれ、リード
線間の静電容量結合が回路速度の主な制約となる。線間
静電容量が大きいと、電気的に非効率で不正確になる恐
れが生じる。これらの多層配線で静電容量を減らすこと
により、線間のRC時定数を減少させることができる。
【0004】典型的に、金属線を互いに隔離するために
用いられる材料は、二酸化シリコンである。しかし、熱
酸化又は化学反応気相成長によって成長された濃酸化シ
リコンの誘電率は、3.9程度である。誘電率は、1.
0が真空の誘電率を表すような尺度に基づいている。種
々の材料は、1に非常に近い値から数百までの値の誘電
率を持つ。この明細書中でいう低誘電体とは、誘電率が
3.5未満の材料を指す。
【0005】
【課題を解決するための手段及び作用】現在、誘電体材
料として二酸化シリコンに代わる低誘電率材料を用いる
試みがなされている。絶縁層として低誘電率材料を用い
ると、線間(又はリード線間)静電容量が減少し、RC
時定数が減少する。これまで認識されていないと思われ
る問題は、特に縦横比の大きい金属リード線の場合、低
誘電率材料の熱伝導度が低下する結果、ジュール熱効果
により、金属リード線破損を起こす恐れがあることであ
る。本発明は、構造の熱伝導度を改善し、その結果低誘
電率材料を用いた構造における金属リード線の信頼性を
向上させることにより、この問題を解決する。
【0006】本発明は、信頼性が改善された金属リード
線をもつ半導体装置の製造方法、およびこうして得られ
た装置を対象とする。この装置は、基板上の金属リード
線と、前記金属リード線に近接するダミーリード線と、
金属リード線間の低誘電率材料と、ダミーリード線、金
属リード線並びに低誘電率材料の上にある伝熱性絶縁層
とで構成される。金属リード線からの熱はダミーリード
線及び伝熱性絶縁層に伝達可能である。ダミーリード線
と伝熱性絶縁層の組合わせは熱拡散において相乗効果を
持つ。低誘電率材料は3.5未満の誘電率を持つ。本発
明の利点の一つは、低誘電率材料を用いる回路の金属リ
ード線の信頼性を向上させることである。本発明の一実
施例は、基板上に金属相互接続層をデポジットし、所定
のパターンで金属相互接続層をエッチングして金属リー
ド線及びダミーリード線を形成する工程を含む。低誘電
率材料は金属リード線間にデポジットされる。その後、
伝熱性絶縁層(低誘電率材料の熱伝導度よりも少なくと
も20%高く、好ましくはSiOより20%高い熱伝
導度を有する層)が金属リード線、ダミーリード線及び
低誘電率材料の上にデポジットされる。
【0007】他の実施例は、基板上の金属相互接続層を
デポジットし、所定のパターンで金属相互接続層をエッ
チングして金属リード線を形成する工程を含む。低誘電
率材料は金属リード線の間にデポジットされる。伝熱性
絶縁層が金属リード線及び低誘電率材料の上にデポジッ
トされる。ダミーリード線が伝熱性絶縁層上の金属リー
ド線に近接して形成される。リード線からの熱はダミー
リード線及び伝熱性絶縁層を通って拡散され得る。
【0008】本発明の利点は、低誘電率材料を使う回路
の金属リード線の信頼性を向上させることである。本発
明は、縦横比が大きい金属リード線と熱絶縁性が一層高
い低誘電率材料との組合せをもつ半導体において、特に
有利である。
【0009】図面は明細書の重要な部分を形成し、明細
書と共に参照されるべきであるが、特に示さないかぎ
り、図面全体に亘って同様な部分を表すのに同じ参照数
字及び記号を用いている。
【0010】
【実施例】現在好ましいと考えられる実施例のつくり方
及び使い方を詳しく説明する。しかし、この発明が幅広
い種々の特定の場合に実施することのできる多くの応用
の利く発明概念を持つものであることを承知されたい。
ここで説明する特定の実施例は、この発明をつくり並び
に使う特定の方法を例示するにすぎず、この発明の範囲
を制限するものではない。
【0011】次に、製造方法を含めて、幾つかの好まし
い実施例及び別の実施例を説明する。図面全体に亘って
対応する参照数字及び記号は、特に断らない限り、対応
する部分を表わす。下記の表1は実施例及び図面に用い
られる素子をまとめたものである。
【0012】
【表1】
【0013】従来認識されていなかったと思われる問題
は、低誘電率材料の熱伝導度が低下したことにより、ジ
ュール熱効果の為に、金属リード線の破断が起こる惧れ
があることであり、縦横比の大きい導体を導体の間にあ
る低誘電率材料と共に使い、低誘電率材料が導体の周縁
の半分より多くに亘っている場合、特にそうである。全
ての金属は或る程度の抵抗値を持っているため、その中
を電流が通ると、金属の温度が上昇する。金属リード線
の中のこの様な熱がジュール熱として知られている。金
属リード線がその一部分で局部的に発熱すると、その部
分の抵抗値が(金属の性質によって)若干上昇し、その
部分の温度が(僅かではあるけれども)更に上昇する。
この為、局部的に加熱された金属は損傷を受け又は破損
することがある。金属リード線が細ければ細い程、それ
は一層弱体である(これは1μm未満(サブミクロン)
の回路では特に問題である)。更に、絶縁層として低誘
電率材料を使うと、こう云う材料は一般的に熱伝導度が
よくないので問題が生ずる。低誘電率材料を使う場合、
回路の金属リード線で発生された一層多くのジュール熱
が、リード線自体の中に集中したままになる。
【0014】金属リード線に対するジュール熱効果が図
1に示されている。図1Aは半導体ウエハの金属リード
線14を示す(ウエハの他の部分は示されていない)。
リード線の断面は矩形であるのが典形的であり、スケー
ルダウンの為に、高さが幅よりも一層大きい(縦横比が
大きい)。金属リード線の倍率は横方向で決めている
が、回路の導電度条件により、垂直方向のスケールダウ
ンが制限されている。電流が金属リード線14に流れる
と、金属リード線が加熱される。現実に、金属リード線
は細くて脆い部分を持っている。この様な不均一は、金
属リード線の写真製版並びにエッチング過程が理想的で
はない為に、避けることができない。ジュール熱によっ
て強められた電気泳動(エレクロトマイグレーション)
により、金属リード線が最初に弱まり、その後細くな
る。金属リード線の細くて脆い部分は、電流が金属リー
ド線の中を循環する時段々細くなり(図1(B))、こ
の部分では電気泳動がなおさら強められる。最終的に
は、この様なリード線は、図1(C)に示す様に破断
し、装置が故障する。
【0015】金属リード線が矩形断面の形である為、並
びに隣接する層にあるリード線が垂直である可能性があ
る為、多層配線金属相互接続方式での垂直方向の(或る
層から別の層への)寄生静電容量は、横方向程問題にな
らない。静電容量を減らす措置をとらないと、同じ金属
平面内のリード線の間の寄生静電容量が過大になること
がある。他の金属平面からの距離は普通は十分大きいの
で、垂直方向の静電容量は問題ではない。更に、矩形で
ある為に、金属リード線の上面は側面より小さく、垂直
方向の寄生静電容量に寄与する電極面積は一層小さいこ
とになる。
【0016】従って、この発明は、金属層の間の絶縁体
として、熱伝道度の高い材料を、層間誘電体としての性
質を犠牲にしなければならないとしても、金属リード線
に隣接するダミーリード線と組み合わせて使うという新
しい考えに基づいている。
【0017】この発明は、ダミーリード線及び伝熱性絶
縁層を使うことによって、構造の熱伝導度を改善するこ
とにより、低誘電率材料を用いる構造における金属リー
ド線の信頼性を改善する。ダミーリード線と伝熱性絶縁
層とを組み合わせにより、金属リード線からの熱の拡散
において相乗効果がおこり、ジュール熱の悪影響を少な
くする。このことに対する要望は、ダミーリード線を金
属リード線上に置くことはしばしば非実用的であるとい
う更なる認識のため、特に従来の隣接する層にあるリー
ド線は当然垂直に延びているためであり、それ故伝熱性
層及びダミーリード線を組合わせて、一層改良された熱
放散(dissipate)を提供する。
【0018】図2(A)は、基板12の上に形成された
金属リード線14を持つ半導体ウエハ10の断面図であ
る。基板は、周知の様に、例えばトランジスタ、ダイオ
ード及びその他の半導体素子(図に示していない)を含
んでいてよい。基板12は他の金属相互接続層をも持っ
ていてよく、典形的には(後続の金属層でリード線が互
いに短絡するのを防止する為の)上側絶縁酸化物層を持
っている。金属相互接続層が基板12の上にデポジット
される。金属相互接続層は、例えばアルミニウム又はチ
タン−タングステン/アルミニウム二重層で構成するこ
とができる。金属相互接続層を所定のパターンでエッチ
ングして、エッチ線又は金属リード線14を形成する。
金属リード線14のいくつかは互いに極く接近してお
り、例えば1μm又はそれ未満しか離れていないことが
ある。ダミーリード線16は、金属リード線14が形成
されたのと同じ金属相互接続の金属リード線14に隣接
して形成される(図2(B))。
【0019】低誘電率材料18、好ましくはシリカ・エ
ーロゲル、空隙又は有機塗布ガラス(OSOG)が、図
2(C)に示す様に、金属リード線14の間に形成され
又はデポジットされる。図2(D)に示すように、伝熱
性絶縁層22が金属リード線14、ダミーリード線16
及び低誘電率材料18上にデポジットされる。伝熱性絶
縁層22は、AlNで構成することが好ましいが、低誘
電率材料18の熱伝導度よりも少なくとも20%高い、
好ましくはSiOより20%高い熱伝導度を持つこの
他の絶縁材料(例えばSi/AlN/Si
の三重層)であってもよい。
【0020】ダミーリード線16は、デバイスが作動中
のとき、金属リード線14からジュール熱の一部を拡散
させる。熱は、伝熱性絶縁層22と接触するダミーリー
ド線16を通って放散される。伝熱性絶縁層22は、さ
らに、ダミーリード線16からの熱を拡散させる。さら
に、伝熱性絶縁層22は、金属リード線14が伝熱性絶
縁層22と接触する領域から、金属リード線14からの
熱を直接拡散する。伝熱性絶縁層22は、好ましくは、
その全体の長さにわたって金属リード線14と直接接触
する。
【0021】本発明の第2の実施例において、ダミーリ
ード線16が隣接して平行な金属層に形成される(図に
示していないが、当然、隣接して平行な金属層の従来の
リード線に沿っている)。半導体ウエハ10は基板12
を有する。第1の金属相互接続層が基板12上にデポジ
ットされ、金属リード線14が第1の金属相互接続層に
形成される(図3(A))。低誘電率材料18が金属リ
ード線14間に形成される。その後、伝熱性絶縁層22
が金属リード線14及び低誘電率材料18上にデポジッ
トされる。第2の金属相互接続層(第1の金属相互接続
層に隣接して平行)が伝熱性絶縁層22上にデポジット
され、ダミーリード線16が金属リード線14に隣接し
て形成される(図3(B))。金属リード線14からの
ジュール熱の一部分は伝熱性絶縁層22及びダミーリー
ド線16によって拡散される。その後、後続の工程、例
えば半導体、絶縁層及び金属層のデポジッションおよび
エッチングを行うことができる。
【0022】第3の実施例を図4に示す。第2の実施例
に類似しているが、第2の金属相互接続層のダミーリー
ド線16は、金属リード線14に隣接するというより近
接している。熱は、伝熱性絶縁層22を通って、さらに
熱を放散するダミーリード線16へ水平方向に伝達され
る(部分的に拡散される)。
【0023】3つの実施例の組合わせによって、ジュー
ル熱の放散に有利な他の構造を作ることができる。例え
ば図5は、図示されたすべての金属リード線14につい
て熱を拡散する、隣接層(ダミーリード線16に近接ま
たは隣接する)に金属リード線を有するダミーリード線
16を中央に配した第4の実施例を示す。熱は、伝熱性
絶縁層22を通って水平方向又は垂直方向又は両方向に
伝わり、ダミーリード線16まで達して、更に拡散され
る。
【0024】図6の第5の実施例においては、本発明の
第1の実施例に示したように、半導体ウエハ10が基板
12を含み、その上に金属リード線14及びダミーリー
ド線16が形成される。基板12のうち金属リード線1
4の間にある部分は露出したままである。薄い伝熱層2
4を基板12の露出部分及び金属リード線14上に適用
する。低誘電率材料18を薄い伝熱層24上にデポジッ
トする(図示していないが、ある高さだけ金属リード線
14の上面上の伝熱性薄膜層24の上方であることが好
ましい)。低誘電率材料18は、例えば、ナノメータ規
模の微小粒子が互いに接続されて構成されたゾル−ゲル
から誘導されたSiOで構成されるシリカ・エーロゲ
ルであってよい。シリカ・エーロゲルは典型的には非常
に浸透性(多孔性)があり、伝熱性は取るに足りない。
上記の金属リード線上にデポジットした場合、エーロゲ
ルは、例えばCMP(化学的機械的研磨)を用いてエッ
チバック(平坦化)して、金属リード線14の頂部の上
にある薄い伝熱層24を露出しながら、金属リード線1
4の間の低誘電率材料18を残す。薄い伝熱層24の上
側部分はエッチング工程中に除去されてもよい。その
後、伝熱性絶縁層22を金属リード線14およびダミー
リード線16の上の薄い伝熱層24上と低誘電率材料1
8上とにデポジットする(図6)。金属リード線14か
らのジュール熱の一部は、薄い伝熱層24を通って、熱
が拡散される伝熱性絶縁層22に伝達される。熱の一部
は、金属リード線14から伝熱性絶縁層22を通って、
熱が更に拡散されるダミーリード線16へ移動する。
【0025】第5の実施例の薄い伝熱層24は、第2、
第3及び第4の実施例においても使用できる。本発明
は、更に、例えば空隙、乾膠体(ゼロゲル)、ポリマ
ー、或いは塗布ガラスのような他の低誘電率材料を用い
た半導体においても使用できる。リード線間の容量結合
を減らすため、純ポリマー(例えばパリレン,テフロ
ン、ポリイミド)又は有機塗布(スピン・オン)ガラス
(OSOG、例えばシルセキオキサン又はシロキサンガ
ラス)などが研究されている。ガス(空気)誘電体を製
造する方法を説明した、1991年1月22日にカーン
タ他に付与された米国特許第4,987,101号、並
びに多孔質誘電体を使うことによって静電容量を減らす
多層配線構造を記載した、1992年4月7日にサカモ
トに付与された米国特許第5,103,288号を参照
されたい。
【0026】ダミーリード線及び伝熱性絶縁層の両方を
用いて金属リード線からの熱を拡散させるこの発明の方
法は、1μm未満の間隔を持っていて、低誘電率材料を
使う半導体にとって有利である。伝熱性絶縁層及びダミ
ーリード線は、金属リード線で発生されたジュール熱の
一部分を拡散し、金属リード線の信頼性を高める。両方
の熱拡散方法を組み合わせると、伝熱性絶縁層を通って
ダミーリード線へ熱が伝わるため(及びその通路に沿っ
て熱は拡散されるため)、相乗効果がある。2つの特徴
の相互作用により、別個に得られる効果の和よりずっと
大きな効果が得られる。本発明は、縦横比が大きい(例
えば2又はそれ以上)金属リード線と熱絶縁性の一層強
い(特に2未満の小さい低誘電率を有する)低誘電率材
料との組み合わせを有する半導体において、特に有効で
ある。
【0027】この発明を実施例について説明したが、こ
の説明はこの発明を制限する意味に解してはならない。
以上の説明から、当業者には、実施例の種々の変更や組
合せ並びにこの発明のその他の実施例が用意に考えられ
よう。したがって、添付の特許請求の範囲はこれらの変
形及び組合せを包含することを承知されたい。
【0028】以上の説明の関して更に次の項を開示す
る。
【0029】(1)半導体装置の金属リード線の信頼性
を高める方法において、基板上に少なくとも2つの金属
リード線を形成する工程と、少なくとも前記金属リード
線間に低誘電率材料をデポジットする工程と、前記金属
リード線の少なくとも頂部上に、AlNかSi
はその両方を含む伝熱性絶縁層をデポジットする工程
と、前記金属リード線に近接してダミーリード線を形成
する工程とを備え、前記金属リード線からの熱が前記ダ
ミーリード線及び前記伝熱性絶縁層に伝わり拡散され、
前記低誘電率材料が3.5未満の低誘電率を持つ方法。
【0030】(2)第1項に記載の方法において、前記
ダミーリード線が前記伝熱性絶縁層に隣接する金属層上
に形成される方法。
【0031】(3)第1項に記載の方法において、前記
ダミーリード線を形成する工程が前記金属リード線を形
成する工程中に行われる方法。
【0032】(4)第1項に記載の方法において、前記
伝熱性絶縁層がAlNから構成される方法。
【0033】(5)第1項に記載の方法において、前記
金属リード線間の間隔が1μm未満である方法。
【0034】(6)第1項に記載の方法において、前記
伝熱性絶縁層が前記低誘電率材料の熱伝導度より大きい
熱伝導度を持つ方法。
【0035】(7)第1項に記載の方法において、前記
金属リード線を形成する工程の後、薄い伝熱層を少なく
とも前記金属リード線上にデポジットする工程をさらに
含む方法。
【0036】(8)第7項に記載の方法において、前記
低誘電率材料をデポジットする工程の後、前記金属リー
ド線上の前記薄い伝熱層を露出する前記低誘電率材料の
エッチング工程をさらに含み、前記低誘電率材料のデポ
ジットは少なくとも前記金属リード線上で行われる方
法。
【0037】(9)第8項に記載の方法において、前記
薄い伝熱層の頂部が前記エッチング工程中に除去される
方法。
【0038】(10)第8項に記載の方法において、前
記金属リード線間の間隔が1μm未満である方法。
【0039】(11)第8項に記載の方法において、前
記金属リード線が2以上の縦横比を持つ方法。
【0040】(12)半導体装置の金属リード線の信頼
性を高める方法において、基板上に少なくとも2つの金
属リード線及びダミーリード線を形成する工程と少なく
とも前記金属リード線及び前記ダミーリード線上に薄い
伝熱層をデポジットする工程と、少なくとも前記金属リ
ード線間の前記薄い伝熱層上に低誘電率材料をデポジッ
トする工程と、前記金属リード線及びダミーリード線の
少なくとも頂部上に、AlNを含む伝熱性絶縁層をデポ
ジットする工程とを備え、前記金属リード線からの熱が
前記ダミーリード線及び前記伝熱性絶縁層に伝わり拡散
され、前記低誘電率材料が3.5未満の誘電率を持つ方
法。
【0041】(13)第12項に記載の方法において、
前記金属リード線間の間隔が1μm未満である方法。
【0042】(14)第12項に記載の方法において、
前記伝熱性絶縁層が前記低誘電率材料の熱伝導度より大
きい熱伝導度を持つ方法。
【0043】(15)第12項に記載の方法において、
前記低誘電率材料をデポジットする工程の後、前記金属
リード線上の前記薄い伝熱層を露出する前記低誘電率材
料のエッチング工程をさらに含む方法。
【0044】(16)第15項に記載の方法において、
前記薄い伝熱層の頂部が前記エッチング工程中に除去さ
れる方法。
【0045】(17)第15項に記載の方法において、
前記金属リード線間の間隔が1μm未満である方法。
【0046】(18)第12項に記載の方法において、
前記金属リード線が2以上の縦横比を持つ方法。
【0047】(19) 信頼性の高い金属リード線を有
する半導体装置において、基板と、前記基板上にあって
頂部を有する少なくとも2つの金属リード線と、少なく
とも前記金属リード線間にある低誘電率材料と、前記金
属リード線の少なくとも頂部の上の伝熱性絶縁層であっ
て、AlNかSi又はその両方を含む前記伝熱性
絶縁層と、前記金属リード線に近接したダミーリード線
とを備え、前記金属リード線からの熱が前記ダミーリー
ド線及び前記伝熱性絶縁層に伝わり、前記伝熱性絶縁層
及び前記ダミーリード線が前記熱を拡散することがで
き、前記低誘電率材料が3.5未満の低誘電率を持つ半
導体装置。
【0048】(20)第19項に記載の半導体装置にお
いて、前記伝熱性絶縁層がSi/AlN/Si
の三重層から成る半導体装置。
【0049】(21)第19項に記載の半導体装置にお
いて、前記金属リード線間の間隔が1μm未満である半
導体装置。
【0050】(22)第19項に記載の半導体装置にお
いて、少なくとも前記金属リード線上に薄い伝熱層を有
し、前記伝熱性薄膜絶縁層は前記金属リード線ではな
く、前記薄い伝熱層と接することを含む半導体装置。
【0051】(23)第21項に記載の半導体装置にお
いて、前記薄い伝熱層が前記金属リード線の幅より薄
く、前記低誘電率材料が2未満の低誘電率を有し、前記
金属リード線が2以上の縦横比を持つ半導体装置。
【0052】(24) 信頼性の高い金属リード線14
を有する半導体装置及び同様の装置を製造する方法であ
って、基板12上の金属リード線14と、少なくとも金
属リード線14間の低誘電率材料18と、金属リード線
14及び低誘電率材料18上にデポジットされた伝熱性
絶縁層22と、金属リード線14に近接したダミーリー
ド線16とを有する。金属リード線14からの熱は、熱
を拡散することができるダミーリード線16及び伝熱性
絶縁層22に移動できる。少なくとも低誘電率材料18
及び伝熱性絶縁層22がデポジットされる前に、薄い伝
熱層24が金属リード線14上にデポジットされる。低
誘電率材料18は3.5未満の誘電率を持つ。本発明の
利点は、低誘電率材料を用いた半導体装置における金属
リード線の信頼性の改善である。
【図面の簡単な説明】
【図1】 半導体ウエハの金属リード線の立体図であ
り、ジュール熱の悪影響を示す。
【図2】 本発明の第1の実施例の断面図。
【図3】 本発明の第2の実施例の断面図。
【図4】 本発明の第3の実施例の断面図。
【図5】 本発明の第4の実施例の断面図。
【図6】 本発明の他の実施例の断面図であり、金属リ
ード線上に形成された薄い伝熱層の付加的特徴を示し、
前記特徴は前述の実施例のいずれにも適用できる。
【符号の説明】
10 半導体ウエハ 12 基板 14 金属リード線 16 ダミーリード線 18 低誘電率材料 22 伝熱性絶縁層 24 薄い伝熱層

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置の金属リード線の信頼性を高
    める方法において、 基板上に少なくとも2つの金属リード線を形成する工程
    と、 少なくとも前記金属リード線間に低誘電率材料をデポジ
    ットする工程と、 前記金属リード線の少なくとも頂部上にAlNかSi
    又はその両方を含む伝熱性絶縁層をデポジットする
    工程と、 前記金属リード線に近接してダミーリード線を形成する
    工程とを備え、 前記金属リード線からの熱が前記ダミーリード線及び前
    記伝熱性絶縁層に伝わり拡散され、前記低誘電率材料が
    3.5未満の低誘電率を持つ方法。
  2. 【請求項2】 信頼性の高い金属リード線を有する半導
    体装置において、 基板と、 前記基板上にあって頂部を有する少なくとも2つの金属
    リード線と、 少なくとも前記金属リード線間にある低誘電率材料と、 前記金属リード線の少なくとも頂部の上にある伝熱性絶
    縁層であって、AlNかSi又はその両方を含む
    前記伝熱性絶縁層と、 前記金属リード線に近接したダミーリード線とを備え、 前記金属リード線からの熱が前記ダミーリード線及び前
    記伝熱性絶縁層に伝わり、前記伝熱性絶縁層及び前記ダ
    ミーリード線が前記熱を拡散することができ、前記低誘
    電率材料が3.5未満の低誘電率を持つ半導体装置。
JP7169168A 1994-05-31 1995-05-31 ダミーリード線と伝熱層を用いる高速lsi半導体装置における信頼性の向上した金属リード線 Pending JPH0870005A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/250,888 US5476817A (en) 1994-05-31 1994-05-31 Method of making reliable metal leads in high speed LSI semiconductors using both dummy leads and thermoconductive layers
US250888 1994-05-31

Publications (1)

Publication Number Publication Date
JPH0870005A true JPH0870005A (ja) 1996-03-12

Family

ID=22949564

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7169168A Pending JPH0870005A (ja) 1994-05-31 1995-05-31 ダミーリード線と伝熱層を用いる高速lsi半導体装置における信頼性の向上した金属リード線

Country Status (2)

Country Link
US (2) US5476817A (ja)
JP (1) JPH0870005A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000027568A (ko) * 1998-10-28 2000-05-15 김영환 반도체 소자의 금속 배선 구조
JP2003530694A (ja) * 2000-04-11 2003-10-14 マイクロン テクノロジー インコーポレイテッド 銅保護層及び熱伝導体としての窒化アルミニウムの使用
KR101006504B1 (ko) * 2003-07-09 2011-01-07 매그나칩 반도체 유한회사 반도체소자의 제조방법

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158749B2 (ja) * 1992-12-16 2001-04-23 ヤマハ株式会社 半導体装置
KR950034495A (ko) * 1994-04-20 1995-12-28 윌리엄 이.힐러 반도체 장치 제조를 위한 고 수율 광 경화 공정
JPH0845936A (ja) * 1994-05-31 1996-02-16 Texas Instr Inc <Ti> ダミーリードを用いた高速lsi半導体装置およびその信頼性改善方法
US5504042A (en) * 1994-06-23 1996-04-02 Texas Instruments Incorporated Porous dielectric material with improved pore surface properties for electronics applications
US5625232A (en) * 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
US5494853A (en) * 1994-07-25 1996-02-27 United Microelectronics Corporation Method to solve holes in passivation by metal layout
EP0703611B1 (en) * 1994-08-31 2007-05-02 Texas Instruments Incorporated Method for insulating metal leads using a low dielectric constant material, and structures formed therewith
US5924006A (en) * 1994-11-28 1999-07-13 United Microelectronics Corp. Trench surrounded metal pattern
US5627082A (en) * 1995-03-29 1997-05-06 Texas Instruments Incorporated High thermal resistance backfill material for hybrid UFPA's
US5770518A (en) * 1995-04-19 1998-06-23 Advanced Micro Devices, Inc. Semiconductor device and method of manufacturing without undercutting conductive lines
JPH08304173A (ja) * 1995-04-28 1996-11-22 Texas Instr Inc <Ti> ハイブリッド熱検出器構造体およびその製造方法
US6716769B1 (en) 1995-06-02 2004-04-06 Micron Technology, Inc. Use of a plasma source to form a layer during the formation of a semiconductor device
US5950092A (en) * 1995-06-02 1999-09-07 Micron Technology, Inc. Use of a plasma source to form a layer during the formation of a semiconductor device
US7294578B1 (en) * 1995-06-02 2007-11-13 Micron Technology, Inc. Use of a plasma source to form a layer during the formation of a semiconductor device
KR0161422B1 (ko) * 1995-07-31 1999-02-01 김광호 접촉창을 용이하게 매몰한 반도체 장치 및 그 제조 방법
JP2836542B2 (ja) * 1995-10-17 1998-12-14 日本電気株式会社 半導体装置の製造方法
US5707894A (en) * 1995-10-27 1998-01-13 United Microelectronics Corporation Bonding pad structure and method thereof
US6319852B1 (en) 1995-11-16 2001-11-20 Texas Instruments Incorporated Nanoporous dielectric thin film formation using a post-deposition catalyst
US6380105B1 (en) 1996-11-14 2002-04-30 Texas Instruments Incorporated Low volatility solvent-based method for forming thin film nanoporous aerogels on semiconductor substrates
US5807607A (en) * 1995-11-16 1998-09-15 Texas Instruments Incorporated Polyol-based method for forming thin film aerogels on semiconductor substrates
US6130152A (en) 1995-11-16 2000-10-10 Texas Instruments Incorporated Aerogel thin film formation from multi-solvent systems
US5915201A (en) * 1995-11-22 1999-06-22 United Microelectronics Corporation Trench surrounded metal pattern
US5861342A (en) * 1995-12-26 1999-01-19 Vlsi Technology, Inc. Optimized structures for dummy fill mask design
US5677241A (en) * 1995-12-27 1997-10-14 Micron Technology, Inc. Integrated circuitry having a pair of adjacent conductive lines and method of forming
US5994776A (en) * 1996-01-11 1999-11-30 Advanced Micro Devices, Inc. Interlevel dielectric with multiple air gaps between conductive lines of an integrated circuit
US5618757A (en) * 1996-01-30 1997-04-08 Vlsi Technology, Inc. Method for improving the manufacturability of the spin-on glass etchback process
US5639697A (en) * 1996-01-30 1997-06-17 Vlsi Technology, Inc. Dummy underlayers for improvement in removal rate consistency during chemical mechanical polishing
US5783488A (en) * 1996-01-31 1998-07-21 Vlsi Technology, Inc. Optimized underlayer structures for maintaining chemical mechanical polishing removal rates
JP2773729B2 (ja) * 1996-02-29 1998-07-09 日本電気株式会社 半導体装置の製造方法
JPH1041382A (ja) * 1996-04-29 1998-02-13 Texas Instr Inc <Ti> 集積回路レベル間絶縁構造
US5733798A (en) * 1996-06-05 1998-03-31 Advanced Micro Devices, Inc. Mask generation technique for producing an integrated circuit with optimal polysilicon interconnect layout for achieving global planarization
US5863832A (en) 1996-06-28 1999-01-26 Intel Corporation Capping layer in interconnect system and method for bonding the capping layer onto the interconnect system
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US5744865A (en) * 1996-10-22 1998-04-28 Texas Instruments Incorporated Highly thermally conductive interconnect structure for intergrated circuits
DE69820232T2 (de) * 1997-01-21 2004-09-16 Georgia Tech Research Corp. Verfahren zur herstellung einer halbleitervorrichtung mit luftspalten für verbindungen mit ultraniedriger kapazität
US5854125A (en) * 1997-02-24 1998-12-29 Vlsi Technology, Inc. Dummy fill patterns to improve interconnect planarity
US6437441B1 (en) * 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
JPH11150185A (ja) * 1997-11-14 1999-06-02 Nippon Steel Corp 半導体装置及びその製造方法
JPH11154675A (ja) * 1997-11-20 1999-06-08 Toshiba Corp 半導体装置及びその製造方法
US6121144A (en) 1997-12-29 2000-09-19 Intel Corporation Low temperature chemical mechanical polishing of dielectric materials
KR100292403B1 (ko) * 1997-12-30 2001-07-12 윤종용 반도체소자의층간절연막및그제조방법
US5949143A (en) * 1998-01-22 1999-09-07 Advanced Micro Devices, Inc. Semiconductor interconnect structure with air gap for reducing intralayer capacitance in metal layers in damascene metalization process
US6211073B1 (en) 1998-02-27 2001-04-03 Micron Technology, Inc. Methods for making copper and other metal interconnections in integrated circuits
US20020003306A1 (en) * 1998-06-26 2002-01-10 Minh Van Ngo Method for reducing stress-induced voids for 0.25u and smaller semiconductor chip technology by annealing interconnect lines and using low bias voltage and low interlayer dielectric deposition rate and semiconductor chip made thereby
US6140221A (en) * 1998-07-29 2000-10-31 Philips Electronics North America Corp. Method for forming vias through porous dielectric material and devices formed thereby
US6284656B1 (en) 1998-08-04 2001-09-04 Micron Technology, Inc. Copper metallurgy in integrated circuits
US6384466B1 (en) * 1998-08-27 2002-05-07 Micron Technology, Inc. Multi-layer dielectric and method of forming same
US6288442B1 (en) 1998-09-10 2001-09-11 Micron Technology, Inc. Integrated circuit with oxidation-resistant polymeric layer
US6614097B1 (en) 1998-09-30 2003-09-02 Lsi Logic Corporation Method for composing a dielectric layer within an interconnect structure of a multilayer semiconductor device
US6090724A (en) * 1998-12-15 2000-07-18 Lsi Logic Corporation Method for composing a thermally conductive thin film having a low dielectric property
US6159842A (en) * 1999-01-11 2000-12-12 Taiwan Semiconductor Manufacturing Company Method for fabricating a hybrid low-dielectric-constant intermetal dielectric (IMD) layer with improved reliability for multilevel interconnections
US6071805A (en) * 1999-01-25 2000-06-06 Chartered Semiconductor Manufacturing, Ltd. Air gap formation for high speed IC processing
US20020127845A1 (en) * 1999-03-01 2002-09-12 Paul A. Farrar Conductive structures in integrated circuits
US6130151A (en) * 1999-05-07 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
US6307247B1 (en) * 1999-07-12 2001-10-23 Robert Bruce Davies Monolithic low dielectric constant platform for passive components and method
TW441017B (en) * 2000-01-13 2001-06-16 Taiwan Semiconductor Mfg Manufacturing method of metal interconnects
US7211512B1 (en) 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US7262130B1 (en) 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6413863B1 (en) * 2000-01-24 2002-07-02 Taiwan Semiconductor Manufacturing Company Method to resolve the passivation surface roughness during formation of the AlCu pad for the copper process
US6376377B1 (en) 2000-04-03 2002-04-23 Taiwan Semiconductor Manufacturing Company Post chemical mechanical polish (CMP) planarizing substrate cleaning method employing enhanced substrate hydrophilicity
IL135744A (en) * 2000-04-18 2008-08-07 Mosaid Technologies Inc Telephone communication system through a single line
US6423629B1 (en) 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
JP2002026016A (ja) * 2000-07-13 2002-01-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6522011B1 (en) * 2000-08-15 2003-02-18 Micron Technology, Inc. Low capacitance wiring layout and method for making same
US6481412B1 (en) * 2001-05-02 2002-11-19 Chih-Hao Yiu Target block structure of electronic dartboard
KR20030056927A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 평탄화 방법
KR100437835B1 (ko) * 2001-12-28 2004-06-30 주식회사 하이닉스반도체 반도체 소자의 평탄화 방법
US6995392B2 (en) * 2002-08-07 2006-02-07 International Business Machines Corporation Test structure for locating electromigration voids in dual damascene interconnects
TW574448B (en) * 2002-09-24 2004-02-01 Au Optronics Corp Method for fabricating a polysilicon layer
US6969909B2 (en) * 2002-12-20 2005-11-29 Vlt, Inc. Flip chip FET device
US7038917B2 (en) * 2002-12-27 2006-05-02 Vlt, Inc. Low loss, high density array interconnection
US7009272B2 (en) * 2002-12-28 2006-03-07 Intel Corporation PECVD air gap integration
US20040226696A1 (en) * 2003-02-28 2004-11-18 Hong Huang Surface mount resistors as heat transfer augmentation devices
US7220665B2 (en) 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
WO2005069378A2 (en) 2004-01-10 2005-07-28 Hvvi Semiconductors, Inc. Power semiconductor device and method therefor
US7339272B2 (en) * 2004-06-14 2008-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with scattering bars adjacent conductive lines
US8530963B2 (en) 2005-01-06 2013-09-10 Estivation Properties Llc Power semiconductor device and method therefor
US7656003B2 (en) * 2006-08-25 2010-02-02 Hvvi Semiconductors, Inc Electrical stress protection apparatus and method of manufacture
US7888746B2 (en) * 2006-12-15 2011-02-15 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
US10770344B2 (en) * 2019-01-09 2020-09-08 Globalfoundries Inc. Chamferless interconnect vias of semiconductor devices

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
US4987101A (en) * 1988-12-16 1991-01-22 International Business Machines Corporation Method for providing improved insulation in VLSI and ULSI circuits
JPH04174541A (ja) * 1990-03-28 1992-06-22 Nec Corp 半導体集積回路及びその製造方法
US5324683A (en) * 1993-06-02 1994-06-28 Motorola, Inc. Method of forming a semiconductor structure having an air region

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000027568A (ko) * 1998-10-28 2000-05-15 김영환 반도체 소자의 금속 배선 구조
JP2003530694A (ja) * 2000-04-11 2003-10-14 マイクロン テクノロジー インコーポレイテッド 銅保護層及び熱伝導体としての窒化アルミニウムの使用
KR101006504B1 (ko) * 2003-07-09 2011-01-07 매그나칩 반도체 유한회사 반도체소자의 제조방법

Also Published As

Publication number Publication date
US5519250A (en) 1996-05-21
US5476817A (en) 1995-12-19

Similar Documents

Publication Publication Date Title
JPH0870005A (ja) ダミーリード線と伝熱層を用いる高速lsi半導体装置における信頼性の向上した金属リード線
US5811352A (en) Method of making reliable metal leads in high speed LSI semiconductors using dummy leads
US5675187A (en) Reliability of metal leads in high speed LSI semiconductors using dummy vias
US5510293A (en) Method of making reliable metal leads in high speed LSI semiconductors using thermoconductive layers
US8227923B2 (en) Interconnect structure to reduce stress induced voiding effect
US6445072B1 (en) Deliberate void in innerlayer dielectric gapfill to reduce dielectric constant
JP2004508712A (ja) 多孔性誘電性層及びエアギャップを有する半導体装置の製造方法
US7642649B2 (en) Support structure for low-k dielectrics
US5432128A (en) Reliability enhancement of aluminum interconnects by reacting aluminum leads with a strengthening gas
US7323736B2 (en) Method to form both high and low-k materials over the same dielectric region, and their application in mixed mode circuits
US6211569B1 (en) Interconnection lines for improving thermal conductivity in integrated circuits and method for fabricating the same
JP2000031487A (ja) 半導体装置とその製造方法
KR100590386B1 (ko) 반도체 소자의 금속배선 형성 방법
JPWO2006061871A1 (ja) 半導体装置
KR100546940B1 (ko) 반도체 소자의 구리 배선 형성 방법
JPH10294366A (ja) 半導体装置及びその製造方法
JP4413393B2 (ja) 固体電子装置
KR100290469B1 (ko) 반도체소자의 보호막 형성방법
JP2001057366A (ja) 半導体集積回路装置およびその製造方法
KR100606537B1 (ko) 풀백 공정을 이용한 반도체 소자의 금속배선 형성 방법
JP2601640B2 (ja) 電気的導体構造を作成する方法と大規模集積回路
KR100582410B1 (ko) 반도체 장치 및 반도체 장치의 제조방법
JPH10335449A (ja) 半導体集積回路装置の製造方法
KR19980052644A (ko) 다층 금속 배선 형성 방법
KR20030050616A (ko) 다층 금속배선의 형성 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050201

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050502

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050510

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051004