JPH0837303A - ゲート駆動回路及びゲート駆動電圧を発生する方法 - Google Patents
ゲート駆動回路及びゲート駆動電圧を発生する方法Info
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- JPH0837303A JPH0837303A JP6321659A JP32165994A JPH0837303A JP H0837303 A JPH0837303 A JP H0837303A JP 6321659 A JP6321659 A JP 6321659A JP 32165994 A JP32165994 A JP 32165994A JP H0837303 A JPH0837303 A JP H0837303A
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- 238000000034 method Methods 0.000 title claims description 27
- 230000002457 bidirectional effect Effects 0.000 claims description 134
- 230000000903 blocking effect Effects 0.000 claims description 133
- 210000000746 body region Anatomy 0.000 claims description 28
- 230000015556 catabolic process Effects 0.000 claims description 13
- 239000000758 substrate Substances 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 22
- 230000000694 effects Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002146 bilateral effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 通常のＭＯＳＦＥＴと同様のオン抵抗を備
え、ドレイン端子とボディ端子との間の逆並列ダイオー
ドを動作させない双方向電流阻止ＭＯＳＦＥＴを提供
し、双方向に電流を流す双方向電流阻止ＭＯＳＦＥＴの
ゲート駆動回路を提供することを目的とする。 【構成】 ボディ領域と、ボディ領域内に形成された第
２導電型のチャネル領域と、ボディ領域内に形成されか
つチャネル領域によって互いに分離された第１導電型の
第１領域及び第２領域と、ゲート酸化膜によってボディ
領域から分離され、かつチャネル領域の上に配置された
ゲートとを有する双方向電流阻止ＭＯＳＦＥＴと、ゲー
ト酸化膜の厚さによって決定される最大の電圧にゲート
駆動電圧を制限するための、第１領域と、第２領域と、
ゲートとに接続された電圧発生回路とからなる。
え、ドレイン端子とボディ端子との間の逆並列ダイオー
ドを動作させない双方向電流阻止ＭＯＳＦＥＴを提供
し、双方向に電流を流す双方向電流阻止ＭＯＳＦＥＴの
ゲート駆動回路を提供することを目的とする。 【構成】 ボディ領域と、ボディ領域内に形成された第
２導電型のチャネル領域と、ボディ領域内に形成されか
つチャネル領域によって互いに分離された第１導電型の
第１領域及び第２領域と、ゲート酸化膜によってボディ
領域から分離され、かつチャネル領域の上に配置された
ゲートとを有する双方向電流阻止ＭＯＳＦＥＴと、ゲー
ト酸化膜の厚さによって決定される最大の電圧にゲート
駆動電圧を制限するための、第１領域と、第２領域と、
ゲートとに接続された電圧発生回路とからなる。
Description
【０００１】
【産業上の利用分野】本発明は、双方向電流阻止ＭＯＳ
ＦＥＴのゲートに印加されるゲート駆動電圧を発生する
ゲート駆動回路及びゲート駆動電圧を発生する方法に関
する。
ＦＥＴのゲートに印加されるゲート駆動電圧を発生する
ゲート駆動回路及びゲート駆動電圧を発生する方法に関
する。
【０００２】
【従来の技術】ノートブック型コンピュータ等の、バッ
テリーから電力を供給される装置を利用する場合、バッ
テリーを再充電するまで長時間利用できる装置が要求さ
れてきた。この要求によって、第１バッテリー、第２バ
ッテリー、・・・が順番に装置に接続された、カスケー
ド接続されたバッテリー回路が開発された。このような
回路には、よくＡＣ／ＤＣコンバータが備わっており、
近くにＡＣ電源があるときは、バッテリーの電力を節約
することができる。外付けのバックアップ用バッテリー
のための接続部が設けられることもある。
テリーから電力を供給される装置を利用する場合、バッ
テリーを再充電するまで長時間利用できる装置が要求さ
れてきた。この要求によって、第１バッテリー、第２バ
ッテリー、・・・が順番に装置に接続された、カスケー
ド接続されたバッテリー回路が開発された。このような
回路には、よくＡＣ／ＤＣコンバータが備わっており、
近くにＡＣ電源があるときは、バッテリーの電力を節約
することができる。外付けのバックアップ用バッテリー
のための接続部が設けられることもある。
【０００３】そのような回路が図１に例示されている。
第１バッテリーＢ１と第２バッテリーＢ２が各々スイッ
チＳ１とＳ２を介して負荷Ｌに接続されており、この負
荷Ｌは、例えばノートブック型コンピュータに電力を供
給するＤＣ／ＤＣコンバータであってもよい。電源の接
続は、バスＢを通して行われる。
第１バッテリーＢ１と第２バッテリーＢ２が各々スイッ
チＳ１とＳ２を介して負荷Ｌに接続されており、この負
荷Ｌは、例えばノートブック型コンピュータに電力を供
給するＤＣ／ＤＣコンバータであってもよい。電源の接
続は、バスＢを通して行われる。
【０００４】バスＢには、ＡＣ／ＤＣコンバータＣ３が
接続されており、このＡＣ／ＤＣコンバータＣ３はスイ
ッチＳ３を介して電力を供給する。第１バッテリーＢ１
から供給される電圧はＶ１、第２バッテリーＢ２から供
給される電圧はＶ２、ＡＣ／ＤＣコンバータＣ３から供
給される電圧はＶ３である。バックアップ用バッテリー
Ｂ４もまたバスＢに接続されている。
接続されており、このＡＣ／ＤＣコンバータＣ３はスイ
ッチＳ３を介して電力を供給する。第１バッテリーＢ１
から供給される電圧はＶ１、第２バッテリーＢ２から供
給される電圧はＶ２、ＡＣ／ＤＣコンバータＣ３から供
給される電圧はＶ３である。バックアップ用バッテリー
Ｂ４もまたバスＢに接続されている。
【０００５】この複数のバッテリーを備えた回路の動作
時は、通常、スイッチＳ１、Ｓ２及びＳ３の何れか１つ
が閉じ、その他のスイッチは開いた状態となっている。
例えば、第１のバッテリーＢ１から電力が供給される場
合、スイッチＳ１が閉じ、スイッチＳ２及びＳ３は開い
ている。
時は、通常、スイッチＳ１、Ｓ２及びＳ３の何れか１つ
が閉じ、その他のスイッチは開いた状態となっている。
例えば、第１のバッテリーＢ１から電力が供給される場
合、スイッチＳ１が閉じ、スイッチＳ２及びＳ３は開い
ている。
【０００６】電源が投入若しくは遮断される時、スイッ
チＳ１、Ｓ２及びＳ３の両端の電圧は、その大きさと方
向の両方が変わることがある。このことが図２〜図４に
例示されている。図２に示されるように、例えば、バッ
テリーＢ２の出力電圧Ｖ２は、ある時刻で１４Ｖとなる
ことがある。そのときバッテリーＢ２から電力が供給さ
れるているとすると、バス電位Ｖbusも１４Ｖとなる。
バッテリーＢ１は、十分に充電されている場合、その出
力電圧Ｖ１は１８Ｖとなる。この場合、スイッチＳ１の
左側の方が高電位になる。一方、バッテリーＢ１が放電
し、例えば、Ｖ１＝６Ｖとなっている以外は同じ状態を
仮定すると、この場合、スイッチＳ１の右側が高電位に
なる。その様子が図３に示されている。第３の例が図４
に例示されており、この例ではバッテリーＢ１は放電
し、バッテリーＢ２は十分に充電されていて、バスＢは
ＡＣ／ＤＣコンバータＣ１によって電力を供給されてい
る。この例では、Ｖ１＝６Ｖ、Ｖ２＝１７Ｖ、Ｖ３＝１
２Ｖとなっている。この場合、スイッチＳ１はその右側
が高電位となり、スイッチＳ２はその左側が高電位とな
る。
チＳ１、Ｓ２及びＳ３の両端の電圧は、その大きさと方
向の両方が変わることがある。このことが図２〜図４に
例示されている。図２に示されるように、例えば、バッ
テリーＢ２の出力電圧Ｖ２は、ある時刻で１４Ｖとなる
ことがある。そのときバッテリーＢ２から電力が供給さ
れるているとすると、バス電位Ｖbusも１４Ｖとなる。
バッテリーＢ１は、十分に充電されている場合、その出
力電圧Ｖ１は１８Ｖとなる。この場合、スイッチＳ１の
左側の方が高電位になる。一方、バッテリーＢ１が放電
し、例えば、Ｖ１＝６Ｖとなっている以外は同じ状態を
仮定すると、この場合、スイッチＳ１の右側が高電位に
なる。その様子が図３に示されている。第３の例が図４
に例示されており、この例ではバッテリーＢ１は放電
し、バッテリーＢ２は十分に充電されていて、バスＢは
ＡＣ／ＤＣコンバータＣ１によって電力を供給されてい
る。この例では、Ｖ１＝６Ｖ、Ｖ２＝１７Ｖ、Ｖ３＝１
２Ｖとなっている。この場合、スイッチＳ１はその右側
が高電位となり、スイッチＳ２はその左側が高電位とな
る。
【０００７】要するに、スイッチＳ１〜Ｓ３のいずれ
も、どちらの方向の電圧にも耐えられなければならな
い。確実にわかっているのは、これらのスイッチに印加
される電位は、全てグランド電位よりは高いということ
だけである。
も、どちらの方向の電圧にも耐えられなければならな
い。確実にわかっているのは、これらのスイッチに印加
される電位は、全てグランド電位よりは高いということ
だけである。
【０００８】前記回路にはまた、図５に例示されている
ような内部充電器が備え付けられていてもよい。充電器
Ｃ５は、スイッチＳ４を介してバッテリーＢ１に接続さ
れており、かつスイッチＳ５を介してバッテリーＢ２に
接続されている。充電器Ｃ５には、ＡＣ／ＤＣコンバー
タＣ３の出力端から電力を供給するか、（所望に応じ
て）ＡＣ電源から直接電力を供給することもできる。図
６に例示されているように、充電器Ｃ５は、バッテリー
を迅速に充電するために、２４Ｖ程度の高い電圧を出力
することができる。図６に例示された状態では、バッテ
リーＢ２が充電中で、バッテリーＢ１の出力電圧Ｖ１は
１２Ｖである。従って、スイッチＳ４は、１２Ｖの電位
差に耐えなければならない。しかしながら、繰り返し充
電可能なバッテリーは、十分に放電することで寿命が延
びることが知られているので、Ｖ１は６Ｖ以下になるこ
ともあり、この場合スイッチＳ４は、その左側が高電位
となり、１８Ｖ以上の電圧に耐えなければならない。一
方、充電器Ｃ５は、動作していないときは短絡特性若し
くは漏れ特性を示すので、その時スイッチＳ４及びＳ５
は逆方向の電圧に耐えなければならない。従って、スイ
ッチＳ４及びＳ５は、双方向電流阻止スイッチでなけれ
ばならない。
ような内部充電器が備え付けられていてもよい。充電器
Ｃ５は、スイッチＳ４を介してバッテリーＢ１に接続さ
れており、かつスイッチＳ５を介してバッテリーＢ２に
接続されている。充電器Ｃ５には、ＡＣ／ＤＣコンバー
タＣ３の出力端から電力を供給するか、（所望に応じ
て）ＡＣ電源から直接電力を供給することもできる。図
６に例示されているように、充電器Ｃ５は、バッテリー
を迅速に充電するために、２４Ｖ程度の高い電圧を出力
することができる。図６に例示された状態では、バッテ
リーＢ２が充電中で、バッテリーＢ１の出力電圧Ｖ１は
１２Ｖである。従って、スイッチＳ４は、１２Ｖの電位
差に耐えなければならない。しかしながら、繰り返し充
電可能なバッテリーは、十分に放電することで寿命が延
びることが知られているので、Ｖ１は６Ｖ以下になるこ
ともあり、この場合スイッチＳ４は、その左側が高電位
となり、１８Ｖ以上の電圧に耐えなければならない。一
方、充電器Ｃ５は、動作していないときは短絡特性若し
くは漏れ特性を示すので、その時スイッチＳ４及びＳ５
は逆方向の電圧に耐えなければならない。従って、スイ
ッチＳ４及びＳ５は、双方向電流阻止スイッチでなけれ
ばならない。
【０００９】上述された事柄は、スイッチＳ１〜Ｓ５が
機械的なスイッチからなる場合、問題とならない。しか
し、このようなスイッチは半導体技術、特にＭＯＳＦＥ
Ｔ技術を用いて製造されることが好ましい。電力用ＭＯ
ＳＦＥＴは通常ソース・ボディ間が短絡されて製造さ
れ、内在する（ｉｎｔｒｉｎｓｉｃ）バイポーラトラン
ジスタ（ソース領域、ボディ領域及びドレイン領域によ
って形成されている）が常にターンオフした状態にるよ
うになっている。従来技術によると、ソース・ボディ間
を良好に短絡することが、信頼性が高く、“寄生バイポ
ーラトランジスタ”の影響のない電力用ＭＯＳＦＥＴの
動作にとって基本的であると教えている。
機械的なスイッチからなる場合、問題とならない。しか
し、このようなスイッチは半導体技術、特にＭＯＳＦＥ
Ｔ技術を用いて製造されることが好ましい。電力用ＭＯ
ＳＦＥＴは通常ソース・ボディ間が短絡されて製造さ
れ、内在する（ｉｎｔｒｉｎｓｉｃ）バイポーラトラン
ジスタ（ソース領域、ボディ領域及びドレイン領域によ
って形成されている）が常にターンオフした状態にるよ
うになっている。従来技術によると、ソース・ボディ間
を良好に短絡することが、信頼性が高く、“寄生バイポ
ーラトランジスタ”の影響のない電力用ＭＯＳＦＥＴの
動作にとって基本的であると教えている。
【００１０】ソース領域とボディ領域とを短絡すること
によって、ＭＯＳＦＥＴのドレイン端子とボディ端子と
の間に、ＭＯＳＦＥＴと電気的に並列なダイオードが形
成される。ＰチャネルＭＯＳＦＥＴでは、ダイオードの
アノードはドレイン領域に接続されており、Ｎチャネル
ＭＯＳＦＥＴでは、ダイオードのカソードがドレイン領
域に接続されている。従って、このようなＭＯＳＦＥＴ
では、ソース・ボディ端子とドレイン端子との間に、
“逆並列”ダイオードが順方向バイアスされるような電
圧を印加してはならない。図７〜図１０では、各々、バ
ーチカルＮチャネルＤＭＯＳ（二重拡散ＭＯＳＦＥＴ）
の逆並列ダイオードの極性（図７）と、バーチカルＰチ
ャネルＤＭＯＳデバイスの逆並列ダイオードの極性（図
８）と、ラテラルＮチャネルデバイスの逆並列ダイオー
ドの極性（図９）と、ラテラルＮチャネルＤＭＯＳデバ
イスの逆並列ダイオードの極性（図１０）とが破線によ
って表されている。
によって、ＭＯＳＦＥＴのドレイン端子とボディ端子と
の間に、ＭＯＳＦＥＴと電気的に並列なダイオードが形
成される。ＰチャネルＭＯＳＦＥＴでは、ダイオードの
アノードはドレイン領域に接続されており、Ｎチャネル
ＭＯＳＦＥＴでは、ダイオードのカソードがドレイン領
域に接続されている。従って、このようなＭＯＳＦＥＴ
では、ソース・ボディ端子とドレイン端子との間に、
“逆並列”ダイオードが順方向バイアスされるような電
圧を印加してはならない。図７〜図１０では、各々、バ
ーチカルＮチャネルＤＭＯＳ（二重拡散ＭＯＳＦＥＴ）
の逆並列ダイオードの極性（図７）と、バーチカルＰチ
ャネルＤＭＯＳデバイスの逆並列ダイオードの極性（図
８）と、ラテラルＮチャネルデバイスの逆並列ダイオー
ドの極性（図９）と、ラテラルＮチャネルＤＭＯＳデバ
イスの逆並列ダイオードの極性（図１０）とが破線によ
って表されている。
【００１１】従って、従来のＭＯＳＦＥＴは双方向の電
流を阻止することはできないため、スイッチＳ１〜Ｓ５
として用いるのには適していない。図２〜図４には、例
として、スイッチＳ１間及びスイッチＳ２間の逆並列ダ
イオードが描かれていて、そのアノード端子及びカソー
ド端子は各スイッチを流れる電流を阻止するのに必要な
向きとなっている。しかし、スイッチにかかる電圧の極
性が反転すると、逆並列ダイオードは順方向バイアスさ
れることになる。
流を阻止することはできないため、スイッチＳ１〜Ｓ５
として用いるのには適していない。図２〜図４には、例
として、スイッチＳ１間及びスイッチＳ２間の逆並列ダ
イオードが描かれていて、そのアノード端子及びカソー
ド端子は各スイッチを流れる電流を阻止するのに必要な
向きとなっている。しかし、スイッチにかかる電圧の極
性が反転すると、逆並列ダイオードは順方向バイアスさ
れることになる。
【００１２】この問題の１つの解決法は、図１１〜図１
３に模式的に例示されているように、２個のＭＯＳＦＥ
Ｔを背中合わせに接続することである。図１１は、共通
のソース領域を有する一対のＮＭＯＳ素子を例示してお
り、図１２は共通のドレイン領域を有する一対のＮＭＯ
Ｓ素子を例示しており、図１３は共通のソース領域を有
する一対のＰＭＯＳ素子を例示している。しかし、この
ような背中合わせの配列ではスイッチのオン抵抗が２倍
となってしまい、コンピュータ若しくはその他の装置に
供給される電力を大きく減少させてしまう。
３に模式的に例示されているように、２個のＭＯＳＦＥ
Ｔを背中合わせに接続することである。図１１は、共通
のソース領域を有する一対のＮＭＯＳ素子を例示してお
り、図１２は共通のドレイン領域を有する一対のＮＭＯ
Ｓ素子を例示しており、図１３は共通のソース領域を有
する一対のＰＭＯＳ素子を例示している。しかし、この
ような背中合わせの配列ではスイッチのオン抵抗が２倍
となってしまい、コンピュータ若しくはその他の装置に
供給される電力を大きく減少させてしまう。
【００１３】従って、通常のＭＯＳＦＥＴのオン抵抗を
備え、しかもドレイン端子とボディ端子との間に逆並列
ダイオードを備えていない双方向電流阻止ＭＯＳＦＥＴ
が必要とされている。
備え、しかもドレイン端子とボディ端子との間に逆並列
ダイオードを備えていない双方向電流阻止ＭＯＳＦＥＴ
が必要とされている。
【００１４】更に、双方向に電流を流すことのできる双
方向電流阻止ＭＯＳＦＥＴのゲート駆動回路が必要とさ
れている。
方向電流阻止ＭＯＳＦＥＴのゲート駆動回路が必要とさ
れている。
【００１５】
【発明が解決しようとする課題】本発明の目的は、通常
のＭＯＳＦＥＴと同様のオン抵抗を備え、しかもドレイ
ン端子とボディ端子との間の逆並列ダイオードを動作さ
せない双方向電流阻止ＭＯＳＦＥＴを提供することであ
る。
のＭＯＳＦＥＴと同様のオン抵抗を備え、しかもドレイ
ン端子とボディ端子との間の逆並列ダイオードを動作さ
せない双方向電流阻止ＭＯＳＦＥＴを提供することであ
る。
【００１６】更に、本発明の他の目的は、双方向に電流
を流すことのできる双方向電流阻止ＭＯＳＦＥＴのゲー
ト駆動回路を提供することである。
を流すことのできる双方向電流阻止ＭＯＳＦＥＴのゲー
ト駆動回路を提供することである。
【００１７】
【課題を解決するための手段】上述された目的は、双方
向電流阻止ＭＯＳＦＥＴのゲートに印加されるゲート駆
動電圧を発生するゲート駆動回路であって、前記双方向
電流阻止ＭＯＳＦＥＴが、ボディ領域と、前記ボディ領
域内に形成された第２導電型のチャネル領域と、前記ボ
ディ領域内に形成されかつ前記チャネル領域によって互
いに分離された第１導電型の第１領域及び第２領域と、
ゲート酸化膜によって前記ボディ領域から分離され、か
つ前記チャネル領域の上に配置されたゲートとを有し、
前記第１領域及び第２領域が、前記ボディ領域から電気
的に絶縁されており、前記ゲート駆動回路が、前記ゲー
ト酸化膜の厚さによって決定される最大の電圧に前記ゲ
ート駆動電圧を制限するための、前記第１領域と、前記
第２領域と、前記ゲートに接続された電圧発生回路を有
することを特徴とするゲート駆動回路を提供することに
よって達成される。
向電流阻止ＭＯＳＦＥＴのゲートに印加されるゲート駆
動電圧を発生するゲート駆動回路であって、前記双方向
電流阻止ＭＯＳＦＥＴが、ボディ領域と、前記ボディ領
域内に形成された第２導電型のチャネル領域と、前記ボ
ディ領域内に形成されかつ前記チャネル領域によって互
いに分離された第１導電型の第１領域及び第２領域と、
ゲート酸化膜によって前記ボディ領域から分離され、か
つ前記チャネル領域の上に配置されたゲートとを有し、
前記第１領域及び第２領域が、前記ボディ領域から電気
的に絶縁されており、前記ゲート駆動回路が、前記ゲー
ト酸化膜の厚さによって決定される最大の電圧に前記ゲ
ート駆動電圧を制限するための、前記第１領域と、前記
第２領域と、前記ゲートに接続された電圧発生回路を有
することを特徴とするゲート駆動回路を提供することに
よって達成される。
【００１８】
【作用】本発明に基づけば、双方向電流阻止ＭＯＳＦＥ
Ｔ用のゲート駆動回路が提供される。双方向電流阻止Ｍ
ＯＳＦＥＴは、第２の導電型のチャネル領域によって隔
てられた第１の導電型の第１領域と第２領域とを含み、
この第１領域と第２領域はＭＯＳＦＥＴのソース領域と
ドレイン領域として働く。双方向電流阻止ＭＯＳＦＥＴ
はまた、ボディ領域と、ゲート領域と、ボディ領域とゲ
ート領域との間のゲート酸化膜とを有し、第１領域と第
２領域の何れもがボディ領域と短絡することがなく、第
１の領域と第２領域の電位が、ボディ領域の電位よりも
高く若しくは低く、従ってボディ領域と、第１領域及び
第２領域との間の接合部が順方向バイアスされることを
防止する。
Ｔ用のゲート駆動回路が提供される。双方向電流阻止Ｍ
ＯＳＦＥＴは、第２の導電型のチャネル領域によって隔
てられた第１の導電型の第１領域と第２領域とを含み、
この第１領域と第２領域はＭＯＳＦＥＴのソース領域と
ドレイン領域として働く。双方向電流阻止ＭＯＳＦＥＴ
はまた、ボディ領域と、ゲート領域と、ボディ領域とゲ
ート領域との間のゲート酸化膜とを有し、第１領域と第
２領域の何れもがボディ領域と短絡することがなく、第
１の領域と第２領域の電位が、ボディ領域の電位よりも
高く若しくは低く、従ってボディ領域と、第１領域及び
第２領域との間の接合部が順方向バイアスされることを
防止する。
【００１９】ゲート駆動回路はゲート電圧を発生し、こ
のゲート電圧はゲート酸化膜によって保持される最大電
圧によって限定され、かつ第１領域と第２領域の最も低
い電位によって決定される。
のゲート電圧はゲート酸化膜によって保持される最大電
圧によって限定され、かつ第１領域と第２領域の最も低
い電位によって決定される。
【００２０】本発明の第１実施例に基づけば、双方向電
流阻止ＭＯＳＦＥＴのゲート駆動回路は、第１領域に接
続されたアノードを備えた第１ダイオードと、第２領域
に接続されたアノードを備えた第２ダイオードと、第１
ダイオードと第２ダイオードのカソードに接続されたチ
ャージポンプ回路とを有し、このチャージポンプ回路
は、双方向電流阻止ＭＯＳＦＥＴのゲートに印加される
ゲート駆動電圧を発生する。グランドに接続されたツェ
ナーダイオードは、ゲート駆動電圧を所定の最大値に制
限するために接続されている。
流阻止ＭＯＳＦＥＴのゲート駆動回路は、第１領域に接
続されたアノードを備えた第１ダイオードと、第２領域
に接続されたアノードを備えた第２ダイオードと、第１
ダイオードと第２ダイオードのカソードに接続されたチ
ャージポンプ回路とを有し、このチャージポンプ回路
は、双方向電流阻止ＭＯＳＦＥＴのゲートに印加される
ゲート駆動電圧を発生する。グランドに接続されたツェ
ナーダイオードは、ゲート駆動電圧を所定の最大値に制
限するために接続されている。
【００２１】本発明の第１実施例に基づけば、ゲート駆
動電圧は第１領域と第２領域の電位によって決定され、
かつグランドに対して一定の値を有する。これによっ
て、ゲート駆動電圧は、第１領域と第２領域の相対的な
電位に関わらず、双方向の電流の流れを可能とする。
動電圧は第１領域と第２領域の電位によって決定され、
かつグランドに対して一定の値を有する。これによっ
て、ゲート駆動電圧は、第１領域と第２領域の相対的な
電位に関わらず、双方向の電流の流れを可能とする。
【００２２】本発明の第２実施例に基づけば、チャージ
ポンプ回路はゲート駆動電圧を発生し、このゲート駆動
電圧は双方向電流阻止ＭＯＳＦＥＴのゲートに印加さ
れ、かつゲート駆動電圧が印加されたカソードと、第１
領域に接続されたアノードとを備えた第１ツェナーダイ
ドと、ゲート駆動電圧が印加されたカソードと、第２領
域に接続されたアノードとを備えた第２ツェナーダイオ
ードとを通して第１領域と第２領域とに印加される。更
に、第１ダイオードと第２ダイオードは、第１領域及び
第２領域と、チャージポンプ回路との間に接続されてい
る。
ポンプ回路はゲート駆動電圧を発生し、このゲート駆動
電圧は双方向電流阻止ＭＯＳＦＥＴのゲートに印加さ
れ、かつゲート駆動電圧が印加されたカソードと、第１
領域に接続されたアノードとを備えた第１ツェナーダイ
ドと、ゲート駆動電圧が印加されたカソードと、第２領
域に接続されたアノードとを備えた第２ツェナーダイオ
ードとを通して第１領域と第２領域とに印加される。更
に、第１ダイオードと第２ダイオードは、第１領域及び
第２領域と、チャージポンプ回路との間に接続されてい
る。
【００２３】本発明の第２実施例に基づけば、双方向電
流阻止ＭＯＳＦＥＴのゲートに加えられる電位は、第１
領域の電位と第２領域の電位のうちの低い電位よりも高
いツェナーダイオードの電圧効果に限定されている。こ
れは、“フローティング”ゲート駆動電圧を生みだし、
このフローティングゲート駆動電圧は、ゲートを第１領
域及び第２領域から隔てるゲート酸化膜の必要な厚さを
低減する。
流阻止ＭＯＳＦＥＴのゲートに加えられる電位は、第１
領域の電位と第２領域の電位のうちの低い電位よりも高
いツェナーダイオードの電圧効果に限定されている。こ
れは、“フローティング”ゲート駆動電圧を生みだし、
このフローティングゲート駆動電圧は、ゲートを第１領
域及び第２領域から隔てるゲート酸化膜の必要な厚さを
低減する。
【００２４】本発明の第３実施例に基づけば、チャージ
ポンプ回路はゲート駆動電圧を発生し、このゲート駆動
電圧はＰチャネルＭＯＳＦＥＴを通して双方向電流阻止
ＭＯＳＦＥＴのゲートに印加され、かつ電流源を通して
第１領域及び第２領域に印加され、この電流源は、ゲー
ト駆動電圧が印加されたカソードと、第１領域に接続さ
れたアノードとを備えた第１ツェナーダイドと、ゲート
駆動電圧が印加されたカソードと、第２領域に接続され
たアノードとを備えた第２ツェナーダイオードとに接続
されている。第１ツェナーダイオードと第２ツェナーダ
イオードのカソードは、ＰチャネルＭＯＳＦＥＴのゲー
トに接続されている。更に、第１ダイオード及び第２ダ
イオードが、第１領域及び第２領域とチャージポンプ回
路との間に接続されている。所望に応じて設けられるＮ
チャネルＭＯＳＦＥＴが、双方向電流阻止ＭＯＳＦＥＴ
のゲートに接続されており、かつチャージポンプ回路が
ＰチャネルＭＯＳＦＥＴから切り離されたとき、双方向
電流阻止ＭＯＳＦＥＴのゲートをグランドに接続する。
ポンプ回路はゲート駆動電圧を発生し、このゲート駆動
電圧はＰチャネルＭＯＳＦＥＴを通して双方向電流阻止
ＭＯＳＦＥＴのゲートに印加され、かつ電流源を通して
第１領域及び第２領域に印加され、この電流源は、ゲー
ト駆動電圧が印加されたカソードと、第１領域に接続さ
れたアノードとを備えた第１ツェナーダイドと、ゲート
駆動電圧が印加されたカソードと、第２領域に接続され
たアノードとを備えた第２ツェナーダイオードとに接続
されている。第１ツェナーダイオードと第２ツェナーダ
イオードのカソードは、ＰチャネルＭＯＳＦＥＴのゲー
トに接続されている。更に、第１ダイオード及び第２ダ
イオードが、第１領域及び第２領域とチャージポンプ回
路との間に接続されている。所望に応じて設けられるＮ
チャネルＭＯＳＦＥＴが、双方向電流阻止ＭＯＳＦＥＴ
のゲートに接続されており、かつチャージポンプ回路が
ＰチャネルＭＯＳＦＥＴから切り離されたとき、双方向
電流阻止ＭＯＳＦＥＴのゲートをグランドに接続する。
【００２５】本発明の第３実施例に基づけば、双方向電
流阻止ＭＯＳＦＥＴのゲートに印加された電位は、Ｐチ
ャネルＭＯＳＦＥＴの第１領域と第２領域のうちのより
低い電圧によって制限されている。これによって、上述
された第２実施例と同様の“フローティング”ゲート駆
動電圧が生じ、この第２実施例では、チャージポンプ回
路の負荷は電流源があるために低減されている。更に、
グランドに接続されたＮチャネルＭＯＳＦＥＴは、チャ
ージポンプ回路が双方向電流阻止ＭＯＳＦＥＴから切り
離されたときに、ターンオンし、従って双方向電流阻止
ＭＯＳＦＥＴのゲートをグランドに接続する。
流阻止ＭＯＳＦＥＴのゲートに印加された電位は、Ｐチ
ャネルＭＯＳＦＥＴの第１領域と第２領域のうちのより
低い電圧によって制限されている。これによって、上述
された第２実施例と同様の“フローティング”ゲート駆
動電圧が生じ、この第２実施例では、チャージポンプ回
路の負荷は電流源があるために低減されている。更に、
グランドに接続されたＮチャネルＭＯＳＦＥＴは、チャ
ージポンプ回路が双方向電流阻止ＭＯＳＦＥＴから切り
離されたときに、ターンオンし、従って双方向電流阻止
ＭＯＳＦＥＴのゲートをグランドに接続する。
【００２６】本発明の第４実施例に基づけば、チャージ
ポンプ回路はフローティングゲート駆動電圧を発生し、
このフローティングゲート駆動電圧は第１デプリーショ
ン型ＭＯＳＦＥＴと第２デプリーション型ＭＯＳＦＥＴ
を通して双方向電流阻止ＭＯＳＦＥＴのゲートに印加さ
れる。第１デプリーション型ＭＯＳＦＥＴのドレイン領
域は、スイッチを通してチャージポンプ回路に接続され
ている。第２デプリーション型ＭＯＳＦＥＴのドレイン
領域は、第１ＭＯＳＦＥＴのソース領域に接続されてお
り、第２ＭＯＳＦＥＴのソース領域は双方向電流阻止Ｍ
ＯＳＦＥＴのゲートに接続されている。第１デプリーシ
ョン型ＭＯＳＦＥＴのゲートは第２領域に接続されてお
り、第２デプリーション型ＭＯＳＦＥＴのゲートは第１
領域に接続されている。所望に応じて設けられるＮチャ
ネルＭＯＳＦＥＴは双方向電流阻止ＭＯＳＦＥＴのゲー
トに接続され、かつチャージポンプ回路が第１デプリー
ション型ＭＯＳＦＥＴから切り離されたときこのゲート
をグランドに接続する。
ポンプ回路はフローティングゲート駆動電圧を発生し、
このフローティングゲート駆動電圧は第１デプリーショ
ン型ＭＯＳＦＥＴと第２デプリーション型ＭＯＳＦＥＴ
を通して双方向電流阻止ＭＯＳＦＥＴのゲートに印加さ
れる。第１デプリーション型ＭＯＳＦＥＴのドレイン領
域は、スイッチを通してチャージポンプ回路に接続され
ている。第２デプリーション型ＭＯＳＦＥＴのドレイン
領域は、第１ＭＯＳＦＥＴのソース領域に接続されてお
り、第２ＭＯＳＦＥＴのソース領域は双方向電流阻止Ｍ
ＯＳＦＥＴのゲートに接続されている。第１デプリーシ
ョン型ＭＯＳＦＥＴのゲートは第２領域に接続されてお
り、第２デプリーション型ＭＯＳＦＥＴのゲートは第１
領域に接続されている。所望に応じて設けられるＮチャ
ネルＭＯＳＦＥＴは双方向電流阻止ＭＯＳＦＥＴのゲー
トに接続され、かつチャージポンプ回路が第１デプリー
ション型ＭＯＳＦＥＴから切り離されたときこのゲート
をグランドに接続する。
【００２７】本発明の第５実施例に基づけば、Ｐチャネ
ルＭＯＳＦＥＴはチャージポンプ回路と双方向電流阻止
ＭＯＳＦＥＴの間に接続されており、第２デプリーショ
ン型ＭＯＳＦＥＴと第１デプリーション型ＭＯＳＦＥＴ
は、チャージポンプ回路とＰチャネルＭＯＳＦＥＴのゲ
ートとの間に接続されている。第１デプリーション型Ｍ
ＯＳＦＥＴのドレイン領域は、スイッチを通してチャー
ジポンプ回路に接続されている。第２デプリーション型
ＭＯＳＦＥＴのドレイン領域は、第１ＭＯＳＦＥＴのソ
ース領域に接続されており、第２ＭＯＳＦＥＴのソース
領域はＰチャネルＭＯＳＦＥＴのゲートに接続されてい
る。第１デプリーション型ＭＯＳＦＥＴのゲートは第２
領域に接続されており、第２デプリーション型ＭＯＳＦ
ＥＴのゲートは第１領域に接続されている。所望に応じ
て設けられるＮチャネルＭＯＳＦＥＴは双方向電流阻止
ＭＯＳＦＥＴのゲートに接続されており、チャージポン
プ回路が第１デプリーション型ＭＯＳＦＥＴから切り離
されたときターンオンする。
ルＭＯＳＦＥＴはチャージポンプ回路と双方向電流阻止
ＭＯＳＦＥＴの間に接続されており、第２デプリーショ
ン型ＭＯＳＦＥＴと第１デプリーション型ＭＯＳＦＥＴ
は、チャージポンプ回路とＰチャネルＭＯＳＦＥＴのゲ
ートとの間に接続されている。第１デプリーション型Ｍ
ＯＳＦＥＴのドレイン領域は、スイッチを通してチャー
ジポンプ回路に接続されている。第２デプリーション型
ＭＯＳＦＥＴのドレイン領域は、第１ＭＯＳＦＥＴのソ
ース領域に接続されており、第２ＭＯＳＦＥＴのソース
領域はＰチャネルＭＯＳＦＥＴのゲートに接続されてい
る。第１デプリーション型ＭＯＳＦＥＴのゲートは第２
領域に接続されており、第２デプリーション型ＭＯＳＦ
ＥＴのゲートは第１領域に接続されている。所望に応じ
て設けられるＮチャネルＭＯＳＦＥＴは双方向電流阻止
ＭＯＳＦＥＴのゲートに接続されており、チャージポン
プ回路が第１デプリーション型ＭＯＳＦＥＴから切り離
されたときターンオンする。
【００２８】本発明の第４実施例及び第５実施例に基づ
けば、ゲート駆動電圧は、第１デプリーション型ＭＯＳ
ＦＥＴと第２デプリーション型ＭＯＳＦＥＴの閾値レベ
ルと、第１領域と第２領域のより低い電圧とに制限され
る。
けば、ゲート駆動電圧は、第１デプリーション型ＭＯＳ
ＦＥＴと第２デプリーション型ＭＯＳＦＥＴの閾値レベ
ルと、第１領域と第２領域のより低い電圧とに制限され
る。
【００２９】
【実施例】本出願は、本出願と同日に出願された同一出
願人による整理番号６２９３の出願及び整理番号６２９
５の出願の関連出願であり、これら特許出願明細書はこ
こで言及したことによって本出願の一部とされたい。
願人による整理番号６２９３の出願及び整理番号６２９
５の出願の関連出願であり、これら特許出願明細書はこ
こで言及したことによって本出願の一部とされたい。
【００３０】双方向電流阻止ＭＯＳＦＥＴスイッチ 図１４〜図１６は、本発明のゲート駆動回路に関連した
双方向電流阻止ＭＯＳＦＥＴスイッチを例示している。
参考のために双方向電流阻止ＭＯＳＦＥＴの簡単な説明
が本明細書でなされている。双方向電流阻止ＭＯＳＦＥ
Ｔの構造及び動作に関する更に詳しい説明は、本出願と
同一の出願人によって同日に出願された整理番号６２９
３の出願の明細書に於いてなされており、この特許出願
はここで言及したことによって本出願の一部とされた
い。
双方向電流阻止ＭＯＳＦＥＴスイッチを例示している。
参考のために双方向電流阻止ＭＯＳＦＥＴの簡単な説明
が本明細書でなされている。双方向電流阻止ＭＯＳＦＥ
Ｔの構造及び動作に関する更に詳しい説明は、本出願と
同一の出願人によって同日に出願された整理番号６２９
３の出願の明細書に於いてなされており、この特許出願
はここで言及したことによって本出願の一部とされた
い。
【００３１】図１４は、双方向電流阻止ＭＯＳＦＥＴス
イッチとしての典型的な用途を例示した複数の電源を備
えた構造を示している。双方向電流阻止ＭＯＳＦＥＴス
イッチ７０は、バッテリー７２に接続されており、この
バッテリー７２は電圧Ｖ１を供給し、双方向電流阻止Ｍ
ＯＳＦＥＴスイッチ７１はＡＣ／ＤＣコンバータ７３に
接続されており、このＡＣ／ＤＣコンバータ７３は電圧
Ｖ２を供給する。２つの電源及び２つの双方向電流阻止
ＭＯＳＦＥＴスイッチが図１４に例示されているが、こ
の構造では任意の個数のバッテリーが用いられてよく、
また他の電源が用いられてもよいことは明かである。双
方向電流阻止ＭＯＳＦＥＴスイッチ７０及び７１はバス
７４に接続されており、このバスからは負荷（図示され
ていない）へ出力電圧Ｖoutが供給されている。
イッチとしての典型的な用途を例示した複数の電源を備
えた構造を示している。双方向電流阻止ＭＯＳＦＥＴス
イッチ７０は、バッテリー７２に接続されており、この
バッテリー７２は電圧Ｖ１を供給し、双方向電流阻止Ｍ
ＯＳＦＥＴスイッチ７１はＡＣ／ＤＣコンバータ７３に
接続されており、このＡＣ／ＤＣコンバータ７３は電圧
Ｖ２を供給する。２つの電源及び２つの双方向電流阻止
ＭＯＳＦＥＴスイッチが図１４に例示されているが、こ
の構造では任意の個数のバッテリーが用いられてよく、
また他の電源が用いられてもよいことは明かである。双
方向電流阻止ＭＯＳＦＥＴスイッチ７０及び７１はバス
７４に接続されており、このバスからは負荷（図示され
ていない）へ出力電圧Ｖoutが供給されている。
【００３２】図１５は、図１４の双方向電流阻止ＭＯＳ
ＦＥＴ７０をより詳細に例示している。双方向電流阻止
ＭＯＳＦＥＴ７０はラテラルＭＯＳＦＥＴであり、その
断面が例示されている。双方向電流阻止ＭＯＳＦＥＴ７
０は好ましくは基板７５上にストライプ状若しくは細胞
状のパターンに構成されており、基板７５はこの実施例
ではＰ型の半導体材料からなる。Ｎ＋領域７６及び７７
はＰ基板７５の表面に形成されており、かつチャネル領
域７８によって互いに分離されている。以下の説明で
は、動作中以外は、Ｎ＋領域７６及びＮ＋領域７７の何
れが、より高い正の電位であるかを決定できないので、
Ｎ＋領域７６及びＮ＋領域７７のどちらがソース領域領
域であってドレイン領域であるかを特定できないが、Ｎ
＋領域７６及びＮ＋領域７７は任意にソース領域領域及
びドレイン領域と呼ばれる。ゲート７９はチャネル領域
７８の上に形成され、酸化膜８０によってチャネル領域
７８から分離されている。双方向電流阻止ＭＯＳＦＥＴ
７０は対称的な構造のデバイスであり、Ｎ＋領域７６と
Ｎ＋領域７７の何れもが正または負にバイアスされるの
で、Ｎ＋領域７６とＮ＋領域７７の何れもが、ソース領
域領域及びドレイン領域として指定されないことが注意
される。端子８１はＮ＋領域７６をバッテリー７２に接
続し、端子８２はＮ＋領域７７をバス７４に接続してい
る。ゲート７９は、本発明に基づくゲート駆動回路から
ゲート電圧Ｖgを供給されており、このゲート駆動回路
は以下に詳しく説明される。最後にグランドに接続され
たＰ基板７６とＮ＋領域７６との接合部がダイオードＤ
１として表現され、グランドに接続されたＰ基板７５と
Ｎ＋領域７７との接合部がダイオードＤ２として表現さ
れている。
ＦＥＴ７０をより詳細に例示している。双方向電流阻止
ＭＯＳＦＥＴ７０はラテラルＭＯＳＦＥＴであり、その
断面が例示されている。双方向電流阻止ＭＯＳＦＥＴ７
０は好ましくは基板７５上にストライプ状若しくは細胞
状のパターンに構成されており、基板７５はこの実施例
ではＰ型の半導体材料からなる。Ｎ＋領域７６及び７７
はＰ基板７５の表面に形成されており、かつチャネル領
域７８によって互いに分離されている。以下の説明で
は、動作中以外は、Ｎ＋領域７６及びＮ＋領域７７の何
れが、より高い正の電位であるかを決定できないので、
Ｎ＋領域７６及びＮ＋領域７７のどちらがソース領域領
域であってドレイン領域であるかを特定できないが、Ｎ
＋領域７６及びＮ＋領域７７は任意にソース領域領域及
びドレイン領域と呼ばれる。ゲート７９はチャネル領域
７８の上に形成され、酸化膜８０によってチャネル領域
７８から分離されている。双方向電流阻止ＭＯＳＦＥＴ
７０は対称的な構造のデバイスであり、Ｎ＋領域７６と
Ｎ＋領域７７の何れもが正または負にバイアスされるの
で、Ｎ＋領域７６とＮ＋領域７７の何れもが、ソース領
域領域及びドレイン領域として指定されないことが注意
される。端子８１はＮ＋領域７６をバッテリー７２に接
続し、端子８２はＮ＋領域７７をバス７４に接続してい
る。ゲート７９は、本発明に基づくゲート駆動回路から
ゲート電圧Ｖgを供給されており、このゲート駆動回路
は以下に詳しく説明される。最後にグランドに接続され
たＰ基板７６とＮ＋領域７６との接合部がダイオードＤ
１として表現され、グランドに接続されたＰ基板７５と
Ｎ＋領域７７との接合部がダイオードＤ２として表現さ
れている。
【００３３】図１６は、ドリフトされた双方向電流阻止
ＭＯＳＦＥＴ９０を例示しており、この双方向電流阻止
ＭＯＳＦＥＴ９０は高い電圧（約１４Ｖ以上）で用いら
れる場合、図１５のドリフトされていない双方向電流阻
止ＭＯＳＦＥＴ７０の代わりに用いることができる。双
方向電流阻止ＭＯＳＦＥＴ９０はＮ−ドリフト領域９２
及び９３を含み、このＮ−ドリフト領域９２及び９３
は、双方向電流阻止ＭＯＳＦＥＴ９０がオフ状態の時、
ゲート９５と拡散Ｎ＋ソース領域／ドレイン領域との間
の電界強度を制限し、酸化膜９４のブレークダウン電圧
を改良する。双方向電流阻止ＭＯＳＦＥＴ９０が指定さ
れた動作範囲で導通するために、ゲートはグランドに対
して十分に正にバイアスされていなければならないの
で、ゲート９５をチャネル領域９６から分離している酸
化膜９４は所定の最大のゲート電圧が印加されたときに
ブレークダウンを起こさないように十分な厚さを有して
いなければならない。所定の状況で、双方向電流阻止Ｍ
ＯＳＦＥＴ９０の何れのＮ＋領域も“ドレイン”領域と
して働いても良いので、ドリフト領域はチャネル領域の
両側に形成されていなければならない。
ＭＯＳＦＥＴ９０を例示しており、この双方向電流阻止
ＭＯＳＦＥＴ９０は高い電圧（約１４Ｖ以上）で用いら
れる場合、図１５のドリフトされていない双方向電流阻
止ＭＯＳＦＥＴ７０の代わりに用いることができる。双
方向電流阻止ＭＯＳＦＥＴ９０はＮ−ドリフト領域９２
及び９３を含み、このＮ−ドリフト領域９２及び９３
は、双方向電流阻止ＭＯＳＦＥＴ９０がオフ状態の時、
ゲート９５と拡散Ｎ＋ソース領域／ドレイン領域との間
の電界強度を制限し、酸化膜９４のブレークダウン電圧
を改良する。双方向電流阻止ＭＯＳＦＥＴ９０が指定さ
れた動作範囲で導通するために、ゲートはグランドに対
して十分に正にバイアスされていなければならないの
で、ゲート９５をチャネル領域９６から分離している酸
化膜９４は所定の最大のゲート電圧が印加されたときに
ブレークダウンを起こさないように十分な厚さを有して
いなければならない。所定の状況で、双方向電流阻止Ｍ
ＯＳＦＥＴ９０の何れのＮ＋領域も“ドレイン”領域と
して働いても良いので、ドリフト領域はチャネル領域の
両側に形成されていなければならない。
【００３４】上述された、ドリフトされた双方向電流阻
止ＭＯＳＦＥＴ７０とドリフトされていない双方向電流
阻止ＭＯＳＦＥＴ９０の各々は、対称的な形状を有す
る。即ち、ドレイン領域とソース領域領域の何れもがボ
ディ領域に接続されていない。一般的に、ドリフトされ
ていない双方向電流阻止ＭＯＳＦＥＴ７０は、１４Ｖよ
り高い電圧によってゲート酸化膜８０に強電界が発生
し、ゲート７９の下でアバランシェブレークダウンが生
ずるために、双方向電流阻止ＭＯＳＦＥＴ７０は、１４
Ｖ以下の電圧に対して用いられる。ドリフトされた双方
向電流阻止ＭＯＳＦＥＴ９０は、その構造に応じて、１
８Ｖ未満若しくは２６Ｖ（より高い電圧）未満で用いる
ことができる。
止ＭＯＳＦＥＴ７０とドリフトされていない双方向電流
阻止ＭＯＳＦＥＴ９０の各々は、対称的な形状を有す
る。即ち、ドレイン領域とソース領域領域の何れもがボ
ディ領域に接続されていない。一般的に、ドリフトされ
ていない双方向電流阻止ＭＯＳＦＥＴ７０は、１４Ｖよ
り高い電圧によってゲート酸化膜８０に強電界が発生
し、ゲート７９の下でアバランシェブレークダウンが生
ずるために、双方向電流阻止ＭＯＳＦＥＴ７０は、１４
Ｖ以下の電圧に対して用いられる。ドリフトされた双方
向電流阻止ＭＯＳＦＥＴ９０は、その構造に応じて、１
８Ｖ未満若しくは２６Ｖ（より高い電圧）未満で用いる
ことができる。
【００３５】双方向電流阻止ＭＯＳＦＥＴ用のゲート駆
動回路の構造の最適化 図１７及び図１８は、上述されたドリフトされていない
双方向電流阻止ＭＯＳＦＥＴ７０の基本的な制限を例示
している。図１７に示されているように、オフ状態で
は、ゲート７９とボディ領域７５がグランドに接続され
ている。バッテリー７２に接続された端子８１は、電位
Ｖbattにバイアスされている。もう一方の端子８２は電
位Ｖbusにバイアスされている。図１８に示されている
ように、ゲート７６は、高濃度にドープされた領域Ｎ＋
領域７６及びＮ＋領域７７の一部と重なりあっているの
で、印加されたバイアス電圧の概ね全体（電位Ｖbusと
電位Ｖbatとの電位差）が、オフ状態の間ゲート酸化膜
８０に亘って保持されなければならない。定格の５０％
である８Ｖのバイアス電圧に対して、ゲート酸化膜８０
の厚さは１６Ｖのゲート酸化膜破壊電圧を保証するため
に、１６０ 以上でなければならない。
動回路の構造の最適化 図１７及び図１８は、上述されたドリフトされていない
双方向電流阻止ＭＯＳＦＥＴ７０の基本的な制限を例示
している。図１７に示されているように、オフ状態で
は、ゲート７９とボディ領域７５がグランドに接続され
ている。バッテリー７２に接続された端子８１は、電位
Ｖbattにバイアスされている。もう一方の端子８２は電
位Ｖbusにバイアスされている。図１８に示されている
ように、ゲート７６は、高濃度にドープされた領域Ｎ＋
領域７６及びＮ＋領域７７の一部と重なりあっているの
で、印加されたバイアス電圧の概ね全体（電位Ｖbusと
電位Ｖbatとの電位差）が、オフ状態の間ゲート酸化膜
８０に亘って保持されなければならない。定格の５０％
である８Ｖのバイアス電圧に対して、ゲート酸化膜８０
の厚さは１６Ｖのゲート酸化膜破壊電圧を保証するため
に、１６０ 以上でなければならない。
【００３６】ＭＯＳＦＥＴの適切な動作が３つの変数に
依存することを確実にするために、ゲート酸化膜の厚さ
が必要であることが良く知られている。この３つの変数
は以下に説明される。
依存することを確実にするために、ゲート酸化膜の厚さ
が必要であることが良く知られている。この３つの変数
は以下に説明される。
【００３７】１．ＭＯＳＦＥＴの閾値電圧（ゲート・ド
レイン電圧）であり、この閾値電圧は０．７Ｖから２．
５Ｖである。
レイン電圧）であり、この閾値電圧は０．７Ｖから２．
５Ｖである。
【００３８】２．所望の最小のオン抵抗を達成するため
に必要な、閾値電圧を越えたオーバードライブの程度で
あり、このオーバードライブの程度は閾値電圧よりも４
Ｖから１０Ｖ高い値である。
に必要な、閾値電圧を越えたオーバードライブの程度で
あり、このオーバードライブの程度は閾値電圧よりも４
Ｖから１０Ｖ高い値である。
【００３９】３．グランドに対して固定されたゲート駆
動電圧若しくはソース領域の電位を基準としたゲート駆
動電圧（例えば、最も低く正にバイアスされた拡散領域
の電位）の何れかを供給するゲート駆動回路。
動電圧若しくはソース領域の電位を基準としたゲート駆
動電圧（例えば、最も低く正にバイアスされた拡散領域
の電位）の何れかを供給するゲート駆動回路。
【００４０】図１９〜図２１は、５Ｖバッテリー１１０
３によって駆動されている。ドリフトされていない双方
向電流阻止ＭＯＳＦＥＴの固定された８Ｖゲート駆動電
圧の効果を例示している。図１９に示されているよう
に、オフ状態では、ゲート１１０１はグランドに接続さ
れており、ドレイン領域１１０２は５Ｖバッテリー１１
０３に接続されており、ソース領域１１０４は負荷１１
０５に接続されており、この負荷１１０５は静電容量と
して図示されている。図２０に示されているように、Ｍ
ＯＳＦＥＴがターンオンする時刻ｔ１では、８Ｖのゲー
ト駆動電圧がゲート１１０１に印加され、ゲート酸化膜
１１０６の両端のゲート・ソース電圧Ｖgsは８Ｖとな
る。ゲート・ソース電圧Ｖgsが高い値であるために低い
オン抵抗を伴って、ドレイン領域１１０２からソース領
域１１０４へ電流が流れる。図２１に示されているよう
に、ＭＯＳＦＥＴ１１００がターンオンした後の時刻ｔ
２では、負荷電圧は５Ｖに達し、従ってゲート・ソース
電圧Ｖgsが３Ｖに低下し、ゲート・ソース電圧Ｖgsが低
下することによって、ＭＯＳＦＥＴ１１００のオン抵抗
が増加する。言い換えれば、ゲート駆動電圧をＭＯＳＦ
ＥＴの電源の電圧に制限し、ゲート駆動電圧をグランド
電位を基準とすることによって、ゲート・ソース電圧Ｖ
gsは負荷電圧が増加するときに減少し、従ってＭＯＳＦ
ＥＴ１１００がオフ状態からオン状態に遷移する間にＭ
ＯＳＦＥＴ１１００のオン抵抗が増加する。
３によって駆動されている。ドリフトされていない双方
向電流阻止ＭＯＳＦＥＴの固定された８Ｖゲート駆動電
圧の効果を例示している。図１９に示されているよう
に、オフ状態では、ゲート１１０１はグランドに接続さ
れており、ドレイン領域１１０２は５Ｖバッテリー１１
０３に接続されており、ソース領域１１０４は負荷１１
０５に接続されており、この負荷１１０５は静電容量と
して図示されている。図２０に示されているように、Ｍ
ＯＳＦＥＴがターンオンする時刻ｔ１では、８Ｖのゲー
ト駆動電圧がゲート１１０１に印加され、ゲート酸化膜
１１０６の両端のゲート・ソース電圧Ｖgsは８Ｖとな
る。ゲート・ソース電圧Ｖgsが高い値であるために低い
オン抵抗を伴って、ドレイン領域１１０２からソース領
域１１０４へ電流が流れる。図２１に示されているよう
に、ＭＯＳＦＥＴ１１００がターンオンした後の時刻ｔ
２では、負荷電圧は５Ｖに達し、従ってゲート・ソース
電圧Ｖgsが３Ｖに低下し、ゲート・ソース電圧Ｖgsが低
下することによって、ＭＯＳＦＥＴ１１００のオン抵抗
が増加する。言い換えれば、ゲート駆動電圧をＭＯＳＦ
ＥＴの電源の電圧に制限し、ゲート駆動電圧をグランド
電位を基準とすることによって、ゲート・ソース電圧Ｖ
gsは負荷電圧が増加するときに減少し、従ってＭＯＳＦ
ＥＴ１１００がオフ状態からオン状態に遷移する間にＭ
ＯＳＦＥＴ１１００のオン抵抗が増加する。
【００４１】図２２及び図２３は、ドリフトされていな
い双方向電流阻止ＭＯＳＦＥＴ１２００のオン抵抗を低
減する方法を例示している。図２２に示されているよう
に、１５Ｖ一定のゲート電位ＶgがＭＯＳＦＥＴ１２０
０のゲート１２０１に印加されている場合、ＭＯＳＦＥ
Ｔ１２００のターンオン後の時刻ｔ２で、ゲート・ソー
ス電圧Ｖgsが１０Ｖとなる。ゲート電位Ｖgが高いため
に、ソース領域１２０２とドレイン領域１２０４との間
に極小のオン抵抗が形成される。しかし、固定されたゲ
ート電位Ｖgが用いられているために、ゲート領域１２
０１とソース領域１２０４を分離しているゲート酸化膜
１２０６の両端には、ＭＯＳＦＥＴ１２００がターンオ
ンした時刻ｔ１で、１５Ｖのゲート・ソース電圧Ｖgsが
発生する。即ち、１５Ｖの電圧がゲート酸化膜１２０６
に印加されることになる。５０％のゲート電圧Ｖgの値
を用いた場合、１５Ｖのゲート・ソース電圧Ｖgsによっ
て、ゲート酸化膜１２０６は３００ 以上の値となる。
い双方向電流阻止ＭＯＳＦＥＴ１２００のオン抵抗を低
減する方法を例示している。図２２に示されているよう
に、１５Ｖ一定のゲート電位ＶgがＭＯＳＦＥＴ１２０
０のゲート１２０１に印加されている場合、ＭＯＳＦＥ
Ｔ１２００のターンオン後の時刻ｔ２で、ゲート・ソー
ス電圧Ｖgsが１０Ｖとなる。ゲート電位Ｖgが高いため
に、ソース領域１２０２とドレイン領域１２０４との間
に極小のオン抵抗が形成される。しかし、固定されたゲ
ート電位Ｖgが用いられているために、ゲート領域１２
０１とソース領域１２０４を分離しているゲート酸化膜
１２０６の両端には、ＭＯＳＦＥＴ１２００がターンオ
ンした時刻ｔ１で、１５Ｖのゲート・ソース電圧Ｖgsが
発生する。即ち、１５Ｖの電圧がゲート酸化膜１２０６
に印加されることになる。５０％のゲート電圧Ｖgの値
を用いた場合、１５Ｖのゲート・ソース電圧Ｖgsによっ
て、ゲート酸化膜１２０６は３００ 以上の値となる。
【００４２】図２４及び図２５は、ゲート電位Ｖgがソ
ース領域１３０４を基準とし、かつ負荷電圧と共にフロ
ート状態となっている、ドリフトされていない双方向電
流阻止ＭＯＳＦＥＴ１３００のオン抵抗を低減する他の
方法を例示している。この場合、ゲート・ソース電圧Ｖ
gsは常に１０Ｖ一定であり、従って耐圧の高いゲート酸
化膜１３０６を必要としなくなる。フローティングゲー
ト駆動回路のゲート電圧Ｖgのゲート・グランド基準電
圧は、ソース電圧Ｖsに１０Ｖを加えた値として表現で
きる。
ース領域１３０４を基準とし、かつ負荷電圧と共にフロ
ート状態となっている、ドリフトされていない双方向電
流阻止ＭＯＳＦＥＴ１３００のオン抵抗を低減する他の
方法を例示している。この場合、ゲート・ソース電圧Ｖ
gsは常に１０Ｖ一定であり、従って耐圧の高いゲート酸
化膜１３０６を必要としなくなる。フローティングゲー
ト駆動回路のゲート電圧Ｖgのゲート・グランド基準電
圧は、ソース電圧Ｖsに１０Ｖを加えた値として表現で
きる。
【００４３】ゲート酸化膜１３０６を基板の電位から遮
蔽する反転相が形成されることによって、ゲート酸化膜
１３０６は１０Ｖ以上の電圧には耐えないこが注意され
る。従って、電流が流れている間、一方の領域１３０４
若しくは領域１３０２が常により高い正の電位を有して
いる場合、ゲート駆動回路は他方のより電位の低い領域
を基準とすることができる。このようなゲート駆動回路
とＭＯＳＦＥＴ１３００との組合せは、２つの方向の電
流を阻止し、かつ１つの方向に電流を流すＭＯＳＦＥ
Ｔ、即ちＭＯＳＦＥＴ１３００のゲート領域１３０２か
らソース領域１３０４への電流のみを保持するＭＯＳＦ
ＥＴを生み出す。領域１３０２と領域１３０４のより高
い電位が基準とされた場合、ＭＯＳＦＥＴ１３００がタ
ーンオンした瞬間、ゲート酸化膜はソース領域の電位と
１０Ｖのゲート駆動電圧の両方に耐えなければならな
い。しかし、多くのカスケード接続されたバッテリーの
応用例では、上述されたように、より電位の高い領域及
びより電位の低い領域は知られておらず、即ち、バスの
電位と比較してバッテリー１３０７が放電されているか
若しくは新たに充電されているかによってＭＯＳＦＥＴ
１３００が導通するとき、領域１３０２若しくは領域１
３０４の何れがより電位の低い領域となっても良い。従
って、双方向電流阻止ＭＯＳＦＥＴ１３００のためのよ
り有効なフローティングゲート駆動電圧Ｖgを生み出す
ために、ゲート駆動電圧Ｖgを領域１３０２若しくは領
域１３０４のより電位の低い領域に対して１０Ｖ高い電
位とすることが必要である。このようにゲート駆動電圧
Ｖgを設定することによって、ゲート駆動回路とＭＯＳ
ＦＥＴ１３００を組み合わせることによって、双方向電
流阻止及び双方向導通ＭＯＳＦＥＴを生み出すことがで
き、即ち、ＭＯＳＦＥＴを流れる電流は、領域１３０２
から１３０４へ及び領域１３０４から１３０２へ両方向
に流れることが可能となる。より電位の低い領域１３０
２若しくは１３０４よりも１０Ｖ高いフローティングゲ
ート駆動電圧Ｖgを発生するゲート駆動回路が以下に説
明される。
蔽する反転相が形成されることによって、ゲート酸化膜
１３０６は１０Ｖ以上の電圧には耐えないこが注意され
る。従って、電流が流れている間、一方の領域１３０４
若しくは領域１３０２が常により高い正の電位を有して
いる場合、ゲート駆動回路は他方のより電位の低い領域
を基準とすることができる。このようなゲート駆動回路
とＭＯＳＦＥＴ１３００との組合せは、２つの方向の電
流を阻止し、かつ１つの方向に電流を流すＭＯＳＦＥ
Ｔ、即ちＭＯＳＦＥＴ１３００のゲート領域１３０２か
らソース領域１３０４への電流のみを保持するＭＯＳＦ
ＥＴを生み出す。領域１３０２と領域１３０４のより高
い電位が基準とされた場合、ＭＯＳＦＥＴ１３００がタ
ーンオンした瞬間、ゲート酸化膜はソース領域の電位と
１０Ｖのゲート駆動電圧の両方に耐えなければならな
い。しかし、多くのカスケード接続されたバッテリーの
応用例では、上述されたように、より電位の高い領域及
びより電位の低い領域は知られておらず、即ち、バスの
電位と比較してバッテリー１３０７が放電されているか
若しくは新たに充電されているかによってＭＯＳＦＥＴ
１３００が導通するとき、領域１３０２若しくは領域１
３０４の何れがより電位の低い領域となっても良い。従
って、双方向電流阻止ＭＯＳＦＥＴ１３００のためのよ
り有効なフローティングゲート駆動電圧Ｖgを生み出す
ために、ゲート駆動電圧Ｖgを領域１３０２若しくは領
域１３０４のより電位の低い領域に対して１０Ｖ高い電
位とすることが必要である。このようにゲート駆動電圧
Ｖgを設定することによって、ゲート駆動回路とＭＯＳ
ＦＥＴ１３００を組み合わせることによって、双方向電
流阻止及び双方向導通ＭＯＳＦＥＴを生み出すことがで
き、即ち、ＭＯＳＦＥＴを流れる電流は、領域１３０２
から１３０４へ及び領域１３０４から１３０２へ両方向
に流れることが可能となる。より電位の低い領域１３０
２若しくは１３０４よりも１０Ｖ高いフローティングゲ
ート駆動電圧Ｖgを発生するゲート駆動回路が以下に説
明される。
【００４４】要約すると、ドリフトされていないバイラ
テラル電流阻止ＭＯＳＦＥＴがゲート酸化膜の厚さを増
加することによって一定の電圧によって駆動され、また
はドレイン領域若しくはソース領域のより電位の低い領
域を基準とするフローティングゲート駆動電圧によって
駆動される。
テラル電流阻止ＭＯＳＦＥＴがゲート酸化膜の厚さを増
加することによって一定の電圧によって駆動され、また
はドレイン領域若しくはソース領域のより電位の低い領
域を基準とするフローティングゲート駆動電圧によって
駆動される。
【００４５】ドリフトされた双方向電流阻止ＭＯＳＦＥ
Ｔを駆動するために一定のゲート駆動電圧を使用するこ
とによって、ドリフトされていないＭＯＳＦＥＴでは引
き起こされなかった問題が発生する。その理由は、ボデ
ィ効果を低く保つために、ドリフトされたＭＯＳＦＥＴ
のゲート酸化膜の厚さを小さくしなければならないから
である。ボディ効果は、逆バイアスされたソース・ボデ
ィ接合部の影響であり、このボディ効果によって、閾値
電圧Ｖtが増加し、閾値電圧Ｖtの増加した分だけゲート
駆動電圧Ｖgs−Ｖtが減少し、これによってオン抵抗Ｒd
sが増加する。上述されたように、ＭＯＳＦＥＴのオン
抵抗を低くするためには、一定のゲート駆動電圧がソー
ス領域の電位よりも１０Ｖ高くなければならず、従って
ドレイン領域の電位とソース領域の電位が等しいとき、
ゲート・ドレイン電圧は１０Ｖとなる。しかし、ドリフ
トされた双方向電流阻止ＭＯＳＦＥＴは、１８Ｖの（若
しくはそれ以上の）バッテリーによって駆動された回路
内に組み込まれ、かつゲート駆動回路は回路の電圧より
１０Ｖ高い電圧を生み出さなければならないので、ゲー
ト駆動回路は約３０Ｖの電圧を生み出す必要がある。安
全な動作を確実にしかつ電流のリークを防止するため
に、ゲート酸化膜の厚さは、６０Ｖのゲート・ドレイン
電圧（５０％定格を用いている）に耐えるために、７０
０ 以上でなければならない。ドリフトされていない双
方向電流阻止ＭＯＳＦＥＴと同様に、最悪の場合の電界
はＭＯＳＦＥＴがターンオンする瞬間にゲートに発生す
る。ＭＯＳＦＥＴがターンオンした後、チャネルがゲー
ト酸化膜を基板の電位から遮蔽する。
Ｔを駆動するために一定のゲート駆動電圧を使用するこ
とによって、ドリフトされていないＭＯＳＦＥＴでは引
き起こされなかった問題が発生する。その理由は、ボデ
ィ効果を低く保つために、ドリフトされたＭＯＳＦＥＴ
のゲート酸化膜の厚さを小さくしなければならないから
である。ボディ効果は、逆バイアスされたソース・ボデ
ィ接合部の影響であり、このボディ効果によって、閾値
電圧Ｖtが増加し、閾値電圧Ｖtの増加した分だけゲート
駆動電圧Ｖgs−Ｖtが減少し、これによってオン抵抗Ｒd
sが増加する。上述されたように、ＭＯＳＦＥＴのオン
抵抗を低くするためには、一定のゲート駆動電圧がソー
ス領域の電位よりも１０Ｖ高くなければならず、従って
ドレイン領域の電位とソース領域の電位が等しいとき、
ゲート・ドレイン電圧は１０Ｖとなる。しかし、ドリフ
トされた双方向電流阻止ＭＯＳＦＥＴは、１８Ｖの（若
しくはそれ以上の）バッテリーによって駆動された回路
内に組み込まれ、かつゲート駆動回路は回路の電圧より
１０Ｖ高い電圧を生み出さなければならないので、ゲー
ト駆動回路は約３０Ｖの電圧を生み出す必要がある。安
全な動作を確実にしかつ電流のリークを防止するため
に、ゲート酸化膜の厚さは、６０Ｖのゲート・ドレイン
電圧（５０％定格を用いている）に耐えるために、７０
０ 以上でなければならない。ドリフトされていない双
方向電流阻止ＭＯＳＦＥＴと同様に、最悪の場合の電界
はＭＯＳＦＥＴがターンオンする瞬間にゲートに発生す
る。ＭＯＳＦＥＴがターンオンした後、チャネルがゲー
ト酸化膜を基板の電位から遮蔽する。
【００４６】対称形のドリフトされた双方向電流阻止Ｍ
ＯＳＦＥＴの最大電圧は、ゲート・ドレイン電圧降下の
ほとんどがドリフト領域で発生するために、オフ状態の
条件によって限定されないことが注目される。一方、こ
の最大電圧の範囲は、ターンオン時及びオン状態の条件
によって大きく影響される。
ＯＳＦＥＴの最大電圧は、ゲート・ドレイン電圧降下の
ほとんどがドリフト領域で発生するために、オフ状態の
条件によって限定されないことが注目される。一方、こ
の最大電圧の範囲は、ターンオン時及びオン状態の条件
によって大きく影響される。
【００４７】ゲート駆動回路 本発明に基づくゲート駆動回路が、図２６〜図３１を参
照しながら以下に説明される。
照しながら以下に説明される。
【００４８】固定された（ｆｉｘｅｄ）ゲート駆動電圧
及びフローティング（ｆｌｏａｔｉｎｇ）ゲート駆動電
圧に関する各状態では、開示されたドリフトされたＮチ
ャネル双方向電流阻止ＭＯＳＦＥＴ若しくはドリフトさ
れていないＮチャネル双方向電流阻止ＭＯＳＦＥＴのゲ
ート駆動電圧は、最小のオン抵抗を得るために、ソース
領域若しくはドレイン領域に印加された最大電圧を少な
くとも１０Ｖ超過しなければならない。このゲート駆動
電圧を提供する経済的かつ実際的な唯一の方法はチャー
ジポンプ回路を用いることである。チャージポンプ回路
は公知の装置であり、入力電圧Ｖinより高い出力電圧Ｖ
cpを生み出すために用いられる。図２６は、チャージポ
ンプ回路の１つの例である。チャージポンプ回路に関す
る更に詳しい説明は、本件と同一の出願人による１９９
３年５月２６日に出願された米国特許出願第０８／０６
７，３６５号明細書に記載されており、この特許出願明
細書はここで言及したことによって、本出願の一部とさ
れたい。
及びフローティング（ｆｌｏａｔｉｎｇ）ゲート駆動電
圧に関する各状態では、開示されたドリフトされたＮチ
ャネル双方向電流阻止ＭＯＳＦＥＴ若しくはドリフトさ
れていないＮチャネル双方向電流阻止ＭＯＳＦＥＴのゲ
ート駆動電圧は、最小のオン抵抗を得るために、ソース
領域若しくはドレイン領域に印加された最大電圧を少な
くとも１０Ｖ超過しなければならない。このゲート駆動
電圧を提供する経済的かつ実際的な唯一の方法はチャー
ジポンプ回路を用いることである。チャージポンプ回路
は公知の装置であり、入力電圧Ｖinより高い出力電圧Ｖ
cpを生み出すために用いられる。図２６は、チャージポ
ンプ回路の１つの例である。チャージポンプ回路に関す
る更に詳しい説明は、本件と同一の出願人による１９９
３年５月２６日に出願された米国特許出願第０８／０６
７，３６５号明細書に記載されており、この特許出願明
細書はここで言及したことによって、本出願の一部とさ
れたい。
【００４９】図２７は、本発明の第１実施例を例示して
おり、この実施例では固定されたゲート駆動電圧が、双
方向電流阻止ＭＯＳＦＥＴ１５００を駆動するために用
いられている。このゲート駆動回路は、ＭＯＳＦＥＴ１
５００のソース領域１５０２とドレイン領域１５０４に
接続された入力端子を備えている。第１ダイオードＤ３
は、ソース領域１５０２とチャージポンプ回路１５１０
との間に接続されており、第１ダイオードＤ３のアノー
ドがソース領域１５０２に接続されており、第１ダイオ
ードＤ３のカソードがチャージポンプ回路１５１０の入
力端子に接続されている。同様に、第２ダイオードＤ４
が、ソース領域１５０２とチャージポンプ回路１５１０
との間に接続されており、第２ダイオードＤ４のアノー
ドがソース領域１５０２に接続されており、第２ダイオ
ードＤ４のカソードがチャージポンプ回路１５１０の入
力端子に接続されている。チャージポンプ回路１５１０
の出力電圧Ｖcpは、ＭＯＳＦＥＴ１５００のゲート１５
０１に接続されている。更に、グランドに接続されたツ
ェナーダイオードＤ５は、所定のブレークダウン電圧Ｂ
Ｖzを有し、そのカソードがチャージポンプ回路１５１
０の出力端子に接続されている。最後に、スイッチ１５
２０がゲート１５０１とチャージポンプ回路１５１０の
間に接続されている。
おり、この実施例では固定されたゲート駆動電圧が、双
方向電流阻止ＭＯＳＦＥＴ１５００を駆動するために用
いられている。このゲート駆動回路は、ＭＯＳＦＥＴ１
５００のソース領域１５０２とドレイン領域１５０４に
接続された入力端子を備えている。第１ダイオードＤ３
は、ソース領域１５０２とチャージポンプ回路１５１０
との間に接続されており、第１ダイオードＤ３のアノー
ドがソース領域１５０２に接続されており、第１ダイオ
ードＤ３のカソードがチャージポンプ回路１５１０の入
力端子に接続されている。同様に、第２ダイオードＤ４
が、ソース領域１５０２とチャージポンプ回路１５１０
との間に接続されており、第２ダイオードＤ４のアノー
ドがソース領域１５０２に接続されており、第２ダイオ
ードＤ４のカソードがチャージポンプ回路１５１０の入
力端子に接続されている。チャージポンプ回路１５１０
の出力電圧Ｖcpは、ＭＯＳＦＥＴ１５００のゲート１５
０１に接続されている。更に、グランドに接続されたツ
ェナーダイオードＤ５は、所定のブレークダウン電圧Ｂ
Ｖzを有し、そのカソードがチャージポンプ回路１５１
０の出力端子に接続されている。最後に、スイッチ１５
２０がゲート１５０１とチャージポンプ回路１５１０の
間に接続されている。
【００５０】図２７に示されたゲート駆動回路では、チ
ャージポンプ回路１５１０の入力電圧Ｖinは、ソース領
域１５０２若しくはドレイン領域１５０４のより高い電
位から、ダイオードＤ３及びＤ４の電圧降下を引いた値
に等しい。ソース領域１５０２若しくはドレイン領域１
５０４のより高い電位の領域のみがその関連するダイオ
ードＤ３若しくはＤ４を順方向にバイアスするので、ソ
ース領域１５０２若しくはドレイン領域１５０４のより
負の電位の領域は電圧Ｖinに影響を及ぼさない。図２６
に示されたチャージポンプ回路と等しいチャージポンプ
回路に対して、電圧Ｖcpは入力電圧Ｖinの３倍の値から
２．１Ｖを引いた値となっている。ダイオードの電圧降
下が０．７Ｖであり、ソース領域１５０２及びドレイン
領域１５０４の最大の電位が１０Ｖであると仮定すれ
ば、チャージポンプ回路１５１０の出力電圧Ｖcpはグラ
ンド電位よりも約２５Ｖ高い値となる。双方向電流阻止
ＭＯＳＦＥＴ１５００が導通し、ソース電位がドレイン
電位を上昇させ、Ｖgsが１５Ｖ（２５Ｖ−１０Ｖ）とな
る。チャージポンプ回路の出力電圧Ｖcpが、ツェナーダ
イオードの所定のブレークダウン電圧ＢＶzを、例えば
２７Ｖを越えた場合、ツェナーダイオードＤ５はアバラ
ンシェブレークダウンを起こし、ゲート１５０１に印加
される最大の電圧をクランプする。
ャージポンプ回路１５１０の入力電圧Ｖinは、ソース領
域１５０２若しくはドレイン領域１５０４のより高い電
位から、ダイオードＤ３及びＤ４の電圧降下を引いた値
に等しい。ソース領域１５０２若しくはドレイン領域１
５０４のより高い電位の領域のみがその関連するダイオ
ードＤ３若しくはＤ４を順方向にバイアスするので、ソ
ース領域１５０２若しくはドレイン領域１５０４のより
負の電位の領域は電圧Ｖinに影響を及ぼさない。図２６
に示されたチャージポンプ回路と等しいチャージポンプ
回路に対して、電圧Ｖcpは入力電圧Ｖinの３倍の値から
２．１Ｖを引いた値となっている。ダイオードの電圧降
下が０．７Ｖであり、ソース領域１５０２及びドレイン
領域１５０４の最大の電位が１０Ｖであると仮定すれ
ば、チャージポンプ回路１５１０の出力電圧Ｖcpはグラ
ンド電位よりも約２５Ｖ高い値となる。双方向電流阻止
ＭＯＳＦＥＴ１５００が導通し、ソース電位がドレイン
電位を上昇させ、Ｖgsが１５Ｖ（２５Ｖ−１０Ｖ）とな
る。チャージポンプ回路の出力電圧Ｖcpが、ツェナーダ
イオードの所定のブレークダウン電圧ＢＶzを、例えば
２７Ｖを越えた場合、ツェナーダイオードＤ５はアバラ
ンシェブレークダウンを起こし、ゲート１５０１に印加
される最大の電圧をクランプする。
【００５１】上述された第１の実施例に基づくゲート駆
動回路は、グランドに対して固定されたゲート駆動電圧
Ｖgを発生し、従って、固定された電圧を出力するゲー
ト駆動回路に関連する上述された制限に限定されてい
る。
動回路は、グランドに対して固定されたゲート駆動電圧
Ｖgを発生し、従って、固定された電圧を出力するゲー
ト駆動回路に関連する上述された制限に限定されてい
る。
【００５２】ダイオードＤ３及びＤ４を省略することが
でき、かつチャージポンプ回路１５１０が別個の電源か
ら電力を供給されることが可能であるので、これまで開
示された方法は、チャージポンプ回路１５１０の出力電
圧がツェナーダイオードのクランプ電圧以下である限
り、チャージポンプ回路１５１０のグランド電位を基準
とする出力電圧が、ＭＯＳＦＥＴのより高い電位の端子
電圧に比例して増加するという利点をもたらす。ＭＯＳ
ＦＥＴ１５００の端子の電位を上昇させるためには、高
いゲート駆動電圧が、より高い電圧での高いボディ効果
を相殺し、従ってオン抵抗Ｒdsを低い値に保つ。チャー
ジポンプ回路１５１０が一定の入力電圧を供給されてい
る場合、ゲート駆動電圧は１３．２Ｖとなり、この値は
ＭＯＳＦＥＴ１５００の十分な動作範囲には不十分な値
である。
でき、かつチャージポンプ回路１５１０が別個の電源か
ら電力を供給されることが可能であるので、これまで開
示された方法は、チャージポンプ回路１５１０の出力電
圧がツェナーダイオードのクランプ電圧以下である限
り、チャージポンプ回路１５１０のグランド電位を基準
とする出力電圧が、ＭＯＳＦＥＴのより高い電位の端子
電圧に比例して増加するという利点をもたらす。ＭＯＳ
ＦＥＴ１５００の端子の電位を上昇させるためには、高
いゲート駆動電圧が、より高い電圧での高いボディ効果
を相殺し、従ってオン抵抗Ｒdsを低い値に保つ。チャー
ジポンプ回路１５１０が一定の入力電圧を供給されてい
る場合、ゲート駆動電圧は１３．２Ｖとなり、この値は
ＭＯＳＦＥＴ１５００の十分な動作範囲には不十分な値
である。
【００５３】図２８及び図２９は、本発明の第２の実施
例及び第３の実施例を各々例示している。この第２の実
施例及び第３の実施例に共通な構成要素には、等しい符
号が付されている。
例及び第３の実施例を各々例示している。この第２の実
施例及び第３の実施例に共通な構成要素には、等しい符
号が付されている。
【００５４】図２８は、本発明の第２の実施例に基づく
ゲート駆動回路を例示しており、このゲート駆動回路で
は、フローティングゲート駆動電圧Ｖgが、双方向電流
阻止ＭＯＳＦＥＴ１６００のゲート１６０１に印加され
ている。第１の実施例と同様に、本発明の第２の実施例
に基づくゲート駆動回路は、チャージポンプ回路１６１
０を含み、このチャージポンプ回路１６１０の入力端子
は、ＭＯＳＦＥＴ１６００のソース領域１６０２とドレ
イン領域１６０４に接続されている。第１ダイオードＤ
３はソース領域１６０２とチャージポンプ回路１６１０
との間に接続されており、第１ダイオードＤ３のアノー
ドはソース領域１６０２に接続されており、第１ダイオ
ードＤ３のカソードはチャージポンプ回路１６１０の入
力端子に接続されている。同様に、第２ダイオードＤ４
はソース領域１６０２とチャージポンプ回路１６１０と
の間に接続されており、第２ダイオードＤ４のアノード
はソース領域１６０２に接続されており、第２ダイオー
ドＤ４のカソードはチャージポンプ回路１６１０の入力
端子に接続されている。この回路に於て、チャージポン
プ回路１６１０の入力電圧Ｖinは、ソース領域１６０２
の電位Ｖxとドレイン領域１６０４の電位Ｖyのうちのよ
り高い電位から、各々の領域に関連するダイオードＤ３
及びＤ４の電圧降下を引いた値に等しい。チャージポン
プ回路１６１０の出力電圧ＶcpはＭＯＳＦＥＴ１６００
のゲート１６０１に印加されている。更に、所定のブレ
ークダウン電圧のツェナーダイオードＤ６のカソードに
は、チャージポンプ回路の出力電圧Ｖcpが供給されてお
り、ツェナーダイオードＤ６のアノードはソース領域１
６０２に接続されている。最後に、スイッチ１６２０が
ゲート１６０１とチャージポンプ回路１６１０の出力端
子とに接続されている。
ゲート駆動回路を例示しており、このゲート駆動回路で
は、フローティングゲート駆動電圧Ｖgが、双方向電流
阻止ＭＯＳＦＥＴ１６００のゲート１６０１に印加され
ている。第１の実施例と同様に、本発明の第２の実施例
に基づくゲート駆動回路は、チャージポンプ回路１６１
０を含み、このチャージポンプ回路１６１０の入力端子
は、ＭＯＳＦＥＴ１６００のソース領域１６０２とドレ
イン領域１６０４に接続されている。第１ダイオードＤ
３はソース領域１６０２とチャージポンプ回路１６１０
との間に接続されており、第１ダイオードＤ３のアノー
ドはソース領域１６０２に接続されており、第１ダイオ
ードＤ３のカソードはチャージポンプ回路１６１０の入
力端子に接続されている。同様に、第２ダイオードＤ４
はソース領域１６０２とチャージポンプ回路１６１０と
の間に接続されており、第２ダイオードＤ４のアノード
はソース領域１６０２に接続されており、第２ダイオー
ドＤ４のカソードはチャージポンプ回路１６１０の入力
端子に接続されている。この回路に於て、チャージポン
プ回路１６１０の入力電圧Ｖinは、ソース領域１６０２
の電位Ｖxとドレイン領域１６０４の電位Ｖyのうちのよ
り高い電位から、各々の領域に関連するダイオードＤ３
及びＤ４の電圧降下を引いた値に等しい。チャージポン
プ回路１６１０の出力電圧ＶcpはＭＯＳＦＥＴ１６００
のゲート１６０１に印加されている。更に、所定のブレ
ークダウン電圧のツェナーダイオードＤ６のカソードに
は、チャージポンプ回路の出力電圧Ｖcpが供給されてお
り、ツェナーダイオードＤ６のアノードはソース領域１
６０２に接続されている。最後に、スイッチ１６２０が
ゲート１６０１とチャージポンプ回路１６１０の出力端
子とに接続されている。
【００５５】図２８に示されたゲート駆動回路では、ゲ
ート駆動電圧Ｖgは、ソース領域１６０２若しくはドレ
イン領域１６０４のより低い電位から各領域に関連する
ツェナーダイオードＤ６及びＤ７の電圧降下を引いた値
と等しい電位にフロート（ｆｌｏａｔ）している。即
ち、チャージポンプ回路の出力電圧Ｖcpはツェナーダイ
オードＤ６が接続されていることによって低減され、ゲ
ート１６０１に印加されるゲート駆動電圧Ｖgはソース
領域１６０２及びドレイン領域１６０４のより低い電位
を基準とするツェナーダイオードＤ６及びＤ７に関連す
るブレークダウン電圧にクランプされている。第２の実
施例に基づくゲート駆動回路の利点は、この第２の実施
例のゲート・ソース電圧が、ツェナーダイオードＤ６及
びＤ７のブレークダウン電圧に制限されるために、ゲー
ト酸化膜１６０６が上述された第１の実施例のゲート酸
化膜よりも薄く形成されるということである。しかし、
第２の実施例のゲート駆動回路の欠点の１つは、ツェナ
ーダイオードＤ６及びＤ７がブレークダウン状態で電流
を流すために、バッテリーの電力が消耗されるというこ
とである。
ート駆動電圧Ｖgは、ソース領域１６０２若しくはドレ
イン領域１６０４のより低い電位から各領域に関連する
ツェナーダイオードＤ６及びＤ７の電圧降下を引いた値
と等しい電位にフロート（ｆｌｏａｔ）している。即
ち、チャージポンプ回路の出力電圧Ｖcpはツェナーダイ
オードＤ６が接続されていることによって低減され、ゲ
ート１６０１に印加されるゲート駆動電圧Ｖgはソース
領域１６０２及びドレイン領域１６０４のより低い電位
を基準とするツェナーダイオードＤ６及びＤ７に関連す
るブレークダウン電圧にクランプされている。第２の実
施例に基づくゲート駆動回路の利点は、この第２の実施
例のゲート・ソース電圧が、ツェナーダイオードＤ６及
びＤ７のブレークダウン電圧に制限されるために、ゲー
ト酸化膜１６０６が上述された第１の実施例のゲート酸
化膜よりも薄く形成されるということである。しかし、
第２の実施例のゲート駆動回路の欠点の１つは、ツェナ
ーダイオードＤ６及びＤ７がブレークダウン状態で電流
を流すために、バッテリーの電力が消耗されるというこ
とである。
【００５６】図２９は、本発明の第３の実施例に基づく
ゲート駆動回路を例示している。第２の実施例と同様
に、第３の実施例に基づくゲート駆動回路は、チャージ
ポンプ回路１６１０を含み、このチャージポンプ回路１
６１０の出力端子は、ツェナーダイオードＤ６及びＤ７
を介して双方向電流阻止ＭＯＳＦＥＴ１６００のソース
領域１６０２とドレイン領域１６０４に接続されてい
る。しかし、この第３の実施例に基づけば、Ｐチャネル
ＭＯＳＦＥＴ１６３０はチャージポンプ回路１６１０と
双方向電流阻止ＭＯＳＦＥＴ１６００のゲートとの間に
接続されており、ＰチャネルＭＯＳＦＥＴ１６３０のゲ
ートはツェナーダイオードＤ６とＤ７とに接続されてお
り、ＰチャネルＭＯＳＦＥＴ１６３０のゲート駆動電圧
は、ソース領域１６０３若しくはドレイン領域１６０４
のより低い電位によって決定される。更に、電流源１６
４０が、チャージポンプ回路１６１０と、ツェナーダイ
オードＤ６及びＤ７のカソードとの間に接続されてお
り、チャージポンプ回路１６１０によって駆動される負
荷を低減している。
ゲート駆動回路を例示している。第２の実施例と同様
に、第３の実施例に基づくゲート駆動回路は、チャージ
ポンプ回路１６１０を含み、このチャージポンプ回路１
６１０の出力端子は、ツェナーダイオードＤ６及びＤ７
を介して双方向電流阻止ＭＯＳＦＥＴ１６００のソース
領域１６０２とドレイン領域１６０４に接続されてい
る。しかし、この第３の実施例に基づけば、Ｐチャネル
ＭＯＳＦＥＴ１６３０はチャージポンプ回路１６１０と
双方向電流阻止ＭＯＳＦＥＴ１６００のゲートとの間に
接続されており、ＰチャネルＭＯＳＦＥＴ１６３０のゲ
ートはツェナーダイオードＤ６とＤ７とに接続されてお
り、ＰチャネルＭＯＳＦＥＴ１６３０のゲート駆動電圧
は、ソース領域１６０３若しくはドレイン領域１６０４
のより低い電位によって決定される。更に、電流源１６
４０が、チャージポンプ回路１６１０と、ツェナーダイ
オードＤ６及びＤ７のカソードとの間に接続されてお
り、チャージポンプ回路１６１０によって駆動される負
荷を低減している。
【００５７】第２の実施例及び３の実施例の何れに於て
も、図２９に示されているような所望に応じて設けられ
るＮチャネルＭＯＳＦＥＴ１６５０が用いられ、スイッ
チ１６２０が開くことによって、双方向電流阻止ＭＯＳ
ＦＥＴがチャージポンプ回路１６１０から切り離された
とき、双方向電流阻止ＭＯＳＦＥＴ１６００のゲートの
電位をグランド電位まで引き上げるために用いられる。
も、図２９に示されているような所望に応じて設けられ
るＮチャネルＭＯＳＦＥＴ１６５０が用いられ、スイッ
チ１６２０が開くことによって、双方向電流阻止ＭＯＳ
ＦＥＴがチャージポンプ回路１６１０から切り離された
とき、双方向電流阻止ＭＯＳＦＥＴ１６００のゲートの
電位をグランド電位まで引き上げるために用いられる。
【００５８】図３０及び図３１は、本発明の第４の実施
例及び第５の実施例を各々示している。この第４の実施
例及び第５の実施例の共通する構成要素には、等しい符
号が付されている。
例及び第５の実施例を各々示している。この第４の実施
例及び第５の実施例の共通する構成要素には、等しい符
号が付されている。
【００５９】図３０は、本発明の第４の実施例に基づく
ゲート駆動回路を例示しており、このゲート駆動回路で
は、フローティングゲート駆動電圧Ｖｇは、双方向電流
阻止ＭＯＳＦＥＴ１７００のゲート１７０１に印加され
ている。第１の実施例乃至第３の実施例と同様に、本発
明の第４の実施例に基づくゲート駆動回路は、チャージ
ポンプ回路１７１０を含み、このチャージポンプ回路１
７１０の入力端子はＭＯＳＦＥＴ１７００のソース領域
１７０２とドレイン領域１７０４に接続されている。第
１ダイオードＤ３はソース領域１７０２とチャージポン
プ回路１７１０との間に接続されており、第１ダイオー
ドＤ３のアノードはソース領域１７０２に接続されてお
り、第１ダイオードＤ３のカソードはチャージポンプ回
路１７１０の入力端子に接続されている。同様に、第２
ダイオードＤ４は、ソース領域１７０２とチャージポン
プ回路１７１０との間に接続されており、第２ダイオー
ドＤ４のＤ４のアノードはソース領域１７０２に接続さ
れており、第２ダイオードＤ４のカソードはチャージポ
ンプ回路１７１０の入力端子に接続されている。更に、
１対のデプリーション型ＭＯＳＦＥＴ Ｍ１及びＭ２
が、チャージポンプ回路１７１０と双方向電流阻止ＭＯ
ＳＦＥＴ１７００との間に直列に接続されており、デプ
リーション型ＭＯＳＦＥＴ Ｍ１のドレイン領域は、チ
ャージポンプ回路１７１０に接続されており、デプリー
ション型ＭＯＳＦＥＴ Ｍ２のドレイン領域は、デプリ
ーション型ＭＯＳＦＥＴ Ｍ１のソース領域に接続され
ており、デプリーション型ＭＯＳＦＥＴ Ｍ２のソース
領域は、双方向電流阻止ＭＯＳＦＥＴ１６１０のゲート
１７０１に接続されている。デプリーション型ＭＯＳＦ
ＥＴ Ｍ１及びＭ２は、典型的なデプリーション型ＭＯ
ＳＦＥＴであり、従って、従来通りソース領域とボディ
領域が短絡されていることに注意されたい。更に、デプ
リーション型ＭＯＳＦＥＴ Ｍ１のゲート端子はドレイ
ン領域１７０４に接続されており、デプリーション型Ｍ
ＯＳＦＥＴ Ｍ２のゲートはソース領域１７０２に接続
されている。最後に、スイッチ１７２０が、デプリーシ
ョン型ＭＯＳＦＥＴ Ｍ１のドレイン領域と、チャージ
ポンプ回路１７１０との間に接続されている。
ゲート駆動回路を例示しており、このゲート駆動回路で
は、フローティングゲート駆動電圧Ｖｇは、双方向電流
阻止ＭＯＳＦＥＴ１７００のゲート１７０１に印加され
ている。第１の実施例乃至第３の実施例と同様に、本発
明の第４の実施例に基づくゲート駆動回路は、チャージ
ポンプ回路１７１０を含み、このチャージポンプ回路１
７１０の入力端子はＭＯＳＦＥＴ１７００のソース領域
１７０２とドレイン領域１７０４に接続されている。第
１ダイオードＤ３はソース領域１７０２とチャージポン
プ回路１７１０との間に接続されており、第１ダイオー
ドＤ３のアノードはソース領域１７０２に接続されてお
り、第１ダイオードＤ３のカソードはチャージポンプ回
路１７１０の入力端子に接続されている。同様に、第２
ダイオードＤ４は、ソース領域１７０２とチャージポン
プ回路１７１０との間に接続されており、第２ダイオー
ドＤ４のＤ４のアノードはソース領域１７０２に接続さ
れており、第２ダイオードＤ４のカソードはチャージポ
ンプ回路１７１０の入力端子に接続されている。更に、
１対のデプリーション型ＭＯＳＦＥＴ Ｍ１及びＭ２
が、チャージポンプ回路１７１０と双方向電流阻止ＭＯ
ＳＦＥＴ１７００との間に直列に接続されており、デプ
リーション型ＭＯＳＦＥＴ Ｍ１のドレイン領域は、チ
ャージポンプ回路１７１０に接続されており、デプリー
ション型ＭＯＳＦＥＴ Ｍ２のドレイン領域は、デプリ
ーション型ＭＯＳＦＥＴ Ｍ１のソース領域に接続され
ており、デプリーション型ＭＯＳＦＥＴ Ｍ２のソース
領域は、双方向電流阻止ＭＯＳＦＥＴ１６１０のゲート
１７０１に接続されている。デプリーション型ＭＯＳＦ
ＥＴ Ｍ１及びＭ２は、典型的なデプリーション型ＭＯ
ＳＦＥＴであり、従って、従来通りソース領域とボディ
領域が短絡されていることに注意されたい。更に、デプ
リーション型ＭＯＳＦＥＴ Ｍ１のゲート端子はドレイ
ン領域１７０４に接続されており、デプリーション型Ｍ
ＯＳＦＥＴ Ｍ２のゲートはソース領域１７０２に接続
されている。最後に、スイッチ１７２０が、デプリーシ
ョン型ＭＯＳＦＥＴ Ｍ１のドレイン領域と、チャージ
ポンプ回路１７１０との間に接続されている。
【００６０】図３０に例示されたゲート駆動回路は、ゲ
ート駆動電圧がより低いスイッチ電位に比例するように
制限されている上述された第２の実施例及び第３の実施
例と等しい。デプリーション型ＭＯＳＦＥＴ Ｍ１及び
Ｍ２の閾値電圧を−８Ｖに設定することによって、デプ
リーション型ＭＯＳＦＥＴ Ｍ１及びＭ２の各ソース領
域は、電流が遮断される前に各ゲートよりもその電位が
８Ｖ高くなる。各ＭＯＳＦＥＴ Ｍ１及びＭ２のゲート
をソース領域１７０２及び１７０４に接続することによ
って、ゲート電位Ｖgは、より低い電位を備えたソース
領域１７０２及びドレイン領域１７０４の電位よりも８
Ｖ高い電位にクランプされる。例えば、ゲート電位Ｖg
が始めに印加された時、ソース領域１７０２の電位が２
０Ｖに保持され、ドレイン領域１７０４がグランド電位
に保持されている場合、デプリーション型ＭＯＳＦＥＴ
Ｍ１はゲート電位Ｖgを８Ｖに低減する。デプリーシ
ョン型ＭＯＳＦＥＴ Ｍ１を用いることなしに、デプリ
ーション型ＭＯＳＦＥＴＭ２によってゲート電位Ｖgを
２８Ｖ（２０Ｖ＋８Ｖ）に上昇させることが出来ないと
いうことが注目される。従って、最大のゲート電位は、
デプリーション型ＭＯＳＦＥＴ Ｍ１によってソース領
域１７０２とドレイン領域１７０４の内のより低い電位
から８Ｖ高い値に制限される。ドレイン領域１７０４の
電位が上昇するとき、ゲート電位Ｖgはドレイン領域１
７０４の電位と共に上昇する。ドレイン領域１７０４の
電位が１０Ｖの時、ゲート電位Ｖgは１８Ｖとなり、従
ってドレイン・ゲート電圧Ｖgsは８Ｖに保持される。
ート駆動電圧がより低いスイッチ電位に比例するように
制限されている上述された第２の実施例及び第３の実施
例と等しい。デプリーション型ＭＯＳＦＥＴ Ｍ１及び
Ｍ２の閾値電圧を−８Ｖに設定することによって、デプ
リーション型ＭＯＳＦＥＴ Ｍ１及びＭ２の各ソース領
域は、電流が遮断される前に各ゲートよりもその電位が
８Ｖ高くなる。各ＭＯＳＦＥＴ Ｍ１及びＭ２のゲート
をソース領域１７０２及び１７０４に接続することによ
って、ゲート電位Ｖgは、より低い電位を備えたソース
領域１７０２及びドレイン領域１７０４の電位よりも８
Ｖ高い電位にクランプされる。例えば、ゲート電位Ｖg
が始めに印加された時、ソース領域１７０２の電位が２
０Ｖに保持され、ドレイン領域１７０４がグランド電位
に保持されている場合、デプリーション型ＭＯＳＦＥＴ
Ｍ１はゲート電位Ｖgを８Ｖに低減する。デプリーシ
ョン型ＭＯＳＦＥＴ Ｍ１を用いることなしに、デプリ
ーション型ＭＯＳＦＥＴＭ２によってゲート電位Ｖgを
２８Ｖ（２０Ｖ＋８Ｖ）に上昇させることが出来ないと
いうことが注目される。従って、最大のゲート電位は、
デプリーション型ＭＯＳＦＥＴ Ｍ１によってソース領
域１７０２とドレイン領域１７０４の内のより低い電位
から８Ｖ高い値に制限される。ドレイン領域１７０４の
電位が上昇するとき、ゲート電位Ｖgはドレイン領域１
７０４の電位と共に上昇する。ドレイン領域１７０４の
電位が１０Ｖの時、ゲート電位Ｖgは１８Ｖとなり、従
ってドレイン・ゲート電圧Ｖgsは８Ｖに保持される。
【００６１】図３１は、本発明の第５実施例に基づくゲ
ート駆動回路を例示している。第４実施例に基づくゲー
ト駆動回路は、チャージポンプ回路１７１０に直列に接
続された１対のデプリーション型ＭＯＳＦＥＴ Ｍ１及
びＭ２を有する。しかし、第５実施例では、Ｐチャネル
ＭＯＳＦＥＴ１７３０はチャージポンプ回路１７１０と
双方向電流阻止ＭＯＳＦＥＴ１７００のゲートとの間に
接続されており、ＰチャネルＭＯＳＦＥＴ１７３０のゲ
ートは、デプリーション型ＭＯＳＦＥＴ Ｍ２のソース
領域に接続されている。
ート駆動回路を例示している。第４実施例に基づくゲー
ト駆動回路は、チャージポンプ回路１７１０に直列に接
続された１対のデプリーション型ＭＯＳＦＥＴ Ｍ１及
びＭ２を有する。しかし、第５実施例では、Ｐチャネル
ＭＯＳＦＥＴ１７３０はチャージポンプ回路１７１０と
双方向電流阻止ＭＯＳＦＥＴ１７００のゲートとの間に
接続されており、ＰチャネルＭＯＳＦＥＴ１７３０のゲ
ートは、デプリーション型ＭＯＳＦＥＴ Ｍ２のソース
領域に接続されている。
【００６２】第４実施例と第５実施例のいずれに於いて
も、所望に応じて設けられるＮチャネルＭＯＳＦＥＴ１
７４０が、図３１に示すように、スイッチ１７２０が開
き双方向電流阻止ＭＯＳＦＥＴ１７００がチャージポン
プ回路１７１０から切り放された時、双方向電流阻止Ｍ
ＯＳＦＥＴ１７００のゲートの電位をグランド電位に等
しくするために用いられてもよい。
も、所望に応じて設けられるＮチャネルＭＯＳＦＥＴ１
７４０が、図３１に示すように、スイッチ１７２０が開
き双方向電流阻止ＭＯＳＦＥＴ１７００がチャージポン
プ回路１７１０から切り放された時、双方向電流阻止Ｍ
ＯＳＦＥＴ１７００のゲートの電位をグランド電位に等
しくするために用いられてもよい。
【００６３】第２実施例乃至第５実施例（図２８〜図３
１）で用いられているチャージポンプ回路を含む回路
は、ダイオードＤ３及びＤ４の代わりに、直接電源から
入力電圧Ｖinを供給されてもよいことが注意される。
１）で用いられているチャージポンプ回路を含む回路
は、ダイオードＤ３及びＤ４の代わりに、直接電源から
入力電圧Ｖinを供給されてもよいことが注意される。
【００６４】これまで説明された実施例は、単なる例示
であって限定を意図するものではない。本発明に基づく
多くの他の実施例及び変形実施例が同業者には明らかと
なる。そのような全ての実施例は、添付の特許請求の範
囲によって定義される本発明の技術的視点を逸脱するも
のではない。
であって限定を意図するものではない。本発明に基づく
多くの他の実施例及び変形実施例が同業者には明らかと
なる。そのような全ての実施例は、添付の特許請求の範
囲によって定義される本発明の技術的視点を逸脱するも
のではない。
【００６５】
【発明の効果】本発明によれば、双方向電流阻止ＭＯＳ
ＦＥＴのオン抵抗を低減し、コンピュータ若しくはその
他の装置に供給される電力の減少が防止される。
ＦＥＴのオン抵抗を低減し、コンピュータ若しくはその
他の装置に供給される電力の減少が防止される。
【図１】接続スイッチを含む、複数のバッテリー回路の
模式図。
模式図。
【図２】図１に示されたスイッチのオン／オフによって
形成される電位差の一例を表す図。
形成される電位差の一例を表す図。
【図３】図１に示されたスイッチのオン／オフによって
形成される電位差の一例を表す図。
形成される電位差の一例を表す図。
【図４】図１に示されたスイッチのオン／オフによって
形成される電位差の一例を表す図。
形成される電位差の一例を表す図。
【図５】充電器を含む複数のバッテリー回路の模式図。
【図６】図５のスイッチのオン／オフによって形成され
る電位差の一例を表す図。
る電位差の一例を表す図。
【図７】ソース領域とボディ領域が短絡されたバーチカ
ルＮチャネル二重拡散ＭＯＳＦＥＴの断面図。
ルＮチャネル二重拡散ＭＯＳＦＥＴの断面図。
【図８】ソース領域とボディ領域を短絡されたバーチカ
ルＰチャネル二重拡散ＭＯＳＦＥＴの断面図。
ルＰチャネル二重拡散ＭＯＳＦＥＴの断面図。
【図９】ソース領域とボディ領域を短絡されたラテラル
ＮチャネルＭＯＳＦＥＴの断面図。
ＮチャネルＭＯＳＦＥＴの断面図。
【図１０】ソース領域とボディ領域を短絡されたラテラ
ルＮチャネル二重拡散ＭＯＳＦＥＴの断面図。
ルＮチャネル二重拡散ＭＯＳＦＥＴの断面図。
【図１１】背中合わせに接続されたＭＯＳＦＥＴからな
る従来の双方向電流阻止スイッチを表す図。
る従来の双方向電流阻止スイッチを表す図。
【図１２】背中合わせに接続されたＭＯＳＦＥＴからな
る従来の双方向電流阻止スイッチを表す図。
る従来の双方向電流阻止スイッチを表す図。
【図１３】背中合わせに接続されたＭＯＳＦＥＴからな
る従来の双方向電流阻止スイッチを表す図。
る従来の双方向電流阻止スイッチを表す図。
【図１４】本発明に基づく双方向電流阻止ＭＯＳＦＥＴ
を含む複数のバッテリーの回路の模式図。
を含む複数のバッテリーの回路の模式図。
【図１５】ドリフトされていない双方向電流阻止ＭＯＳ
ＦＥＴの模式図。
ＦＥＴの模式図。
【図１６】ドリフトされた双方向電流阻止ＭＯＳＦＥＴ
の模式図。
の模式図。
【図１７】オフ状態のドリフトされていない双方向電流
阻止ＭＯＳＦＥＴの模式断面図。
阻止ＭＯＳＦＥＴの模式断面図。
【図１８】図１７に示されたドリフトされていない双方
向電流阻止ＭＯＳＦＥＴの等電位線を表す図。
向電流阻止ＭＯＳＦＥＴの等電位線を表す図。
【図１９】オフ状態での双方向電流阻止ＭＯＳＦＥＴの
ゲート、ソース及びドレイン領域の間の電位の関係を表
す模式図。
ゲート、ソース及びドレイン領域の間の電位の関係を表
す模式図。
【図２０】ターンオン時における、双方向電流阻止ＭＯ
ＳＦＥＴのゲート、ソース及びドレイン領域の間の電位
の関係を表す模式図。
ＳＦＥＴのゲート、ソース及びドレイン領域の間の電位
の関係を表す模式図。
【図２１】ターンオンした後の、双方向電流阻止ＭＯＳ
ＦＥＴのゲート、ソース及びドレイン領域の間の電位の
関係を表す模式図。
ＦＥＴのゲート、ソース及びドレイン領域の間の電位の
関係を表す模式図。
【図２２】グランドを基準とするゲート電圧が印加され
たときの、双方向電流阻止ＭＯＳＦＥＴのゲート・ソー
ス間の電圧とソース領域の電位を表すグラフ。
たときの、双方向電流阻止ＭＯＳＦＥＴのゲート・ソー
ス間の電圧とソース領域の電位を表すグラフ。
【図２３】グランドを基準とするゲート電圧が印加され
た場合の、双方向電流阻止ＭＯＳＦＥＴのゲート・ソー
ス電圧とソース電位を表す回路図。
た場合の、双方向電流阻止ＭＯＳＦＥＴのゲート・ソー
ス電圧とソース電位を表す回路図。
【図２４】フローティングゲート電圧が印加された場合
の、双方向電流阻止ＭＯＳＦＥＴのゲート・ソース電圧
とソース電位とを表すグラフ。
の、双方向電流阻止ＭＯＳＦＥＴのゲート・ソース電圧
とソース電位とを表すグラフ。
【図２５】フローティングゲート電圧が印加された場合
の、双方向電流阻止ＭＯＳＦＥＴのゲート・ソース電圧
とソース電位とを表す回路図。
の、双方向電流阻止ＭＯＳＦＥＴのゲート・ソース電圧
とソース電位とを表す回路図。
【図２６】本発明のゲート駆動回路で用いられるチャー
ジポンプ回路の回路図。
ジポンプ回路の回路図。
【図２７】本発明に基づくゲート駆動回路の第１実施例
を表す回路図。
を表す回路図。
【図２８】本発明に基づくゲート駆動回路の第２実施例
の回路図。
の回路図。
【図２９】本発明に基づくゲート駆動回路の第３実施例
の回路図。
の回路図。
【図３０】本発明に基づくゲート駆動回路の第４実施例
の回路図。
の回路図。
【図３１】本発明に基づくゲート駆動回路の第５実施例
の回路図。
の回路図。
７０ 双方向電流阻止スイッチ ７１ 双方向電流阻止スイッチ ７２ バッテリー ７３ ＡＣ／ＤＣコンバータ ７５ Ｐ型基板 ７６ Ｎ＋領域 ７７ Ｎ＋領域 ７８ チャネル領域 ７９ ゲート ８０ 酸化膜 ８１ 端子 ８２ 端子 ８４ 端子 ９０ 双方向電流阻止スイッチ ９１ 双方向電流阻止スイッチ ９２ Ｎ−ドリフト領域 ９３ Ｎ−ドリフト領域 ９４ 酸化膜 ９５ ゲート ９６ チャネル領域 １１００ 双方向電流阻止ＭＯＳＦＥＴ １１０１ ゲート １１０２ ドレイン １１０３ バッテリー １１０４ ソース １１０５ 負荷 １１０６ ゲート酸化膜 １２００ 双方向電流阻止ＭＯＳＦＥＴ １２０１ ゲート １２０２ ソース領域 １２０４ ドレイン領域 １３００ 双方向電流阻止ＭＯＳＦＥＴ １３０１ ゲート １３０２ ソース領域 １３０４ ドレイン領域 １３０７ バッテリー １５００ 双方向電流阻止ＭＯＳＦＥＴ １５０１ ゲート １５０２ ソース領域 １５０４ ドレイン領域 １５１０ チャージポンプ回路 １５２０ スイッチ １６００ 双方向電流阻止ＭＯＳＦＥＴ １６０１ ゲート １６０２ ソース領域 １６０４ ドレイン領域 １６１０ チャージポンプ回路 １６２０ スイッチ １６３０ ＰチャネルＭＯＳＦＥＴ １６４０ 電流源 １６５０ ＮチャネルＭＯＳＦＥＴ １７００ 双方向電流阻止ＭＯＳＦＥＴ １７０１ ゲート １７０２ ソース領域 １７０４ ドレイン領域 １７１０ チャージポンプ回路 １７２０ スイッチ １７４０ ＮチャネルＭＯＳＦＥＴ Ｂ バス Ｂ１ 第１バッテリー Ｂ２ 第２バッテリー Ｂ４ バックアップ用バッテリー Ｃ１ ＡＣ／ＤＣコンバータ Ｃ３ ＡＣ／ＤＣコンバータ Ｃ５ バッテリー充電器 Ｃload 静電容量 Ｄ ドレイン Ｄ３ ダイオード Ｄ４ ダイオード Ｄ５ ツェナーダイオード Ｄ６ ツェナーダイオード Ｄ７ ツェナーダイオード Ｇ ゲート ＧＤ１ ゲートドライバ Ｉcharge 充電電流 Ｉload 負荷電流 ＩD ドレイン電流 Ｌ 負荷またはＤＣ／ＤＣコンバータ Ｍ１ ＭＯＳＦＥＴ Ｍ２ ＭＯＳＦＥＴ Ｓ ソース Ｓ１ スイッチ Ｓ２ スイッチ Ｓ３ スイッチ Ｓ４ スイッチ Ｓ５ スイッチ Ｓ／Ｂ ソース／ボディ Ｖ１ 電圧 Ｖ２ 電圧 Ｖ３ 電圧 Ｖb ボディ電位 Ｖbatt バッテリーの出力電圧 Ｖbus バス電位 Ｖd ドレイン電位 Ｖds ドレイン・ソース間電圧 Ｖg ゲート電位 Ｖds ゲート・ソース間電圧 Ｖs ソース電位 Ｖsb ソース・ボディ間電圧 ＶX ドレイン電位 ＶY ソース電位 Ｘ 端子 Ｙ 端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年５月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１３
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１６
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１８
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項２０
【補正方法】変更
【補正内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】請求項２１
【補正方法】変更
【補正内容】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 9184−5Ｋ Ｈ０３Ｋ 17/687 Ｇ
Claims (21)
- 【請求項１】 双方向電流阻止ＭＯＳＦＥＴのゲート
に印加されるゲート駆動電圧を発生するゲート駆動回路
であって、 前記双方向電流阻止ＭＯＳＦＥＴが、 ボディ領域と、 前記ボディ領域内に形成された第２導電型のチャネル領
域と、 前記ボディ領域内に形成されかつ前記チャネル領域によ
って互いに分離された第１導電型の第１領域及び第２領
域と、 ゲート酸化膜によって前記ボディ領域から分離され、か
つ前記チャネル領域の上に配置されたゲートとを有し、 前記第１領域及び第２領域が、前記ボディ領域から電気
的に絶縁されており、 前記ゲート駆動回路が、 前記ゲート酸化膜の厚さによって決定される最大の電圧
に前記ゲート駆動電圧を制限するための、前記第１領域
と、前記第２領域と、前記ゲートに接続された電圧発生
回路を有することを特徴とするゲート駆動回路。 - 【請求項２】 前記電圧発生回路が、 前記第１領域に接続されたアノードと、カソードとを備
えた第１ダイオードと、 前記第２領域に接続されたアノードとカソードとを備え
た第２ダイオードと、 前記第１ダイオードの前記カソードと、前記第２ダイオ
ードの前記カソードとに接続され、かつ前記双方向電流
阻止ＭＯＳＦＥＴの前記ゲートに印加される出力電圧を
発生するチャージポンプ回路と、 前記出力電圧をその閾値電圧に制限するための、前記出
力電圧に接続されたカソードを備えたグランドに接続さ
れたツェナーダイオードとを有することを特徴とする請
求項１に記載のゲート駆動回路。 - 【請求項３】 前記チャージポンプ回路と、前記双方
向電流阻止ＭＯＳＦＥＴの前記ゲートとの間に接続され
たスイッチを更に有することを特徴とする請求項１に記
載のゲート駆動回路。 - 【請求項４】 前記電圧発生回路が、 前記双方向電流阻止ＭＯＳＦＥＴの前記ゲートに接続さ
れ、かつ第１電位の出力電圧を発生するためのチャージ
ポンプ回路と、 前記チャージポンプ回路に接続されたカソードと、前記
第１領域に接続されたアノードとを備えた第１ツェナー
ダイオードと、 前記チャージポンプ回路に接続されたカソードと、前記
第２領域に接続されたアノードとを備えた第２ツェナー
ダイオードとを有することを特徴とする請求項１に記載
のゲート駆動回路。 - 【請求項５】 前記第１領域に接続されたアノード
と、カソードとを備えた第１ダイオードと、 前記第２領域に接続されたアノードと、カソードとを備
えた第２ダイオードとを更に有し、 前記チャージポンプ回路の入力端子が、前記第１ダイオ
ードの前記カソードと前記第２ダイオードの前記カソー
ドに接続されていることを特徴とする請求項４に記載の
ゲート駆動回路。 - 【請求項６】 前記チャージポンプ回路と前記双方向
電流阻止ＭＯＳＦＥＴの前記ゲートに接続されたスイッ
チと、 前記双方向電流阻止ＭＯＳＦＥＴの前記ゲートとグラン
ドに接続された第２ＭＯＳＦＥＴとを更に有し、前記チ
ャージポンプ回路を前記双方向電流阻止ＭＯＳＦＥＴか
ら切離すべく、前記スイッチが開かれたとき、前記第２
ＭＯＳＦＥＴが、前記双方向電流阻止ＭＯＳＦＥＴの前
記ゲートをグランドに接続するべくターンオンされるこ
とを特徴とする請求項４に記載のゲート駆動回路。 - 【請求項７】 前記電圧発生回路が、 第１電位の出力電圧を発生させるチャージポンプ回路
と、 チャージポンプ回路に接続されたドレイン領域と、前記
双方向電流阻止ＭＯＳＦＥＴの前記ゲートに接続された
ソース領域とを備えた第２ＭＯＳＦＥＴと、 前記第２ＭＯＳＦＥＴのゲートに接続されたカソード
と、前記第１領域に接続されたアノードとを備えた第１
ツェナーダイオードと、 前記第２ＭＯＳＦＥＴの前記ゲートに接続されたカソー
ドと、前記第２領域に接続されたアノードとを備えた第
２ツェナーダイオードとを有することを特徴とする請求
項１に記載のゲート駆動回路。 - 【請求項８】 前記電圧発生回路が、前記チャージポ
ンプ回路と、前記第１ツェナーダイオードの前記カソー
ドと、前記第２ツェナーダイオードの前記カソードとに
接続された電流源を更に有することを特徴とする請求項
７に記載のゲート駆動回路。 - 【請求項９】 前記チャージポンプ回路と前記双方向
電流阻止ＭＯＳＦＥＴの前記ゲートに接続されたスイッ
チと、 前記双方向電流阻止ＭＯＳＦＥＴの前記ゲートとグラン
ドに接続された第３ＭＯＳＦＥＴとを更に有し、 前記チャージポンプ回路を前記双方向電流阻止ＭＯＳＦ
ＥＴから切離すべく、前記スイッチが開いたとき、前記
第３ＭＯＳＦＥＴが、前記双方向電流阻止ＭＯＳＦＥＴ
の前記ゲートをグランドに接続するべくターンオンされ
ることを特徴とする請求項７に記載のゲート駆動回路。 - 【請求項１０】 前記電圧発生回路が、 第１電位の出力電圧を発生するチャージポンプ回路と、 前記チャージポンプ回路に接続されたドレイン領域と、
前記第２領域とソース領域とに接続されたゲートとを備
えた第１デプリーション型ＭＯＳＦＥＴと、 前記第１デプリーション型ＭＯＳＦＥＴの前記ソース領
域に接続されたドレイン領域と、前記第１領域に接続さ
れたゲートと、前記双方向電流阻止ＭＯＳＦＥＴの前記
ゲートに接続されたソース領域とを備えた第２デプリー
ション型ＭＯＳＦＥＴとを有することを特徴とする請求
項１に記載のゲート駆動回路。 - 【請求項１１】 前記第１領域に接続されたアノード
と、カソードとを備えた第１ダイオードと、 前記第２領域に接続されたアノードと、カソードとを備
えた第２ダイオードとを更に有し、 前記チャージポンプ回路の入力端子が、前記第１ダイオ
ードの前記カソードと前記第２ダイオードの前記カソー
ドとに接続されていることを特徴とする請求項１０に記
載のゲート駆動回路。 - 【請求項１２】 前記チャージポンプ回路と、前記双
方向電流阻止ＭＯＳＦＥＴの前記ゲートとに接続された
スイッチと、 前記双方向電流阻止ＭＯＳＦＥＴの前記ゲートとグラン
ドとに接続された第３ＭＯＳＦＥＴとを更に有し、 前記チャージポンプ回路を前記双方向電流阻止ＭＯＳＦ
ＥＴから切離すべく、前記スイッチが開かれたとき、前
記第３ＭＯＳＦＥＴが、前記双方向電流阻止ＭＯＳＦＥ
Ｔの前記ゲートをグランドに接続するべくターンオンさ
れることを特徴とする請求項１０に記載のゲート駆動回
路。 - 【請求項１３】 前記電圧発生回路が、 第１電位の出力電圧を発生するチャージポンプ回路と、 前記チャージポンプ回路に接続されたドレイン領域と、
前記第２領域に接続されたゲートと、ソース領域とを備
えた第１デプリーション型ＭＯＳＦＥＴと、 前記第１デプリーション型ＭＯＳＦＥＴの前記ソース領
域に接続されたドレイン領域と、前記第１領域に接続さ
れたゲートと、ソース領域とを備えた第２デプリーショ
ン型ＭＯＳＦＥＴと、 前記チャージポンプ回路に接続されたドレイン領域と、
前記双方向電流阻止ＭＯＳＦＥＴの前記ゲートに接続さ
れたソース領域と、前記第２デプリーション型ＭＯＳＦ
ＥＴの前記ソース領域に接続されたゲートとを備えた第
３ＭＯＳＦＥＴを有することを特徴とする請求項１に記
載のゲート駆動回路。 - 【請求項１４】 前記第１領域に接続されたアノード
と、カソードとを備えた第１ダイオードと、 前記第２領域に接続されたアノードと、カソードとを備
えた第２ダイオードとを更に有し、 前記チャージポンプ回路の入力端子が前記第１ダイオー
ドの前記カソードと前記第２ダイオードの前記カソード
とに接続されていることを特徴とする請求項１３に記載
のゲート駆動回路。 - 【請求項１５】 前記チャージポンプ回路と前記双方
向電流阻止ＭＯＳＦＥＴの前記ゲート端子とに接続され
たスイッチと、 前記双方向電流阻止ＭＯＳＦＥＴの前記ゲートとグラン
ドとに接続された第４ＭＯＳＦＥＴとを更に有し、 前記スイッチが、前記チャージポンプ回路を前記双方向
電流阻止ＭＯＳＦＥＴから切離すべく開かれたとき、前
記第４ＭＯＳＦＥＴがターンオンされ、前記双方向電流
阻止ＭＯＳＦＥＴが前記ゲートをグランドに接続するこ
とを特徴とする請求項１３に記載のゲート駆動回路。 - 【請求項１６】 双方向電流阻止ＭＯＳＦＥＴのゲー
トに印加されるゲート駆動電圧を発生する方法であっ
て、 前記双方向電流阻止ＭＯＳＦＥＴが、 ボディ領域と、前記ボディ領域内に形成された第２導電
型のチャネル領域と、 前記ボディ領域内に形成された第１導電型の第１領域及
び第２領域とを有し、 前記ゲートが、ゲート酸化膜によって前記ボディ領域か
ら分離され、かつ前記チャネル領域の上に配置されてお
り、 前記第１領域及び前記第２領域が、前記ボディ領域から
電気的に絶縁されており、 電圧発生回路を介して前記第１領域及び前記第２領域を
前記双方向電流阻止ＭＯＳＦＥＴの前記ゲートに接続す
る過程と、 前記電圧発生回路によって発生させられたゲート駆動電
圧を、前記ゲート酸化膜の厚さによって決定される最大
電圧に制限する過程とを有することを特徴とするゲート
駆動電圧を発生する方法。 - 【請求項１７】 前記接続過程が、 第１ダイオードのアノードを前記第１領域に接続する過
程と、 第２ダイオードのアノードを前記第２領域に接続する過
程と、 前記双方向電流阻止ＭＯＳＦＥＴの前記ゲートに印加さ
れる出力電圧を発生するチャージポンプ回路を、前記第
１ダイオードのカソードと、前記第２ダイオードのカソ
ードに接続する過程と、 グランドに接続されたツェナーダイオードのカソードを
前記チャージポンプ回路の出力端子に接続し、前記チャ
ージポンプ回路の前記出力電圧を、前記ツェナーダイオ
ードのブレークダウン電圧に制限する過程とを更に有す
ることを特徴とする請求項１６に記載の方法。 - 【請求項１８】 前記接続過程が、第１電位の出力電
圧を発生するチャージポンプ回路を、前記双方向電流阻
止ＭＯＳＦＥＴの前記ゲートに接続する過程と、 第１ツェナーダイオードのカソードを前記チャージポン
プ回路に接続し、かつ前記第１ツェナーダイオードのア
ノードを前記第１領域に接続する過程と、 第２ツェナーダイオードのカソードを前記チャージポン
プ回路に接続し、かつ前記第２ツェナーダイオードのア
ノードを前記第２領域に接続する過程を更に有すること
を特徴とする請求項１６に記載の方法。 - 【請求項１９】 前記接続過程が、 第１電位の出力電圧を発生するチャージポンプ回路を提
供する過程と、 第２ＭＯＳＦＥＴのドレイン領域を前記チャージポンプ
回路に接続し、かつ前記第２ＭＯＳＦＥＴのソース領域
を前記双方向電流阻止ＭＯＳＦＥＴの前記ゲートに接続
する過程と、 第１ツェナーダイオードのカソードを前記第２ＭＯＳＦ
ＥＴのゲートに接続し、かつ前記第１ツェナーダイオー
ドのアノードを前記第１領域に接続する過程と、 第２ツェナーダイオードのカソードを前記第２ＭＯＳＦ
ＥＴの前記ゲートに接続し、かつ前記第２ツェナーダイ
オードのアノードを前記第２領域に接続する過程とを更
に有することを特徴とする請求項１６に記載の方法。 - 【請求項２０】 前記接続過程が、 第１電位の出力電圧を発生するチャージポンプ回路を提
供する過程と、 第１デプリーション型ＭＯＳＦＥＴのドレイン領域を前
記チャージポンプ回路に接続し、かつ前記第１デプリー
ション型ＭＯＳＦＥＴのゲートを前記第２領域に接続す
る過程と、 第２デプリーション型ＭＯＳＦＥＴのドレイン領域を前
記第１デプリーション型ＭＯＳＦＥＴのソース領域に接
続し、かつ前記第２デプリーション型ＭＯＳＦＥＴのゲ
ートを前記第１領域に接続し、かつ前記第２デプリーシ
ョン型ＭＯＳＦＥＴのソース領域を前記双方向電流阻止
ＭＯＳＦＥＴの前記ゲートに接続する過程を更に有する
ことを特徴とする請求項１６に記載の方法。 - 【請求項２１】 前記接続過程が、 第１電位の出力電圧を発生するチャージポンプ回路を提
供する過程と、 第１デプリーション型ＭＯＳＦＥＴのドレイン領域を前
記チャージポンプ回路に接続し、かつ前記第１デプリー
ション型ＭＯＳＦＥＴのゲートを前記第２領域に接続す
る過程と、 第１デプリーション型ＭＯＳＦＥＴのドレイン領域を前
記第１デプリーション型ＭＯＳＦＥＴのソース領域に接
続し、かつ前記第２デプリーション型ＭＯＳＦＥＴのゲ
ートを前記第１領域に接続する過程と、 第３ＭＯＳＦＥＴのドレイン領域を前記チャージポンプ
回路に接続し、かつ前記第３ＭＯＳＦＥＴのソース領域
を前記双方向電流阻止ＭＯＳＦＥＴの前記ゲートに接続
し、かつ前記第３ＭＯＳＦＥＴのゲートを前記第２デプ
リーション型ＭＯＳＦＥＴのソース領域に接続する過程
を有することを特徴とする請求項１６に記載の方法。
Applications Claiming Priority (2)
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|---|---|
| JPH0837303A true JPH0837303A (ja) | 1996-02-06 |
| JP3193579B2 JP3193579B2 (ja) | 2001-07-30 |
Family
ID=22577394
Family Applications (1)
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Country Status (4)
| Country | Link |
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| US (4) | US5510747A (ja) |
| EP (1) | EP0655837B1 (ja) |
| JP (1) | JP3193579B2 (ja) |
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| EP0655837B1 (en) | 1999-03-10 |
| EP0655837A3 (en) | 1996-05-01 |
| EP0655837A2 (en) | 1995-05-31 |
| US5731732A (en) | 1998-03-24 |
| DE655837T1 (de) | 1996-02-29 |
| DE69416944D1 (de) | 1999-04-15 |
| US5909139A (en) | 1999-06-01 |
| US5612566A (en) | 1997-03-18 |
| JP3193579B2 (ja) | 2001-07-30 |
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