JPS58165422A - スイツチ回路 - Google Patents
スイツチ回路Info
- Publication number
- JPS58165422A JPS58165422A JP57048288A JP4828882A JPS58165422A JP S58165422 A JPS58165422 A JP S58165422A JP 57048288 A JP57048288 A JP 57048288A JP 4828882 A JP4828882 A JP 4828882A JP S58165422 A JPS58165422 A JP S58165422A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- resistance element
- signal
- type
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｍｏｌ電界効果トランジスタを使用したスイ
ッチ向路に係り、特に、信号の伝送路忙ただ一つの電界
効果トランジスタを用いたアナログスイッチＫＭする。
ッチ向路に係り、特に、信号の伝送路忙ただ一つの電界
効果トランジスタを用いたアナログスイッチＫＭする。
従来のアナログスイッチは、第１図に示すように１逆導
電型のＮ型Ｍｏ１１電界効果トランジスタ（以下−Ｎｍ
トランジスタと呼ぶ）！りとＰ型ＭＯ８電界効果トラン
ジスタ（以下、Ｐ型トランジスタと―ぶ）■が並列に接
続されており、その接続点に入力端子（３）及び出力−
子（４）が接続されている。
電型のＮ型Ｍｏ１１電界効果トランジスタ（以下−Ｎｍ
トランジスタと呼ぶ）！りとＰ型ＭＯ８電界効果トラン
ジスタ（以下、Ｐ型トランジスタと―ぶ）■が並列に接
続されており、その接続点に入力端子（３）及び出力−
子（４）が接続されている。
そ、して、両トランジスタ（刀及び■を同時に導通させ
るかあ永いは同時に遮断させるため、ｙ型トランジスタ
中のゲート電極（５）Ｋ制御信号ＣＯＭテを、Ｐ型トラ
ンジスタ密のゲート電極（６）Ｋ制御信号Ｃ０１１Ｔ
をインバータ（７）を介して反転させた信号を印加す
るように構成している。又、このＰ型トランジスタりの
ＮＪ基板（８１及びＮ型トランジスタ中のＰ型基板（９
）は、このスイッチに供給される。電源電位の最高電位
ＶＤＤ及び最低電位ＶｓｓＫ接続される。
るかあ永いは同時に遮断させるため、ｙ型トランジスタ
中のゲート電極（５）Ｋ制御信号ＣＯＭテを、Ｐ型トラ
ンジスタ密のゲート電極（６）Ｋ制御信号Ｃ０１１Ｔ
をインバータ（７）を介して反転させた信号を印加す
るように構成している。又、このＰ型トランジスタりの
ＮＪ基板（８１及びＮ型トランジスタ中のＰ型基板（９
）は、このスイッチに供給される。電源電位の最高電位
ＶＤＤ及び最低電位ＶｓｓＫ接続される。
そこで、従来、このような構成のアナログスイッチの入
力端子（３）に、接地電位を中心に上下に振れるアナロ
グ信号を入力する場合は、ＶＤＤとして＋１５ｖのよう
な正の電源電位を、そして、ＶＳＳとして一１５Ｖのよ
うな負の電源電位を与えるような２電源を必要とした。
力端子（３）に、接地電位を中心に上下に振れるアナロ
グ信号を入力する場合は、ＶＤＤとして＋１５ｖのよう
な正の電源電位を、そして、ＶＳＳとして一１５Ｖのよ
うな負の電源電位を与えるような２電源を必要とした。
しかしながら、システムによっては、接地電位を中心に
上下に振れるアナログ信号を入力するアナログスイッチ
を０〜＋１５７の１電源で動作させたいという要求が生
ずる場合もある。ところが！このような場合、従来：：
仁 （７）７ｔｔｌＸ４”／−？Ｋｑ、！ＮＹ、ＶＤＤ Ｇ
＋ １５Ｖ。
上下に振れるアナログ信号を入力するアナログスイッチ
を０〜＋１５７の１電源で動作させたいという要求が生
ずる場合もある。ところが！このような場合、従来：：
仁 （７）７ｔｔｌＸ４”／−？Ｋｑ、！ＮＹ、ＶＤＤ Ｇ
＋ １５Ｖ。
ｖｏ を接柳電位に接続：しても、接地電位に接続され
たＰ型基板（９）とＸ型トシンジスタ申の第１電極１１
との間には、第１図破線で示すようなＰＭ接合によるダ
イオードαυが形成されているため、入力端子（３）に
このダイオード（至）のスレシ曹ルド電位Ｖν（一般的
には（Ｌ５Ｖ程度）を越えるような負の信！が入力され
ると、Ｐ型基板（９）と第１電極αＯはシ腸−トシてし
まい、スイッチとして動作しなくなってしまう。
たＰ型基板（９）とＸ型トシンジスタ申の第１電極１１
との間には、第１図破線で示すようなＰＭ接合によるダ
イオードαυが形成されているため、入力端子（３）に
このダイオード（至）のスレシ曹ルド電位Ｖν（一般的
には（Ｌ５Ｖ程度）を越えるような負の信！が入力され
ると、Ｐ型基板（９）と第１電極αＯはシ腸−トシてし
まい、スイッチとして動作しなくなってしまう。
＠に、この場合、アナログスイッチをオフ動作させるた
め、制御信号ＣＯＮ’ｒをｒＴ−ＪレベルとしＮ型トラ
ンジスタ（１）のゲート電極（５）を接地電位としても
、入力端子（３１にこの夏型トランジスタ（１）のスレ
シ１ルド電圧ｖｔを越えるような負の信号が入力される
と、輩型トランジスタ中は導通してしまいスイッチとし
てのオフ動作を行なうことができり、い。
め、制御信号ＣＯＮ’ｒをｒＴ−ＪレベルとしＮ型トラ
ンジスタ（１）のゲート電極（５）を接地電位としても
、入力端子（３１にこの夏型トランジスタ（１）のスレ
シ１ルド電圧ｖｔを越えるような負の信号が入力される
と、輩型トランジスタ中は導通してしまいスイッチとし
てのオフ動作を行なうことができり、い。
以上のように、従来のアナログスイッチを１電源で使用
し、接゛地電位を中心に上下に振れるアナログ信号を伝
送薔１ことは不可能であった。
し、接゛地電位を中心に上下に振れるアナログ信号を伝
送薔１ことは不可能であった。
又、従来のア：′≠−ログスイッチを２電源で使用した
場合でも、接地電位を中心に上下Ｋｌれるアナログ信号
を入力すると舎は、そのオン抵抗Ｒｏｌｌと入力信号電
圧Ｖｉｎとの関係を示す第２図から明らかなように、動
作領域がオン抵抗の高い領域となってしまうだけでな（
、入力信号電圧の変化に対するオン抵抗の変化が大きい
領域で動作すざるを得ないという問題であった。
場合でも、接地電位を中心に上下Ｋｌれるアナログ信号
を入力すると舎は、そのオン抵抗Ｒｏｌｌと入力信号電
圧Ｖｉｎとの関係を示す第２図から明らかなように、動
作領域がオン抵抗の高い領域となってしまうだけでな（
、入力信号電圧の変化に対するオン抵抗の変化が大きい
領域で動作すざるを得ないという問題であった。
本発明は、上述の欠点を解消し１電源で動作する新規な
アナログスイッチを提供するものである。
アナログスイッチを提供するものである。
以下、本発明の実施例を図面を参照しながら説明する。
第３図は、本発明の実施例を示す一路図であり、叫は入
力端子、αｊは出力端子、りは第１電極＋ｔＳが入力端
子（ｌａＫ接続され、第２電極０！が出力端子＋１３に
接続され、たＮ型トランジスタ、曲は第１電極ＩＪＩが
Ｎ型トランジスタ１のゲート電極αＩＫ接続されると共
に第２電極圓が正の電源電位ｖＤＤＫ接続され、ゲート
電極＠に制御信号Ｃ０ＮＴが印加されるＰ型トランジス
タであり、Ｐ型トランジスタリ４のＭ型基板＠は電源電
位”ｉＤＤ ＦＣ接続されている。
力端子、αｊは出力端子、りは第１電極＋ｔＳが入力端
子（ｌａＫ接続され、第２電極０！が出力端子＋１３に
接続され、たＮ型トランジスタ、曲は第１電極ＩＪＩが
Ｎ型トランジスタ１のゲート電極αＩＫ接続されると共
に第２電極圓が正の電源電位ｖＤＤＫ接続され、ゲート
電極＠に制御信号Ｃ０ＮＴが印加されるＰ型トランジス
タであり、Ｐ型トランジスタリ４のＭ型基板＠は電源電
位”ｉＤＤ ＦＣ接続されている。
第４図は、夏型トランジスタ（ロ）及びｒ型トランジス
タＯの構造を示す断面図であり、ｒ型トランジスタ＠は
Ｍ型基板（２２ａ）Ｋ第１及び第２電極１及び（２１１
Ｋ対応する？＋領領域１８ａ）及び（２０ａ）が設けら
れて形成されている。又、舅型基板（２２ａ）［Ｐウェ
ル領域（２５ａ）が形成されており、このＰウェル領域
（２，３ｍ）がＮ型トランジスタＱｊＫ対する基板を与
えている。そして、このＰウェル領域（２５ａ）に第１
及び第２電極（至）及び！１＠に対するＮ＋舗域（１５
ａ）及び（１６ａ）が設けられてＮ型トランジスタ１が
形成されている。即ち、第３図の破線で示すように、夏
型トランジスタ醤の第１及び第２電極ｕｓ及び１・の各
々とＰ型基板乃とは、Ｐウェル領ＪＩＥ（２３ｍ）とＭ
＋頷腋（１５ａ）及び（１６ａ）の各々との間で形成さ
れるＰＭ接合（２４ａ）及び（２５ａ’）より成るダイ
オード（至）及び（至）を介（て接続されている。
タＯの構造を示す断面図であり、ｒ型トランジスタ＠は
Ｍ型基板（２２ａ）Ｋ第１及び第２電極１及び（２１１
Ｋ対応する？＋領領域１８ａ）及び（２０ａ）が設けら
れて形成されている。又、舅型基板（２２ａ）［Ｐウェ
ル領域（２５ａ）が形成されており、このＰウェル領域
（２，３ｍ）がＮ型トランジスタＱｊＫ対する基板を与
えている。そして、このＰウェル領域（２５ａ）に第１
及び第２電極（至）及び！１＠に対するＮ＋舗域（１５
ａ）及び（１６ａ）が設けられてＮ型トランジスタ１が
形成されている。即ち、第３図の破線で示すように、夏
型トランジスタ醤の第１及び第２電極ｕｓ及び１・の各
々とＰ型基板乃とは、Ｐウェル領ＪＩＥ（２３ｍ）とＭ
＋頷腋（１５ａ）及び（１６ａ）の各々との間で形成さ
れるＰＭ接合（２４ａ）及び（２５ａ’）より成るダイ
オード（至）及び（至）を介（て接続されている。
さらに、第３図において、（至）は一端間が１１ｍトラ
ンジスタ四のゲート電極（ＩＩＫ接続された高抵抗素子
であり、（至）及び（至）は高抵抗素子１の他端（至）
からＮ型トランジスタ四の第１及び第２電極（２）−及
び１・の各々へ順方向に接続されたダイオードである。
ンジスタ四のゲート電極（ＩＩＫ接続された高抵抗素子
であり、（至）及び（至）は高抵抗素子１の他端（至）
からＮ型トランジスタ四の第１及び第２電極（２）−及
び１・の各々へ順方向に接続されたダイオードである。
又、−はダイオード鴎及び（至）と高抵抗素子署との接
続点と接地間に接続された高抵抗素子、（至）はア型基
板（至）と接地間に接続された高抵抗素子である。
続点と接地間に接続された高抵抗素子、（至）はア型基
板（至）と接地間に接続された高抵抗素子である。
そこで、入力端子（至）ｋは第５図（ａ） Ｋ示すよう
な接地電位を中心とし上下に振れるアナログ信号が入力
される際、第５図（ｔ）） Ｋ示すような接地電位にほ
ぼ等しいｒＬＪレベルの制御信号Ｃｏ）ＩＴが印加され
たとすると、Ｐ型トランジスタりは導通し、Ｈ型トラン
ジスター−のゲート電極ｌｉｅ ＫはＰ型トランジスタ
りを介して電源電圧ＶＤＤ が供給される。
な接地電位を中心とし上下に振れるアナログ信号が入力
される際、第５図（ｔ）） Ｋ示すような接地電位にほ
ぼ等しいｒＬＪレベルの制御信号Ｃｏ）ＩＴが印加され
たとすると、Ｐ型トランジスタりは導通し、Ｈ型トラン
ジスター−のゲート電極ｌｉｅ ＫはＰ型トランジスタ
りを介して電源電圧ＶＤＤ が供給される。
このとき、Ｎ型トランジスターの基板（至）は、Ｖｉｎ
＜−ｖｙの場合、ダイオード（至）及び高抵抗素子（至
）により入力信号電圧Ｗｉｎよりスレッショルド電圧Ｖ
７分だけ高い電位に、入力信号によって定められ、又、
ｖＩｎ＞−ＶｌＦの場合、高抵抗素子■により接地電位
に定、められる。しかも、ゲート電極＋１１か−。
＜−ｖｙの場合、ダイオード（至）及び高抵抗素子（至
）により入力信号電圧Ｗｉｎよりスレッショルド電圧Ｖ
７分だけ高い電位に、入力信号によって定められ、又、
ｖＩｎ＞−ＶｌＦの場合、高抵抗素子■により接地電位
に定、められる。しかも、ゲート電極＋１１か−。
ら第１電極（至）即ち入力端子（２）に順方向にダイオ
ード（至）が接続されているもののゾの間に高抵抗素子
−が挿入されており、こめ高抵抗素子（至）Ｋより電源
電圧”ＤＤが入力端子α１１響を与えるのを防ぐので、
ｙ型トランジスタ（財）は導通し、入力端子＋１’２Ｊ
Ｋ入力されたアナログ信号は出力端子ｑ３に確実に伝
送される。
ード（至）が接続されているもののゾの間に高抵抗素子
−が挿入されており、こめ高抵抗素子（至）Ｋより電源
電圧”ＤＤが入力端子α１１響を与えるのを防ぐので、
ｙ型トランジスタ（財）は導通し、入力端子＋１’２Ｊ
Ｋ入力されたアナログ信号は出力端子ｑ３に確実に伝
送される。
次に１制御信号Ｃｏ）ＪＴが電源電圧ＶＤＤにほぼ等し
い川」レベルになると、Ｐ型トランジスタ（ロ）は遮断
状態となり、Ｎ型トランジスタ１のゲート電極１１１に
は電源電圧ＶＩ）Ｄ が供給されなくなる。
い川」レベルになると、Ｐ型トランジスタ（ロ）は遮断
状態となり、Ｎ型トランジスタ１のゲート電極１１１に
は電源電圧ＶＩ）Ｄ が供給されなくなる。
とξろが、ゲート電極ａ曽はダイオード彌及び高抵抗素
子（至）を介して入力端子（２）と、そして、高抵抗素
子（至）及び（２）を介して接地電位に１接続されてい
るため、Ｖｉｎ＜−ＶＩＦの場合、ゲート′電極（１９
は入力信号電圧Ｗｉｎよりダイオード彌のスレッショル
ド電圧７１分だけ高い電位に、入力信号によって定めら
れることとなる。しかもＮ型トランジスタα４のスレッ
ショルド電圧Ｖｔは、例えば１ｖのように、ダイオード
（至）のスレッショルド電圧ｖ１より高く設定されてお
り１．ｐ、ｙ型トランジスタＩの基板（至）は紡述と同
様へ、り信号により定められているので、Ｍ、型トラン
ジスタ１は遮断状態となり、入力信号は出力端子α１に
伝送されなくなる。又、Ｖｉｍ＞−Ｖｙの場合、ゲー、
ト電極Ｉｌｌは高抵抗素子（至）及び（至）により接地
電位となり、Ｐ型基板のは高抵抗素子＠により接地電位
となるため、Ｖｔ、 ＞ Ｖｙであれば、Ｎ型トランジ
スタ１のゲート電極１１は第１電極（至）よりＶｔ以上
高くなる仁とはなく遮断状態となる。
子（至）を介して入力端子（２）と、そして、高抵抗素
子（至）及び（２）を介して接地電位に１接続されてい
るため、Ｖｉｎ＜−ＶＩＦの場合、ゲート′電極（１９
は入力信号電圧Ｗｉｎよりダイオード彌のスレッショル
ド電圧７１分だけ高い電位に、入力信号によって定めら
れることとなる。しかもＮ型トランジスタα４のスレッ
ショルド電圧Ｖｔは、例えば１ｖのように、ダイオード
（至）のスレッショルド電圧ｖ１より高く設定されてお
り１．ｐ、ｙ型トランジスタＩの基板（至）は紡述と同
様へ、り信号により定められているので、Ｍ、型トラン
ジスタ１は遮断状態となり、入力信号は出力端子α１に
伝送されなくなる。又、Ｖｉｍ＞−Ｖｙの場合、ゲー、
ト電極Ｉｌｌは高抵抗素子（至）及び（至）により接地
電位となり、Ｐ型基板のは高抵抗素子＠により接地電位
となるため、Ｖｔ、 ＞ Ｖｙであれば、Ｎ型トランジ
スタ１のゲート電極１１は第１電極（至）よりＶｔ以上
高くなる仁とはなく遮断状態となる。
ところで、本発明によるアナログスイッチは、信号伝送
路にただ１つのＮ型トランジスタ鵠を用いているので、
そのオン抵抗ＲＯＭと入力信号ｔｌｌＦＥＴｉｎとの関
係は第６図のようＫなる。即ち、このアナログスイッチ
は、接地電位を中心に上下に振れる入力信号に対しては
、第２図にその特性を示す従来のアナログスイッチに比
べ、オン抵抗ＲＯＮが比較的低い領域で動作し、さらに
、入力信号Ｖｉｎの変化に対するオン抵抗ＲＯＭの変化
が比較的小さい領域で動作することとなる。
路にただ１つのＮ型トランジスタ鵠を用いているので、
そのオン抵抗ＲＯＭと入力信号ｔｌｌＦＥＴｉｎとの関
係は第６図のようＫなる。即ち、このアナログスイッチ
は、接地電位を中心に上下に振れる入力信号に対しては
、第２図にその特性を示す従来のアナログスイッチに比
べ、オン抵抗ＲＯＮが比較的低い領域で動作し、さらに
、入力信号Ｖｉｎの変化に対するオン抵抗ＲＯＭの変化
が比較的小さい領域で動作することとなる。
さて、一般にアナログスイッチは双方向性を有するのが
特徴であり、本発明でも第５図に示すように、ダイオー
ド彌だけでなく、ダイオード鳴を接続するととＫより、
端子ｑｓを入力端子とし、端子（至）を出力端子として
使用することができる。
特徴であり、本発明でも第５図に示すように、ダイオー
ド彌だけでなく、ダイオード鳴を接続するととＫより、
端子ｑｓを入力端子とし、端子（至）を出力端子として
使用することができる。
又、アナログスイッチを第７図に示すような信号減衰器
に適用する場合、仮に、アナログスイッチ（至）〜（至
）のうちスイッチ（至）のみがオンしたときＫは、例え
ばスイッチ■の入力側には減衰された振幅の小さな信号
が印加され、出力側には減衰されていない振幅の大きな
信号が印加される状態となる。従って、この場合、葺型
トランジスタ四のゲート電極＋ＩＩの電位を入力端子ａ
りに印加される入力信号ではなく、出力端子αｓＫ印加
される出力信号によって定める必要がある。即ち、第７
図のようにアナログスイッチを用いる場合は、入力側の
ダイオード４だけでなく出力例のダイオード（至）も不
可欠となる。
に適用する場合、仮に、アナログスイッチ（至）〜（至
）のうちスイッチ（至）のみがオンしたときＫは、例え
ばスイッチ■の入力側には減衰された振幅の小さな信号
が印加され、出力側には減衰されていない振幅の大きな
信号が印加される状態となる。従って、この場合、葺型
トランジスタ四のゲート電極＋ＩＩの電位を入力端子ａ
りに印加される入力信号ではなく、出力端子αｓＫ印加
される出力信号によって定める必要がある。即ち、第７
図のようにアナログスイッチを用いる場合は、入力側の
ダイオード４だけでなく出力例のダイオード（至）も不
可欠となる。
本発明忙よるアナログスイッチは、上述の如く、１電源
を使用して、接地電位を中心に上下に振れる入力信号を
出力端子に伝送することが可能であり、しかも小面積で
実現することができる。さらに、オン抵抗の比較的低い
領域で動作するだけでなく、入力信号の変化に対するオ
ン抵抗の変化の小さい領域で動作するので、歪の少ない
確実な伝送がＯｒ能となる。
を使用して、接地電位を中心に上下に振れる入力信号を
出力端子に伝送することが可能であり、しかも小面積で
実現することができる。さらに、オン抵抗の比較的低い
領域で動作するだけでなく、入力信号の変化に対するオ
ン抵抗の変化の小さい領域で動作するので、歪の少ない
確実な伝送がＯｒ能となる。
、４、図面の簡単な説明
第１図は従来のアナログスイッチを示す回路図、第２図
は従来のアナログスイッチの特性を示す特性図、第３図
は゛本発明によるアナログスイッチの実施例を示す回路
図、第４図は本発明によるアナログスイッチを構成する
トランジスタの構造を示す断面図、第５図は本発明によ
るアナログスイッチの入力信号及び制御信号の波形を示
す波形図、第６図は本発明によるアナログスイッチの特
性を示す特性図、第７図はアナログスイッチを利用した
信号減衰器を示す回路図である。
は従来のアナログスイッチの特性を示す特性図、第３図
は゛本発明によるアナログスイッチの実施例を示す回路
図、第４図は本発明によるアナログスイッチを構成する
トランジスタの構造を示す断面図、第５図は本発明によ
るアナログスイッチの入力信号及び制御信号の波形を示
す波形図、第６図は本発明によるアナログスイッチの特
性を示す特性図、第７図はアナログスイッチを利用した
信号減衰器を示す回路図である。
主な図番の説明
＋１）四−Ｎ型トランジスタ、■（ロ）・・・Ｐ型トラ
ンジスタ、＋３） ｉｍｌ・・・入力端子、（４）αト
・・出力端子、（７）・・・インバータ、（ＪＩ（２４
１ｍ−・・基板と、′＊極との間に形成すしたダイオー
ド、（ｊＩａ；ｕａ−ｗｉ；＄抗素子、＠ ｅｌｌ−・
・ダイオード、（至）〜（至）・・・アナログスイッチ
。
ンジスタ、＋３） ｉｍｌ・・・入力端子、（４）αト
・・出力端子、（７）・・・インバータ、（ＪＩ（２４
１ｍ−・・基板と、′＊極との間に形成すしたダイオー
ド、（ｊＩａ；ｕａ−ｗｉ；＄抗素子、＠ ｅｌｌ−・
・ダイオード、（至）〜（至）・・・アナログスイッチ
。
第１図 Ｖ、、。
ＳＳ
第２図
Ｖｑｓ ＯＶｐｐ
１−□
第３図
Ｖ帥
第４図
ごζａ
第５図
６−□
第７図
Claims (1)
- １）第１゛及び第２の電極の各々と第１の高抵抗素子を
介して接地されたＰ型基板との間に形成される第１及び
第２のダイオードを介して約記第１及び第２の電極が前
記Ｐ型基板に接続された夏型電界効果トランジスタと、
第１の電極が前記Ｎ型電界効果トランジスタのゲート電
極に接続されると共に第２の電極が電源電位及び菖型基
板に接続され且つゲート電極に制御信号が印加されるＰ
型電界効果トランジスタと、前記Ｎ型電界トランジスタ
のゲート電極に一端が接続された第′２の高抵抗素子と
、該第２の高抵抗素子の他端から前記Ｎ型電界効果トラ
ンジスタの第１及び第２の電極の各々へ順方向に接続さ
れた第３′及び第４のダイオ□−ド、該第°５及び第４
のダイオードと第２の高抵抗素子の接一点に一端が接続
され他端が接地された第３の高抵抗素子と、前記１型電
界効果トランジスタの第１及び第２の電極の各々に接続
された入力端子及び出力端子とより構成され、前記制御
信号に応じてｉ紀Ｎ型電界効果トランジスタを導通及び
遮断状態とするよう忙したことを特徴とするスイッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048288A JPS58165422A (ja) | 1982-03-25 | 1982-03-25 | スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048288A JPS58165422A (ja) | 1982-03-25 | 1982-03-25 | スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58165422A true JPS58165422A (ja) | 1983-09-30 |
Family
ID=12799246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048288A Pending JPS58165422A (ja) | 1982-03-25 | 1982-03-25 | スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58165422A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155617A (ja) * | 1985-08-19 | 1987-07-10 | Oki Electric Ind Co Ltd | 双方向性スイツチ |
| US5612566A (en) * | 1993-11-30 | 1997-03-18 | Siliconix Incorporated | Bidirectional blocking lateral MOSFET with improved on-resistance |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423785U (ja) * | 1977-07-20 | 1979-02-16 |
-
1982
- 1982-03-25 JP JP57048288A patent/JPS58165422A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423785U (ja) * | 1977-07-20 | 1979-02-16 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155617A (ja) * | 1985-08-19 | 1987-07-10 | Oki Electric Ind Co Ltd | 双方向性スイツチ |
| US5612566A (en) * | 1993-11-30 | 1997-03-18 | Siliconix Incorporated | Bidirectional blocking lateral MOSFET with improved on-resistance |
| US5909139A (en) * | 1993-11-30 | 1999-06-01 | Siliconix Incorporated | Method and apparatus for providing gate drive voltage to switching device |
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