JPH07142722A - 半導体装置 - Google Patents
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- JPH07142722A JPH07142722A JP5283240A JP28324093A JPH07142722A JP H07142722 A JPH07142722 A JP H07142722A JP 5283240 A JP5283240 A JP 5283240A JP 28324093 A JP28324093 A JP 28324093A JP H07142722 A JPH07142722 A JP H07142722A
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
(57)【要約】
【目的】 ゲート電圧のみで素子内に流れる交流電流を
制御できる縦型のＭＯＳＦＥＴを得る。 【構成】 ｎ+ シリコン層１１上にｎ- シリコン層１２
が形成し、このｎ- シリコン層１２内にｐボディ領域１
３を形成し、その中にｎ+ ソース領域１４を形成する。
基板上面にはソース領域１４のみに接するソース電極１
９１とｐボディ領域１３のみに接するベース電極２１を
形成しこれらを外部で抵抗を介して接続する。チャネル
領域１８上にゲート絶縁膜１６を介してゲート電極６を
形成する。逆バイアス導通時にソース端子Ｓから抵抗を
介してベース電極２１，ｐボディ領域１３，ｎ- シリコ
ン層１２の経路で流れる電流を、ソース端子Ｓからソー
ス電極１９１，ｎ+ ソース領域１４，チャネル領域１
８，ｎ- シリコン層１２の経路で流れる電流に比べて無
視できる程に小さくすることで、逆バイアス時において
もゲート電圧のみで通電電流を制御する。
制御できる縦型のＭＯＳＦＥＴを得る。 【構成】 ｎ+ シリコン層１１上にｎ- シリコン層１２
が形成し、このｎ- シリコン層１２内にｐボディ領域１
３を形成し、その中にｎ+ ソース領域１４を形成する。
基板上面にはソース領域１４のみに接するソース電極１
９１とｐボディ領域１３のみに接するベース電極２１を
形成しこれらを外部で抵抗を介して接続する。チャネル
領域１８上にゲート絶縁膜１６を介してゲート電極６を
形成する。逆バイアス導通時にソース端子Ｓから抵抗を
介してベース電極２１，ｐボディ領域１３，ｎ- シリコ
ン層１２の経路で流れる電流を、ソース端子Ｓからソー
ス電極１９１，ｎ+ ソース領域１４，チャネル領域１
８，ｎ- シリコン層１２の経路で流れる電流に比べて無
視できる程に小さくすることで、逆バイアス時において
もゲート電圧のみで通電電流を制御する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にドレイン・ソース間の逆導通を阻止する機能を付加し
た縦型ＭＯＳＦＥＴに関する。
にドレイン・ソース間の逆導通を阻止する機能を付加し
た縦型ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】図１２は、従来のｎチャネルＤＭＯＳＦ
ＥＴを示す断面構造図である。図において、ｎ+ シリコ
ン層とｎ- シリコン層の二層からなる半導体基板はドレ
イン領域として働く。半導体基板上にゲート絶縁膜を介
してゲート電極を形成し、このゲート電極を共通マスク
としてｐ型不純物とｎ型不純物を二重拡散することによ
りｐボディ領域とｎ+ ソース領域が形成されるととも
に、ｐボディ領域の表面領域にチャネル領域が規定され
る。ｐボディ領域およびｎ+ ソース領域に電気的に接続
するように表面一面に金属のソース電極が形成され、ま
たｎ+ シリコン層に電気的に接続するように半導体基板
の裏面一面に金属のドレイン電極が形成される。ゲート
電極，ソース電極，ドレイン電極はそれぞれゲート端子
Ｇ，ソース端子Ｓ，ドレイン端子Ｄと接続されている。
ＥＴを示す断面構造図である。図において、ｎ+ シリコ
ン層とｎ- シリコン層の二層からなる半導体基板はドレ
イン領域として働く。半導体基板上にゲート絶縁膜を介
してゲート電極を形成し、このゲート電極を共通マスク
としてｐ型不純物とｎ型不純物を二重拡散することによ
りｐボディ領域とｎ+ ソース領域が形成されるととも
に、ｐボディ領域の表面領域にチャネル領域が規定され
る。ｐボディ領域およびｎ+ ソース領域に電気的に接続
するように表面一面に金属のソース電極が形成され、ま
たｎ+ シリコン層に電気的に接続するように半導体基板
の裏面一面に金属のドレイン電極が形成される。ゲート
電極，ソース電極，ドレイン電極はそれぞれゲート端子
Ｇ，ソース端子Ｓ，ドレイン端子Ｄと接続されている。
【０００３】次に、動作について説明する。まず順導通
の場合について説明する。ドレイン端子Ｄが高電位、ソ
ース端子Ｓが低電位となるように主電圧を印加し、ゲー
ト端子Ｇに正のバイアスを印加すると、チャネル領域に
反転層が形成されてｎ+ ソース領域からチャネル領域を
通ってｎ- シリコン層１２に電子電流が流れトランジス
タはオン状態となる。図１３はドレイン電流ＩD −ドレ
イン・ソース間電圧ＶDS特性を示す図である。順導通の
オン状態の詳しい電気特性は図１３の第１象限に示され
る。ＶDSの増加に対してＩD が増加し、ある電流値で飽
和する特性を示す。ゲート・ソース間電圧ＶGSを増加す
ると飽和電流値は増加する特性を示す。
の場合について説明する。ドレイン端子Ｄが高電位、ソ
ース端子Ｓが低電位となるように主電圧を印加し、ゲー
ト端子Ｇに正のバイアスを印加すると、チャネル領域に
反転層が形成されてｎ+ ソース領域からチャネル領域を
通ってｎ- シリコン層１２に電子電流が流れトランジス
タはオン状態となる。図１３はドレイン電流ＩD −ドレ
イン・ソース間電圧ＶDS特性を示す図である。順導通の
オン状態の詳しい電気特性は図１３の第１象限に示され
る。ＶDSの増加に対してＩD が増加し、ある電流値で飽
和する特性を示す。ゲート・ソース間電圧ＶGSを増加す
ると飽和電流値は増加する特性を示す。
【０００４】次に逆導通の場合について説明する。ドレ
イン端子Ｄが低電位，ソース端子Ｓが高電位となるよう
に主電圧を印加する。主電圧が一定電圧（例えば０．７
Ｖ）以下では、ゲート端子Ｇに正のバイアスを印加する
とチャネル領域に反転層が形成され、ｎ- シリコン層か
らチャネル領域を通ってｎ+ ソース領域に電子電流が流
れトランジスタはオン状態となる。
イン端子Ｄが低電位，ソース端子Ｓが高電位となるよう
に主電圧を印加する。主電圧が一定電圧（例えば０．７
Ｖ）以下では、ゲート端子Ｇに正のバイアスを印加する
とチャネル領域に反転層が形成され、ｎ- シリコン層か
らチャネル領域を通ってｎ+ ソース領域に電子電流が流
れトランジスタはオン状態となる。
【０００５】一方、主電圧が一定電圧（例えば０．７
Ｖ）以上では、ｐボディ領域とｎ- シリコン層の間に形
成される寄生ダイオードが動作する。なぜなら、寄生ダ
イオードのカソードはドレイン端子Ｄに、アノード端子
はソース端子Ｓに接続されているため、ゲート端子Ｇの
バイアス電圧の如何に係わらずこの寄生ダイオードが順
方向にバイアスされてオンするからである。従って、図
１２に示すｎチャネルＤＭＯＳＦＥＴの等価回路は図１
４に示すように、ＭＯＳＦＥＴと寄生ダイオードの並列
接続で示される。逆導通のオン状態の詳しい電気特性は
図１３の第３象限に示される。寄生ダイオードの通電特
性は、図１３の曲線Ａで示される。曲線Ａで規定される
電圧以下の領域でのみＩD はＶGSにより制御された電流
値をとることができる。
Ｖ）以上では、ｐボディ領域とｎ- シリコン層の間に形
成される寄生ダイオードが動作する。なぜなら、寄生ダ
イオードのカソードはドレイン端子Ｄに、アノード端子
はソース端子Ｓに接続されているため、ゲート端子Ｇの
バイアス電圧の如何に係わらずこの寄生ダイオードが順
方向にバイアスされてオンするからである。従って、図
１２に示すｎチャネルＤＭＯＳＦＥＴの等価回路は図１
４に示すように、ＭＯＳＦＥＴと寄生ダイオードの並列
接続で示される。逆導通のオン状態の詳しい電気特性は
図１３の第３象限に示される。寄生ダイオードの通電特
性は、図１３の曲線Ａで示される。曲線Ａで規定される
電圧以下の領域でのみＩD はＶGSにより制御された電流
値をとることができる。
【０００６】図１５は従来のｎチャネルＵＭＯＳＦＥＴ
を示す断面構造図である。ｎチャネルＵＭＯＳＦＥＴの
順導通及び逆導通特性についてもｎチャネルＤＭＯＳＦ
ＥＴと同様であり、図１３，図１４に示される電気特性
および等価回路に等しい。このように、従来のＤＭＯＳ
ＦＥＴ，ＵＭＯＳＦＥＴの逆導通時の電気特性に関し
て、寄生ダイオードの順方向電圧以上のドレイン・ソー
ス間電圧ＶDS（例えば１Ｖ以上）に対しては、ドレイン
電流ＩD はゲート・ソース間電圧ＶGSの如何に係わらず
寄生ダイオード特性で規定される。
を示す断面構造図である。ｎチャネルＵＭＯＳＦＥＴの
順導通及び逆導通特性についてもｎチャネルＤＭＯＳＦ
ＥＴと同様であり、図１３，図１４に示される電気特性
および等価回路に等しい。このように、従来のＤＭＯＳ
ＦＥＴ，ＵＭＯＳＦＥＴの逆導通時の電気特性に関し
て、寄生ダイオードの順方向電圧以上のドレイン・ソー
ス間電圧ＶDS（例えば１Ｖ以上）に対しては、ドレイン
電流ＩD はゲート・ソース間電圧ＶGSの如何に係わらず
寄生ダイオード特性で規定される。
【０００７】
【発明が解決しようとする課題】図１２，図１５に示す
ＤＭＯＳＦＥＴ，ＵＭＯＳＦＥＴは、寄生ダイオードの
順方向オン電圧以上のドレイン・ソース間電圧ＶDS（例
えば１Ｖ以上）に対して、ゲート端子のバイアス電圧で
電流ＩD を制御することはできず、常に導通してしま
う。このため交流信号をスイッチングする用途において
は、例えば図１６に示すように阻止ダイオードをドレイ
ン端子Ｄに直列接続し、アノード端子Ａが低電位，ソー
ス端子Ｓが高電位となるように主電圧が印加された場合
に阻止ダイオードが逆バイアスされて強制的に導通を阻
止する方法が取られている。阻止ダイオードを接続した
場合の詳細な電気特性を図１７に示す。順導通特性は図
１３の特性を阻止ダイオードの順方向電圧降下（例えば
０．７Ｖ）分だけ右方向へシフトした特性である。一
方、逆導通特性は常に阻止状態である。そして、交流信
号をスイッチングしようとした場合、図１６に示す回路
を２個用い、これらを図１８に示すように逆並列接続し
て使用しなければならなかった。
ＤＭＯＳＦＥＴ，ＵＭＯＳＦＥＴは、寄生ダイオードの
順方向オン電圧以上のドレイン・ソース間電圧ＶDS（例
えば１Ｖ以上）に対して、ゲート端子のバイアス電圧で
電流ＩD を制御することはできず、常に導通してしま
う。このため交流信号をスイッチングする用途において
は、例えば図１６に示すように阻止ダイオードをドレイ
ン端子Ｄに直列接続し、アノード端子Ａが低電位，ソー
ス端子Ｓが高電位となるように主電圧が印加された場合
に阻止ダイオードが逆バイアスされて強制的に導通を阻
止する方法が取られている。阻止ダイオードを接続した
場合の詳細な電気特性を図１７に示す。順導通特性は図
１３の特性を阻止ダイオードの順方向電圧降下（例えば
０．７Ｖ）分だけ右方向へシフトした特性である。一
方、逆導通特性は常に阻止状態である。そして、交流信
号をスイッチングしようとした場合、図１６に示す回路
を２個用い、これらを図１８に示すように逆並列接続し
て使用しなければならなかった。
【０００８】このため図１８に示すように、この回路に
おいては２倍の部品点数が必要になる問題があった。ま
た、順導通時の電圧降下は、ＭＯＳＦＥＴの電圧降下に
阻止ダイオードの順方向電圧降下（例えば０．７Ｖ）が
加わり、損失が増加してしまうという問題もあった。本
発明は上記問題に鑑みたものであり、部品点数を増加す
ることなく（最小限度に抑えて）順逆両方向バイアスに
対して制御可能な縦型のＭＯＳＦＥＴを得ることを目的
としている。
おいては２倍の部品点数が必要になる問題があった。ま
た、順導通時の電圧降下は、ＭＯＳＦＥＴの電圧降下に
阻止ダイオードの順方向電圧降下（例えば０．７Ｖ）が
加わり、損失が増加してしまうという問題もあった。本
発明は上記問題に鑑みたものであり、部品点数を増加す
ることなく（最小限度に抑えて）順逆両方向バイアスに
対して制御可能な縦型のＭＯＳＦＥＴを得ることを目的
としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に構成された第１発明の半導体装置は、第１導電型の低
抵抗半導体層及びこの上部に形成された第１導電型の高
抵抗半導体層を有する半導体基板と、前記半導体基板上
の所定領域に形成された第２導電型の第１半導体領域
と、前記第１半導体領域内の所定領域に形成された第１
導電型で低抵抗の第２半導体領域と、前記第２半導体領
域上に形成されたソース電極と、前記第１半導体領域上
に形成され、前記第１半導体領域に抵抗を介して形成さ
れたベース電極と、少なくとも前記第１半導体領域の表
面に絶縁膜を介して形成され、前記半導体基板と前記第
２半導体領域で挟まれた前記第１半導体領域の表面付近
にチャネル領域を形成させるゲート電極と、前記半導体
基板の下部に形成されたドレイン電極とを有し、前記ベ
ース電極，前記第１半導体領域，前記半導体基板の経路
で流れる電流を、前記ソース電極，前記第２半導体領
域，前記チャネル領域，前記半導体基板の経路で流れる
電流に比べて無視できる程に小さくしたことを特徴とし
ている。
に構成された第１発明の半導体装置は、第１導電型の低
抵抗半導体層及びこの上部に形成された第１導電型の高
抵抗半導体層を有する半導体基板と、前記半導体基板上
の所定領域に形成された第２導電型の第１半導体領域
と、前記第１半導体領域内の所定領域に形成された第１
導電型で低抵抗の第２半導体領域と、前記第２半導体領
域上に形成されたソース電極と、前記第１半導体領域上
に形成され、前記第１半導体領域に抵抗を介して形成さ
れたベース電極と、少なくとも前記第１半導体領域の表
面に絶縁膜を介して形成され、前記半導体基板と前記第
２半導体領域で挟まれた前記第１半導体領域の表面付近
にチャネル領域を形成させるゲート電極と、前記半導体
基板の下部に形成されたドレイン電極とを有し、前記ベ
ース電極，前記第１半導体領域，前記半導体基板の経路
で流れる電流を、前記ソース電極，前記第２半導体領
域，前記チャネル領域，前記半導体基板の経路で流れる
電流に比べて無視できる程に小さくしたことを特徴とし
ている。
【００１０】また上記目的を達成するために構成された
第２発明の半導体装置は、第１導電型の低抵抗半導体層
及びこの上部に形成された第１導電型の高抵抗半導体層
を有する半導体基板と、前記半導体基板上の所定領域に
形成された第２導電型の第１半導体領域と、前記第１半
導体領域内の所定領域に形成された第１導電型で低抵抗
の第２半導体領域と、少なくとも前記第１半導体領域の
表面に絶縁膜を介して形成され、前記半導体基板と前記
第２半導体領域で挟まれた前記第１半導体領域の表面付
近にチャネル領域を形成させるゲート電極と、前記半導
体基板の下部に形成されたドレイン電極と、前記第２半
導体領域上に形成されたソース電極とを有する半導体装
置において、前記第１半導体領域上に、前記第１半導体
領域上に抵抗を介して形成されたベース電極を備え、前
記ベース電極，前記第１半導体領域，前記半導体基板の
経路で流れる電流を、前記ソース電極，前記第２半導体
領域，前記チャネル領域，前記半導体基板の経路で流れ
る電流に比べて無視できる程に小さくしたことを特徴と
している。
第２発明の半導体装置は、第１導電型の低抵抗半導体層
及びこの上部に形成された第１導電型の高抵抗半導体層
を有する半導体基板と、前記半導体基板上の所定領域に
形成された第２導電型の第１半導体領域と、前記第１半
導体領域内の所定領域に形成された第１導電型で低抵抗
の第２半導体領域と、少なくとも前記第１半導体領域の
表面に絶縁膜を介して形成され、前記半導体基板と前記
第２半導体領域で挟まれた前記第１半導体領域の表面付
近にチャネル領域を形成させるゲート電極と、前記半導
体基板の下部に形成されたドレイン電極と、前記第２半
導体領域上に形成されたソース電極とを有する半導体装
置において、前記第１半導体領域上に、前記第１半導体
領域上に抵抗を介して形成されたベース電極を備え、前
記ベース電極，前記第１半導体領域，前記半導体基板の
経路で流れる電流を、前記ソース電極，前記第２半導体
領域，前記チャネル領域，前記半導体基板の経路で流れ
る電流に比べて無視できる程に小さくしたことを特徴と
している。
【００１１】また上記目的を達成するために構成された
第３発明の半導体装置は、第１導電型の低抵抗半導体層
及びこの上部に形成された第１導電型の高抵抗半導体層
を有する半導体基板と、前記半導体基板上の所定領域に
形成された、シリコンよりも広い禁制帯幅を有する第２
導電型の第１半導体領域と、前記第１半導体領域内の所
定領域に形成された、シリコンよりも広い禁制帯幅を有
する第１導電型で低抵抗の第２半導体領域と、前記第２
半導体領域上に形成されたソース電極と、前記第１半導
体領域上に形成されたベース電極と、少なくとも前記第
１半導体領域の表面に絶縁膜を介して形成され、前記半
導体基板と前記第２半導体領域で挟まれた前記第１半導
体領域の表面付近にチャネル領域を形成させるゲート電
極と、前記半導体基板の下部に形成されたドレイン電極
とを有し、前記ベース電極と前記第１半導体領域が接触
する部分に生じる電気抵抗を、前記ソース電極と前記第
２半導体領域で接触する部分に生じる電気抵抗よりも高
く設定し、これにより前記ベース電極，前記第１半導体
領域，前記半導体基板の経路で流れる電流を、前記ソー
ス電極，前記第２半導体領域，前記チャネル領域，前記
半導体基板の経路で流れる電流に比べて無視できる程に
小さくしたことを特徴としている。
第３発明の半導体装置は、第１導電型の低抵抗半導体層
及びこの上部に形成された第１導電型の高抵抗半導体層
を有する半導体基板と、前記半導体基板上の所定領域に
形成された、シリコンよりも広い禁制帯幅を有する第２
導電型の第１半導体領域と、前記第１半導体領域内の所
定領域に形成された、シリコンよりも広い禁制帯幅を有
する第１導電型で低抵抗の第２半導体領域と、前記第２
半導体領域上に形成されたソース電極と、前記第１半導
体領域上に形成されたベース電極と、少なくとも前記第
１半導体領域の表面に絶縁膜を介して形成され、前記半
導体基板と前記第２半導体領域で挟まれた前記第１半導
体領域の表面付近にチャネル領域を形成させるゲート電
極と、前記半導体基板の下部に形成されたドレイン電極
とを有し、前記ベース電極と前記第１半導体領域が接触
する部分に生じる電気抵抗を、前記ソース電極と前記第
２半導体領域で接触する部分に生じる電気抵抗よりも高
く設定し、これにより前記ベース電極，前記第１半導体
領域，前記半導体基板の経路で流れる電流を、前記ソー
ス電極，前記第２半導体領域，前記チャネル領域，前記
半導体基板の経路で流れる電流に比べて無視できる程に
小さくしたことを特徴としている。
【００１２】
【作用】上記のように構成された第１発明と第２発明の
半導体装置によれば、第２半導体領域上に形成されたソ
ース電極と、第１半導体領域に高抵抗を介して形成され
たベース電極と備えている。これにより、逆バイアス時
にベース電極，第１半導体領域，半導体基板の経路で流
れる電流を、ソース電極，第２半導体領域，第１半導体
領域，半導体基板の経路で流れる電流に比べて無視でき
る程に小さくする。
半導体装置によれば、第２半導体領域上に形成されたソ
ース電極と、第１半導体領域に高抵抗を介して形成され
たベース電極と備えている。これにより、逆バイアス時
にベース電極，第１半導体領域，半導体基板の経路で流
れる電流を、ソース電極，第２半導体領域，第１半導体
領域，半導体基板の経路で流れる電流に比べて無視でき
る程に小さくする。
【００１３】また上記のように構成された第３発明の半
導体装置によれば、ベース電極と第１半導体領域で形成
される部分のエネルギー障壁を、ソース電極と第２半導
体領域で形成される部分のエネルギー障壁よりも高く設
定することにより、ベース電極と第１半導体領域との間
の接触抵抗を、ソース電極と第２半導体領域との間の接
触抵抗よりも大きくなるように設定している。これによ
り逆バイアス時にベース電極，第１半導体領域，半導体
基板の経路で流れる電流を、ソース電極，第２半導体領
域，チャネル領域，半導体基板の経路で流れる電流に比
べて無視できる程に小さくする。
導体装置によれば、ベース電極と第１半導体領域で形成
される部分のエネルギー障壁を、ソース電極と第２半導
体領域で形成される部分のエネルギー障壁よりも高く設
定することにより、ベース電極と第１半導体領域との間
の接触抵抗を、ソース電極と第２半導体領域との間の接
触抵抗よりも大きくなるように設定している。これによ
り逆バイアス時にベース電極，第１半導体領域，半導体
基板の経路で流れる電流を、ソース電極，第２半導体領
域，チャネル領域，半導体基板の経路で流れる電流に比
べて無視できる程に小さくする。
【００１４】
【発明の効果】第１発明乃至第３発明によれば逆バイア
ス時に流れる電流を、実質的にソース電極，第２半導体
領域，チャネル領域，半導体基板の経路で流れる電流の
みに限定することができる。これにより逆方向バイアス
に対しても、内部に流れるドレイン電流を電流の損失を
増加させることなくゲート電圧で制御することができ
る。
ス時に流れる電流を、実質的にソース電極，第２半導体
領域，チャネル領域，半導体基板の経路で流れる電流の
みに限定することができる。これにより逆方向バイアス
に対しても、内部に流れるドレイン電流を電流の損失を
増加させることなくゲート電圧で制御することができ
る。
【００１５】
【実施例】（第１実施例）以下に本発明の第１実施例で
ある半導体装置を図面に基づき説明する。図１は、本発
明を電力用の半導体装置であるｎチャネルＤＭＯＳＦＥ
Ｔ１００に適用した場合の断面図である。本実施例にお
いて第１導電型としてｎ型を、また第２導電型としてｐ
型を用いた。そして本実施例のｎチャネルＤＭＯＳＦＥ
Ｔ１００は概略的には、ｎ+ シリコン層１１（低抵抗半
導体層）上にｎ- シリコン層１２（高抵抗半導体層）が
形成されており、これらによって半導体基板が構成され
ている。そしてｎ- シリコン層１２内にｐボディ領域１
３（第１半導体領域）が形成され、さらにその中にｎ+
ソース領域１４（第２半導体領域）が形成されている。
そして基板上面にはｎ+ ソース領域１４のみに電気接触
するソース電極１９１とｐボディ領域１３のみに電気接
触するベース電極２１が形成されている。さらにベース
電極２１がベース端子Ｂと接続され、ベース端子Ｂはソ
ース端子Ｓと抵抗２６を介して接続されている。また基
板上面にはゲート酸化膜１６（絶縁膜）を介してゲート
電極１７が形成されている。
ある半導体装置を図面に基づき説明する。図１は、本発
明を電力用の半導体装置であるｎチャネルＤＭＯＳＦＥ
Ｔ１００に適用した場合の断面図である。本実施例にお
いて第１導電型としてｎ型を、また第２導電型としてｐ
型を用いた。そして本実施例のｎチャネルＤＭＯＳＦＥ
Ｔ１００は概略的には、ｎ+ シリコン層１１（低抵抗半
導体層）上にｎ- シリコン層１２（高抵抗半導体層）が
形成されており、これらによって半導体基板が構成され
ている。そしてｎ- シリコン層１２内にｐボディ領域１
３（第１半導体領域）が形成され、さらにその中にｎ+
ソース領域１４（第２半導体領域）が形成されている。
そして基板上面にはｎ+ ソース領域１４のみに電気接触
するソース電極１９１とｐボディ領域１３のみに電気接
触するベース電極２１が形成されている。さらにベース
電極２１がベース端子Ｂと接続され、ベース端子Ｂはソ
ース端子Ｓと抵抗２６を介して接続されている。また基
板上面にはゲート酸化膜１６（絶縁膜）を介してゲート
電極１７が形成されている。
【００１６】次に、上記のように構成された本実施例の
動作について説明する。まず順導通の場合について説明
する。順導通の場合は前述した従来のｎチャネルＤＭＯ
ＳＦＥＴと同じである。すなわち、ドレイン端子Ｄが高
電位，ソース端子Ｓが低電位となるように主電圧を印加
する。ゲート端子Ｇに正のバイアスを印加すると、チャ
ネル領域１８に反転層が形成され、ｎ+ ソース領域１４
からチャネル領域１８を通ってｎ- シリコン半導体層１
２に電子電流が流れ、ｎチャネルＤＭＯＳＦＥＴ１００
はオン状態となる。図２はドレイン電流ＩD −ドレイン
・ソース間電圧ＶDS特性を示す図である。順導通のオン
状態の詳しい電気特性は図２の第１象限に示される。Ｖ
DSの増加に対してＩD が増加し、ある電流値で飽和する
特性を示し、ゲート・ソース間電圧ＶGSを増加すると飽
和電流値は増加する特性を示す。
動作について説明する。まず順導通の場合について説明
する。順導通の場合は前述した従来のｎチャネルＤＭＯ
ＳＦＥＴと同じである。すなわち、ドレイン端子Ｄが高
電位，ソース端子Ｓが低電位となるように主電圧を印加
する。ゲート端子Ｇに正のバイアスを印加すると、チャ
ネル領域１８に反転層が形成され、ｎ+ ソース領域１４
からチャネル領域１８を通ってｎ- シリコン半導体層１
２に電子電流が流れ、ｎチャネルＤＭＯＳＦＥＴ１００
はオン状態となる。図２はドレイン電流ＩD −ドレイン
・ソース間電圧ＶDS特性を示す図である。順導通のオン
状態の詳しい電気特性は図２の第１象限に示される。Ｖ
DSの増加に対してＩD が増加し、ある電流値で飽和する
特性を示し、ゲート・ソース間電圧ＶGSを増加すると飽
和電流値は増加する特性を示す。
【００１７】次に逆導通の場合について説明する。ドレ
イン端子Ｄが低電位、ソース端子Ｓが高電位となるよう
に主電圧を印加する。ゲート端子Ｇに正のバイアスを印
加すると、チャネル領域１８に反転層が形成されｎ- シ
リコン層１２からチャネル領域１８を通ってｎ+ ソース
領域４に電子電流が流れ、チャネルＤＭＯＳＦＥＴ１０
０はオン状態となる。また主電圧が一定電圧（例えば
０．７Ｖ）以上では、ｐボディ領域１３とｎ- シリコン
層１２の間に形成される寄生ダイオード２３が動作す
る。なぜなら、寄生ダイオード２３のカソードはドレイ
ン端子Ｄに、アノード端子はｐ- ベース領域１５を介し
てソース端子Ｓに接続されているため、このダイオード
が順方向にバイアスされてオンするからである。従っ
て、図１に示すｎチャネルＤＭＯＳＦＥＴ１００の等価
回路は図３に示すように、寄生ダイオード２３と外部の
抵抗２６を直列接続した回路とＭＯＳＦＥＴ２７を並列
接続した回路で示される。ところが抵抗２６は非常に大
きく設定されているため、ＭＯＳＦＥＴ２７の通電電流
（チャネル領域１８を通ってｎ+ ソース領域１４に流れ
る電子電流）に比べて寄生ダイオード２３の通電電流は
無視できる程度に小さく抑えることができる。逆導通時
のオン状態の詳しい電気特性は図２の第３象限に示され
る。図１２の第３象限に示された寄生ダイオード２３の
通電特性は抵抗２６により阻止されて、図２の第３象限
に示されるように逆導通特性はＭＯＳＦＥＴ２７のみの
特性が現れる。従って、ゲート・ソース間電圧ＶGSによ
り確実にオン，オフされる。しかも、図１７の第１象限
に見られるような電圧降下の増大は生じない。従って本
実施例では逆方向バイアスに対しても素子内に流れる電
流が制御でき、これにより一個のｎチャネルＤＭＯＳＦ
ＥＴのみで交流信号の制御が可能となる。
イン端子Ｄが低電位、ソース端子Ｓが高電位となるよう
に主電圧を印加する。ゲート端子Ｇに正のバイアスを印
加すると、チャネル領域１８に反転層が形成されｎ- シ
リコン層１２からチャネル領域１８を通ってｎ+ ソース
領域４に電子電流が流れ、チャネルＤＭＯＳＦＥＴ１０
０はオン状態となる。また主電圧が一定電圧（例えば
０．７Ｖ）以上では、ｐボディ領域１３とｎ- シリコン
層１２の間に形成される寄生ダイオード２３が動作す
る。なぜなら、寄生ダイオード２３のカソードはドレイ
ン端子Ｄに、アノード端子はｐ- ベース領域１５を介し
てソース端子Ｓに接続されているため、このダイオード
が順方向にバイアスされてオンするからである。従っ
て、図１に示すｎチャネルＤＭＯＳＦＥＴ１００の等価
回路は図３に示すように、寄生ダイオード２３と外部の
抵抗２６を直列接続した回路とＭＯＳＦＥＴ２７を並列
接続した回路で示される。ところが抵抗２６は非常に大
きく設定されているため、ＭＯＳＦＥＴ２７の通電電流
（チャネル領域１８を通ってｎ+ ソース領域１４に流れ
る電子電流）に比べて寄生ダイオード２３の通電電流は
無視できる程度に小さく抑えることができる。逆導通時
のオン状態の詳しい電気特性は図２の第３象限に示され
る。図１２の第３象限に示された寄生ダイオード２３の
通電特性は抵抗２６により阻止されて、図２の第３象限
に示されるように逆導通特性はＭＯＳＦＥＴ２７のみの
特性が現れる。従って、ゲート・ソース間電圧ＶGSによ
り確実にオン，オフされる。しかも、図１７の第１象限
に見られるような電圧降下の増大は生じない。従って本
実施例では逆方向バイアスに対しても素子内に流れる電
流が制御でき、これにより一個のｎチャネルＤＭＯＳＦ
ＥＴのみで交流信号の制御が可能となる。
【００１８】なお本実施例では、基本的な構造を説明す
るために図１に示したような半導体装置を用いたが、実
際に電力用半導体装置として使用する場合は、図１に示
したようなユニットセルが数千個から数万個並列接続さ
れる。またその際、抵抗２６は素子全体で一個または任
意のブロック単位で一個づつ使用するほうが望ましい。
またもちろん各ユニットセルごとに抵抗を接続しても良
い。また抵抗は半導体基板上の他の領域に形成しても良
いし、外部に抵抗素子を接続しても良い。
るために図１に示したような半導体装置を用いたが、実
際に電力用半導体装置として使用する場合は、図１に示
したようなユニットセルが数千個から数万個並列接続さ
れる。またその際、抵抗２６は素子全体で一個または任
意のブロック単位で一個づつ使用するほうが望ましい。
またもちろん各ユニットセルごとに抵抗を接続しても良
い。また抵抗は半導体基板上の他の領域に形成しても良
いし、外部に抵抗素子を接続しても良い。
【００１９】（第２実施例）以下に本発明の第２実施例
である半導体装置を図面に基づき説明する。図４は、第
１実施例における抵抗をｐボディ領域１３内に形成した
一実施例のｎチャネルＤＭＯＳＦＥＴ１００を示す断面
図である。本実施例のｎチャネルＤＭＯＳＦＥＴ１００
は概略的には、ｎ+ シリコン層１１（低抵抗半導体層）
上にｎ- シリコン層１２（高抵抗半導体層）が形成され
ており、これらによって半導体基板が構成されている。
ｎ- シリコン層１２内にｐボディ領域１３（第１半導体
領域）が形成され、さらにその中にｎ+ ソース領域１４
（第２半導体領域），ｐ- ベース領域１５（第３半導体
領域）が形成されている。そして基板上面にはソース電
極１９と、ゲート酸化膜１６（絶縁膜）を介してゲート
電極１７が形成されている。
である半導体装置を図面に基づき説明する。図４は、第
１実施例における抵抗をｐボディ領域１３内に形成した
一実施例のｎチャネルＤＭＯＳＦＥＴ１００を示す断面
図である。本実施例のｎチャネルＤＭＯＳＦＥＴ１００
は概略的には、ｎ+ シリコン層１１（低抵抗半導体層）
上にｎ- シリコン層１２（高抵抗半導体層）が形成され
ており、これらによって半導体基板が構成されている。
ｎ- シリコン層１２内にｐボディ領域１３（第１半導体
領域）が形成され、さらにその中にｎ+ ソース領域１４
（第２半導体領域），ｐ- ベース領域１５（第３半導体
領域）が形成されている。そして基板上面にはソース電
極１９と、ゲート酸化膜１６（絶縁膜）を介してゲート
電極１７が形成されている。
【００２０】次に、上記のように構成された本実施例の
動作について説明する。まず順導通の場合について説明
すると、順導通の場合は図１のｎチャネルＤＭＯＳＦＥ
Ｔと同じである。すなわち、ドレイン端子Ｄが高電位，
ソース端子Ｓが低電位となるように主電圧を印加し、ゲ
ート端子Ｇに正のバイアスを印加すると、チャネル領域
１８に反転層が形成され、ｎ+ ソース領域１４からチャ
ネル領域１８を通ってｎ- シリコン半導体層１２に電子
電流が流れ、ｎチャネルＤＭＯＳＦＥＴ１００はオン状
態となる。ドレイン電流ＩD −ドレイン・ソース間電圧
Ｖ DS特性は図２の第１象限に示される特性図と同じであ
る。
動作について説明する。まず順導通の場合について説明
すると、順導通の場合は図１のｎチャネルＤＭＯＳＦＥ
Ｔと同じである。すなわち、ドレイン端子Ｄが高電位，
ソース端子Ｓが低電位となるように主電圧を印加し、ゲ
ート端子Ｇに正のバイアスを印加すると、チャネル領域
１８に反転層が形成され、ｎ+ ソース領域１４からチャ
ネル領域１８を通ってｎ- シリコン半導体層１２に電子
電流が流れ、ｎチャネルＤＭＯＳＦＥＴ１００はオン状
態となる。ドレイン電流ＩD −ドレイン・ソース間電圧
Ｖ DS特性は図２の第１象限に示される特性図と同じであ
る。
【００２１】次に逆導通の場合について説明する。ドレ
イン端子Ｄが低電位、ソース端子Ｓが高電位となるよう
に主電圧を印加し、ゲート端子Ｇに正のバイアスを印加
すると、チャネル領域１８に反転層が形成されｎ- シリ
コン層１２からチャネル領域１８を通ってｎ+ ソース領
域４に電子電流が流れ、チャネルＤＭＯＳＦＥＴ１００
はオン状態となる。また主電圧が一定電圧（例えば０．
７Ｖ）以上では、ｐボディ領域１３とｎ- シリコン層１
２の間に形成される寄生ダイオード２３が動作する。図
４に示すｎチャネルＤＭＯＳＦＥＴ１００の等価回路も
図３に示すように、寄生ダイオード４０とｐ- ベース領
域１５の抵抗２６１直列接続した回路とＭＯＳＦＥＴ２
７を並列接続した回路で示される。ここでｐ- ベース領
域１５の不純物濃度は非常に低く設定されており、これ
により抵抗１５１は非常に大きく設定されている。従っ
てＭＯＳＦＥＴ２７の通電電流（チャネル領域１８を通
ってｎ+ ソース領域１４に流れる電子電流）に比べて寄
生ダイオード２３の通電電流は無視できる程度に小さく
抑えることができる。逆導通時のオン状態の詳しい電気
特性は第１実施例同様に図２の第３象限に示される。図
１２の第３象限に示された寄生ダイオード２３の通電特
性は抵抗２６１により阻止されて、図２の第３象限に示
されるように逆導通特性はＭＯＳＦＥＴ２７のみの特性
が現れる。すなわち、素子内を流れるドレイン電流ＩD
はゲート・ソース間電圧ＶGSにより確実にオン，オフさ
れる。しかも、図１７の第１象限に見られるような電圧
降下の増大は生じない。従って本実施例においても逆方
向バイアスに対して素子内に流れる電流が制御でき、こ
れにより一個のｎチャネルＤＭＯＳＦＥＴのみで交流信
号の制御が可能となる。
イン端子Ｄが低電位、ソース端子Ｓが高電位となるよう
に主電圧を印加し、ゲート端子Ｇに正のバイアスを印加
すると、チャネル領域１８に反転層が形成されｎ- シリ
コン層１２からチャネル領域１８を通ってｎ+ ソース領
域４に電子電流が流れ、チャネルＤＭＯＳＦＥＴ１００
はオン状態となる。また主電圧が一定電圧（例えば０．
７Ｖ）以上では、ｐボディ領域１３とｎ- シリコン層１
２の間に形成される寄生ダイオード２３が動作する。図
４に示すｎチャネルＤＭＯＳＦＥＴ１００の等価回路も
図３に示すように、寄生ダイオード４０とｐ- ベース領
域１５の抵抗２６１直列接続した回路とＭＯＳＦＥＴ２
７を並列接続した回路で示される。ここでｐ- ベース領
域１５の不純物濃度は非常に低く設定されており、これ
により抵抗１５１は非常に大きく設定されている。従っ
てＭＯＳＦＥＴ２７の通電電流（チャネル領域１８を通
ってｎ+ ソース領域１４に流れる電子電流）に比べて寄
生ダイオード２３の通電電流は無視できる程度に小さく
抑えることができる。逆導通時のオン状態の詳しい電気
特性は第１実施例同様に図２の第３象限に示される。図
１２の第３象限に示された寄生ダイオード２３の通電特
性は抵抗２６１により阻止されて、図２の第３象限に示
されるように逆導通特性はＭＯＳＦＥＴ２７のみの特性
が現れる。すなわち、素子内を流れるドレイン電流ＩD
はゲート・ソース間電圧ＶGSにより確実にオン，オフさ
れる。しかも、図１７の第１象限に見られるような電圧
降下の増大は生じない。従って本実施例においても逆方
向バイアスに対して素子内に流れる電流が制御でき、こ
れにより一個のｎチャネルＤＭＯＳＦＥＴのみで交流信
号の制御が可能となる。
【００２２】なお本実施例でも、実際に電力用半導体装
置として使用する場合は、図４に示したようなユニット
セルが数千個から数万個並列接続される。 （第３実施例）以下に本発明の第３実施例である半導体
装置を図面に基づき説明する。図５は、本発明を電力用
の半導体装置であるｎチャネルＵＭＯＳＦＥＴ１０１に
適用した場合の断面図である。そして本実施例のｎチャ
ネルＵＭＯＳＦＥＴ１０１は概略的には、ｎ- シリコン
層１２上にｐボディ領域１３が形成され、さらにその中
にｎ+ ソース領域１４が形成されている。そして基板上
面側からｎ- シリコン層１２に達するゲート酸化膜１６
のトレンチ溝が形成され、このゲート酸化膜１６を介し
てゲート電極１７が形成されている。そして基板上面に
ｎ+ ソース領域１４のみに電気接触するソース電極１９
１とｐボディ領域１３のみに電気接触するベース電極２
１が形成されており、さらにベース電極２１がベース端
子Ｂと接続され、ベース端子Ｂがソース端子Ｓ間と抵抗
２６を介して接続されている。
置として使用する場合は、図４に示したようなユニット
セルが数千個から数万個並列接続される。 （第３実施例）以下に本発明の第３実施例である半導体
装置を図面に基づき説明する。図５は、本発明を電力用
の半導体装置であるｎチャネルＵＭＯＳＦＥＴ１０１に
適用した場合の断面図である。そして本実施例のｎチャ
ネルＵＭＯＳＦＥＴ１０１は概略的には、ｎ- シリコン
層１２上にｐボディ領域１３が形成され、さらにその中
にｎ+ ソース領域１４が形成されている。そして基板上
面側からｎ- シリコン層１２に達するゲート酸化膜１６
のトレンチ溝が形成され、このゲート酸化膜１６を介し
てゲート電極１７が形成されている。そして基板上面に
ｎ+ ソース領域１４のみに電気接触するソース電極１９
１とｐボディ領域１３のみに電気接触するベース電極２
１が形成されており、さらにベース電極２１がベース端
子Ｂと接続され、ベース端子Ｂがソース端子Ｓ間と抵抗
２６を介して接続されている。
【００２３】次に動作について説明する。本実施例のｎ
チャネルＵＭＯＳＦＥＴ１０１の等価回路は図１に示す
ｎチャネルＤＭＯＳＦＥＴの等価回路と等しく図３で示
される。そしてその電気特性も図２で示される。従って
本実施例においても第１実施例と同様に、寄生ダイオー
ド２３の通電特性は外部に接続された抵抗２６により阻
止される。これにより逆方向バイアスに対しても、内部
に流れるドレイン電流を電流の損失を増加させることな
くゲート電圧で制御することができる。従って本実施例
においても、部品点数を最小限度に抑えつつ交流信号の
制御が可能なｎチャネルＵＭＯＳＦＥＴを得ることがで
きる。
チャネルＵＭＯＳＦＥＴ１０１の等価回路は図１に示す
ｎチャネルＤＭＯＳＦＥＴの等価回路と等しく図３で示
される。そしてその電気特性も図２で示される。従って
本実施例においても第１実施例と同様に、寄生ダイオー
ド２３の通電特性は外部に接続された抵抗２６により阻
止される。これにより逆方向バイアスに対しても、内部
に流れるドレイン電流を電流の損失を増加させることな
くゲート電圧で制御することができる。従って本実施例
においても、部品点数を最小限度に抑えつつ交流信号の
制御が可能なｎチャネルＵＭＯＳＦＥＴを得ることがで
きる。
【００２４】（第４実施例）以下に本発明の第４実施例
である半導体装置を図面に基づき説明する。図６は、第
３実施例における抵抗をｐボディ領域１３内に形成した
一実施例のｎチャネルＵＭＯＳＦＥＴ１０１を示す断面
図である。そして本実施例のｎチャネルＵＭＯＳＦＥＴ
１０１は概略的には、ｎ- シリコン層１２上にｐボディ
領域１３が形成され、さらにその中にｎ+ ソース領域１
４，ｐ- ベース領域１５が形成されている。そして基板
上面側からｎ- シリコン層１２に達するゲート酸化膜１
６のトレンチ溝が形成され、このゲート絶縁膜１６を介
してゲート電極１７が形成されている。
である半導体装置を図面に基づき説明する。図６は、第
３実施例における抵抗をｐボディ領域１３内に形成した
一実施例のｎチャネルＵＭＯＳＦＥＴ１０１を示す断面
図である。そして本実施例のｎチャネルＵＭＯＳＦＥＴ
１０１は概略的には、ｎ- シリコン層１２上にｐボディ
領域１３が形成され、さらにその中にｎ+ ソース領域１
４，ｐ- ベース領域１５が形成されている。そして基板
上面側からｎ- シリコン層１２に達するゲート酸化膜１
６のトレンチ溝が形成され、このゲート絶縁膜１６を介
してゲート電極１７が形成されている。
【００２５】次に動作について説明する。本実施例のｎ
チャネルＵＭＯＳＦＥＴ１０１の等価回路は図１に示す
ｎチャネルＤＭＯＳＦＥＴの等価回路と等しく図３で示
される。そしてその電気特性も図２で示される。本実施
例においても第１実施例と同様に、寄生ダイオード２３
の通電特性はｐ- ベース領域１５によって形成される抵
抗２６１により阻止される。これにより逆方向バイアス
に対しても、内部に流れるドレイン電流を電流の損失を
増加させることなくゲート電圧で制御することができ
る。従って本実施例においても、部品点数を増加させる
ことなく交流信号の制御が可能なｎチャネルＵＭＯＳＦ
ＥＴを得ることができる。
チャネルＵＭＯＳＦＥＴ１０１の等価回路は図１に示す
ｎチャネルＤＭＯＳＦＥＴの等価回路と等しく図３で示
される。そしてその電気特性も図２で示される。本実施
例においても第１実施例と同様に、寄生ダイオード２３
の通電特性はｐ- ベース領域１５によって形成される抵
抗２６１により阻止される。これにより逆方向バイアス
に対しても、内部に流れるドレイン電流を電流の損失を
増加させることなくゲート電圧で制御することができ
る。従って本実施例においても、部品点数を増加させる
ことなく交流信号の制御が可能なｎチャネルＵＭＯＳＦ
ＥＴを得ることができる。
【００２６】（第５実施例）以下に本発明の第５実施例
である半導体装置を図面に基づき説明する。図７は、本
発明の第５実施例の半導体装置であるｎチャネルＤＭＯ
ＳＦＥＴ１００を示す断面図である。本実施例のｎチャ
ネルＤＭＯＳＦＥＴ１００は概略的には、半導体基板２
５，ｐボディ領域１３１，ｎ+ ソース領域１４１は全て
六方晶系ＳｉＣ単結晶である。また半導体基板２５の表
面の面方位は（０００１）面であり、この面上にエピタ
キシャル成長によりｐボディ領域１３１が形成されてい
る。そしてニッケル（Ｎｉ）によってｐボディ領域１３
１とｎ+ ソース領域１４１に電気接触する共通なＮｉソ
ース電極３０が形成されている。これによりｎ + ソース
領域１４１とＮｉソース電極３０との接触部分の接触抵
抗に比べてｐボディ領域１３１とＮｉソース電極３０と
の接触部分の接触抵抗を大きくし、実質的にｐボディ領
域１３１とＮｉソース電極３０との接触部分に抵抗２６
２を介在させるようにしている。従って図７に示すｎチ
ャネルＤＭＯＳＦＥＴ１００の等価回路は、ｐボディ領
域１３１とＮｉソース電極３０との接触部分の抵抗２６
２により図３に等しくなる。
である半導体装置を図面に基づき説明する。図７は、本
発明の第５実施例の半導体装置であるｎチャネルＤＭＯ
ＳＦＥＴ１００を示す断面図である。本実施例のｎチャ
ネルＤＭＯＳＦＥＴ１００は概略的には、半導体基板２
５，ｐボディ領域１３１，ｎ+ ソース領域１４１は全て
六方晶系ＳｉＣ単結晶である。また半導体基板２５の表
面の面方位は（０００１）面であり、この面上にエピタ
キシャル成長によりｐボディ領域１３１が形成されてい
る。そしてニッケル（Ｎｉ）によってｐボディ領域１３
１とｎ+ ソース領域１４１に電気接触する共通なＮｉソ
ース電極３０が形成されている。これによりｎ + ソース
領域１４１とＮｉソース電極３０との接触部分の接触抵
抗に比べてｐボディ領域１３１とＮｉソース電極３０と
の接触部分の接触抵抗を大きくし、実質的にｐボディ領
域１３１とＮｉソース電極３０との接触部分に抵抗２６
２を介在させるようにしている。従って図７に示すｎチ
ャネルＤＭＯＳＦＥＴ１００の等価回路は、ｐボディ領
域１３１とＮｉソース電極３０との接触部分の抵抗２６
２により図３に等しくなる。
【００２７】本実施例においても第１実施例と同様に、
図２の第３象限に示された寄生ダイオード２３の導通特
性は抵抗２６２により阻止されて、図２の第３象限に示
される逆導通特性はＭＯＳＦＥＴ２７のみの特性が表れ
る。これにより逆方向バイアスに対しても、内部に流れ
るドレイン電流を電流の損失を増加させることなくゲー
ト電圧で制御することができる。従って一個のｎチャネ
ルＤＭＯＳＦＥＴのゲート・ソース間電圧ＶGSのみで交
流信号の制御が可能となるだけでなく、外部抵抗も不要
なため部品点数の低減も可能となる。さらに半導体材料
以外の構造は従来のＭＯＳＦＥＴに等しいため、設計等
の時間を省くことができる。
図２の第３象限に示された寄生ダイオード２３の導通特
性は抵抗２６２により阻止されて、図２の第３象限に示
される逆導通特性はＭＯＳＦＥＴ２７のみの特性が表れ
る。これにより逆方向バイアスに対しても、内部に流れ
るドレイン電流を電流の損失を増加させることなくゲー
ト電圧で制御することができる。従って一個のｎチャネ
ルＤＭＯＳＦＥＴのゲート・ソース間電圧ＶGSのみで交
流信号の制御が可能となるだけでなく、外部抵抗も不要
なため部品点数の低減も可能となる。さらに半導体材料
以外の構造は従来のＭＯＳＦＥＴに等しいため、設計等
の時間を省くことができる。
【００２８】（第６実施例）以下に本発明の第６実施例
である半導体装置を図面に基づき説明する。図８は、本
発明の第６実施例であるｎチャネルＵＭＯＳＦＥＴ１０
１を示す断面図である。本実施例のｎチャネルＵＭＯＳ
ＦＥＴ１０１は、第５実施例と同様に半導体基板２５，
ｐボディ領域１３１，ｎ+ ソース領域１４１は全て六方
晶系ＳｉＣ単結晶である。ここで半導体基板２５の表面
の面方位は（０００１）面であり、この面上にエピタキ
シャル成長によりｐボディ領域１３１が形成されてい
る。そして基板上面側からｎ- ＳｉＣ層２８に達するゲ
ート酸化膜１６のトレンチ溝が形成され、このゲート絶
縁膜１６を介してゲート電極が形成されている。さらに
ニッケル（Ｎｉ）によってｐボディ領域１３１とｎ+ ソ
ース領域１４１に電気接触する共通なＮｉソース電極３
０が形成されている。これによりｎ+ ソース領域１４１
とＮｉソース電極３０との接触部分の接触抵抗に比べて
ｐボディ領域１３１とＮｉソース電極３０との接触部分
の接触抵抗を大きくし、実質的にｐボディ領域１３１と
Ｎｉソース電極３０との接触部分に抵抗２６２を介在さ
せるようにしている。従って図８に示すｎチャネルＵＭ
ＯＳＦＥＴの等価回路は、ｐボディ領域１３１とＮｉソ
ース電極３０との接触部分の抵抗２６２により実質的に
図３に等しくなり、電気特性も図２に等しくなる。
である半導体装置を図面に基づき説明する。図８は、本
発明の第６実施例であるｎチャネルＵＭＯＳＦＥＴ１０
１を示す断面図である。本実施例のｎチャネルＵＭＯＳ
ＦＥＴ１０１は、第５実施例と同様に半導体基板２５，
ｐボディ領域１３１，ｎ+ ソース領域１４１は全て六方
晶系ＳｉＣ単結晶である。ここで半導体基板２５の表面
の面方位は（０００１）面であり、この面上にエピタキ
シャル成長によりｐボディ領域１３１が形成されてい
る。そして基板上面側からｎ- ＳｉＣ層２８に達するゲ
ート酸化膜１６のトレンチ溝が形成され、このゲート絶
縁膜１６を介してゲート電極が形成されている。さらに
ニッケル（Ｎｉ）によってｐボディ領域１３１とｎ+ ソ
ース領域１４１に電気接触する共通なＮｉソース電極３
０が形成されている。これによりｎ+ ソース領域１４１
とＮｉソース電極３０との接触部分の接触抵抗に比べて
ｐボディ領域１３１とＮｉソース電極３０との接触部分
の接触抵抗を大きくし、実質的にｐボディ領域１３１と
Ｎｉソース電極３０との接触部分に抵抗２６２を介在さ
せるようにしている。従って図８に示すｎチャネルＵＭ
ＯＳＦＥＴの等価回路は、ｐボディ領域１３１とＮｉソ
ース電極３０との接触部分の抵抗２６２により実質的に
図３に等しくなり、電気特性も図２に等しくなる。
【００２９】本実施例においても第１実施例と同様に、
図２の第３象限に示された寄生ダイオード２３の導通特
性は抵抗２６２により阻止されて、図２の第３象限に示
される逆導通特性はＭＯＳＦＥＴ３０のみの特性が表れ
る。従って一個のｎチャネルＵＭＯＳＦＥＴのゲート・
ソース間電圧ＶGSのみで交流信号の制御が可能となるだ
けでなく、外部抵抗も不要なため部品点数の低減も可能
となる。さらに半導体材料以外の構造は従来のＭＯＳＦ
ＥＴに等しいため、設計等の時間を省くことができる。
図２の第３象限に示された寄生ダイオード２３の導通特
性は抵抗２６２により阻止されて、図２の第３象限に示
される逆導通特性はＭＯＳＦＥＴ３０のみの特性が表れ
る。従って一個のｎチャネルＵＭＯＳＦＥＴのゲート・
ソース間電圧ＶGSのみで交流信号の制御が可能となるだ
けでなく、外部抵抗も不要なため部品点数の低減も可能
となる。さらに半導体材料以外の構造は従来のＭＯＳＦ
ＥＴに等しいため、設計等の時間を省くことができる。
【００３０】以上第１実施例から第６実施例に示したよ
うに、ソース電極をｎ+ ソース領域のみに電気接触する
ソース電極とｐボディ領域のみに電気接触するベース電
極に２分割しそのベース電極を抵抗を介してソース端子
Ｓに接続するか、またはｎ+ソース領域とソース電極と
の接触面の抵抗に比べてｐボディ領域とソース電極との
接触面の抵抗を大きくし、実質的にｐボディ領域とソー
ス電極との接触面の部分に抵抗を介在させるようにソー
ス電極を設けた。従って寄生ダイオードの導通特性はこ
の抵抗により阻止されて、半導体装置の逆導通特性はＭ
ＯＳＦＥＴのみの特性が現れ、この結果ゲート・ソース
間電圧により確実にオン、オフされる。これにより、１
個の半導体装置のみで交流信号の制御ができる。しかも
この発明によれば順導通特性時の電圧降下の増大は生じ
ない。
うに、ソース電極をｎ+ ソース領域のみに電気接触する
ソース電極とｐボディ領域のみに電気接触するベース電
極に２分割しそのベース電極を抵抗を介してソース端子
Ｓに接続するか、またはｎ+ソース領域とソース電極と
の接触面の抵抗に比べてｐボディ領域とソース電極との
接触面の抵抗を大きくし、実質的にｐボディ領域とソー
ス電極との接触面の部分に抵抗を介在させるようにソー
ス電極を設けた。従って寄生ダイオードの導通特性はこ
の抵抗により阻止されて、半導体装置の逆導通特性はＭ
ＯＳＦＥＴのみの特性が現れ、この結果ゲート・ソース
間電圧により確実にオン、オフされる。これにより、１
個の半導体装置のみで交流信号の制御ができる。しかも
この発明によれば順導通特性時の電圧降下の増大は生じ
ない。
【００３１】なお第１，第３実施例で用いられている抵
抗は、外部に接続してもよいし例えば図９のように内部
（この場合ｐボディ領域に抵抗層が形成されているが、
半導体基板上の他の離れた領域内に形成させても良
い。）に埋め込む構造としても良い。また前述したよう
に、実際に電力用半導体装置として使用する場合は、図
示したようなユニットセルが数千個から数万個並列接続
されるため、外部に抵抗が接続される場合は、その抵抗
は各ユニットセルごとに抵抗を接続しても良いが、素子
全体で一個または任意のブロック単位で一個づつ使用す
るほうが生産性が向上されるため望ましい。
抗は、外部に接続してもよいし例えば図９のように内部
（この場合ｐボディ領域に抵抗層が形成されているが、
半導体基板上の他の離れた領域内に形成させても良
い。）に埋め込む構造としても良い。また前述したよう
に、実際に電力用半導体装置として使用する場合は、図
示したようなユニットセルが数千個から数万個並列接続
されるため、外部に抵抗が接続される場合は、その抵抗
は各ユニットセルごとに抵抗を接続しても良いが、素子
全体で一個または任意のブロック単位で一個づつ使用す
るほうが生産性が向上されるため望ましい。
【００３２】さらに第２，第４実施例においてベース層
１５はｐ- 型に設定されているが、この部分での抵抗を
さらに高くするために補償型（ｉ型）又はノンドープ層
としてもよい。ここでこの構造においてベース層をｎ型
又はｎ- 型にすると、ｐボディ領域１３との間にエネル
ギー障壁ができてしまう。従ってベース層をｎ型又はｎ
- 型にする場合は例えば図９に示すように電極１９２を
介した構造にしたほうが好ましい。
１５はｐ- 型に設定されているが、この部分での抵抗を
さらに高くするために補償型（ｉ型）又はノンドープ層
としてもよい。ここでこの構造においてベース層をｎ型
又はｎ- 型にすると、ｐボディ領域１３との間にエネル
ギー障壁ができてしまう。従ってベース層をｎ型又はｎ
- 型にする場合は例えば図９に示すように電極１９２を
介した構造にしたほうが好ましい。
【００３３】また第５，第６実施例においては、図１
０，図１１のようにソース電極１９をソース電極１９
１，ベース電極２１と分けてもよい。また実施例中では
ｐ- 型ＳｉＣに対しては接触抵抗が大きく、ｎ+ 型Ｓｉ
Ｃに対しては接触抵抗が小さくなる電極材料としてニッ
ケル（Ｎｉ）を用いたが、このような特性を示す電極材
料ならばどのようなものでもよく、例えばアルミニウム
（Ａｌ）等を用いてもよい。そして上記に示したトレン
チ構造も図示したものに限られたものではなく、Ｕ字型
トレンチ溝，Ｖ字型トレンチ溝等にしてもよい。
０，図１１のようにソース電極１９をソース電極１９
１，ベース電極２１と分けてもよい。また実施例中では
ｐ- 型ＳｉＣに対しては接触抵抗が大きく、ｎ+ 型Ｓｉ
Ｃに対しては接触抵抗が小さくなる電極材料としてニッ
ケル（Ｎｉ）を用いたが、このような特性を示す電極材
料ならばどのようなものでもよく、例えばアルミニウム
（Ａｌ）等を用いてもよい。そして上記に示したトレン
チ構造も図示したものに限られたものではなく、Ｕ字型
トレンチ溝，Ｖ字型トレンチ溝等にしてもよい。
【００３４】なお以上の説明においてはｎチャネル型の
みについて説明したが、導電型のｎとｐを入れ替えたｐ
チャネル型においても同じ効果を得ることができる。ま
た本発明は電力用ＭＯＳＦＥＴに限られたわけではな
く、他の縦型ＭＯＳＦＥＴにも応用できるものである。
以上のように、抵抗を設ける部分を半導体内部，外部，
電極接触部分と複数開示したが、寄生ダイオードの導通
特性を阻止するためには種々の変形が考えられることは
言うまでもなく、これらは本発明に含まれるものであ
る。
みについて説明したが、導電型のｎとｐを入れ替えたｐ
チャネル型においても同じ効果を得ることができる。ま
た本発明は電力用ＭＯＳＦＥＴに限られたわけではな
く、他の縦型ＭＯＳＦＥＴにも応用できるものである。
以上のように、抵抗を設ける部分を半導体内部，外部，
電極接触部分と複数開示したが、寄生ダイオードの導通
特性を阻止するためには種々の変形が考えられることは
言うまでもなく、これらは本発明に含まれるものであ
る。
【図１】本発明の第１実施例であるｎチャネル型ＤＭＯ
ＳＦＥＴを示す断面図である。
ＳＦＥＴを示す断面図である。
【図２】図１に示したｎチャネル型ＤＭＯＳＦＥＴの電
気特性を示す図である。
気特性を示す図である。
【図３】図１に示したｎチャネル型ＤＭＯＳＦＥＴの等
価回路を示す図である。
価回路を示す図である。
【図４】本発明の第２実施例であるｎチャネル型ＤＭＯ
ＳＦＥＴを示す断面図である。
ＳＦＥＴを示す断面図である。
【図５】本発明の第３実施例であるｎチャネル型ＵＭＯ
ＳＦＥＴを示す断面図である。
ＳＦＥＴを示す断面図である。
【図６】本発明の第４実施例であるｎチャネル型ＵＭＯ
ＳＦＥＴを示す断面図である。
ＳＦＥＴを示す断面図である。
【図７】本発明の第５実施例であるｎチャネル型ＤＭＯ
ＳＦＥＴを示す断面図である。
ＳＦＥＴを示す断面図である。
【図８】本発明の第６実施例であるｎチャネル型ＵＭＯ
ＳＦＥＴを示す断面図である。
ＳＦＥＴを示す断面図である。
【図９】本発明の一実施例であるｎチャネル型ＤＭＯＳ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【図１０】本発明の一実施例であるｎチャネル型ＤＭＯ
ＳＦＥＴを示す断面図である。
ＳＦＥＴを示す断面図である。
【図１１】本発明の一実施例であるｎチャネル型ＵＭＯ
ＳＦＥＴを示す断面図である。
ＳＦＥＴを示す断面図である。
【図１２】従来のｎチャネル型ＤＭＯＳＦＥＴを示す断
面図である。
面図である。
【図１３】従来のｎチャネル型ＤＭＯＳＦＥＴ及びｎチ
ャネル型ＵＭＯＳＦＥＴの電気特性を示す図である。
ャネル型ＵＭＯＳＦＥＴの電気特性を示す図である。
【図１４】従来のｎチャネル型ＤＭＯＳＦＥＴ及びｎチ
ャネル型ＵＭＯＳＦＥＴの等価回路を示す図である。
ャネル型ＵＭＯＳＦＥＴの等価回路を示す図である。
【図１５】従来のｎチャネル型ＵＭＯＳＦＥＴを示す断
面図である。
面図である。
【図１６】従来のｎチャネル型ＤＭＯＳＦＥＴ及びｎチ
ャネル型ＵＭＯＳＦＥＴにおいて、阻止ダイオードを外
付けした場合の等価回路を示す図である。
ャネル型ＵＭＯＳＦＥＴにおいて、阻止ダイオードを外
付けした場合の等価回路を示す図である。
【図１７】従来のｎチャネル型ＤＭＯＳＦＥＴ及びｎチ
ャネル型ＵＭＯＳＦＥＴにおいて、阻止ダイオードを外
付けした場合の電気特性を示す図である。
ャネル型ＵＭＯＳＦＥＴにおいて、阻止ダイオードを外
付けした場合の電気特性を示す図である。
【図１８】阻止ダイオードを外付けした従来のｎチャネ
ル型ＤＭＯＳＦＥＴ及びＵＭＯＳＦＥＴを２組逆並列接
続した場合の等価回路を示す図である。
ル型ＤＭＯＳＦＥＴ及びＵＭＯＳＦＥＴを２組逆並列接
続した場合の等価回路を示す図である。
１００ ｎチャネル型ＤＭＯＳＦＥＴ １０１ ｎチャネル型ＵＭＯＳＦＥＴ １１ ｎ+ シリコン層 １２ ｎ- シリコン層 １３，１３１ ｐボディ領域（第１半導体層） １４，１４１ ｎ+ ソース領域（第２半導体層） １５ ｐ- ベース領域（第３半導体層） １６ ゲート絶縁膜 １７ ゲート電極 １８ チャネル領域 １９，１９１ ソース電極 ２０ ドレイン電極 ２１ ベース電極 ２２ 接触面 ２３ 寄生ダイオード ２４ 阻止ダイオード ２５ 半導体基板 ２６，２６１，２６２ 抵抗 ２７ ＭＯＳＦＥＴ ２８ ｎ+ ＳｉＣ層 ２９ ｎ- ＳｉＣ層 ３０ Ｎｉソース電極 ３１ Ｎｉベース電極
Claims (10)
- 【請求項１】 第１導電型の低抵抗半導体層及びこの上
部に形成された第１導電型の高抵抗半導体層を有する半
導体基板と、 前記半導体基板上の所定領域に形成された第２導電型の
第１半導体領域と、 前記第１半導体領域内の所定領域に形成された第１導電
型で低抵抗の第２半導体領域と、 前記第２半導体領域上に形成されたソース電極と、 前記第１半導体領域上に形成され、前記第１半導体領域
に抵抗を介して形成されたベース電極と、 少なくとも前記第１半導体領域の表面に絶縁膜を介して
形成され、前記半導体基板と前記第２半導体領域で挟ま
れた前記第１半導体領域の表面付近にチャネル領域を形
成させるゲート電極と、 前記半導体基板の下部に形成されたドレイン電極とを有
し、 前記ベース電極，前記第１半導体領域，前記半導体基板
の経路で流れる電流を、前記ソース電極，前記第２半導
体領域，前記チャネル領域，前記半導体基板の経路で流
れる電流に比べて無視できる程に小さくしたことを特徴
とする半導体装置。 - 【請求項２】 第１導電型の低抵抗半導体層及びこの上
部に形成された第１導電型の高抵抗半導体層を有する半
導体基板と、 前記半導体基板上の所定領域に形成された第２導電型の
第１半導体領域と、 前記第１半導体領域内の所定領域に形成された第１導電
型で低抵抗の第２半導体領域と、 少なくとも前記第１半導体領域の表面に絶縁膜を介して
形成され、前記半導体基板と前記第２半導体領域で挟ま
れた前記第１半導体領域の表面付近にチャネル領域を形
成させるゲート電極と、 前記半導体基板の下部に形成されたドレイン電極と、 前記第２半導体領域上に形成されたソース電極と を有する半導体装置において、 前記第１半導体領域上に、前記第１半導体領域に抵抗を
介して形成されたベース電極を備え、前記ベース電極，
前記第１半導体領域，前記半導体基板の経路で流れる電
流を、前記ソース電極，前記第２半導体領域，前記チャ
ネル領域，前記半導体基板の経路で流れる電流に比べて
無視できる程に小さくしたことを特徴とする半導体装
置。 - 【請求項３】 前記抵抗は、前記第１半導体領域内の所
定領域に形成された第２導電型もしくは補償型のいずれ
か一方である高抵抗の第３半導体領域であり、この第３
半導体領域上に前記ベース電極が形成されたことを特徴
とする請求項１乃至請求項２記載の半導体装置。 - 【請求項４】 第１導電型の低抵抗半導体層及びこの上
部に形成された第１導電型の高抵抗半導体層を有する半
導体基板と、 前記半導体基板上の所定領域に形成された、シリコンよ
りも広い禁制帯幅を有する第２導電型の第１半導体領域
と、 前記第１半導体領域内の所定領域に形成された、シリコ
ンよりも広い禁制帯幅を有する第１導電型で低抵抗の第
２半導体領域と、 前記第２半導体領域上に形成されたソース電極と、 前記第１半導体領域上に形成されたベース電極と、 少なくとも前記第１半導体領域の表面に絶縁膜を介して
形成され、前記半導体基板と前記第２半導体領域で挟ま
れた前記第１半導体領域の表面付近にチャネル領域を形
成させるゲート電極と、 前記半導体基板の下部に形成されたドレイン電極とを有
し、 前記ベース電極と前記第１半導体領域が接触する部分に
生じる電気抵抗を、前記ソース電極と前記第２半導体領
域で接触する部分に生じる電気抵抗よりも高く設定し、
これにより前記ベース電極，前記第１半導体領域，前記
半導体基板の経路で流れる電流を、前記ソース電極，前
記第２半導体領域，前記チャネル領域，前記半導体基板
の経路で流れる電流に比べて無視できる程に小さくした
ことを特徴とする半導体装置。 - 【請求項５】 前記第１半導体領域及び前記第２半導体
領域は六方晶系の単結晶炭化珪素であることを特徴とす
る請求項１乃至請求項４記載の半導体装置。 - 【請求項６】 前記六方晶系の単結晶炭化珪素の表面の
面方位は（０００１）面であり、エピタキシャル成長に
より前記第１半導体領域が形成されたことを特徴とする
請求項５記載の半導体装置。 - 【請求項７】 前記ベース電極と前記ソース電極は、ニ
ッケル，アルミニウム，ニッケル合金，アルミニウム合
金のいずれか一つであることを特徴とする請求項１乃至
請求項６記載の半導体装置。 - 【請求項８】 前記ベース電極は、外部で抵抗を介して
前記ソース電極と接続されていることを特徴とする請求
項１乃至請求項７記載の半導体装置。 - 【請求項９】 前記ベース電極と前記ソース電極は共通
であることを特徴とする請求項１乃至請求項８記載の半
導体装置。 - 【請求項１０】 前記第１半導体領域及び前記第２半導
体領域を貫通し前記半導体基板に達するトレンチ溝を有
し、このトレンチ溝に沿って前記チャネル領域を形成さ
せるように、露出した前記トレンチ溝の表面に前記絶縁
膜を介して前記ゲート電極を形成したことを特徴とする
請求項１乃至請求項９記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28324093A JP3334290B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体装置 |
| EP94117694A EP0656661B1 (en) | 1993-11-12 | 1994-11-09 | DMOSFET with a resistance for improving the reverse bias conduction |
| DE69416950T DE69416950T2 (de) | 1993-11-12 | 1994-11-09 | DMOSFET mit einem Widerstand zum Verbessern der Stromführung im Sperrbetrieb |
| US08/734,132 US5696396A (en) | 1993-11-12 | 1996-10-21 | Semiconductor device including vertical MOSFET structure with suppressed parasitic diode operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28324093A JP3334290B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142722A true JPH07142722A (ja) | 1995-06-02 |
| JP3334290B2 JP3334290B2 (ja) | 2002-10-15 |
Family
ID=17662910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28324093A Expired - Lifetime JP3334290B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5696396A (ja) |
| EP (1) | EP0656661B1 (ja) |
| JP (1) | JP3334290B2 (ja) |
| DE (1) | DE69416950T2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0746042A2 (en) * | 1995-06-02 | 1996-12-04 | SILICONIX Incorporated | Bidirectional blocking trench power MOSFET |
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