JPH06500193A - 改良された試験手段を備える集積回路メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 改良された試験手段を備える集積回路メモリ本発明は、集積回路の形になされた メモリ、特に、消去可能または消去不可能で再プログラム可能または再プログラ ムネ可能な電気的に不揮発性のメモリに関するものである。

極めて多数のメモリを製造する際に遭遇する問題の１つは、出荷前に完全な試験 をする必要があることである。

欠陥のあるメモリセルが厳密にないことを確認するために、メモリを、書き込ま れていない状態で試験する。

現在製造されている電気的にプログラム可能なメモリセルでは、メモリセルは、 フローティングゲートトランジスタによって構成されている。メモリセルが書き 込まれていない時、フローティングゲートに蓄積された電荷は全くない。メモリ セルが適切な続出電位でバイアスされると、メモリセルは電流を流すはずである 。反対に、メモリセルがプログラムされていると、同じバイアス条件下では、電 流はもはや流れない。

しかしながら、書き込まれていないメモリセルを流れる電流は、極めて弱い。続 出モードでそれを検出するために、その方法は、メモリセルと同一の参照セルと 比較する差動読出を使用する。続出モードのメモリセルを流れる電流を■で表す とすると、この電流■は、メモリセルが書き込まれていないならば、値１１とな り、メモリセルがプログラムされているならば値Ｉ。

（実際はＯ）となる。差動電流比較器において、（書き込まれていない）参照セ ルを流れる電流Ｉ　ｒｓｆと、読み出すべきメモリセルの電流■とバイアス電流 Ｉ　ｂｔａｍの合計Ｉ　＋　Ｉ　ｂＩ−である電流と比較する。

電流■１．は、原則的には、書き込まれていないメモリセルを流れる電流■１に 等しい。バイアス電流１１＋１ｍｓは、（Ｉ　２−１　、）／２に実質的に等し い、すなわち、実際には、Ｉ、、、／２であるように選択される。このようにし て、メモリセルで読み出された電流ＩがＩ、、、／２より僅かに小さい時、比較 の結果は、第１の方向にあり、メモリセルは、プログラムされた状態にあるとみ なされる。反蛙に、電流ＩがＩｒ、ｆ／２より大きい時、比較の結果は、別の方 向にあり、メモリセルは書き込まれていないとみなされる。

従って、バイアス電流Ｉ　ｂｉａｓは、読み出すべきメモリセルの電流と参照セ ルの電流との間の比較を容易にすることを目的とする。

メモリの試験中、メモリは、差動読出の同一原理によって読み出される。

本発明によれば、メモリは、メモリセルを１つずつ厳密に試験しても、使用中に 欠陥があることが判明することがわかった。

これらの欠陥は、特に、メモリセルと、メモリセルの状態を示す電流を転送する ためにメモリセルが接続されている導体（ビット線）との間に生じる不完全コン タクトを原因とする。コンタクト形成作置は、実際、製造工程中で、困難な作業 である。

コンタクトは、最初から欠陥があるだけではなく、老化（自然なまたは強制的な 老化）によって劣化することがある。

本発明の目的は、特にコンタクトに関して、欠陥のあるメモリセルを備える回路 をより効果的に排除するために、メモリの試験を改良することにある。

本発明によると、正常な続出モードより低い値のバイアス電流を試験モードで与 える手段をメモリに備えることが提案される。

メモリセルだけが、書き込まれていない状態を確認する試験に合格することがで きる。続出電流が過度に低い（しかし正常な続出モードでは十分である）メモリ セルは、取り除かれる。この過度に低い値は、老化の過程においてメモリの誤動 作の原因となる恐れがある不完全コンタクトの存在があるであろうことを示して いるとみなされる。

従って、メモリセルの状態が、一方の、参照セルによって吸収される電流と、他 方の、読み出すべきメモリセルによって吸収される電流と集積回路の内部に生じ るバイアス電流１　ｂｉｍｓとの合計とを比較して読み出される本発明による電 気的にプログラム可能な集積メモリは、試験モードで、バイアス電流値を減少さ せ、この減少した値のバイアス電流でメモリセルの状態を読み出すための手段を 備えることを特徴とする。

試験モードでのこのバイアス電流は、正常な続出モードでのバイアス電流の約半 分であることが好ましい。

本発明のその他の特徴及び利点は、添付図面を参照して行う以下の詳細な説明か ら明らかになろう。

唯一の図面である図面は、本発明によるメモリの続出回路の概略図である。

この図面には、主に、選択トランジスタＴＳＩと直列に接続されたフローティン グゲートトランジスタＴＧＦＩによって構成されたメモリセルと、同様に、トラ ンジスタＴＳに直列に接続されたフローティングゲートトランジスタＴＧＦによ って構成された参照セルとが単純に図示されている。

読み出ずべ占メモリヒルは、適切な読出′電位を受ける１１ニメ（リセルによっ て吸収される電流が流れる「ビット線」と呼ばれる導体Ｂ　Ｌに接続されている 。

ビット線Ｂ　Ｌは、トランジスタ（Ｔ、、、Ｔｃ）を介して、プリチャージ及び 読出回路ＣＰＬ　１に接続されている。この回路は、以下の機能を有−′４−る 。ずなわら、第１の読出段階（ブリ・チャージ段階）では、ビット線は、一定の ブリチャ〜シ電位にされる。

第２の段階（適切に言えば１、読出段階）では、ビット線を流れる電流を検出す る。

同様り、−りで、参照セルは、この参照１−．ルが適切な読出電位を受けた時参 照ヒルが吸収ｊ７た電流をブリフ゛ヤー＝ジ及び読出回路ＣＰ　！、、、に転送 する導体ＢＲｉに接続され〔いる。

トランジスタ”Ｋ’　ｄ及びＴ、。（よ、メモリの動作、特に、読出モードで選 択３°５れたメモリセルに接続されろビ・・Ｉト線のＪ′ドレッシングに必要で ある。対称にするために、導体ＢＲと参照セルプリチャージ及び読出回路（ｉ　 Ｐ　Ｉ、との間には、同一のトランジスタが配置されている。

プリチャージ及び読出回路Ｃｐ　ｘ−１及びＣＰ　Ｌ　１は、電流を検出するよ うに構成−されでいる。すなわち、そわ、らの出力Ｓ及びＳｌは各・々、比較器 ＣＭ　Ｐ　（Ｄそ・れぞれの入力１、−接続されている。

比較器ＣＭＰは、ブリチＹ〜ジ及び読出回路ＣＰＬ及びＣＰ　Ｌｌの名々によっ で検出された電流間の差に応じ”Ｃ信号を出力することができる。１〜かしなが ら、回路ＣＰＬによって検出された電流は本当に参照セルによ−、で吸収された 電流であるが、回路ＣＰＬ　ｌによって検出された電流は、読み小寸べきメモリ セルによって吸収された電流Ｉ　、！：バイアス電流との合計である。っ本発明 によると、バイアス電流は、正常なメモリ続出モード（、二おいては第１の値Ｉ 　ｌ＋ｌａｓ’を有し、書き込まれていないｔル試験１−−一−ドにおいては第 ２の値１　’ｂｉａ、、を有する。この第２の値は第１の値より小さい。例えば 、図示していない試験モード端イ゛−によって制御される切換スイッチが、電流 １　ｂｉａｓから電流１　’ｂｉいに変更するために使用されている。

実際、バイアス電流は、集積回路の内部の電流源によって生成さイア、る。この 電流源は、プリチャージ及び読出回路ＣＰＩ、１ノニ接続されているか、または 、この回路内に内蔵されている。

従って、例えば、Ｉ　ｂｉ−とビｂｉａｓの値を有する２つの異なる電流源が備 えられる。それら電流源は、使用されろモードが試＠モードが正常な動作モ・＝ −ドであるかによって、一方がもう一方の代わりに交互に接続される。または、 試験モードで使用さｊ″Ｌ７１′）第１の電流源と、正常なメモリ動作モードに おいて第１の電流源と並列に使用される第２の電流源とが設けられる。

最も単純な実施例では、プリチャージ及び読出回路ＣＰＬ　１は、以下のように 構成されている。すなわち、ソースがトランジスタＴ、及びＴｅを介ｊ、てビッ ト線に接続され、ドレインが給電端子ＶＣ，−に接続されたブリチ寺−ジトラン ジスタＴ　ｐ　ｉを備える。また、トランジスタＴ、Ｉのソースとデートとの間 に接続さイア、たループ形成インバータＩｌ’を備える。インバータ１１によっ ゛Ｃルー・ブ化されたトランジスタＴ、Ｉは、ビット線に一定のプリチャージ電 圧を維持しようとするす・−ボ制御回路を構成している。

ビット線に存在する電流■の続出を可能にするために、プリチャージ及び続出回 路は、さらに、ミラートランジスタＴ゛□を備える。そのソースとゲートは、ト ランジスタＴＰのソースとゲートにそれぞれ接続されている。このトランジスタ のドレ・インは、回路ＣＰＬ　１の出力Ｓ１を構成１〜でおり、層流比較器ＣＭ Ｐの第１の入力に接続されている。

また、回路ＣＰＬ　１では、値１　ｂｌ−を有する電流＃　Ｓ　Ｃ１が、トラン ジスタＴ　ｐ　ｌとＴ”　ｐ　＋の共通接続されたソースに接続され６ている。

電流源Ｓ　Ｃ’１は、（トランジスタ１”ＰｌとＴ’、ｌは、同一の幾何学的寸 法を（！ｉすると仮定しＣ）各トランジスタから電流１ｂ、、Ｓ／２を引き出す ３゜ この構造から、その結果として、トランジスタが同一の幾何学的寸法を有し、τ いるならば、比較器ＣＭＰの入力に印加される電流は、＜　１−１−１５ｉａｓ ）　／　２に等しい。（但し、■は、ビット線に吸収される電流である）。

参照セルプリチャージ及び続出回路ＣＰＬは、バイアス電流［ｂｉａｓの電流源 がないことを除いて、同様に構成されている。

従って、比較器の他の入力Ｓに印加される電流は、Ｉ　ｒａｔを線ＢＲを介して 書き込まれていない参照セルによって吸収される電流とするならば、Ｌ−ｔ／２ である。

また、ビット線ＢＬに接続されたプリチャージ及び続出回路は、もう一つの電流 源ＳＣ’ｌ　と２つの電流源のうち少なくとも１つを切り換える手段とを備えて いる。この切り換え手段は、試験モードでビット線の電流Ｉに加えられる電流ビ 。、−が、正常な続出モードで加えられる電流Ｉ　ｂｉａｓより小さいようにし ている。

１つの典型的な実施例では、電流１　’　ｂｉａｓは、１．ｉ−／２にほぼ等し い。しかし、それより低くても高くてもよい。

図面には、値Ｉ　ｂｉａｓを有する電流源ＳＣ１に接続されたスイッチに１と値 Ｉ’ｂｌ−を有する電流源ＳＣ’ｌに接続されたスイッチに’ｌ　が図示されて いる。これらスイッチは、互いに反対の位相に制御されており、スイッチに１は 、正常な読出モードで閉じ、試験モードで開き、一方、スイッチに’ｌ　は、試 験モードで開き、正常な読出モードで閉じる。

正常な読出と同様に、試験の結果は、比較器ＣＭＰによって出力される。メモリ セルを流れる電流がＩ　ｒ、（Ｉ　’ｂｉａｓより大きければ、メモリセルは試 験モードで欠陥がないと宣言されるが、この電流がＩ　ｒｓｆ　Ｉ　ｂｉａｓと Ｉ　ｃ＠ｒ　Ｉ　’　ｂｉａｓの間にある場合には、不完全であると宣言される 。しかし、これらのメモリセルは、正常な読出モードでは、適切な信号を出力す る。

国際調査報告 フロントページの続き （７２）発明者　ガスタルディ、ロベルトイタリア国　ミラノ　トレツツオ　ニ ス／ニー　４３／デー　ヴイア　ニス　ペツリコ

Claims (2)

【特許請求の範囲】
1. １．メモリセルの状態が、参照セルによって吸収される電流と、読み出すべきメ モリセルによって吸収される電流と集積回路内部で生じる追加のバイアス電流Ｉ ｂｉａｓとの合計との比較によって読み出される、集積回路の形の電気的にプロ グラム可能なメモリであって、試験モードで、バイアス電流の値を減少し、この 減少した値のバイアス電流で上記メモリセルの状態を読み出すための手段（ＳＣ ′１、Ｋ１、Ｋ′１）を備えることを特徴とするメモリ。
2. ２．上記の減少した値を有するバイアス電流が、正常な読出モードでの上記バイ アス電流の約半分であることを特徴とする請求項１に記載のメモリ。