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Die Erfindung betrifft in integrierter Schaltung ausgeführte
Speicher und insbesondere nichtflüchtige, elektrisch
programmierbare, löschbare oder nichtlöschbare,
wiederprogrammierbare oder nicht wiederprogrammierbare Speicher.
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Ein Speicher gemäß dem Oberbegriff des Anspruchs 1 ist aus
dem Artikel IEEE Journal of Solid-State Circuits, Bd. 23,
Nr. 5, Okt. 1988, New York, USA, S. 1150 - 1156, R.
Gastaldi: "A1-Mbit CMOS EPROM mit verstärkter Prüfung" bekannt.
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Eines der Probleme, denen man bei der Herstellung der
Speicher begegnet, wenn sie sehr zahlreiche Zellen umfassen, ist
das Erfordernis, sie vor ihrer Auslieferung vollständig zu
testen.
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Die Speicher werden in ihrem unbeschriebenen Zustand
getestet, um zu prüfen, daß es genau gar keine schlechte Zelle
gibt.
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Bei den heutzutage hergestellten elektrisch programmierbaren
Speichern bestehen die Zellen aus Transistoren mit
schwebendem Gate. Wenn die Zellen unbeschrieben sind, gibt es keine
in dem schwebenden Gate gespeicherte Ladungen. Wenn die
Zelle mit geeigneten Lesepotentialen polarisiert wird, muß die
Zelle einen Strom durchlassen. Wenn die Zelle hingegen
programmiert ist, läßt sie unter denselben
Polarisationsbedigungen keinen Strom mehr durch.
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Der Strom, der in einer unbeschriebenen Zelle durchtritt,
ist jedoch sehr gering. Um ihn in der Lesebetriebsart zu
erfassen, geht man durch differentielles Lesen durch Vergleich
mit einer zu den Zellen des Speichers identischen
Referenzzelle
vor. Wenn der Strom mit 1 bezeichnet wird, der in der
Lesebetriebsart in einer Zelle durchtritt, hat dieser Strom
I den Wert I1, wenn die Zelle unbeschrieben ist, und I2
(praktisch Null), wenn die Zelle programmiert ist. In einem
differentiellen Stromkomparator wird der Strom Iref, der in
der Referenzzelle (unbeschrieben) durchtritt, mit einem
Strom verglichen, der die Summe I + Ibias des Stroms 1 in
der zu lesenden Zelle und eines Polarisationsstroms Ibias
ist.
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Der Strom Iref ist im Prinzip gleich I1: Strom in einer
unbeschriebenen Zelle. Die Polarisation Ibias wird im
wesentlichen gleich (I2-I1)/2 gewählt, d.h. in der Praxis Iref/2.
Wenn der in einer Zelle gelesene Strom I etwas unterhalb von
Iref/2 ist, ist dann auf diese Weise das Ergebnis des
Vergleichs in einer ersten Richtung, und es wird dann
angenommen, daß sich die Zelle im programmierten Zustand befindet;
wenn hingegen der Strom I oberhalb von Iref/2 ist, liegt das
Ergebnis des Vergleichs dann in der anderen Richtung, und es
wird dann angenommen, daß die Zelle unbeschrieben ist.
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Der Polarisationsstrom lbias hat damit den Zweck, den
Vergleich zwischen dem Strom der zu lesenden Zelle und dem
Strom der Referenzzelle zu erleichtern.
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Bei dem Test der Speicher wird das Lesen des Speichers nach
demselben differentiellen Leseprinzip ausgeführt.
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Gemäß der Erfindung ist festgestellt worden, daß sich
Speicher beim Gebrauch als fehlerhaft herausgestellt haben,
obwohl die Zellen nacheinander sehr genau getestet worden
sind. Diese Fehler sind insbesondere den schlechten
Kontakten zugeordnet worden, die zwischen den Speicherzellen und
einem Leiter (Bit-Leitung) entstehen können, mit dem die
Zellen verbunden sind, um den den Zustand der Zelle
darstellenden Strom zu übertragen; der Bildungsvorgang von
Kontakten
ist nämlich ein sehr delikater Arbeitsschritt beim
Herstellungsverfahren. Die Kontakte können nicht nur von Anfang
an defekt sein, sondern sie können sich auch durch Alterung
(natürlich oder zwangsweise) verschlechtern.
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Ein Ziel der Erfindung ist es, den Test der Speicher zu
verbessern, um die Kreise besser zu eliminieren, die defekte
Zellen umfassen, insbesondere aus dem Gesichtspunkt der
Kontakte.
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Gemäß der Erfindung wird vorgeschlagen, daß der Speicher mit
Mitteln versehen ist, um dem Polarisationsstrom einen
geringeren Wert in der Testbetriebsart als in der normalen
Lesebetriebsart zu geben.
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So durchlaufen lediglich die Zellen, deren Lesestrom im
umbeschriebenen Zustand ausreichend stark ist, erfolgreich den
Prüftest für den unbeschriebenen Zustand; diejenigen, die
einen zu geringen Lesestrom aufweisen (obwohl in der
normalen Lesebetriebsart ausreichend) werden dann ausgesondert:
Es wird angenommen, daß dieser sehr geringe Wert tatsächlich
das Vorhandensein eines schlechten Kontaktes andeutet, der
bei Alterung Gefahr läuft, eine fehlerhafte Funktion des
Speichers zu bewirken; daher wird die Zelle oder der
Speicher ausgesondert.
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Der elektrisch programmierbare integrierte Speicher gemäß
der Erfindung, bei dem der Zustand einer Zelle durch
Vergleich zwischen einerseits einem durch eine Referenzzelle
aufgenommenen Strom und andererseits der Summe des durch die
zu lesende Zelle aufgenommenen Stroms und eines im Inneren
der integrierten Schaltung erzeugten Polarisationsstroms
lbias gelesen wird, ist im wesentlichen dadurch
gekennzeichnet, daß er Mittel umfaßt, um in der Test-Betriebsart den
Wert des Polarisationsstroms herabzusetzen und um den
Zustand der Zellen mit diesem herabgesetzten Wert des
Polarisationsstromwerts zu lesen.
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Der Polarisationsstrom in der Test-Betriebsart ist
vorzugsweise in der Größe der Hälfte des Polarisationsstroms beim
normalen Lesen.
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Die Merkmale und Vorteile der Erfindung gehen beim Lesen der
nachfolgenden detaillierten Beschreibung hervor, die unter
Bezugnahme auf die beigefügte Zeichnung ausgeführt ist, in
der:
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die einzige Figur schematisch den Lesekreis für den Speicher
gemäß der Erfindung darstellt.
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In dieser Figur ist einfach eine Speicherzelle, die im
wesentlichen aus einem Transistor mit schwebendem Gate TGF1 in
Reihe mit einem Auswahltransistor TS1 besteht und eine
Referenzzelle dargestellt, die auf identische Weise aus einem
Transistor mit schwebendem Gate TGF in Reihe mit einem
Transistor TS besteht.
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Die zu lesende Speicherzelle ist mit einem "Bit-Leitung"
genannten Leiter BL verbunden, auf dem der durch die Zelle
aufgenommene Strom fließt, wenn sie die geeigneten
Lesepotentiale aufnimmt.
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Die Bit-Leitung BL ist mittels Transistoren (Td, Tc) mit
einem Vorlast- und Lesekreis CPL1 verbunden. Der Kreis hat die
folgende Funktion: In einem ersten Leseschritt
(Vorladephase) bringt er die Bit-Leitung auf ein festes
Vorladepotential; in einem zweiten Schritt (eigentliches Lesen)
erfaßt er den Strom, der in der Bit-Leitung fließt.
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Auf dieselbe Weise ist die Referenzzelle mit einem Leiter BR
verbunden, der den durch die Referenzzelle aufgenommenen
Strom zu einem Vorlast- und Lesekreis CPL überträgt, wenn
sie die geeignten Lesepotentiale aufnimmt.
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Die Transistoren Td und Tc sind für die Funktion des
Speichers erforderlich, insbesondere für die Adressierung der
mit der ausgewählten Zelle verbundenen Bit-Leitung beim
Lesen. Aus Symmetriegründen sind identische Transistoren
zwischen dem Leiter BR und den Vorlast- und Lesekreis CPL der
Referenzzelle angeordnet worden.
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Die Vorlast- und Lesekreise CPL und CPL1 sind eingerichtet,
um Ströme zu erfassen; ihre Ausgänge S und S1 sind jeweils
mit einem entsprechenden Eingang eines Komparators CMP
verbunden, der ein Signal abhängig von der Differenz zwischen
den erfaßten Strömen durch jeden der Kreise liefern kann.
Sobald jedoch der durch den Kreis CPL erfaßte Strom
allerdings der durch die Referenzzelle aufgenommene Strom ist,
richtet man sich ein, daß der durch den Kreis CPL1 erfaßte
Strom die Summe des in der zu lesenden Zelle aufgenommenen
Stroms I und eines Polarisationsstroms ist.
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Gemäß der Erfindung hat der Polarisationsstrom einen ersten
Wert Ibias in der normalen Lese-Betriebsart des Speichers
und einen zweiten Wert I'bias in der Test-Betriebsart von
unbeschriebenen Zellen, wobei dieser zweite Wert kleiner als
der erste ist. Ein beispielsweise durch einen nicht
dargestellten Test-Betriebsartanschluß gesteuerter Schalter
gestattet das Übergehen vom Strom Ibias zum Strom I'bias.
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In der Praxis wird der Polarisationsstrom nämlich durch eine
interne Stromquelle der integrierten Schaltung erzeugt,
wobei diese Stromquelle mit dem Vorlast- und Lesekreis CPL1
verbunden ist oder in diesem Kreis eingebaut ist. Es wird
daher vorgesehen, daß es zwei unterschiedliche Stromguellen
gibt, beispielsweise mit Werten Ibias und I'bias, die
wechselweise die eine anstelle der anderen angeschlossen werden
können, je nachdem, ob man sich in der Test-Betriebsart oder
der Normal-Betriebsart befindet. Oder es gibt noch eine
erste Stromquelle, die in der Test-Betriebsart verwendet wird
und eine zweite Quelle, die parallel zur ersten in der
Normal-Betriebsart des Speichers verwendet wird.
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Bei der einfachsten praktischen Ausführung ist der
Vorlastund Lesekreis CPL1 auf die folgende Weise gebildet: er
umfaßt einen Vorlast-Transistor Tp1, dessen Source durch die
Transistoren Td und Tc mit der Bit-Leitung verbunden ist und
dessen Drain mit einem Versorgungsanschluß Vcc verbunden
ist; er umfaßt ebenso ein Schleifeninvertierglied I1, das
zwischen der Source und dem Gate des Transistors Tp1
angeschlossen ist. Der durch das Invertierglied I1 in Schleife
geschaltete Transistor Tp1 bildet einen Regelkreis, der die
Tendenz hat, eine feste Vorlastspannung auf der Bit-Leitung
aufrechtzuerhalten.
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Der Vorlast- und Lesekreis umfaßt noch, um das Lesen des auf
der Bit-Leitung vorhandenen Stroms I zu gestatten, einen
Kopiertransistor T'p1, dessen Source und Gate jeweils mit der
Source und dem Gate des Transistors Tp verbunden sind. Der
Drain des Transistors bildet den Ausgang S1 des Kreises CPL1
und ist mit einem ersten Eingang des Stromkomparators CMP
verbunden.
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Für den Kreis CPL1 ist schließlich eine Stromquelle SC1 mit
Wert Ibias mit der gemeinsamen Source der Transistoren Tp1
und T'p1 verbunden, um von jedem einen Strom Ibias/2 zu
subtrahieren (in der Annahme, daß die Transistoren Tp1 und T'p1
identische Geometrien haben).
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Aus diesem Aufbau ergibt sich, daß der auf den Eingang des
Komparators CMP gegebene Strom gleich (I+Ibias)/2 ist, wenn
die Transistoren dieselbe Geometrie haben, wobei I der in
der Bit-Leitung aufgenommene Strom ist.
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Der Vorlast- und Lesekreis CPL der Referenzzelle ist auf
identische Weise ausgenommen die Tatsache gebildet, daß er
keine Polarisationsstromquelle Ibias aufweist; infolgedessen
ist der Strom, der auf den anderen Eingang S des Komparators
gegeben wird, Iref/2, wenn Iref der durch die Leitung BR
durch die unbeschriebene Referenzzelle aufgenommene Strom
ist.
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Schließlich umfaßt der der Bit-Leitung BR zugeordnete
Vorlast- und Lesekreis CPL1 eine weitere Stromquelle SC'1 und
ein Nittel zum Schalten wenigstens der einen der beiden
Stromquellen, damit der Strom I'bias, der zu dem Strom I der
Bit-Leitung in der Test-Betriebsart hinzugefügt wird,
kleiner als der Strom Ibias ist, der in der
Normal-Lesebetriebsart hinzugefügt wird.
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Bei einem Ausführungsbeispiel ist der Strom I'bias gleich
etwa Ibias/2. Er könnte jedoch schwächer oder stärker sein.
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In der Figur ist ein Schalter K1 dargestellt, der einer
Stromquelle SC1 mit Wert Ibias zugeordnet ist, und ein
Schalter K'1, der einer Quelle SC'1 mit Wert I'bias
zugeordnet ist. Die Schalter werden nun gegenphasig gesteuert,
wobei K1 in der Normal-Lesebetriebsart geschlossen und in der
Test-Betriebsart offen ist, wobei K'1 in der
Test-Betriebsart geschlossen und in der Normallese-Betriebsart offen ist.
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Das Ergebnis des Tests wie dasjenige des Normal-Lesevorgangs
wird durch den Komparator CMP geliefert. Die Zellen werden
in der Test-Betriebsart als gut erklärt, wenn der Strom, der
sie durchläuft, größer als Iref-I'bias ist, aber nicht, wenn
der Strom zwischen Iref/Ibias und Iref/I'bias enthalten ist,
während hingegen diese Zellen in der Normallese-Betriebsart
ein korrektes Signal geben würden.