JP2992555B2 - 改良された試験手段を備える集積回路メモリ - Google Patents
改良された試験手段を備える集積回路メモリInfo
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- JP2992555B2 JP2992555B2 JP3513592A JP51359291A JP2992555B2 JP 2992555 B2 JP2992555 B2 JP 2992555B2 JP 3513592 A JP3513592 A JP 3513592A JP 51359291 A JP51359291 A JP 51359291A JP 2992555 B2 JP2992555 B2 JP 2992555B2
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- read
- memory
- memory cell
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G11C2029/5006—Current
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- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 本発明は、集積回路の形になされたメモリ、特に、消
去可能または消去不可能で再プログラム可能または再プ
ログラム不可能な電気的に不揮発性のメモリに関するも
のである。
去可能または消去不可能で再プログラム可能または再プ
ログラム不可能な電気的に不揮発性のメモリに関するも
のである。
極めて多数のメモリを製造する際に遭遇する問題の１
つは、出荷前に完全な試験をする必要があることであ
る。
つは、出荷前に完全な試験をする必要があることであ
る。
欠陥のあるメモリセルが厳密にないことを確認するた
めに、メモリを、書き込まれていない状態で試験する。
めに、メモリを、書き込まれていない状態で試験する。
現在製造されている電気的にプログラム可能なメモリ
セルでは、メモリセルは、フローティングゲートトラン
ジスタによって構成されている。メモリセルが書き込ま
れていない時、フローティングゲートに蓄積された電荷
は全くない。メモリセルが適切な読出電位でバイアスさ
れると、メモリセルは電流を流すはずである。反対に、
メモリセルがプログラムされていると、同じバイアス条
件下では、電流はもはや流れない。
セルでは、メモリセルは、フローティングゲートトラン
ジスタによって構成されている。メモリセルが書き込ま
れていない時、フローティングゲートに蓄積された電荷
は全くない。メモリセルが適切な読出電位でバイアスさ
れると、メモリセルは電流を流すはずである。反対に、
メモリセルがプログラムされていると、同じバイアス条
件下では、電流はもはや流れない。
しかしながら、書き込まれていないメモリセルを流れ
る電流は、極めて弱い。読出モードでそれを検出するた
めに、その方法は、メモリセルと同一の参照セルと比較
する差動読出を使用する。読出モードのメモリセルを流
れる電流をＩで表すとすると、この電流Ｉは、メモリセ
ルが書き込まれていないならば、値I1となり、メモリセ
ルがプログラムされているならば値I2（実際は０）とな
る。差動電流比較器において、（書き込まれていない）
参照セルを流れる電流Irefと、読み出すべきメモリセル
の電流Ｉとバイアス電流Ibiasの合計Ｉ＋Ibiasである電
流と比較する。
る電流は、極めて弱い。読出モードでそれを検出するた
めに、その方法は、メモリセルと同一の参照セルと比較
する差動読出を使用する。読出モードのメモリセルを流
れる電流をＩで表すとすると、この電流Ｉは、メモリセ
ルが書き込まれていないならば、値I1となり、メモリセ
ルがプログラムされているならば値I2（実際は０）とな
る。差動電流比較器において、（書き込まれていない）
参照セルを流れる電流Irefと、読み出すべきメモリセル
の電流Ｉとバイアス電流Ibiasの合計Ｉ＋Ibiasである電
流と比較する。
電流Irefは、原則的には、書き込まれていないメモリ
セルを流れる電流I1に等しい。バイアス電流Ibiasは、
（I2−I1）/2に実質的に等しい、すなわち、実際には、
Iref/2であるように選択される。このようにして、メモ
リセルで読み出された電流ＩがIref/2より僅かに小さい
時、比較の結果は、第１の方向にあり、メモリセルは、
プログラムされた状態にあるとみなされる。反対に、電
流ＩがIref/2より大きい時、比較の結果は、別の方向に
あり、メモリセルは書き込まれていないとみなされる。
セルを流れる電流I1に等しい。バイアス電流Ibiasは、
（I2−I1）/2に実質的に等しい、すなわち、実際には、
Iref/2であるように選択される。このようにして、メモ
リセルで読み出された電流ＩがIref/2より僅かに小さい
時、比較の結果は、第１の方向にあり、メモリセルは、
プログラムされた状態にあるとみなされる。反対に、電
流ＩがIref/2より大きい時、比較の結果は、別の方向に
あり、メモリセルは書き込まれていないとみなされる。
従って、バイアス電流Ibiasは、読み出すべきメモリ
セルの電流と参照セルの電流との間の比較を容易にする
ことを目的とする。
セルの電流と参照セルの電流との間の比較を容易にする
ことを目的とする。
メモリの試験中、メモリは、差動読出の同一原理によ
って読み出される。
って読み出される。
本発明によれば、メモリは、メモリセルを１つずつ厳
密に試験しても、使用中に欠陥があることが判明するこ
とがわかった。これらの欠陥は、特に、メモリセルと、
メモリセルの状態を示す電流を転送するためにメモリセ
ルが接続されている導体（ビット線）との間に生じる不
完全コンタクトを原因とする。コンタクト形成作業は、
実際、製造工程中で、困難な作業である。コンタクト
は、最初から欠陥があるだけではなく、老化（自然なま
たは強制的な老化）によって劣化することがある。
密に試験しても、使用中に欠陥があることが判明するこ
とがわかった。これらの欠陥は、特に、メモリセルと、
メモリセルの状態を示す電流を転送するためにメモリセ
ルが接続されている導体（ビット線）との間に生じる不
完全コンタクトを原因とする。コンタクト形成作業は、
実際、製造工程中で、困難な作業である。コンタクト
は、最初から欠陥があるだけではなく、老化（自然なま
たは強制的な老化）によって劣化することがある。
本発明の目的は、特にコンタクトに関して、欠陥のあ
るメモリセルを備える回路をより効果的に排除するため
に、メモリの試験を改良することにある。
るメモリセルを備える回路をより効果的に排除するため
に、メモリの試験を改良することにある。
本発明によると、正常な読出モードより低い値のバイ
アス電流を試験モードで与える手段をメモリに備えるこ
とが提案される。
アス電流を試験モードで与える手段をメモリに備えるこ
とが提案される。
従って、書き込まれていない状態での読出電流が十分
に高いメモリセルだけが、書き込まれていない状態を確
認する試験に合格することができる。読出電流が過度に
低い（しかし正常な読出モードでは十分である）メモリ
セルは、取り除かれる。この過度に低い値は、老化の過
程においてメモリの誤動作の原因となる恐れがある不完
全コンタクトの存在であるであろうことを示していると
みなされる。
に高いメモリセルだけが、書き込まれていない状態を確
認する試験に合格することができる。読出電流が過度に
低い（しかし正常な読出モードでは十分である）メモリ
セルは、取り除かれる。この過度に低い値は、老化の過
程においてメモリの誤動作の原因となる恐れがある不完
全コンタクトの存在であるであろうことを示していると
みなされる。
従って、メモリセルの状態が、一方の、参照セルによ
って吸収される電流と、他方の、読み出すべきメモリセ
ルによって吸収される電流と集積回路の内部に生じるバ
イアス電流Ibiasとの合計とを比較して読み出される本
発明による電気的にプログラム可能な集積メモリは、試
験モードで、バイアス電流値を減少させ、この減少した
値のバイアス電流でメモリセルの状態を読み出すための
手段を備えることを特徴とする。
って吸収される電流と、他方の、読み出すべきメモリセ
ルによって吸収される電流と集積回路の内部に生じるバ
イアス電流Ibiasとの合計とを比較して読み出される本
発明による電気的にプログラム可能な集積メモリは、試
験モードで、バイアス電流値を減少させ、この減少した
値のバイアス電流でメモリセルの状態を読み出すための
手段を備えることを特徴とする。
試験モードでこのバイアス電流は、正常な読出モード
でのバイアス電流の約半分であることが好ましい。
でのバイアス電流の約半分であることが好ましい。
本発明のその他の特徴及び利点は、添付図面を参照し
て行う以下の詳細な説明から明らかになろう。
て行う以下の詳細な説明から明らかになろう。
唯一の図面である図面は、本発明によるメモリの読出
回路の概略図である。
回路の概略図である。
この図面には、主に、選択トランジスタTS1と直列に
接続されたフローティングゲートトランジスタTGF1によ
って構成されたメモリセルと、同様に、トランジスタTS
に直列に接続されたフローティングゲートトランジスタ
TGFによって構成された参照セルとが単純に図示されて
いる。
接続されたフローティングゲートトランジスタTGF1によ
って構成されたメモリセルと、同様に、トランジスタTS
に直列に接続されたフローティングゲートトランジスタ
TGFによって構成された参照セルとが単純に図示されて
いる。
読み出すべきメモリセルは、適切な読出電位を受ける
とメモリセルによって吸収される電流が流れる「ビット
線」と呼ばれる導体BLに接続されている。
とメモリセルによって吸収される電流が流れる「ビット
線」と呼ばれる導体BLに接続されている。
ビット線BLは、トランジスタ（Td、Tc）を介して、プ
リチャージ及び読出回路CPL1に接続されている。この回
路は、以下の機能を有する。すなわち、第１の読出段階
（プリチャージ段階）では、ビット線は、一定のプリチ
ャージ電位にされる。第２の段階（適切に言えば、読出
段階）では、ビット線を流れる電流を検出する。
リチャージ及び読出回路CPL1に接続されている。この回
路は、以下の機能を有する。すなわち、第１の読出段階
（プリチャージ段階）では、ビット線は、一定のプリチ
ャージ電位にされる。第２の段階（適切に言えば、読出
段階）では、ビット線を流れる電流を検出する。
同様にして、参照セルは、この参照セルが適切な読出
電位を受けた時参照セルが吸収した電流をプリチャージ
及び読出回路CPLに転送する導体BRに接続されている。
電位を受けた時参照セルが吸収した電流をプリチャージ
及び読出回路CPLに転送する導体BRに接続されている。
トランジスタTd及びTcは、メモリの動作、特に、読出
モードで選択されたメモリセルに接続されるビット線の
アドレッシングに必要である。対称にするために、導体
BRと参照セルプリチャージ及び読出回路CPLとの間に
は、同一のトランジスタが配置されている。
モードで選択されたメモリセルに接続されるビット線の
アドレッシングに必要である。対称にするために、導体
BRと参照セルプリチャージ及び読出回路CPLとの間に
は、同一のトランジスタが配置されている。
プリチャージ及び読出回路CPL及びCPL1は、電流を検
出するように構成されている。すなわち、それらの出力
Ｓ及びS1は各々、比較器CMPのそれぞれの入力に接続さ
れている。比較器CMPは、プリチャージ及び読出回路CPL
及びCPL1の各々によって検出された電流間の差に応じて
信号を出力することができる。しかしながら、回路CPL
によって検出された電流は本当に参照セルによって吸収
された電流であるが、回路CPL1によって検出された電流
は、読み出すべきメモリセルによって吸収された電流Ｉ
とバイアス電流との合計である。
出するように構成されている。すなわち、それらの出力
Ｓ及びS1は各々、比較器CMPのそれぞれの入力に接続さ
れている。比較器CMPは、プリチャージ及び読出回路CPL
及びCPL1の各々によって検出された電流間の差に応じて
信号を出力することができる。しかしながら、回路CPL
によって検出された電流は本当に参照セルによって吸収
された電流であるが、回路CPL1によって検出された電流
は、読み出すべきメモリセルによって吸収された電流Ｉ
とバイアス電流との合計である。
本発明によると、バイアス電流は、正常なメモリ読出
モードにおいては第１の値Ibiasを有し、書き込まれて
いないセル試験モードにおいては第２の値Ｉ′biasを有
する。この第２の値は第１の値より小さい。例えば、図
示していない試験モード端子によって制御される切換ス
イッチが、電流Ibiasから電流Ｉ′biasに変更するため
に使用されている。
モードにおいては第１の値Ibiasを有し、書き込まれて
いないセル試験モードにおいては第２の値Ｉ′biasを有
する。この第２の値は第１の値より小さい。例えば、図
示していない試験モード端子によって制御される切換ス
イッチが、電流Ibiasから電流Ｉ′biasに変更するため
に使用されている。
実際、バイアス電流は、集積回路の内部の電流源によ
って生成される。この電流源は、プリチャージ及び読出
回路CPL1と接続されているか、または、この回路内に内
蔵されている。従って、例えば、IbiasとＩ′biasの値
を有する２つの異なる電流源が備えられる。それら電流
源は、使用されるモードが試験モードが正常な動作モー
ドであるかによって、一方がもう一方の代わりに交互に
接続される。または、試験モードで使用される第１の電
流源と、正常なメモリ動作モードにおいて第１の電流源
と並列に使用される第２の電流源とが設けられる。
って生成される。この電流源は、プリチャージ及び読出
回路CPL1と接続されているか、または、この回路内に内
蔵されている。従って、例えば、IbiasとＩ′biasの値
を有する２つの異なる電流源が備えられる。それら電流
源は、使用されるモードが試験モードが正常な動作モー
ドであるかによって、一方がもう一方の代わりに交互に
接続される。または、試験モードで使用される第１の電
流源と、正常なメモリ動作モードにおいて第１の電流源
と並列に使用される第２の電流源とが設けられる。
最も単純な実施例では、プリチャージ及び読出回路CP
L1は、以下のように構成されている。すなわち、ソース
がトランジスタTd及びTcを介してビット線に接続され、
ドレインが給電端子Vccに接続されたプリチャージトラ
ンジスタTp1を備える。また、トランジスタTp1のソース
とゲートとの間に接続されたループ形成インバータI1を
備える。インバータI1によってループ化されたトランジ
スタTp1は、ビット線に一定のプリチャージ電圧を維持
しようとするサーボ制御回路を構成している。
L1は、以下のように構成されている。すなわち、ソース
がトランジスタTd及びTcを介してビット線に接続され、
ドレインが給電端子Vccに接続されたプリチャージトラ
ンジスタTp1を備える。また、トランジスタTp1のソース
とゲートとの間に接続されたループ形成インバータI1を
備える。インバータI1によってループ化されたトランジ
スタTp1は、ビット線に一定のプリチャージ電圧を維持
しようとするサーボ制御回路を構成している。
ビット線に存在する電流Ｉの読出を可能にするため
に、プリチャージ及び読出回路は、さらに、ミラートラ
ンジスタＴ′p1を備える。そのソースとゲートは、トラ
ンジスタTpのソースとゲートにそれぞれ接続されてい
る。このトランジスタのドレインは、回路CPL1の出力S1
を構成しており、電流比較器CMPの第１の入力に接続さ
れている。
に、プリチャージ及び読出回路は、さらに、ミラートラ
ンジスタＴ′p1を備える。そのソースとゲートは、トラ
ンジスタTpのソースとゲートにそれぞれ接続されてい
る。このトランジスタのドレインは、回路CPL1の出力S1
を構成しており、電流比較器CMPの第１の入力に接続さ
れている。
また、回路CPL1では、値Ibiasを有する電流源SC1が、
トランジスタTp1とＴ′p1の共通接続されたソースに接
続されている。電流源SC1は、（トランジスタTp1とＴ′
p1は、同一の幾何学的寸法を有すると仮定して）各トラ
ンジスタから電流Ibias/2を引き出す。
トランジスタTp1とＴ′p1の共通接続されたソースに接
続されている。電流源SC1は、（トランジスタTp1とＴ′
p1は、同一の幾何学的寸法を有すると仮定して）各トラ
ンジスタから電流Ibias/2を引き出す。
この構造から、その結果として、トランジスタが同一
の幾何学的寸法を有しているならば、比較器CMPの入力
に印加される電流は、（Ｉ＋Ibias）/2に等しい。（但
し、Ｉは、ビット線に吸収される電流である）。
の幾何学的寸法を有しているならば、比較器CMPの入力
に印加される電流は、（Ｉ＋Ibias）/2に等しい。（但
し、Ｉは、ビット線に吸収される電流である）。
参照セルプリチャージ及び読出回路CPLは、バイアス
電流Ibiasの電流源がないことを除いて、同様に構成さ
れている。従って、比較器の他の入力Ｓに印加される電
流は、Irefを線BRを介して書き込まれていない参照セル
によって吸収される電流とするならば、Iref/2である。
電流Ibiasの電流源がないことを除いて、同様に構成さ
れている。従って、比較器の他の入力Ｓに印加される電
流は、Irefを線BRを介して書き込まれていない参照セル
によって吸収される電流とするならば、Iref/2である。
また、ビット線BLに接続されたプリチャージ及び読出
回路は、もう一つの電流源SC′１と２つの電流源のうち
少なくとも１つを切り換える手段とを備えている。この
切り換え手段は、試験モードでビット線の電流Ｉに加え
られる電流Ｉ′biasが、正常な読出モードで加えられる
電流Ibiasより小さいようにしている。
回路は、もう一つの電流源SC′１と２つの電流源のうち
少なくとも１つを切り換える手段とを備えている。この
切り換え手段は、試験モードでビット線の電流Ｉに加え
られる電流Ｉ′biasが、正常な読出モードで加えられる
電流Ibiasより小さいようにしている。
１つの典型的な実施例では、電流Ｉ′biasは、Ibias/
2にほぼ等しい。しかし、それより低くても高くてもよ
い。
2にほぼ等しい。しかし、それより低くても高くてもよ
い。
図面には、値Ibiasを有する電流源SC1に接続されたス
イッチK1と値Ｉ′biasを有する電流源SC′１に接続され
たスイッチＫ′１が図示されている。これらスイッチ
は、互いに反対の位相に制御されており、スイッチK1
は、正常な読出モードで閉じ、試験モードで開き、一
方、スイッチＫ′１は、試験モードで開き、正常な読出
モードで閉じる。
イッチK1と値Ｉ′biasを有する電流源SC′１に接続され
たスイッチＫ′１が図示されている。これらスイッチ
は、互いに反対の位相に制御されており、スイッチK1
は、正常な読出モードで閉じ、試験モードで開き、一
方、スイッチＫ′１は、試験モードで開き、正常な読出
モードで閉じる。
正常な読出と同様に、試験の結果は、比較器CMPによ
って出力される。メモリセルを流れる電流がIref−Ｉ′
biasより大きければ、メモリセルは試験モードで欠陥が
ないと宣言されるが、この電流Iref−IbiasとIref−
Ｉ′biasの間にある場合には、不完全であると宣言され
る。しかし、これらのメモリセルは、正常な読出モード
では、適切な信号を出力する。
って出力される。メモリセルを流れる電流がIref−Ｉ′
biasより大きければ、メモリセルは試験モードで欠陥が
ないと宣言されるが、この電流Iref−IbiasとIref−
Ｉ′biasの間にある場合には、不完全であると宣言され
る。しかし、これらのメモリセルは、正常な読出モード
では、適切な信号を出力する。
フロントページの続き (72)発明者 ガスタルディ，ロベルト イタリア国 ミラノ トレッツォ エス ／エー 43／デー ヴィア エス ペッ リコ (56)参考文献 特開 昭63−293800（ＪＰ，Ａ) 特開 昭62−222498（ＪＰ，Ａ) 特開 平１−165095（ＪＰ，Ａ) 特開 昭58−53090（ＪＰ，Ａ) Ｒ．ＧＡＳＴＡＬＤＩ ｅｔ ａ ｌ．，“Ａ １−Ｍｂｉｔ ＣＭＯＳ ＥＰＲＯＭ ｗｉｔｈ ｅｎｈａｎｃｅ ｄ ｖｅｒｉｆｉｃａｔｉｏｎ”, ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ Ｓ ＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ Ｓ，Ｏｃｔｏｂｅｒ 1988，Ｖｏｌ. 23，Ｎｏ．５，ｐ．1150−1156 (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 16/06 G01R 31/28
Claims (2)
- 【請求項１】メモリセルの状態が、参照セルによって吸
収される電流と、読み出すべきメモリセルによって吸収
される電流と集積回路内部で生じる追加のバイアス電流
Ibiasとの合計との比較によって読み出される、集積回
路の形の電気的にプログラム可能なメモリであって、試
験モードで、バイアス電流の値を減少し、この減少した
値のバイアス電流で上記メモリセルの状態を読み出すた
めの手段（SC′１、K1、Ｋ′１）を備えることを特徴と
するメモリ。 - 【請求項２】上記の減少した値を有するバイアス電流
が、正常な読出モードでの上記バイアス電流の約半分で
あることを特徴とする請求項１に記載のメモリ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9010114A FR2665792B1 (fr) | 1990-08-08 | 1990-08-08 | Memoire integree pourvue de moyens de test ameliores. |
| FR90/10114 | 1990-08-08 | ||
| PCT/FR1991/000652 WO1992002934A1 (fr) | 1990-08-08 | 1991-08-06 | Memoire integree pourvue de moyens de test ameliores |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06500193A JPH06500193A (ja) | 1994-01-06 |
| JP2992555B2 true JP2992555B2 (ja) | 1999-12-20 |
Family
ID=9399521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3513592A Expired - Lifetime JP2992555B2 (ja) | 1990-08-08 | 1991-08-06 | 改良された試験手段を備える集積回路メモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5355341A (ja) |
| EP (1) | EP0542856B1 (ja) |
| JP (1) | JP2992555B2 (ja) |
| DE (1) | DE69104617T2 (ja) |
| FR (1) | FR2665792B1 (ja) |
| WO (1) | WO1992002934A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694404B1 (fr) * | 1992-07-31 | 1994-09-09 | Sgs Thomson Microelectronics | Procédé de mesure des tensions de seuil des cellules d'une mémoire intégrée. |
| EP0632464B1 (en) * | 1993-06-28 | 1999-09-08 | STMicroelectronics S.r.l. | Method of measuring the current of microcontroller memory cells and relative system |
| EP0833348B1 (en) * | 1996-09-30 | 2003-07-09 | STMicroelectronics S.r.l. | Method and circuit for checking multilevel programming of floating-gate nonvolatile memory cells, particlarly flash cells |
| FR2760888B1 (fr) * | 1997-03-11 | 1999-05-07 | Sgs Thomson Microelectronics | Circuit de lecture pour memoire adapte a la mesure des courants de fuite |
| US6022788A (en) * | 1997-12-23 | 2000-02-08 | Stmicroelectronics, Inc. | Method of forming an integrated circuit having spacer after shallow trench fill and integrated circuit formed thereby |
| JP2003173700A (ja) * | 2001-12-03 | 2003-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR101105434B1 (ko) * | 2009-03-02 | 2012-01-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 전류 감지 특성 평가 장치 및 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1221018B (it) * | 1985-03-28 | 1990-06-21 | Giulio Casagrande | Dispositivo per verificare celle di memoria in funzione del salto di soglia ottenibile in fase di scrittura |
| JPS62222498A (ja) * | 1986-03-10 | 1987-09-30 | Fujitsu Ltd | 消去及び書き込み可能な読み出し専用メモリ |
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