JP2000514586A

JP2000514586A - センスアンプトランジスタでの閾値電圧差の補償装置を有する半導体メモリセル用センスアンプ

Info

Publication number: JP2000514586A
Application number: JP10500081A
Authority: JP
Inventors: コプレイトーマス; ヴェーバーヴェルナー; テーヴェスローラント
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1996-05-30
Filing date: 1997-05-21
Publication date: 2000-10-31
Also published as: TW373176B; ATE205014T1; WO1997047010A1; EP0901682A1; KR20000016210A; US6028803A; DE19621769C1; DE59704459D1; EP0901682B1

Abstract

(57)【要約】本発明はセンスアンプに関しており、このセンスアンプにおいてセンスアンプのクロス接続されたトランジスタ（Ｍ５、Ｍ６）の動作電圧のミスマッチを別の４つのトランジスタ（Ｍ１...Ｍ４）を介して補償し、有利にはこれらのトランジスタを用いて同時にいわゆるイコライズフェーズ中にビット線路の所定の等化を行うことを目的としている。ミスマッチの補償は次のようにして行われる。すなわち、低い動作電圧を有するトランジスタに接続されているビットラインがプリチャージフェーズ中に高い電位にチャージされ、この高い電位が他のビットラインに接続されたトランジスタのゲートに接続され、これにより評価フェーズ中に高い動作電圧を有するトランジスタが強く導通される。この種のセンスアンプはとりわけ１Gbit以上のメモリ製造技術にとって重要である。なぜならトランジスタの動作電圧の変動によるミスマッチがここでは、センスアンプにおけるクロス接続されたトランジスタの相応の大きな表面積によって無視できるものとなるからである。

Description

【発明の詳細な説明】センスアンプトランジスタでの閾値電圧差の補償装置を有する半導体メモリセル用センスアンプヨーロッパ特許第０５４９６２３号公報または対応する米国特許第５３３３１２１号明細書から、請求項１の上位概念記載の構成のセンスアンプが公知である。１Gbit以上のメモリ容量を有する将来のＤＲＡＭメモリ製造技術では、トランジスタのミスマッチの問題が大規模に増大するだろう。この場合基本的には使用される動作電圧とドレイン電流における変動が重大な問題であり、前者が全体の作用のうち約６５％から１００％である。動作電圧の変動は１／√ゲート表面積に比例し、トランジスタの表面積が縮小されるにつれて増大する。センスアンプに要求される２つのトランジスタの一致の度合は微細化が進むにつれて悪化するが、これはやむを得ない。従来この問題は第１に、センスアンプに存在するクロス接続されたトランジスタの表面積の拡大により解決されてきた。しかしこの手段はせいぜい４Gbitのメモリで限界となることが判った。なぜなら、センスアンプのクロス接続されたトランジスタ対の所要の表面積がミスマッチ問題のためだけに全体のチップ面積の２５％を上回ってしまうからである。刊行物IEEE Journal of Solid State Circuits，Vol.SC-14，No.6，December 1979の1066頁から1070頁から、４つのＭＯＳトランジスタを用いて閾値電圧差を補償する装置を有するセンスアンプが公知である。しかしこの回路は例えば、補償作用が回路内部のキャパシタンスの比に依存しており、不完全である欠点を有する。刊行物IEEE IDEM 1981の44頁から47頁からもセンスアンプが公知であるが、このセンスアンプはビットラインの等化のための付加的なトランジスタと、給電電圧のための付加的な接続線路とを必要とする。本発明の課題は、センスアンプを提供して、上述の欠点を回避することである。この課題は本発明により、請求項１の特徴部分に記載の構成によって解決される。本発明の特別な利点は、４つの付加的なトランジスタが相応の制御により、２つのビットラインのための等化（イコライズ）装置としても使用可能となり、このため従来のセンスアンプに比べて付加的なトランジスタは１つしか必要でない点である。本発明の別の実施形態は請求項２から４に記載されている。本発明を以下に図に即して詳細に説明する。図１には本発明の第１の実施例の回路図が示されている。図２には図１の実施例で使用される信号の時間ダイアグラムが示されている。図３には本発明の第２の実施例の回路図が示されている。図４には図３の実施例で使用される信号の時間ダイアグラムが示されている。図１には本発明のセンスアンプが示されている。このセンスアンプはビットラインＢＬ、ＢＬｑから成るビットライン対に接続されており、いわゆるＳＡＰ部といわゆるＳＡＮ部とを有している。ＳＡＰ部のビットラインＢＬ’、ＢＬｑ’ およびＳＡＮ部のビットラインＢＬ、ＢＬｑはこの場合破線で示されているように直接に相互接続されているか、またはビットラインに挿入され、抵抗として接続されたＭＯＳトランジスタＭ９、Ｍ１０を介して相互接続されている。この場合トランジスタＭ９、Ｍ１０のゲート端子は例えば給電電圧ＶＤＤに接続されている。ＳＡＰ部のビットライン対は例えばＭＯＳトランジスタＭ１４、Ｍ１５を介して、この２つのトランジスタのゲートに印加される列選択信号ＣＳＬに依存してデータ線路対Ｄ０、Ｄ０ｑに導通接続される。本発明のセンスアンプのＳＡＮ部のビットラインＢＬはメモリセルに接続されており、ビットラインＢＬはセルトランジスタＭ０の第１の端子に接続され、セルトランジスタのゲートはワードラインＷＬに接続され、セルトランジスタの第２の端子はセルコンデンサＣｚｅｌｌを介して基準電位ｇｎｄに接続されている。センスアンプのＳＡＰ部はクロス接続されたｐチャネルＭＯＳトランジスタＭ７、Ｍ８を有している。トランジスタＭ７の第１の端子はビットラインＢＬ’に接続され、トランジスタＭ７のゲート端子はビットラインＢＬｑ’に接続され、トランジスタＭ７の第２の端子はトランジスタＭ８の第１の端子に接続されている。このトランジスタＭ８のゲート端子はＳＡＰビットライン対のビットラインＢＬ’に接続され、トランジスタＭ８の第２の端子はビットラインＢＬｑ’に接続されている。２つのトランジスタＭ７、Ｍ８の接続点にはＳＡＰ活性化信号ＳＡＰが送出される。本発明のセンスアンプのＳＡＮ部はクロス接続された２つのｎチャネルＭＯＳトランジスタＭ５、Ｍ６を有している。ここでトランジスタＭ５の第１の端子はビットラインＢＬに接続され、トランジスタＭ５のゲート端子は別のｎチャネルＭＯＳトランジスタＭ４を介してビットラインＢＬｑと接続され、トランジスタＭ５の第２の端子はトランジスタＭ６の第１の端子に接続されている。トランジスタＭ６のゲート端子は第２の別のトランジスタＭ３を介してビットラインＢＬに接続され、トランジスタＭ６の第２の端子はビットラインＢＬｑに接続されている。トランジスタＭ３、Ｍ４のゲートは第１の制御線路ＰｈｉＳに接続されており、２つのトランジスタＭ５、Ｍ６の接続点にＳＡＮ活性化信号ＳＡＮが送出される。第１の付加的なｎチャネルＭＯＳトランジスタＭ１を介してＳＡＮ活性化信号がトランジスタＭ５のゲートに送出され、また第２の付加的なｎチャネルＭＯＳトランジスタＭ２を介してＳＡＮ活性化信号がトランジスタＭ６のゲートに送出される。この場合トランジスタＭ１、Ｍ２のゲートは制御線路ＰｈｉＰに接続されている。図２には制御信号ＰｈｉＰ、ＰｈｉＳ、活性化信号ＳＡＮ、ＳＡＰ、ワードラインＷＬ上の信号、ビットライン対ＢＬ、ＢＬｑの信号、および列選択信号ＣＳＬについてプリチャージフェーズＰＲＥ、評価フェーズＥＶ、出力フェーズＯＵＴ、等化フェーズＥＱの間の時間ダイアグラムが示されている。ビットライン対のビットラインが同じ電位に設定されるプリチャージフェーズＰＲＥおよび等化フェーズＥＱ中、制御信号ＰｈｉＰはハイ電位を有し、他の期間にはロー電位を有する。制御信号ＰｈｉＳはプリチャージフェーズＰＲＥが開始されるまでハイ電位を有する。ＳＡＮ活性化信号はプリチャージフェーズ中に段階的に低下して評価フェーズの開始後にロー電位となり、等化フェーズＥＱ中に再び段階的にハイ電位へ上昇する。ＳＡＰ活性化信号はプリチャージフェーズ中および評価フェーズの開始後ＳＡＮ活性化信号がロー電位となるまでは、例えばＶＤＤ／２の中レベルの電位を有しており、評価フェーズＥＶの残りの部分と出力フェーズの期間中はハイ電位を有し、等化フェーズＥＱ中に再び中レベル電位ＶＤＤ／２に低下する。ワードラインＷＬの信号は評価フェーズＥＶ中にだけハイ電位を有し、他の期間はロー電位を有する。ビットラインＢＬ、ＢＬｑのレベルはプリチャージフエーズ中および評価フェーズの開始後制御信号ＰｈｉＰがハイ電位を有してからＶＤＤ／２に接近するが、トランジスタのミスマッチのために閾値電圧の差 ΔＶ_Tだけ異なる。それ以降の評価フェーズおよび出力フェーズの期間中は、評価すべきセルが充電された場合、ビットラインＢＬはハイ電位を有し、ビットラインＢＬｑはロー電位を有する。セルが充電されなかった場合にはビットラインのレベルは相応してそれぞれ逆になる。等化フェーズＥＱ中はビットラインＢＬ、ＢＬｑは同じ電位を有する。列選択信号ＣＳＬは出力フェーズＯＵＴ中にだけハイ電位を有する。プリチャージフェーズＰＲＥ中は２つのビットラインがゼロから最大ＶＤＤ／２−Ｖ_t,maxまでの同じレベルを有している。ここでＶ_t,maxはクロス接続されたトランジスタの最大可能な動作電圧を表している。制御信号ＰｈｉＳが遮断されると、ＰｈｉＰが例えばＶＤＤのハイ電位に接続され、これにより２つのトランジスタＭ１、Ｍ２が導通され、一方トランジスタＭ３、Ｍ４が阻止される。ＳＡＮ選択信号のレベルはこの場合約ＶＤＤ／２＋Ｖ_t,maxであり、トランジスタＭ１、Ｍ２を介してクロス接続されたトランジスタ対Ｍ５、Ｍ６のゲートに接続される。２つのゲートのレベルは正確に等しい。これは場合によっては正確に同じでないことがあるトランジスタＭ１、Ｍ２を通る直流電流が流れないためである。ＳＡＮ活性化信号によりトランジスタＭ５、Ｍ６間の接続点にも電位ＶＤＤ／２＋Ｖ_t,maxが印加されるので、ビットラインＢＬ上に電位ＶＤＤ／２＋Ｖ_t,max−Ｖ_t,M5が生じ、ビットラインＢＬｑにはＶＤＤ／２＋Ｖ_t,max−Ｖ_t,M6 が生じる。電圧差ΔＶ_BL-BLqはちょうどクロス接続された２つのトランジスタＭ５、Ｍ６の動作電圧の差に相当する。プリチャージフェーズの終了時にＳＡＮ活性化信号は２つのトランジスタＭ５、Ｍ６の平均の動作電圧分だけ低減され、これによりこの信号のレベルをほとんどビットラインＢＬ、ＢＬｑでのレベルかまたはトランジスタＭ５、Ｍ６のゲートでのレベルと等しくすることができる。後続の評価中はトランジスタＭ５、Ｍ６の２つのゲートからビットラインＢＬ、ＢＬｑへは電荷が流れない。評価フェーズＥＶ中は信号ＰｈｉＰはロー電位に設定され、制御信号ＰｈｉＳは例えばＶＤＤに保持される。このためトランジスタＭ１、Ｍ２は阻止され、一方トランジスタＭ３、Ｍ４は開放される。これによりクロス接続はスイッチオンされる。同時に後線路ＷＬはハイ電位を有しており、このためビットラインＢＬへのセルのチャージが行われる。オーバーカップリングの減衰後、本来の評価のためにＳＡＮ活性化信号がロー電位に設定され、その少し後にＳＡＰ活性化信号が上昇する。本発明のセンスアンプの利点を以下に説明する。トランジスタＭ５の動作電圧がトランジスタＭ６の動作電圧よりも低い場合、プリチャージフェーズ終了時のビットラインＢＬでのレベルはビットラインＢＬｑでのレベルよりも高くなる。しかしこれによりこのトランジスタの良好な導電性が評価フェーズ中は相殺される。例えばトランジスタＭ５とＭ６の動作電圧において、従来のセンスアンプではもはや正確な評価ができない１７５MilliVoltのミスマッチがあっても正確な評価が可能である。データ出力（フェーズ）中および等化フェーズ中はワードラインＷＬの信号は再び遮断され、続いて列選択信号ＣＳＬによりデータが読み出される。その後既にハイ電位となっている制御信号ＰｈｉＳのもとで制御信号ＰｈｉＰがビットラインＢＬ、ＢＬｑのレベルを適合してＳＡＮ活性化信号の値にまで調整するために上昇される。このＳＡＮ活性化信号の値は０Voltと最大のＶＤＤ／２＋Ｖ_t,ma _x の間に存在する。このようにして元の状態が再び形成される。図３には本発明のセンスアンプの別の実施形態が示されている。ここではｎチャネルトランジスタＭ５、Ｍ６がｐチャネルトランジスタＭ５’、Ｍ６’に置き換えられ、ｐチャネルトランジスタＭ７、Ｍ８がｎチャネルトランジスタＭ７’ 、Ｍ８’に置き換えられており、ＳＡＮ活性化線路とＳＡＰ活性化線路も相互に逆になっている。トランジスタＭ１からＭ４はｎチャネルＭＯＳトランジスタである。これはｎチャネルＭＯＳトランジスタが良好な導電性を有するからである。図４には図３に対応する時間ダイアグラムが示されている。ここでは単にＳＡＮ活性化信号、ＳＡＰ活性化信号、ビットラインのレベルが図２の信号特性に比べて異なっているだけである。この場合、プリチャージフェーズＰＲＥ中にＳＡＮ活性化信号の段階的な低下は生じないが、ＳＡＰ活性化信号は図２のＳＡＮ活性化信号の経過と対称的な段階的な経過を有する。プリチャージフェーズＰＲＥ中ビットラインＢＬ、ＢＬｑの電圧は再びΔＶ_Tだけ異なっており、制御信号ＰｈｉＰがハイ電位を有する状態でのビットラインのレベルのみがＰｈｉＰがロー電位を有する状態のそれよりも低い。等化フェーズＥＱ中の共通のレベルは図２のそれよりも高くなる。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１０年１月１５日（１９９８．１．１５）【補正内容】けに全体のチップ面積の２５％を上回ってしまうからである。刊行物IEEE Journal of Solid-State Circuits，Vol.SC-14，No.6，December 1979の1066頁から1070頁から、４つのＭＯＳトランジスタを用いて閾値電圧差を補償する装置を有するセンスアンプが公知である。しかしこの回路は例えば、補償作用が回路内部のキャパシタンスの比に依存しており、不完全である欠点を有する。刊行物IEEE IDEM 1981の44頁から47頁から、ビットラインの等化のための付加的なトランジスタと、給電電圧のための付加的な接続線路とを必要とするセンスアンプが公知である。本発明の課題は、センスアンプを有する半導体メモリを提供して、上述の欠点を回避することである。この課題は本発明により、請求項１の特徴部分に記載の構成によって解決される。本発明の特別な利点は、４つの付加的なトランジスタが相応の制御により、２つのビットラインのための等化（イコライズ）装置としても使用可能となり、このため従来のセンスアンプに比べて付加的なトランジスタは１つしか必要でない点である。本発明の別の実施形態は請求項２から４に記載されている。本発明を以下に図に即して詳細に説明する。図１には本発明の第１の実施例の回路図が示されている。図２には図１の実施例で使用される信号の時間ダイアグラムが示されている。図３には本発明の第２の実施例の回路図が示されている。図４には図３の実施例で使用される信号の時間ダイアグラムが示されている。図１には本発明のセンスアンプが示されている。このセンスアンプはビットラインＢＬ、ＢＬｑから成るビットライン対に接続されており、いわゆるＳＡＰ部といわゆるＳＡＮ部とを有している。ＳＡＰ部のビットラインＢＬ’、ＢＬｑ’ およびＳＡＮ部のビットラインＢＬ、ＢＬｑはこの場合破線で示されているように直接に相互接続されているか、またはビットラインに挿入され、抵抗として接続されたＭＯＳトランジスタＭ９、Ｍ１０を介して相互接続されている。この場合トランジスタＭ９、Ｍ１０のゲート端子は例えば給電電圧ＶＤＤに接続されている。ＳＡＰ部のビットライン対は例えばＭＯＳトランジスタＭ１４、Ｍ１５を介して、この２つのトランジスタのゲートに印加される列選択信号ＣＳＬに依存してデータ線路対Ｄ０、Ｄ０ｑに導通接続される。本発明のセンスアンプのＳＡＮ部のビットラインＢＬはメモリセルに接続されており、ビットラインＢＬはセルトランジスタＭ０の第１請求の範囲１．センスアンプを有する半導体メモリであって、前記センスアンプはビットライン対（ＢＬ、ＢＬｑ）に接続されており、該ビットライン対の第１のビットライン（ＢＬ）はメモリセル（Ｍ０、Ｃ_zell）に接続されており、第２のビットライン（ＢＬｑ）は比較線路であり、前記センスアンプはクロス接続された２つのＭＯＳトランジスタ（Ｍ５、Ｍ６）を有しており、該２つのＭＯＳトランジスタはホールド素子を形成しており、該２つのＭＯＳトランジスタはそれぞれ第１の端子を有しており、該第１の端子はそれぞれセンスアンプの活性化入力側（ＳＡＮ）に接続されており、前記２つのＭＯＳトランジスタのうち第１のＭＯＳトランジスタ（Ｍ５）の第２の端子は第１のビットライン（ＢＬ）に接続されており、第２のＭＯＳトランジスタ（Ｍ６）の第２の端子は第２のビットライン（ＢＬｑ）に接続されており、前記センスアンプは付加的な２つのＭＯＳトランジスタ（Ｍ１、Ｍ２）を有しており、該２つのＭＯＳトランジスタのゲートは第１の制御線路（ＰｈｉＰ）に接続されており、該２つのＭＯＳトランジスタの第１の端子はクロス接続されたＭＯＳトランジスタの各ゲートに接続されている、センスアンプを有する半導体メモリにおいて、クロス接続されたＭＯＳトランジスタのうち第１のＭＯＳトランジスタ（Ｍ５）のゲートは第１の別のＭＯＳトランジスタ（Ｍ４）を介して第２のビットライン（ＢＬｑ）に接続されており、第２のＭＯＳトランジスタ（Ｍ６）のゲートは第２の別のＭＯＳトランジスタ（Ｍ３）を介して第１のビットライン（ＢＬ）に接続されており、２つの別のＭＯＳトランジスタのゲートは共通に第２の制御線路（ＰｈｉＳ）に接続されており、付加的なＭＯＳトランジスタ（Ｍｌ、Ｍ２）が第２の端子を有しており、該第２の端子は共通にセンスアンプの活性化入力側（ＳＡＮ）に接続されている、ことを特徴とするセンスアンプを有する半導体メモリ。２．付加的な２つのＭＯＳトランジスタ（Ｍ１、Ｍ２）および２つの別のＭＯＳトランジスタ（Ｍ３、Ｍ４）は全てｎチャネルＭＯＳトランジスタである、請求項１記載のセンスアンプを有する半導体メモリ。３．クロス接続された２つのＭＯＳトランジスタ（Ｍ５、Ｍ６）はｎチャネルＭＯＳトランジスタである、請求項１または２記載のセンスアンプを有する半導体メモリ。４．クロス接続された２つのＭＯＳトランジスタ（Ｍ５’、Ｍ６’）はｐチャネルＭＯＳトランジスタである、請求項１または２記載のセンスアンプを有する半導体メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ローラントテーヴェスドイツ連邦共和国Ｄ―82194 グレーベンツェルイェーガーハイムシュトラーセ７

Claims

【特許請求の範囲】１．半導体メモリセル用センスアンプであって、該センスアンプはビットライン対（ＢＬ、ＢＬｑ）に接続されており、該ビットライン対の第１のビットライン（ＢＬ）はメモリセル（Ｍ０、Ｃ_zell）に接続されており、第２のビットライン（ＢＬｑ）は比較線路であり、前記センスアンプはクロス接続された２つのＭＯＳトランジスタ（Ｍ５、Ｍ６）を有しており、該２つのＭＯＳトランジスタはホールド素子を形成しており、該２つのＭＯＳトランジスタはそれぞれ第１の端子を有しており、該第１の端子はそれぞれセンスアンプの活性化入力側（ＳＡＮ）に接続されており、前記２つのＭＯＳトランジスタのうち第１のＭＯＳトランジスタ（Ｍ５）の第２の端子は第１のビットライン（ＢＬ）に接続されており、第２のＭＯＳトランジスタ（Ｍ６）の第２の端子は第２のビットライン（ＢＬｑ）に接続されており、前記２つのＭＯＳトランジスタのうち第１のＭＯＳトランジスタ（Ｍ５）のゲート端子は第２のビットライン（ＢＬｑ）に接続されており、第２のＭＯＳトランジスタ（Ｍ６）のゲート端子は第１のビットライン（ＢＬ）に接続されており、前記センスアンプは付加的な２つのＭＯＳトランジスタ（Ｍ１、Ｍ２）を有しており、該２つのＭＯＳトランジスタのゲートは第１の制御線路（ＰｈｉＰ）に接続されており、該２つのＭＯＳトランジスタの第１の端子はクロス接続されたＭＯＳトランジスタの各ゲートに接続されている、半導体メモリセル用センスアンプにおいて、クロス接続されたＭＯＳトランジスタのうち第１のＭＯＳトランジスタ（Ｍ５）のゲートは第１の別のＭＯＳトランジスタ（Ｍ４）を介して第２のビットライン（ＢＬｑ）に接続されており、第２のＭＯＳトランジスタ（Ｍ６）のゲートは第２の別のＭＯＳトランジスタ（Ｍ３）を介して第１のビットライン（ＢＬ）に接続されており、２つの別のＭＯＳトランジスタのゲートは共通に第２の制御線路（ＰｈｉＳ）に接続されており、付加的なＭＯＳトランジスタ（Ｍ１、Ｍ２）が第２の端子を有しており、該第２の端子は共通にセンスアンプの活性化入力側（ＳＡＮ）に接続されている、ことを特徴とする半導体メモリセル用センスアンプ。２．付加的な２つのＭＯＳトランジスタ（Ｍ１、Ｍ２）および２つの別のＭＯＳトランジスタ（Ｍ３、Ｍ４）は全てｎチャネルＭＯＳトランジスタである、請求項１記載の半導体メモリセル用のセンスアンプ。３．クロス接続された２つのＭＯＳトランジスタ（Ｍ５、Ｍ６）はｎチャネルＭＯＳトランジスタである、請求項１または２記載の半導体メモリセル用センスアンプ。４．クロス接続された２つのＭＯＳトランジスタ（Ｍ５’、Ｍ６’）はｐチャネルＭＯＳトランジスタである、請求項１または２記載の半導体メモリセル用センスアンプ。