JPH06500193A

JPH06500193A - Integrated circuit memory with improved test means

Info

Publication number: JPH06500193A
Application number: JP3513592A
Authority: JP
Inventors: ゴルティエ，ジャン―マリー; シルヴェストル　デュ　フェロン，ジェラール; ガスタルディ，ロベルト
Original assignee: エスジェーエス―トムソン　ミクロエレクトロニクス　ソシエテ　アノニム
Priority date: 1990-08-08
Filing date: 1991-08-06
Publication date: 1994-01-06
Anticipated expiration: 2014-12-20
Also published as: FR2665792A1; FR2665792B1; DE69104617D1; WO1992002934A1; JP2992555B2; EP0542856A1; DE69104617T2; US5355341A; EP0542856B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】改良された試験手段を備える集積回路メモリ本発明は、集積回路の形になされたメモリ、特に、消去可能または消去不可能で再プログラム可能または再プログラムネ可能な電気的に不揮発性のメモリに関するものである。[Detailed description of the invention] INTEGRATED CIRCUIT MEMORY WITH IMPROVED TEST MEANS The present invention is made in the form of an integrated circuit. Memory, especially erasable or non-erasable and reprogrammable or reprogrammable The present invention relates to an electrically non-volatile memory that can be stored.

極めて多数のメモリを製造する際に遭遇する問題の１つは、出荷前に完全な試験をする必要があることである。One of the problems encountered when manufacturing very large numbers of memories is the lack of thorough testing before shipment. It is necessary to do this.

欠陥のあるメモリセルが厳密にないことを確認するために、メモリを、書き込まれていない状態で試験する。Write the memory, to ensure that there are strictly no defective memory cells. Test without any damage.

現在製造されている電気的にプログラム可能なメモリセルでは、メモリセルは、フローティングゲートトランジスタによって構成されている。メモリセルが書き込まれていない時、フローティングゲートに蓄積された電荷は全くない。メモリセルが適切な続出電位でバイアスされると、メモリセルは電流を流すはずである。反対に、メモリセルがプログラムされていると、同じバイアス条件下では、電流はもはや流れない。In electrically programmable memory cells currently manufactured, the memory cell is It is composed of floating gate transistors. memory cell writes When not loaded, there is no charge stored on the floating gate. memory A memory cell should conduct current when the cell is biased with the appropriate sequential potential. . Conversely, when a memory cell is programmed, under the same bias conditions, the voltage The stream no longer flows.

しかしながら、書き込まれていないメモリセルを流れる電流は、極めて弱い。続出モードでそれを検出するために、その方法は、メモリセルと同一の参照セルと比較する差動読出を使用する。続出モードのメモリセルを流れる電流を■で表すとすると、この電流■は、メモリセルが書き込まれていないならば、値１１となり、メモリセルがプログラムされているならば値Ｉ。However, the current flowing through unwritten memory cells is extremely weak. Continued In order to detect it in output mode, the method is to use a reference cell that is identical to the memory cell and Use differential readout to compare. The current flowing through the memory cell in continuous mode is represented by ■. Then, this current ■ will have a value of 11 if the memory cell is not written. and the value I if the memory cell is programmed.

（実際はＯ）となる。差動電流比較器において、（書き込まれていない）参照セルを流れる電流Ｉ　ｒｓｆと、読み出すべきメモリセルの電流■とバイアス電流Ｉ　ｂｔａｍの合計Ｉ　＋　Ｉ　ｂＩ−である電流と比較する。(actually O). In the differential current comparator, the (unwritten) reference cell The current Irsf flowing through the cell, the current ■ of the memory cell to be read, and the bias current Compare with the current of I btam, which is the sum of I + IbI-.

電流■１．は、原則的には、書き込まれていないメモリセルを流れる電流■１に等しい。バイアス電流１１＋１ｍｓは、（Ｉ　２−１　、）／２に実質的に等しい、すなわち、実際には、Ｉ、、、／２であるように選択される。このようにして、メモリセルで読み出された電流ＩがＩ、、、／２より僅かに小さい時、比較の結果は、第１の方向にあり、メモリセルは、プログラムされた状態にあるとみなされる。反蛙に、電流ＩがＩｒ、ｆ／２より大きい時、比較の結果は、別の方向にあり、メモリセルは書き込まれていないとみなされる。Current ■1. In principle, the current flowing through unwritten memory cells is equal. The bias current 11+1ms is substantially equal to (I2-1,)/2. i.e., it is actually chosen to be I, . . . /2. Do it like this When the current I read in the memory cell is slightly smaller than I, , , /2, the comparison The result is in the first direction, and the memory cell is considered to be in the programmed state. It will be done. To the contrary, when the current I is larger than Ir, f/2, the result of the comparison is different. the memory cell is considered unwritten.

従って、バイアス電流Ｉ　ｂｉａｓは、読み出すべきメモリセルの電流と参照セルの電流との間の比較を容易にすることを目的とする。Therefore, the bias current Ibias is the current of the memory cell to be read and the reference cell current. The purpose is to facilitate comparison between the current of the

メモリの試験中、メモリは、差動読出の同一原理によって読み出される。During memory testing, the memory is read out using the same principle of differential readout.

本発明によれば、メモリは、メモリセルを１つずつ厳密に試験しても、使用中に欠陥があることが判明することがわかった。According to the present invention, the memory can be It turns out that it turns out to be defective.

これらの欠陥は、特に、メモリセルと、メモリセルの状態を示す電流を転送するためにメモリセルが接続されている導体（ビット線）との間に生じる不完全コンタクトを原因とする。コンタクト形成作置は、実際、製造工程中で、困難な作業である。These defects are particularly important for memory cells and for transferring currents that indicate the state of the memory cell. Due to this, incomplete contact occurs between the conductor (bit line) to which the memory cell is connected. Caused by tact. Contact formation is actually a difficult task during the manufacturing process. It is.

コンタクトは、最初から欠陥があるだけではなく、老化（自然なまたは強制的な老化）によって劣化することがある。Contacts are not only defective to begin with, but also due to aging (natural or forced). may deteriorate due to aging).

本発明の目的は、特にコンタクトに関して、欠陥のあるメモリセルを備える回路をより効果的に排除するために、メモリの試験を改良することにある。An object of the invention is to provide a circuit with defective memory cells, in particular with regard to contacts. The goal is to improve memory tests to more effectively eliminate

本発明によると、正常な続出モードより低い値のバイアス電流を試験モードで与える手段をメモリに備えることが提案される。According to the present invention, a lower bias current is applied in the test mode than in the normal continuous mode. It is proposed that the memory be provided with means to store the information.

メモリセルだけが、書き込まれていない状態を確認する試験に合格することができる。続出電流が過度に低い（しかし正常な続出モードでは十分である）メモリセルは、取り除かれる。この過度に低い値は、老化の過程においてメモリの誤動作の原因となる恐れがある不完全コンタクトの存在があるであろうことを示しているとみなされる。Only memory cells can pass a test that confirms their unwritten state. Wear. Memory with excessively low cascade current (but sufficient for normal cascade mode) The cell is removed. This excessively low value may indicate memory malfunctions during the aging process. This indicates that there may be incomplete contacts that may cause the It is considered that there are.

従って、メモリセルの状態が、一方の、参照セルによって吸収される電流と、他方の、読み出すべきメモリセルによって吸収される電流と集積回路の内部に生じるバイアス電流１　ｂｉｍｓとの合計とを比較して読み出される本発明による電気的にプログラム可能な集積メモリは、試験モードで、バイアス電流値を減少させ、この減少した値のバイアス電流でメモリセルの状態を読み出すための手段を備えることを特徴とする。Therefore, the state of the memory cell is determined by the current absorbed by the reference cell on the one hand and the current absorbed by the reference cell on the other hand. On the other hand, the current absorbed by the memory cell to be read and the current generated inside the integrated circuit. The bias current according to the present invention is read by comparing the bias current 1 bims with the total bias current 1 bims. The programmable integrated memory allows the bias current value to be reduced in test mode. and a means for reading the state of the memory cell with this reduced value of bias current. It is characterized by being prepared.

試験モードでのこのバイアス電流は、正常な続出モードでのバイアス電流の約半分であることが好ましい。This bias current in test mode is approximately half the bias current in normal continuous mode. Preferably, it is minutes.

本発明のその他の特徴及び利点は、添付図面を参照して行う以下の詳細な説明から明らかになろう。Other features and advantages of the invention will be apparent from the following detailed description with reference to the accompanying drawings. It will become clear.

唯一の図面である図面は、本発明によるメモリの続出回路の概略図である。The drawing, which is the only drawing, is a schematic diagram of a memory sequence circuit according to the invention.

この図面には、主に、選択トランジスタＴＳＩと直列に接続されたフローティングゲートトランジスタＴＧＦＩによって構成されたメモリセルと、同様に、トランジスタＴＳに直列に接続されたフローティングゲートトランジスタＴＧＦによって構成された参照セルとが単純に図示されている。This drawing mainly shows a floating transistor connected in series with the selection transistor TSI. Similarly, the memory cell configured by the gate gate transistor TGFI and the transistor by the floating gate transistor TGF connected in series with the transistor TS. A reference cell configured as shown in FIG.

読み出ずべ占メモリヒルは、適切な読出′電位を受ける１１ニメ（リセルによって吸収される電流が流れる「ビット線」と呼ばれる導体Ｂ　Ｌに接続されている。The readout memory hill is 11 days old (by recelling) which receives the appropriate readout potential. It is connected to a conductor BL called a “bit line” through which the current absorbed by the bit line flows. .

ビット線Ｂ　Ｌは、トランジスタ（Ｔ、、、Ｔｃ）を介して、プリチャージ及び読出回路ＣＰＬ　１に接続されている。この回路は、以下の機能を有−′４−る。ずなわら、第１の読出段階（ブリ・チャージ段階）では、ビット線は、一定のブリチャ〜シ電位にされる。The bit line BL is precharged and It is connected to the read circuit CPL1. This circuit has the following functions: . However, during the first read stage (pre-charge stage), the bit line is It is brought to the electric potential.

第２の段階（適切に言えば１、読出段階）では、ビット線を流れる電流を検出する。The second stage (properly referred to as 1, read stage) is to detect the current flowing through the bit line. Ru.

同様り、−りで、参照セルは、この参照１−．ルが適切な読出電位を受けた時参照ヒルが吸収ｊ７た電流をブリフ゛ヤー＝ジ及び読出回路ＣＰ　！、、、に転送する導体ＢＲｉに接続され〔いる。Similarly, at -, the reference cell is this reference 1-. When the cell receives the appropriate read potential, The current absorbed by the light beam is transferred to the bridge and readout circuit CP! , forwarded to is connected to the conductor BRi.

トランジスタ”Ｋ’　ｄ及びＴ、。（よ、メモリの動作、特に、読出モードで選択３°５れたメモリセルに接続されろビ・・Ｉト線のＪ′ドレッシングに必要である。対称にするために、導体ＢＲと参照セルプリチャージ及び読出回路（ｉ　Ｐ　Ｉ、との間には、同一のトランジスタが配置されている。Transistors "K' d and T, Connected to the memory cell selected 3°5... Necessary for J' dressing of the I-to line. be. For symmetry, the conductor BR and the reference cell precharge and readout circuit (i The same transistor is arranged between P and I.

プリチャージ及び読出回路Ｃｐ　ｘ−１及びＣＰ　Ｌ　１は、電流を検出するように構成−されでいる。すなわち、そわ、らの出力Ｓ及びＳｌは各・々、比較器ＣＭ　Ｐ　（Ｄそ・れぞれの入力１、−接続されている。The precharge and readout circuits Cpx-1 and CPL1 are designed to detect current. It is composed of sea urchins. That is, the outputs S and Sl of Sowa, et al. CM P (D each input 1, - connected.

比較器ＣＭＰは、ブリチＹ〜ジ及び読出回路ＣＰＬ及びＣＰ　Ｌｌの名々によっで検出された電流間の差に応じ”Ｃ信号を出力することができる。１〜かしながら、回路ＣＰＬによって検出された電流は本当に参照セルによ−、で吸収された電流であるが、回路ＣＰＬ　ｌによって検出された電流は、読み小寸べきメモリセルによって吸収された電流Ｉ　、！：バイアス電流との合計である。っ本発明によると、バイアス電流は、正常なメモリ続出モード（、二おいては第１の値Ｉ　ｌ＋ｌａｓ’を有し、書き込まれていないｔル試験１−−一−ドにおいては第２の値１　’ｂｉａ、、を有する。この第２の値は第１の値より小さい。例えば、図示していない試験モード端イ゛−によって制御される切換スイッチが、電流１　ｂｉａｓから電流１　’ｂｉいに変更するために使用されている。The comparator CMP is operated by the name of the brichi Y~J and the readout circuits CPL and CPLl. A “C” signal can be output according to the difference between the detected currents. Therefore, the current detected by the circuit CPL is really absorbed by the reference cell, The current detected by the circuit CPL l is a small memory that can be read. The current absorbed by the cell I,! : Total with bias current. This invention According to the bias current, the normal memory successive mode (2) has the first value I In the test 1--1, which has l + las' and is not written, the first It has a value of 1'bia, , of 2. This second value is smaller than the first value. for example , a changeover switch controlled by a test mode terminal (not shown) It is used to change the current from 1 bias to 1'bi.

実際、バイアス電流は、集積回路の内部の電流源によって生成さイア、る。この電流源は、プリチャージ及び読出回路ＣＰＩ、１ノニ接続されているか、または、この回路内に内蔵されている。In fact, the bias current is generated by a current source internal to the integrated circuit. this The current source is connected to the precharge and readout circuit CPI, or , is built into this circuit.

従って、例えば、Ｉ　ｂｉ−とビｂｉａｓの値を有する２つの異なる電流源が備えられる。それら電流源は、使用されろモードが試＠モードが正常な動作モ・＝ −ドであるかによって、一方がもう一方の代わりに交互に接続される。または、試験モードで使用さｊ″Ｌ７１′）第１の電流源と、正常なメモリ動作モードにおいて第１の電流源と並列に使用される第２の電流源とが設けられる。Thus, for example, two different current sources with values Ibi- and Bias are provided. available. These current sources should be used in test mode @ normal operation mode = - One is connected alternately in place of the other, depending on whether the or The first current source used in test mode and in normal memory operation mode A second current source is provided which is used in parallel with the first current source.

最も単純な実施例では、プリチャージ及び読出回路ＣＰＬ　１は、以下のように構成されている。すなわち、ソースがトランジスタＴ、及びＴｅを介ｊ、てビット線に接続され、ドレインが給電端子ＶＣ，−に接続されたブリチ寺−ジトランジスタＴ　ｐ　ｉを備える。また、トランジスタＴ、Ｉのソースとデートとの間に接続さイア、たループ形成インバータＩｌ’を備える。インバータ１１によっ゛Ｃルー・ブ化されたトランジスタＴ、Ｉは、ビット線に一定のプリチャージ電圧を維持しようとするす・−ボ制御回路を構成している。In the simplest embodiment, the precharge and readout circuit CPL1 is as follows: It is configured. In other words, the source is connected to the bit via the transistors T and Te. Buriji-jitrans connected to the power supply terminal and the drain connected to the power supply terminal VC,- It is equipped with a register Tpi. Also, between the sources and dates of transistors T and I A loop-forming inverter Il' is connected to the inverter Il'. By inverter 11 ゛The C-Lube-shaped transistors T and I supply a constant precharge voltage to the bit line. This constitutes a speed control circuit that attempts to maintain pressure.

ビット線に存在する電流■の続出を可能にするために、プリチャージ及び続出回路は、さらに、ミラートランジスタＴ゛□を備える。そのソースとゲートは、トランジスタＴＰのソースとゲートにそれぞれ接続されている。このトランジスタのドレ・インは、回路ＣＰＬ　１の出力Ｓ１を構成１〜でおり、層流比較器ＣＭＰの第１の入力に接続されている。In order to enable the current ■ present in the bit line to continue, the precharge and successive circuits are The path further includes a mirror transistor T'□. Its source and gate are They are connected to the source and gate of transistor TP, respectively. this transistor The drain and the input of the circuit CPL1 constitute the output S1 of the circuit CPL1, and the laminar flow comparator CM P is connected to the first input of P.

また、回路ＣＰＬ　１では、値１　ｂｌ−を有する電流＃　Ｓ　Ｃ１が、トランジスタＴ　ｐ　ｌとＴ”　ｐ　＋の共通接続されたソースに接続され６ている。In addition, in the circuit CPL 1, the current #S C1 having the value 1 bl- is It is connected to the commonly connected sources of the transistors Tp1 and T''p+.

電流源Ｓ　Ｃ’１は、（トランジスタ１”ＰｌとＴ’、ｌは、同一の幾何学的寸法を（！ｉすると仮定しＣ）各トランジスタから電流１ｂ、、Ｓ／２を引き出す３゜この構造から、その結果として、トランジスタが同一の幾何学的寸法を有し、τ いるならば、比較器ＣＭＰの入力に印加される電流は、＜　１−１−１５ｉａｓ）　／　２に等しい。（但し、■は、ビット線に吸収される電流である）。The current source S C'1 (transistor 1"Pl and T', l have the same geometric size (assuming that !iC) draws a current 1b,,S/2 from each transistor. 3゜ From this structure, it follows that the transistors have identical geometric dimensions and τ If the current applied to the input of the comparator CMP is <1-1-15ias ) / is equal to 2. (However, ■ is the current absorbed by the bit line).

参照セルプリチャージ及び続出回路ＣＰＬは、バイアス電流［ｂｉａｓの電流源がないことを除いて、同様に構成されている。The reference cell precharge and succession circuit CPL has a bias current [bias current source]. It is configured similarly, except without.

従って、比較器の他の入力Ｓに印加される電流は、Ｉ　ｒａｔを線ＢＲを介して書き込まれていない参照セルによって吸収される電流とするならば、Ｌ−ｔ／２である。Therefore, the current applied to the other input S of the comparator passes Irat through line BR. If the current absorbed by the unwritten reference cell is L-t/2 It is.

また、ビット線ＢＬに接続されたプリチャージ及び続出回路は、もう一つの電流源ＳＣ’ｌ　と２つの電流源のうち少なくとも１つを切り換える手段とを備えている。この切り換え手段は、試験モードでビット線の電流Ｉに加えられる電流ビ。、−が、正常な続出モードで加えられる電流Ｉ　ｂｉａｓより小さいようにしている。In addition, the precharge and continuous output circuit connected to the bit line BL has another current source SC'l and means for switching at least one of the two current sources. There is. This switching means controls the current value applied to the bit line current I in the test mode. . , - are smaller than the current I bias applied in normal continuous mode. ing.

１つの典型的な実施例では、電流１　’　ｂｉａｓは、１．ｉ−／２にほぼ等しい。しかし、それより低くても高くてもよい。In one exemplary embodiment, the current 1' bias is 1. approximately equal to i-/2 stomach. However, it may be lower or higher.

図面には、値Ｉ　ｂｉａｓを有する電流源ＳＣ１に接続されたスイッチに１と値Ｉ’ｂｌ−を有する電流源ＳＣ’ｌに接続されたスイッチに’ｌ　が図示されている。これらスイッチは、互いに反対の位相に制御されており、スイッチに１は、正常な読出モードで閉じ、試験モードで開き、一方、スイッチに’ｌ　は、試験モードで開き、正常な読出モードで閉じる。The drawing shows a switch connected to a current source SC1 with a value I bias of 1 and a value 'l is shown in the switch connected to the current source SC'l with I'bl- There is. These switches are controlled to have opposite phases, and the switch has a 1 , closed in normal read mode and opened in test mode, while 'l' in the switch is in test mode. Open in test mode and close in normal read mode.

正常な読出と同様に、試験の結果は、比較器ＣＭＰによって出力される。メモリセルを流れる電流がＩ　ｒ、（Ｉ　’ｂｉａｓより大きければ、メモリセルは試験モードで欠陥がないと宣言されるが、この電流がＩ　ｒｓｆ　Ｉ　ｂｉａｓとＩ　ｃ＠ｒ　Ｉ　’　ｂｉａｓの間にある場合には、不完全であると宣言される。しかし、これらのメモリセルは、正常な読出モードでは、適切な信号を出力する。Similar to a normal readout, the result of the test is output by the comparator CMP. memory If the current flowing through the cell is greater than Ir, (I’bias), the memory cell It is declared defect-free in the experimental mode, but if this current is I rsf I bias If it is between I　c@r　I　　　bias, it is declared incomplete. . However, these memory cells do not output appropriate signals in normal read mode. Ru.

国際調査報告フロントページの続き（７２）発明者　ガスタルディ、ロベルトイタリア国　ミラノ　トレツツオ　ニス／ニー　４３／デー　ヴイア　ニス　ペツリコinternational search report Continuation of front page (72) Inventors: Gastaldi, Roberto, Italy, Milan, Trezzuoni S/Nee 43/Day Via Varnish Petlico

Claims

[Claims]

1. The state of the memory cell depends on the current absorbed by the reference cell and the memory cell to be read. The current absorbed by the morcell and the additional bias current I generated inside the integrated circuit The electrical program in the form of an integrated circuit, read by comparison with the sum of bias Programmable memory, in test mode, reduce the value of the bias current and means (SC) for reading the state of said memory cell with a reduced value of bias current; '1, K1, K'1).

2. The bias current with the above reduced value is 2. The memory according to claim 1, wherein the current is about half of the current.