JPS6048840B2 - 半固定記憶装置集積回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、集積回路の分野、ことに半固定記憶装置（Ｐ
ＲＯＭ）に関する。

半固定記憶装置集積回路は当業界にはよく知られ、たと
えは米国特許第３６６０８ル号（１９７奔）、同第３７
４４０３６号（１９７奔）及び同第３７５５７２１号（
１９７３年）の各明細書に記載してある。

この種の記憶装置用に広く使われている構造は、電子業
界て２７１６号として知られている紫外線消去２０４８
×８ＰＲ０Ｍにより例示してある。

この−２７１６号は、列及び行のマトリックスに配置し
た１６３８４個の浮動ゲートＭＯＳトランジスタを含ん
でいる。各浮動ゲートトランジスタは実際上２個のゲー
トすなわち浮動ゲートと複数条の列選択線路の１つに接
続した第２のゲートとを持つ。浮動ゲ．−トは、第２の
ゲートとこのトランジスタのチャネルとの間に絶縁して
配置してある。２進値０又は１の記憶値はトランジスタ
の見掛けのしきい値電圧により定める。

この見掛けのしきい値電圧は、トランジスタのドレイン
電極及びソース電極二の間に導電性チャネルを生じさせ
るように第２ゲートに加えるのに必要な電圧値である。
浮動ゲートに過度の電荷を蓄積しないときは、トランジ
スタの見掛けのしきい値電圧は＋２Ｖで、行選択線路を
介して＋５Ｖを第２ゲートに加えるときにチ４ヤネルを
全く導通性にする値である。しかし浮動ゲートに十分に
過剰な電荷を蓄積すると、トランジスタの見掛けのしき
い値電圧が＋５Ｖより高い値たとえば＋８Ｖに増す。こ
のような高い見掛けのしきい値電圧では、チャネルは＋
５Ｖを第２ゲートに加えたときに導通状態にならない。
アドレスされたビットを読み取るには、アドレスされた
トランジスタのドレインに接続したサーキツトリーを利
用しトランジスタが導通しているかどうかを検出する。
すなわち０又は１の記憶は浮動ゲートの過剰な電荷の存
在又は非存在による。電荷の存在により０が記憶され、
電荷がないと１が記憶される。） 理想的には浮動ゲー
トにプログラムした電荷は、紫外線へのトランジスタの
露出により消去するまでこの浮動ゲートに捕捉されたま
まになる。又読取るときに見掛けのしきい値電圧及び行
選択電圧の間に安全限度を生ずるように十分な電荷を・
捕捉することが望ましい。十分な電荷を補捉するのに必
要なプログラミング時間は記憶トランジスタごとに異る
。しかし浮動ゲートＰＲＯＭの製造業者は少くとも４５
ｍｓｅＣで各ｏビットのプログラムを書き込むことを推
せんしている。しかしこの時間は多くのデバイスに必要
であるよりもはるかに長い。又選定したトランジスタに
０をプログラムする方法により同じ行内の前もつてプロ
グラムしたトランジスタがその蓄積した電荷の若干の１
０吟率を失うことが多く前回にプログラムしたトランジ
スタの見掛けのしきい値電圧を下げる。

この有害な作用を『デイプログラミング』と称する。失
う電荷が多すぎると、見掛けのしきい値電圧が信頼性の
ある動作にぎりぎりになる。この問題を除くように浮動
ゲートＰＲＯＭの製造業者は、５５７Ｔ１，ＳｅＣより
長くない時間で各ｏビットをプログラムすることを指定
している。さらにＰＲＯＭ内の若干のトランジスタはデ
イプログラミング作用以外の理由で限界しきい値電圧を
示す。従来は限界プログラミングをテストする適宜な装
置がない。従つて信頼性のある動作を確実にする実用的
装置がない。従来のテストでは種種のビットパターンを
ＰＲＯＭ内にプログラムし、このＰＲＯＭを最悪の場合
の動作電圧で動作させるだけである。本発明の目的は、
記憶マトリックスが、将来の使用の際に動作することを
保証するのに充分な電荷で、記憶マトリックス内のすべ
てのトランジスタがプログラムされるかどうかを測定す
るために、これ等のすべてのトランジスタを一度に試験
することにある。

〔特許請求の範囲第１項及び第２項に記載された発明に
関して〕又本発明の目的は、電荷の各増分が記憶マトリ
ックス内の各トランジスタの浮動ゲートに加えられて後
に、これ等の各トランジスタのしきい値電圧が得られた
かどうかを試験することにある。

〔特許請求の範囲第３項ないし第７項に記載された発明
に関して〕したがつて本発明によれば、記憶マトリック
ス内の各トランジスタに、それぞれ電圧ストレスがかけ
られている間に、待合せすることなく、記憶マトリック
ス全体に、一度に電圧ストレスをかけることができるか
ら、集積回路に対する試験過程の間の時間を大幅に節減
することができる。

さらに本発明によれば、ＰＲＯＭ内の全部のプログラム
できるトランジスタに同時にデイプログラミングストレ
スを加えて試験のためにＰＲＯＭ内にプログラムしなけ
ればならないビットパターンの数を減らす装置が得られ
る。さらに本発明によればＰＲＯＭ内のプログラム可能
な各トランジスタのしきい値電圧の安全限界を容易かつ
正確に定める装置が得られる。従つて本発明によソー層
信頼性の高い動作が得られる。したがつてデイプログラ
ミングストレスを与える目的は、試験のためにＰＲＯＭ
内にプログラムしなければならないビットパターンの数
を減らすことにある。

そしてデイプログラミングストレスを与えることによっ
て得られる利点は、後述の「一層迅速かつ一層完全なテ
スト方法」の項に記載されているが、特にデイプログラ
ミング・モードによつてＰＲＯＭの製造業者が、ＰＲＯ
Ｍを顧客へ積出しする前に、ＰＲＯＭのプログラミング
限界（ＰｒＯｇｒａｍｍｉｎｇｍａｒｇｉｎ）を迅速に
試験することができる。

従来は、ＰＲＯＭを正式に完全に試験するためには５時
間を必要としたが、デイプログラミングストレスを与え
ることによつて一層少ない時間で正式な完全な試験を行
なうことができる。Ｖｐｐ入力を＋２５Ｖに接続するこ
とによつてデイプログラミングストレスが与えられ、記
憶マトリ ，ツクスがデイプログラミング・モードに置
かれる。この結果２５Ｖはトランジスタの制御ゲートに
加えられ（「行デコーダ」の項を参照）、これと同時に
列線路は浮動状状態にさせられ、トランジスタのドレイ
ンは浮動状態にさせられσ列セレクタ」の項を参照）、
この結果、漏れ電流だけが記憶マトリックスのトランジ
スタのチャネルを通つて流れることを許容される。本発
明においては、紫外線は、記憶マトリックスのすべての
トランジスタに２進値１を記憶させる。

プログラムされないトランジスタは、通常は２進値０を
記憶するようになつているが、本発明においては、プロ
グラムされないトランジスタに２進値１を記憶させるこ
とを選ぶのである。半固定記憶装置集積回路（ＰＲＯＭ
）により新規な２つの動作モードすなわちビット・チェ
ック・モード及びデイプログラミング・モードが行える
ように、従来よりもすぐれた回路及び論理装置の種種の
改良について述べる。本発明は、ＰＲＯＭ内のプログラ
ム可能な各トランジスタの見掛けのしきい値電圧を容易
に計測するサーキツトリーを提供するものである。本発
明によれば又ＰＲＯＭ内のプログラム可能な全部のトラ
ンジスタに同時にデイプログラミング・ストレスを加え
、なおＰＲＯＭの一層迅速なプログラミング及び一層迅
速な十分なテストができる。本発明の好適な実施例を２
０４８×８浮動ゲートＮチャネルの半固定記憶装置集積
回路により述べるが、配列寸法、利用する特定のセンス
増幅器、トランジスタ寸法、特有電圧及びその他の多く
の詳細部分が本発明に臨界的なものではなくて、本発明
が分りやすくなるように述べるのは明らかである。

たとえば本発明の概念は異るセンス増幅器を利用する８
１９２×８ＰＲ０Ｍにも同様に利用できる。さらに本発
明は、ＰチャネルＰＲＯＭと金属−窒化物−酸化物−半
導体ＰＲＯＭとのように他のＭＯＳ技術を利用する半固
定記憶装置の適当な改良に応用できるのは明らかである
。以下本発明による半固定記憶装置集積回路の実施例を
添付図面について詳細に説明する。

第１図は本発明による半固定記憶装置のブ伯ツク線図を
示す。

プログラム可能な記憶マトリックス１は１２桁×１２８
列に配置した浮動ゲートトランジスタから成つている（
このブロック線図は機能性を示したもので本集積回路の
実際の位相的配置ではない。たとえばこのマトリックス
は行デコーダにより位相幾何学的に２等分され、桟能性
は１個のマトリックスのものであるが２個のマトリツク
スとして見れる）。本発明の詳細な説明で述べるように
このマトリックス内のプログラム可能な各トランジスタ
は２個のゲートを持つ。これ等のゲートの一方は電荷蓄
積用の浮動ゲートである。１行内のプログラム可能な各
トランジスタの第２のゲートはアドレス指定用に１２８
行線の１つに接続してある。

第２のゲートは又『制御ゲート』とも称する。各列内の
１２８個のプログラム可能なトランジスタのドレインは
列線路に接続され、そして全部のプログラム可能なトラ
ンジスタのソースは接地してある。アドレス・バッファ
２，３，４は、外部信号レベルと本集積回路内の所要の
レベルとのインターフェースになり補数信号を生ずる。

各アドレス・バッファ２，３，４に加える１１の外部ア
ドレス入力ＡＯないしＡＩＯがあり全部で２０４８の可
能なアドレス組わせが生ずる。外部アドレス入力ＡＯは
アドレス・バッファ２に加え、各アドレスＡ１ないしＡ
３はアドレス・バッファ３に加えそして各アドレス入力
Ａ４ないしＡＩＯはアドレス．バッファ４に加える。ア
ドレス．バッファ２の出力は１群の８列のセレクタ５に
加え、アドレス・バッファ３の出力は１−オブー８列デ
コーグ６に加え、アドレス・バッファ４の出力は１−オ
ブー１２桁デコーダ１０に加える。８列の各セレクタは
、読取り用の協働するセンス増幅器にプログラミングを
行いこの増幅器に接続するように１６列線路の１つを選
ぶマルチプレクサである。このセンス増幅器の機能は、
アドレスされたプログラム可能なトランジスタが導通し
ているかいないかを検出することすなわちどの２進状態
を記憶するかを検出することである。センス増幅器７の
群の各出力は８個の出力バッファ８の群に接続してある
。各出力バッファの機能は、各端子０。ないし０，を介
し外部回路に対する内部信号レベルのインターフェース
になることである。各端子０。ないし０，は又本集積回
路がプログラミング・モードにあるときにデータ入力と
して作用する。プログラミング．モードは、プログラム
可能な記憶マトリックスに２進値Ｏを選択的に書き込む
動作モードである。８個のデータ入力バッファ９の群は
、本集積回路内に必要なレベルに対し外部データ入力信
号準位のインターフェースになる。

本発明は、各機能ブロックを相互に作用するようにした
新規な２つの方法を提供するものである。

その一方の相互作用方法はビット・チェック・モードと
して定義する。他方の方法はデイプログラミング・モー
ドとして定義する。これ等の新規な動作モードを達成す
るように、制御論理回路１１を従来と切替える。ビット
・チェック・モードでは各機能ブロックは、記憶マトリ
ックス内のプログラム可能な各トランジスタの見掛けの
しきい値電圧を容易に測定できるように相互に作用させ
る。デイプログラミング・モードでは各機能ブロックは
、記憶マトリックス内のプログラム可能な全部のトラン
ジスタにデイプログラミング・ストレスを同時に加える
ことができるように相互に作用させる。これ等の２つの
動作モードを利用することによりＰＲＯＭのプログラミ
ング及びテストを行う新規な方法が得られる。各動作モ
ード 従来の動作モード及び新規な動作モードについての以下
の説明に役立つように第２図を参照する。

第２図のＸ−Ｙマトリックスは第１図のプログラム可能
な記憶マトリックスの一部分を表わす。Ｘ１線路、Ｘ罐
路及ひＸ薦路は行選択線路であるが、Ｙ１線路、Ｙ２線
路及びＹ３線路は列線路である。９個のトランジスタＴ
ｌｌないしＴ３３は、それぞれ記憶ビットを含むプログ
ラム可能な浮動ゲートトランジスタである。

消去モード 全部のビットは、プログラム可能なトランジスタをマト
リックスに電圧は加えないで高い強さの紫外線光に露出
することにより２進値１を記憶するようにする。

消去と呼ぶこの手順はゲート４０のような浮動ゲートに
前もつて蓄積した負の電荷を除去する。消去後に各トラ
ンジスタは約＋２Ｖの有効しきい値電圧を示す。プログ
ラム．モード ２進値０はプログラミングと称する手順によりビット場
所に選択的に書き込むことができる。

プログラム・モードでは１つの行線路だけが＋２５Ｖに
なるが、残りの全部の行線路は０Ｖに近い値に保たれる
。選択した列線路に約＋１７Ｖを加えるが、選択してな
い列線路は単に浮動状態のままにする。たとえば第２図
てＸ１及びＹ１をアドレス・デコーダにより選択するが
Ｘ。，Ｘ。，Ｙ。及びＹ。は選択しないものと仮定する
。Ｘ１が＋２５ＶでＹ１が＋１７Ｖてあると、トランジ
スタＴｌｌのチャネル４１を経て多量の電流が流れる。
この大電流によつて若干の負の電荷が酸化物を経てチャ
ネル４１の上方に伝わりトランジスタ浮動ゲート４：０
に捕捉されるようになる。Ｘ２及びＸ３が０Ｖに近いの
で各トランジスタＴ２ｌ，Ｔ２２，Ｔ２３，Ｔ３ｌ，Ｔ
３２，Ｔ３３は電流を伝えていない。従つてこれ等のト
ランジスタのゲートに電荷が捕捉されない。選択してな
い列線Ｙ２，Ｙ３は．単に浮動しているので、トランジ
スタＴｌ２，Ｔｌ３を経て流れる唯一の電流は各列線Ｙ
２，Ｙ３のキャパシタンスの過渡放電である。しかしこ
のような過渡放電は各浮動ゲートに或る程度の電荷が蓄
積するには十分でない。すなわちトランジスタＴｌｌだ
けが浮動ゲートが負に帯電したままになる。捕捉された
負の電荷によりトランジスタＴｌｌの見掛けのしきい値
電圧がその前回の＋２Ｖから約＋８Ｖまで増す。デイプ
ログラミングと呼ばれるやつかいな現象を次に述べる。

トランジスタＴｌｌは前記のようにプログラムしてある
ものとする。次に同じ行線路Ｘ１に接続した異るトラン
ジスタたとえばトランジスタＴｌ２に０をプログラムし
ようとすれば、列線路Ｙｌｌが浮動状態になる。トラン
ジスタＴｌ２のゲート４３に加える＋２５Ｖは又、トラ
ンジスタＴｌｌのゲート４２に加えゲート４０に前回に
蓄積した電荷の若干をトランジスタ１１の浮動ゲート４
０からその第２のゲート４２に２個のゲート４口，４２
を隔離する酸化物を経て伝送する。望ましくない結果は
前回にプログラムしたトランジスタＴｌｌの見掛けのし
きい値電圧が低下することてある。読取リモート 読取リモートでは、選択した行は＋５Ｖになり、選択し
てない行は０Ｖに近くなり、選択した列線路はセンス増
幅器に接続されそして選択してない列線路は浮動状態の
ままになる。

たとえば第２図でＸ１が＋５ＶになりＸ２及ひＸ３が０
Ｖになり、Ｙ１はセンス増幅器に接続され、そしてＹ２
及びＹ３は浮動しているものとする。アドレス・トラン
ジスタはトランジスタＴｌｌである。トランジスタＴｌ
ｌが消去されていなくて次でプログラムされなければ、
トランジスタＴｌｌのチャネルは、第２ゲートに加わる
電圧がトランジスタの見掛けのしきい値電圧より高いの
で導通する。しかし２進値０を記憶するようにトランジ
スタにプログラムすると、第２のゲートに加える＋５Ｖ
は導通性チャネルを誘起するには十分でない。列線路Ｙ
１に接続したセンス増幅器はアドレス指定トランジスタ
が導通しているかいないかを検出するようにしてある。
第１図に示したようにセンス増幅器の２進出力は、読取
リモートで使用可能にする出力バッファに差向ける。こ
の出力バッファは、各ピン０。ないし０７をこのモード
でデータ入力として使うので使用禁止にする。ビット．
チェック・モード 従来は選択した行に加える電圧を外部からの制御のもと
に広い範囲にわたつて直接変えることができ、これと同
時に行内の列選択トランジスタが導通しているかいない
かを測定する装置を設けた装置は得られていない。

しかしこのような能力によりプログラム可能なマトリッ
クス内の任意のトランジスタの見掛けのしきい値電圧を
測定することができる。たとえば第２図でＸ２及びＸ３
が０Ｖに近く、列線路Ｙ１は使用可能にした出力バッフ
ァに接続したセンス増幅器に接続してあるものとする。
外部からの制御のもとに選定した行Ｘ１の電圧は０Ｖに
近い値から＋１５Ｖに向い正の向きにゆるく傾斜する。
加える電圧がトランジスタＴｌｌの見掛けのしきい値電
圧に等しいときは、トランジスタＴｌｌのチャネルは導
通状態になる。この状態は出力バッファの出力端子にお
ける論理Ｊレベル変化を観察することにより気付くこと
ができる。異るビットを選択するように単にアドレスを
変え前記の手順を反復することにより、任意のビットの
見掛けのしきい値電圧を測定することができる。このよ
うな手順のできるオンチップ回路７の詳しい説明は後述
する。デイプログラミング．モード 従来の回路は、デイプログラミングストレスを１度に１
行だけしか加えられないような構造である。

しかし新規なテプログラミング・モードではフ外部から
の制御のもとに高い正電圧を全部の行線路に同時に加え
、これと同時に全部の列線路が浮動状態になるようにし
た装置を設けてある。その他のモード読取リモート及び
プログラム・モードのほかに、従来は電力減モード、プ
ログラム確認モード、プログラム抑止モード及び非選択
モードのようなその他のモードがある。

本発明による好適とする実施例ては前記の各モードを従
来の場合と同じように行う。これ等のモードにおける本
発明の動作を次の詳細な回路線図と共に第１表について
述べる。回路インプリメンテーシヨン 第３図、第４図、第５図、第６図、第７図、第８図、第
９図、第１０図及び第１１図は本発明の好適とする実施
例を実現する回路の詳細を示す。

分りやすいようにこの回路の若干の部分は詳細なトラン
ジスタ形で示してあるが、その他の部分は論理形で示し
てある。第１表は各動作モードに対する内部信号及び外
部信号の状態が分りやすくなゞるようにするのに有用な
参考となる。第１表ではｂ「及びば／ＰＧＭはＰＲＯＭ
への外部制御入力である。Ｖｐｐは電力供給電圧であり
又制御入力である。全部の動作モードに対しＶｃｃは＋
５Ｖの電力供給電圧である。キー内部信号は、ＰＵ（パ
ワー・アップ）、Ｒ（読取り）、ＩＤ（入力使用襟示）
、Ｖｐ（Ｖｐｐから誘導される論理信号）及びＣＳ（チ
ップ選択）である。第１表の外部入力信号は公称の電圧
レベルにより記載してあるが、内部信号は論理レベルす
なわち＋５Ｖに対応する１と、０Ｖに近い電圧に対応す
るＯとに従つて記載してある。Ｖｔ．，ｐとして示した
Ｖｐｐ値は、Ｖｐｐにより駆動する制御回路の入力切換
え点のことである。ｖ、、ＩＰは約＋１５Ｖの値を持つ
。前記の各図面で各論理ゲートの出力の記号は＋５Ｖ及
び０Ｖの間て切換わるものとする。

又各図面でＮチャネル正論理回路を仮定する。たとえば
２入力ＮＡＮＤゲートは直列に接続した２個の駆動トラ
ンジスタとロード・トランジスタとから成るが、２入力
ＮＯＲゲートは並列に接続した２個の駆動トランジスタ
とロード・トランジスタとから成る。これ等の論理ゲー
トの全部のロード・トランジスタは、出力を供給電圧ま
で引上げることのできるデイプレツシヨン番モード・ト
ランジスタである。当業者には明らかなように普通の論
理機能は種種の方法で実現できることが多い。たとえば
単純な否定回路はプッシュプル配置に接続した４個のト
ランジスタで構成できる。構成の選択は、互に異る位相
により駆動しなければならない互に異る量のキャパシタ
ンスが生ずるので、本集積回路の特定の位相幾何学的配
量によることが多い。制御サーキツトリー第３図の制御
論理回路は、表１に定められた機能を行う。

特殊な特徴を保証する１つの点は、ゲート１２，１３が
＋１５Ｖの位数の非常に高い切換えしきい値を備えてい
ること、すなわち出力を＋５Ｖから０Ｖ付近へ推移させ
るのに、入力において少くとも＋１５Ｖを必要とするこ
とである。このことは、各否定回路の駆動トランジスタ
の幅対長さの比（Ｗ／Ｌ）を、各否定回路のロード・ト
ランジスタのＷ／Ｌよりも一層小さくするだけで達成で
きる。もつとも他のすべてのゲートの切換えしきい値は
、代表的には１．４Ｖないし＋２．５Ｖの範囲にある（
ゲート１２，１３を除いて、外部入力を持つ各ゲートの
切換えしきい値は、標準ＴＴＬ入力電圧に応答するよう
に代表的には＋１．４Ｖ付近てある）。この構成は、Ｃ
Ｅ／ＰＧＭ入力にトリ−レベルの型式の制御を行うもと
になる点に留意すべきである。面／ＰＧＭに加えられる
外部電圧はほぼ０Ｖであるときに、各否定回路の出力は
論理値／てある。。ＣＥ／ＰＧＭがほぼ＋５Ｖであると
きに、否定回路１４の出力は論理値０てあるが、否定回
路１３の出力は論理値／である。最後に、−ＣＥ／ＰＧ
Ｍがほぼ＋２５Ｖてあるときに、各否定回路の出力は論
理値０である。発生する各制御信号のユーテイリテイは
、集積回路の他の機能部分に関する以下の説明で明らか
になる。ＡＯアドレス・バッファ 第１図のＡＯアドレス・バッファ用のサーキツトリーを
第４図に示す。

接頭辞「Ｄ」を持つすべてのトランジスタは、Ｎチャネ
ル・デイプレツシヨン・モードトランジスタであるが、
接頭辞「Ｔ」を持つすべてのトランジスタは、エンハン
スメント・モード・トランジスタである。表Ｉに示すよ
うに、ほとんどの動作モードにおいて信号ＰＵは論理１
であり、したがつて第４図のサーキツトリーを使用可能
にする。しかしパワー・グウン・モードにおいて電力を
節約するために、信号ＰＵは論理値Ｏになり、したがつ
てトランジスタＴ２，Ｔ５をターンオフする。プログラ
ム．モード及びビット・チェック．モードにおいて、Ｒ
はほぼ０Ｖであり、否定回路は使用可能にされる（ＰＵ
は＋５Ｖにある。

）。入力 フＡＯがほぼ０Ｖである場合には、回路接続
点１５は十５Ｖにあるが、回路ノード１６は０Ｖに閉じ
る。デイプレツシヨン・モード・トランジスタＤ６のＷ
／Ｌは、トランジスタＤ７のＷ／Ｌよソー層大きく作ら
れることにより、トランジスタＤ６の有効０Ｎ抵抗は、
トランジスタＤ７のそれよソー層小さい。トランジスタ
Ｄ６のゲートが０Ｖにあり（信号Ｒ）、ソースが０Ｖに
あり（接続点１６）、トランジスタＤ６が一層大きいＷ
／Ｌを持つデイプレツシヨン・モード・トランジスタで
あれば、Ｖｐｐは＋２５Ｖにあつても、信号ＡＯＢはほ
ぼ０Ｖである。しかし信号ＡＯＢは、Ｖｐｐの値に非常
に近くトラックする（ＶｐｐがトランジスタＤ２のピン
チオフ電圧を越える場合には少くとも電圧の範囲以上に
）。たとえば、トランジスタＤ２が−２Ｖのピンチオフ
電圧を備えているとする。Ｖｐｐが１２Ｖ１より大きく
なる限りは、トランジスタＤ２がターンオフされる（０
Ｖのゲート電圧は、トランジスタの他の端子よりも少く
とも２ボルト負てある）。入力ＡＯがほぼ’Ｆ５てあり
、否定回路が使用可能である場合には、類似の説明が適
用されるが、ＡＯＢはほぼ０Ｖであり、ＡＯＢはＶｐｐ
をトラックする。

Ａ１−Ａ３及びＡ５−ＡＩＯアドレス．バッファこれ等
のバルフアに対する回路図は、出力が接続点１５，１６
の等価回路から直接取り出され、トランジスタＤ２，Ｄ
３，Ｄ６，Ｄ７が除かれている点を除いて、第４図のＡ
Ｏアドレス・バッファの回路図と同一である。

出力がトラックＶｐ，，を必要としないから、簡素化が
可能である。Ａ４アドレス．バッファ 第５図に示すアドレス・バッファＡ４は他のバッファと
は幾らか異なつている。

その理由は、ロー・デコーダの以下の説明により明らか
となる。否定回路１７，１８は、ＰＵがパワー・ダウン
・モード及びデイプログラミング・モードにおいて論理
値０になるときに、ＰＵによつて使用禁止にワされる。
その代りにこれ等のモードにおいて、Ａ４Ｂ及びＡ４Ｂ
の両方の出力は、入力信号Ａ４の状態に関係なく、ほぼ
０Ｖである。行デコーダ 第１図の行デコーダの一部分の回路図を第６図′に示す
。

第６図は１２桁のうちの２行に対するドライバを示す。
完全な行デコーダは、このような回路がさらに６珊付加
されたものであるが、各回路がそれぞれ区域１９おける
ＡＩＯＢアドレス線路を経てＡ５Ｂへの異なる接続を行
なつている。一層簡単なＮＯＲ型のデコーグを使用する
ことができるけれども、第６図の行デコーダは、仮想グ
ランドを利用することによつて、集積回路チップ領域を
維持する。パワー・ダウン・モード及びデイプログラミ
ング．モードを除いたすべてのモードにおいて、トラン
ジスタＴ８又はＴ９のいずれかがターンオンされ、対応
するノード２０又は２１を０Ｖに近い電圧にあるように
することにより、区域１９におけるトランジスタＴ６又
はＴ７のようなデコード・トランジスタに対応する仮想
Ｊグランドを確立する。たとえば、Ａ４Ｂが＋５Ｖにあ
り、Ａ４Ｂが０Ｖにあり、Ａ５Ｂが＋５Ｖにあるとする
。Ｔ９がターンオンされるから、接続点１はほぼ０Ｖで
あり、仮想グランドが確立される。Ｔ７がターンオンさ
れると、又接続点２０はほぼ０Ｖになる。前述のＡＯア
ドレス・バッファと同様に、トランジスタＤ９，Ｄｌ２
のＷ／ＬはトランジスタＤＩＯ，Ｄｌ３のＷ／Ｌよソー
層大きくされる。接続点２０，２１がほぼ０Ｖであれは
、両出力Ｘｌ，Ｘ２はほぼ０Ｖである（Ｒが＋５Ｖにあ
るか又は０Ｖにあるかには関係なく）。この結果どの行
も選択されない。しかし１例として、アドレス線路Ａ５
Ｂ−ＩＯＢが、区域１９の６個のトランジスタがすべて
ターンオフされているような状態にあれば、接続点２０
は０Ｖよりもむしろ＋５Ｖにある。Ｒは０Ｖにあれば（
プログラム・モード、ビット・チェック◆モード及びデ
イプログラム・モードにおけるように）、出力Ｘ１は、
Ｖｐ，の値に非常に近くトラックする（Ｖｐｐがトラン
ジスタＤ９のピンチオフ電圧より大きい値．にあるとす
れば）。Ｒが＋５Ｖにあるが、接続点２０が＋５Ｖにあ
るとすれは、出力Ｘ１は、Ｖｐｐの値に近くトラックす
ることはできない。この代りに、Ｖｐｐが＋２５Ｖに増
加したときに増加したときでさえも、出力は＋５Ｖに近
いままとなる。表Ｉから明らかなように、ビット・チェ
ックモードの間の内部制御信号ＰＵ，ＩＤ，Ｖｐ，ＩＤ
及びＣＳは、読取リモートの間のそれ等内部制御信号と
同一であり、信号Ｒだけが異なる（選択した行の線路が
Ｖｐｐをトラックするのを許容するため（に）。又選択
した列の出力は適当な出力ピンにおいて観察できること
に留意すべきである。パワー・ダウン・モード及びデイ
プログラム・モードにおいてのみトランジスタＴ８，Ｔ
９の両方がターンオフされる（Ａ４アドレス・バッファ
の前述の説明を思い出されたい）。

パワー・ダウン・モードにおいてパワーを維持するよう
に両トランジスタはターンオフされ、デイプログラム・
モードにおいてすべてに行出力が同時にＶｐｐをトラッ
クするのを許容するように両トランジスタはターンオフ
される（区域１９のアドレス入力には関係なく）。列デ
コーダ 第１図の列デコーダの一部分の回路図と第７図に示す。

このデコーグは、第７図の回路８個から成る。１−オブ
（０ｆ）−８ ・デコーダを形成するために各回路は、
中区域２２のＡ３Ｂ線路を経てＡＩＢへの異なる結線を
備えている。

負荷回路群は、ＡＯアドレス・バルフアに対して説明し
たと同じ機能のトランジスタＤｌ４，Ｄｌ５及びＤｌ６
から成る。表Ｉに見られるようにこの列デコーダは、Ｐ
Ｕを論理値０にすることによつて、パワー・ダウン・モ
ードにおいて使用禁止にされる（デイプログラミング・
モードにおいてＰＵがｏであることは、列デコーダに関
する限りは取るに足らないことである）。列セレクタ 第１図の列セレクタのサーキツトリーの一部分第８図に
示す。

第８図のサーキツトリーは、１−オブー１６列線路の選
択を許容する（集積回路はＸ８に組織されるから、第８
図のサーキツトリーは、８個の列を同時に選択できるよ
うに８倍に再現される）。選択された列線路は、マルチ
プレクサ又はデコーダ・ツリー（Ｔｒｅｅ）３０を経て
接続点２３に接続される。信号Ｄ，Ｎは、データ入力バ
ッファからである。以下において一層明らかになるよう
に、ＤＩＮは正になることを許容されて、集積回路がプ
ログラミング・モードにある場合だけエンハンスメント
．モード．トランジスタＴｌ６をターンオンし、論理値
０が適当なデータ入力ピンに生じる。Ｔｌ６がターンオ
ンされ、Ｖｐｐや＋２５Ｖにあるときに、約＋１７Ｖが
選択された列線路に加えられ、適当な行選択浮動ゲート
が２進数０を記憶するようにプログラムされるようにす
る。すべての他のモードにおいて又は論理値１がデータ
入力ピンに生ずる場合には、Ｔｌ６はオフになる。エン
ハンスメント．モード．トランジスタＴ１７は、内部信
号ＰＵによつて制御される。

読取リモートにおいて、選択されれた位置に記憶された
情報を検出できるように、Ｔｌ７はオンになる。デイプ
ログラミング・モードにおいてＴｌ６及びＴｌ７の両方
がオフになるから、すべての列線路が同時に浮動するの
を許容する。センス増幅器 センス増幅器サーキツトリーを第９図に示す。

集積回路は、各出力に対し１つのこのような回路を８個
備えている。サーキツトリー２４は、第８図の列セレク
タの一部分を示し、サーキツトリー２５は、第２図のプ
ログラム可能な記憶マトリックスの１つのビットを示す
。センス増幅器は、トランジスタＤｌ７，Ｄｌ８，Ｔ２
９及びＴ３Ｏから成り、これ等のトランジスタはセルフ
バイアス構成に接続される。第１に、トランジスタＴｌ
ｌから成るアドレスされた記憶装置ビットが２進数０を
記憶しているから、Ｔｌｌはオフになると仮定する。接
続点２７における電圧がトランジスタＴ２９にしきい値
電圧より小さい楊合には、トランジスタＴ２９はオフと
なり、Ｄｌ７が＋５ＶのＶｃｃ供給源に向う接続点２６
を取り上げるのを許容する。しカル接続点２６，２７の
間の電圧差がＴ３Ｏのしきい値電圧を越えるときに、Ｔ
３Ｏはターンオンし始め、Ｄｌ８及びＴ３Ｏを流れる電
流が接続点２７における電圧を上げるのを許容する。接
続点２６，２７が定常状態平衡に達するのに充分は程度
にＴ２９がターンオンされるまで、接続点２７における
電圧は増大する。この平衡は、Ｔ３Ｏがわずかにターン
オンされ（．／−ド２７における漏れ電流を補償するた
めに）、接続点２７はＤｌ７及びＴ２９から成る否定回
路の入力切換え点にあり、接点２８の電圧がＶｃｃに接
近するような状態である。したがつて接続点２７からグ
ランドへの合理的に導通性の径路がない場合には、接続
点２７における電圧は代表的には＋２Ｖにあり、接続点
２６における電圧は＋３Ｖに接近しており、（Ｔ３Ｏに
対してＩＶしきい値を仮定する）、センス増幅器出力は
ほぼ＋５Ｖになる。次にアドレスされたトランジスタＴ
ｌｌがオンになる ノと仮定することにより、列セレク
タを経ての導通性の径路が完成する。接続点２７の電圧
は、たとえば２００７ＴＬ，Ｖだけ減少し、接続点２６
の電圧を増加させる（否定回路の利得により決定される
ように）。

トランジスタＤｌ８のＷ／ＬがトランジスタＴ３ＯのＷ
／Ｌより小さくなるときに、接続点２８の電圧は、接続
点２７の電圧に近い値に減小する。したがつてセンス増
幅器の出力は、アドレスされたビットが２進数０を記憶
しているか又は２進数１を記憶しているかに従つて、ほ
ぼ＋５Ｖになるか又はほぼ＋２になる。出力バッファ ８個の同じ出力バッファのうちの１つを第１０図に示す
論理ゲート２９の切換えしきい値を、センス増幅器のわ
ずかに減少した電圧推移に矛盾しないように設計する。

集積回路が読取り、プログラム検査又はビット．チェッ
クの各モード以外の任意のモードにあるとき（表Ｉ参照
）内部信号ＣＳは、エンハンスメント．トランジスタＴ
３４，Ｔ３５を共にオフする。したがつてピン０。ない
し０，を、プログラム・モードにおける入力として使用
できる。データ入力バッファ ８個の同じデータ入力バッファのうちの１つを第１１図
に示す。

表Ｉを見れば明らかなとおり、信号ＩＤはプログラム・
モード以外のすべての動作モードにおいて論理値１であ
る。それゆえほとんどの動作モードにおいて、Ｔ３７は
オンであり、Ｄ，Ｎはほぼ０Ｖである。前述したように
、２進数ｏが記憶マトリックスにプログラムされようと
するときだけ、ＤＩＮは高くなることを許容される、（
Ｖｐｐへのブル・アップによつて）。本発明の好適な実
施例に対するサーキツトリーの完全な説明がなされた。
表Ｉに関し、こ［／ＰＧＭ入力における高電圧（たとえ
ば２５Ｖ）状態が、ビット・チェック・モード及びデイ
プログラミング・モードを他の動作モードから区別する
の．に利用される。ＣＥ／ＰＧＭ入力は、集積回路パッ
ケージのピン．リミテーシヨンのためだけにトリ・ステ
ート（Ｔｒｉ−Ｓｔａｔｅ）様式で使用される。この種
技術に熟達した人は、ビット．チェック・モード及びデ
イプログラミング・モードを他ｊの方法で区別できるこ
とを理解できるであろう。たとえばより多くのピンを持
つ集積回路パッケージが利用される場合には各別の制御
ピンを利用することによつて。０Ｅが０Ｖにあり、ＣＥ
／ＰＧＭが＋２５Ｖにあると仮定し、Ｖｐ，電圧がＶ．
ｒ，ｐ（約＋１５■）と呼ばれる切換え点より低いとき
、集積回路はビット・チェック・モードにあつて、プロ
グラム可能なトランジスタの見掛けのしきい値電圧が約
２Ｖないし＋１５■の範囲を越えて測定されるのを許容
する。

しかしＶｐｐが■，ＲｉＰを越えるときは、集積回路は
自動的にデイプログラミング・モードに移行し、＋１５
Ｖないし＋２５Ｖ（又は一層高くてさえも）のデイプロ
グラミング・ストレスが加えられるのを許容する。一層
迅速なプログラミング方法 前述したように従来技術においては、ＰＲＯＭは実際必
要なよりも非常に長い時間にわたつてプログラムされる
のが普通である。

本発明の一層迅速な方法は、普通の５０ＴｒＬｓｅｃの
代りにたとえば３Ｗ１．ｓｅｃの短い時間の間に各ビッ
トをプログラムすることである。プログラミング後に、
ビット・チェック・モードは、各プログラムされたトラ
ンジスタの見掛けのしきい値電圧が所定値たとえば＋７
Ｖを越えるかどうかを測定するのに利用される。もしそ
の通りであれば、プログラミングは完了する。もしそう
でなければ、３７Ｔ１．ｓｅｃプログラミングとビット
・チェック手順とが、所望される多数回にわたつて繰り
返される。全アレイにビット・チェックを行なうのに必
要な時間は、原則的にアレイの寸法と読取り呼出し時間
とに依存する。２０４８×８アレイと０．５μＳｅｃの
代表的な読取り呼出し時間とに対して、全アレイをわず
か１ｍｓｅｃを越えた時間で計測することができる。

８個のビットを一度にプログラムすることができるから
、このようなアレイを本発明によつてプログラムするた
めの合計時間は、従来の方法による１００秒以上に比べ
てわずか６秒を越えた時間である。

一層迅速かつ一層完全なテスト方法ＰＲＯＭのテストは
、ＰＲＯＭのプログラミングを必要とする。

プログラミングを必要とする。プログラミング時間が前
述したように減少するならば、テストのための合計時間
は必要然的に減小する。しかし前述の時間節約に加えて
、次の手順がテスト時間を節約すると共に従来技術にお
いて利用．されるよソー層完全なテストを行なえる利点
を提供する。

第１に、すべてのビットにおいて２進数０を持つように
消去された回路がプログラムされる。次に、たとえばＶ
ｐｐに＋２５■を印して集積回路をデイプログラミング
●モードに置く。この集積回路を、所定時間たとえば７
５０ｍｓｅｃの間デイプログラミング・モードに保持す
る。（以下の説明において明らかとなるように、７５０
ｍ．ｓｅｃは合理的な選択である。なぜならばそれは、
１帽のビットのうちの第１のビットに加えられるデイプ
ログラミング・ストレスの従来技術の合計時間に等価で
あるからである。この場合、１帽の各ビットは、次次に
５０ＴｒＬｓｅｃごとにＯプログラムされ、托個の”ビ
ットは同じ行にあり、同じ列セレクタと共同する。）最
後に集積回路は、ビット・チェック・モードに置かれ、
各プログラム可能なトランジスタの見掛けのしきい値電
圧が測定される。この決定は、各トランジスタの見掛け
のしきい値であり得るか又は単に各０一記憶トランジス
タの見掛けのしきい値が所望の値を越えるかどうかの測
定であり得る。前述の手順により、各ビットがかなり均
等なデイプログラミング・ストレスを受けるのに従来技
術において必要とする時間が減少する。前述の手段に対
して、各ビットに加えられる合計のデイプログラミング
時間を考慮してみる。アレイにおいてすべてＯをプログ
ラムする動作によつて若干のビットが他のビットよりも
一層ストレスされる。第８図の列セレクタに類似の列セ
レクタと共同する１６ビットから成る各群に対して、最
初に最も左側のビットがプログラムされ、次に最も左側
のビットの次のビット等のプログラムされ、最後に最も
右側のビットがプログラムされると仮定する。最も左側
のビットは、１５デイプログラミング・ストレス・ピリ
オドを受け入れ、最も左側の次のビットは１４デイプロ
グラミング◆ストレス・ピリオドを受け取り、以下同様
とする。しかし最も右側のビットは、デイプログラミン
グ・ストレスはなんら受け取らない。最初に各ビットを
０にプログラムするのに割り当てられた時間が３７７１
．ｓｅｃであれば、次に最も左側のビットは４５７ＴＬ
ｓｅｃのプログラミング◆ストレスを受け取り、最も左
側の次のビットは４２ｍｓｅｃのプログラミング・スト
レスを受け取り、以下同様である。次いで、デイプログ
ラミング・モードにおいてすべてのビットが同時に７５
０７ＴＬｓｅｃのストレスを受けて後、各ビットは７５
０ないし７９５ｗＬｓｅｃの合計のデイプログラミング
・ストレスを受ける。このストレスを完了する合計時間
は、どこでもＯを書き込むのは必要な時間に７５０ＴＴ
１．ＳｅＣを加えた時間である。だが前記時間を従来の
方法により必要とする時間に比較して各ビットの比較で
きる合理的に均等をストレスを完了する。前述したよう
に、１行に並んた１群の托個ビットを、次次に最も左側
から最も右側への順序でＯにプログラムすると仮定する
。各ビットをプログラムするのに割り当てられた時間が
５０ｒｒＬｓｅｃであれば、最も左側のビットは、合計
７５０７ＴＬ，ＳｅＣの間に１５デイプログラミング・
ストレス・ピリオドを受け取る。しかしあとに続く各ビ
ットは、その前の１つのビットよりは５０ｎ１，ｓｅｃ
少ないストレスを受け取る。１６個のビットのうちの最
後のビットは、デイプログラミング・ストレスを受け取
らない。

一見すれば、均等なストレスが、どこにでもＯをプログ
ラムし次いで直ちにふたたびしかし逆のアドレス順序で
Ｏをプログラムすることによつて得られることは誤りで
あるように見えるかもしれない。しかし特定のビットの
関連するストレスは、そのビットが最後にＯにプログラ
ムされた後に生ずるストレスである。たとえば最も左側
のビットを考えてみる。前記２回のプログラミング手順
の終りに最も左側のビットは、０にプログラムしようと
する最後のビットである。この最も左側のビットが第２
の時間の間に０にプログラムされて後に、それはデイプ
ログラミング・ストレスを受け取らない。意味深長な均
等なストレスを完成する正確な手順は以下において説明
する。清去後、どこにでもＯがプログラムされ、それぞ
れ同様に位置する托個のビットの群の最も左側のビット
からスタートする。次いで集積回路は、各最も左側のビ
ットがまだＯを含むかどうかを測定するのにテストされ
る。次いで集積回路はふたたび清去され、０がふたたび
どこにでもプログラムされるが、今度は最も左側の次の
ビットからスタートする。次いで集積回路は、最も左側
の次のビットがまだＯを含むかどうかを測定するように
もう一度テストされる。このような手順を行なうのに必
要な時間は、どこにでもＯを書き込むのに必要な時間と
、集積回路を消去するのに必要な時間との和の１ＣＰｉ
より大きい。２０４８×８ＰＲ０ＭのどこにでもＯを書
き込むのに必要な時間は、代表的には１０２．４秒（８
ビット・バイト当り５０７ｎ．ｓｅｃ）てある。

紫外線消去可能ＰＲＯＭを消去するのに必要な時間は、
代表的には２０分てある。次いで前記手順を紫外線消去
可能ＰＲＯＭに前記手順を行なうのに必要な合計時間は
５時間を越える。しかし５時間は、経済的見地からは禁
止も同然なように長すぎる。したがつてテストは普通は
行なわなければならないから、従来技術のテストは本発
明のテストよりも普通は完全でない。（或る型式のＰＲ
ＯＭにおいて、消去は紫外線消去可能ＰＲＯＭに代表的
に必要な２紛よソー層短かい時間で電気的手段により行
なわれる。これ等のＰＲＯＭによつてさえも、従来技術
の方法によつてデイプログラミング・テストを行なうの
に必要な時間は、又通常禁止も同然なように長すぎると
認められる。）本発明の手順は、テスト時間を節約てき
るたけでなく、ストレスの終りにあたつて見掛けのしき
い値電圧が測定され、しかがつて従来技術で可能なより
もストレスの影響に関して非常に多くの情報を提供でき
る。

以下本発明の好適な実施例を詳細に説明したが、本発明
の精神を逸脱しないで各種の変化変型を行なうことがで
きるのは明らかである。

【図面の簡単な説明】

第１図は２０４８×８半固定記憶装置のブ咄ンク線図、
第２図は第１図のプログラム可能な記憶マトリックスの
一部分の回路図、第３図は第１図の制御論理回路の論理
線図、第４図は第１図のＡＯアドレス・バッファの回路
図、第５図は第１図のＡ４アドレス・バッファの論理線
図、第６図は第１図の行デコーダーの一部分の回路図、
第７図は第１図の列デコーダの回路図、第８図は第１図
の列セレクタの一部分の回路図、第９図は第１図の８個
の同じセンス増幅器のうちの１つの回路図、第１０図は
第１図の８個の出力バッファのうちの１つの論理兼、回
路図、第１１図は第１図の８個のデータ入力バッファの
うちの１つの論理兼回路図である。 １・・・・・記憶マトリックス、２，３，４・・・・・
アドレス・バッファ、Ｔ・・・・・・トランジスタ、５
・・・・・列セレクタ、６・・・・・・列デコーダ、１
０・・・・・・行デコーダ。

Claims (1)

1. 【特許請求の範囲】 １ 複数のプログラム可能なトランジスタＴ１１・・・
   ・・・、Ｔ２１・・・・・・、Ｔ３１・・・・・・を包
   含するプログラム可能な記憶マトリックス（第２図に一
   部を示す）と、サーキツトリーとを備えた半固定記憶装
   置集積回路において、前記サーキツトリーに、（イ）前
   記プログラム可能な記憶マトリックス内の前記各トラン
   ジスタの制御ゲート４２、４３・・・・・・と、ソース
   との間に電圧ストレスを同時にかける回路（行デコーダ
   に関連する回路、第６図に一部を示す）と、（ロ）前記
   トランジスタのドレインを浮動状態にさせておくことに
   よつて、電圧ストレスがかけられている時間の間に前記
   プログラム可能な記憶マトリックス内の前記各トランジ
   スタのチャネルを通る漏れ電流以外の電流の流れを防止
   する回路（列セレクタに関連する回路、第８図に一部を
   示す）とを設けた、半固定記憶装置集積回路。 ２ 前記プログラム可能な記憶マトリックス内の前記各
   トランジスタの制御ゲートと、ソースと、の間に電圧ス
   トレスを同時にかける前記回路（行デコーダに関連する
   回路、第６図に一部を示す）が、前記トランジスタのゲ
   ートに電圧ストレスをかけるために、行デコーダの出力
   を利用する特許請求の範囲第１項記載の半固定記憶装置
   集積回路。 ３ 前記電圧ストレスを同時にかける回路（行デコーダ
   に関連する回路、第６図に一部を示す）が、前記各トラ
   ンジスタのゲートに可変電圧を結合するために、ビット
   ・チェック・モードにおいて動作自在であり、前記記憶
   マトリックス内の前記各トランジスタのしきい値電圧が
   得られたかどうかを検出する検出回路を備えた特許請求
   の範囲第１項記載の半固定記憶装置集積回路。 ４ 前記電圧ストレスを同時にかける回路に、前記記憶
   マトリックス内の前記トランジスタの任意の１つを選択
   するように、前記記憶マトリックスに接続されたアドレ
   ス回路を設け、さらに、アドレスされた前記トランジス
   タの制御ゲートと、ソースと、ドレインとの間に外部制
   御下の可変電圧をかける回路（行デコーダのトランジス
   タＤ１０、Ｄ１３）と、この可変電圧がかけられるとき
   に、前記アドレスされたトランジスタのチャネルが導通
   性であるかどうかを検出する検出回路（第９図に示すセ
   ンス増幅器）を設けることにより、前記アドレスされた
   トランジスタの見掛けのしきい値電圧を測定できるよう
   にした特許請求の範囲第１項記載の半固定記憶装置集積
   回路。 ５ 前記アドレス回路に、（イ）１−オブ−Ｎ行デコー
   ダ（Ｎは前記記憶マトリックスの行の数である）と、（
   ロ）複数の列から特定の列を選択する列セレクタとを設
   けた特許請求の範囲第４項記載の半固定記憶装置集積回
   路。 ６ 前記アドレスされたトランジスタのチャネルが導通
   性であるかどうかを検出する前記検出回路を、前記列セ
   レクタの出力に接続した特許請求の範囲第５項記載の半
   固定記憶装置集積回路。 ７ 前記１−オブ−Ｎ行デコーダの出力を、前記アドレ
   スされたトランジスタの制御ゲートにかけられる可変電
   圧を受け取るのに適するようにした特許請求の範囲第５
   項記載の半固定記憶装置集積回路。