JPH06334199A - Ｆｅｔ型加速度センサ - Google Patents

Ｆｅｔ型加速度センサ

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Abstract

(57)【要約】 【目的】 感度を下げることなく可動ゲート電極の静電
吸着を抑えられるＦＥＴ型加速度センサを提供する。 【構成】 Ｐ型半導体基板１０２に形成された溝に可動
ゲート１０１が設けられ、その左右に絶縁膜１０７を介
してＰ型半導体基板１０２上面よりＮ+ のソース領域１
０６，チャネル領域１０７，ドレイン領域１０５が形成
されている。これによりゲート電極を共用したＦＥＴ対
（ＦＥＴ１とＦＥＴ２）が構成される。なお、可動ゲー
ト１０１は図示されていないおもりおよび梁を介してア
ンカーにより基板１０２に固定される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＦＥＴ型加速度センサ
に関するものであり、特にエアバッグやアンチロックブ
レーキシステム（ＡＢＳ）等に用いた場合に好適であ
る。
【０００２】
【従来技術】従来、ＦＥＴ型加速度センサとして、例え
ば特開平４−２５７６４号公報に開示されている加速度
センサがある。これは、図５に示すように、基板５０２
の表面からその内部に形成されたソース・ドレイン領域
５０３ａおよび５０３ｂと、ゲート絶縁膜５０４および
空隙を介して基板上に設けられたゲート電極５０１から
構成される。
【０００３】この加速度センサは、加速度を受けるとゲ
ート電極が図の矢印のように可動し、このゲート電極の
可動により変化するドレイン電流を検出して、加速度を
検出するものである。
【０００４】
【発明が解決しようとする課題】しかし、加速度の印加
によらず、可動ゲートと基板の間にはゲート電圧による
静電引力が働く。それによって可動ゲートが変位し、基
板と吸着してしまう。これを防止するためには、梁のバ
ネ定数を大きくする，あるいはゲートギャップ長（可動
ゲートとゲート酸化膜の間のギャップの大きさ）を大き
くするしか方法がなかった。しかしながら、これらはい
ずれも感度の減少を招き、好ましい対策とは言えなかっ
た。
【０００５】従って、本発明は上記問題点に鑑み、感度
を下げることなく可動電極の静電吸着を抑えられるＦＥ
Ｔ型加速度センサを提供するものである。
【０００６】
【課題を解決するための手段】すなわち、上記課題を解
決するためになされた本発明によるＦＥＴ型加速度セン
サは、基板に設けられた溝部と、該溝部の一方の内壁に
形成され、隣合う層が異なる導伝型を有する３層からな
る第１の半導体層と、該溝部の他方の内壁に形成された
前記一方の内壁と同様な第２の半導体層と、前記第１お
よび第２の半導体層を覆うように形成された絶縁膜と、
前記溝部に形成され、前記第１および第２の半導体層と
該絶縁膜および空隙を介して形成された可動ゲート電極
とを有することを特徴とする。
【０００７】
【作用】基板に形成された溝部に可動ゲート電極を設
け、該溝部の一方の内壁にに隣合う層が異なる導伝型を
有する３層からなる第１の半導体層と、他方の内壁に該
第１の半導体層と同様な第２の半導体層とを設けるよう
にしているため、前記可動ゲート電極と半導体層とに所
定の電圧を掛けて作動させた場合には、該可動電極と前
記各半導体層との間に働く静電吸着力を相殺することが
できる。
【０００８】
【実施例】本発明による一実施例を図面を用いて説明す
る。図２には、本実施例の加速度センサの簡単な製造工
程の断面図を示す。まず、図２（ａ）に示すように、公
知の技術を用いてＰ型シリコン基板２０１に高濃度のＮ
型埋込み層２０２を形成し、基板２０１上にＰ型エピタ
キシャル層２０３を形成する。次に、パターニングによ
り、エピタキシャル層２０３の一部をエッチングして、
図のようにＦＥＴ領域２０４およびトレンチ部２０５を
形成する。そして、トレンチ部２０５を除く露出したエ
ピタキシャル層下の基板２０１内に高濃度のＰ型不純物
を拡散し、チャネルストッパ層２０６を形成する。その
後、熱酸化によりエピタキシャル層２０３を酸化しＦＥ
Ｔ領域２０４の表面を覆う程度にＬＯＣＯＳ酸化膜２０
７を形成する。その後、２回の不純物拡散工程により高
濃度Ｎ型不純物拡散領域を形成し、これをソース領域２
０８およびドレイン領域２０９とする。ここで、ＦＥＴ
領域２０４のトレンチ側の側壁には、ＦＥＴ領域２０４
上面よりソース層２０８，チャネル層となるＰ型エピタ
キシャル層２０３，ドレイン層２０９が現れることにな
る。
【０００９】次に、図２（ｂ）に示すように、まずトレ
ンチ部２０５のＬＯＣＯＳ酸化膜を除去し、ゲート酸化
膜を形成する全面に順次アンドープポリシリコン，４×
１０ 20cm-3程度の高濃度にＢ（ボロン）のドープされた
ポリシリコンを成膜する。次にパターニングによりトレ
ンチ部２０５上のみにアンドープポリシリコン２１０お
よびＢのドープされたポリシリコン２１１を残す。
【００１０】次に、図２（ｃ）に示すように、ＴＭＡＨ
（水酸化テトラメチルアンモニウム）水溶液によりアン
ドープシリコン２１０をエッチングして可動ゲート２１
２を形成し、さらにコンタクトホールを形成し、金属電
極２１３，２１４を形成して図１に示すようなゲート電
極を共用する２つのＦＥＴからなる半導体加速度センサ
が形成される。
【００１１】図１において１０１は可動ゲートに相当
し、加速度を受けると矢印の方向に可動する。なお、１
０２はＰ型半導体基板、１０３および１０４はＦＥＴ１
およびＦＥＴ２、１０５，１０６，１０７はそれぞれド
レイン領域，ソース領域，チャネル領域、１０８は絶縁
膜、１０９および１１０はそれぞれソース電極，ドレイ
ン電極を表す。
【００１２】以上のように、本実施例によると、１つの
可動ゲートに対してその可動方向の両側にそれぞれソー
ス、ドレイン領域を設けて同様な構成のＦＥＴ対を形成
している。そのため、可動ゲートは両側のＦＥＴから静
電引力を受けることになり、両側のＦＥＴからの静電引
力を相殺することができる。また、図３に上記工程によ
り作製された半導体加速度センサ全体図の斜視図を示
す。
【００１３】これは、４つの可動ゲートを有する例であ
るが、可動ゲートの数は設計上の都合や工程上の都合等
で逐次決定すればよい。また、可動ゲートは、おもり部
３０５および梁３０６を介して素子端部に設けられたア
ンカー３０７により基板３０２に固定される。図４
（ａ）には、図１に示す加速度センサを用いた加速度検
出回路の概略図を示す。これは、図１に示す加速度セン
サの２つのＦＥＴのドレイン電流を差動で検出するもの
である。また図４（ｂ）には、図１に示す加速度センサ
の２つのＦＥＴすなわちＦＥＴ１，ＦＥＴ２の電流特性
を示す。可動ゲートの位置を横軸にとり可動ゲートが中
立の位置にあるときをゼロとし、ＦＥＴ１，ＦＥＴ２の
それぞれのドレイン電流をＩD1，ＩD2とする。そして、
ドレイン電流ＩD1とＩD2とを差動で検出するようにすれ
ば、図４（ｂ）を見ても分かるように出力電流はリニア
な特性を示す。
【００１４】
【発明の効果】以上のように、本発明によると、可動ゲ
ート電極が設けられた溝部の一方および他方の内壁にそ
れぞれ設けられた第１および第２の半導体層により、該
可動ゲート電極と半導体層との間に働く静電吸引力を相
殺することができるため、感度を下げることなく可動ゲ
ート電極の静電吸着を抑えられるＦＥＴ型加速度センサ
を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による加速度センサの斜視図
である。
【図２】図１に示す加速度センサの製造工程の断面図で
ある。
【図３】本発明の一実施例による加速度センサの斜視図
である。
【図４】（ａ）は、加速度検出回路の一例である。
（ｂ）は、ドレイン電流特性である。
【図５】従来の加速度センサの断面図である。
【符号の説明】
１０１ 可動ゲート １０２ Ｐ型半導体基板 １０３ ＦＥＴ１ １０４ ＦＥＴ２ １０５ ドレイン領域 １０６ ソース領域 １０７ チャネル領域 １０８ 絶縁膜 １０９ ソース電極 １１０ ドレイン電極

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 基板に設けられた溝部と、 該溝部の一方の内壁に形成され、隣合う層が異なる導伝
    型を有する３層からなる第１の半導体層と、 該溝部の他方の内壁に形成された該第１の半導体層と同
    様な第２の半導体層と、 前記第１および第２の半導体層を覆うように形成された
    絶縁膜と、 前記溝部に形成され、前記第１および第２の半導体層と
    該絶縁膜および空隙を介して形成された可動ゲート電極
    と、 を有することを特徴としたＦＥＴ型加速度センサ。
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