JPH07140166A - 加速度センサおよびその製造方法 - Google Patents
加速度センサおよびその製造方法Info
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- JPH07140166A JPH07140166A JP28847893A JP28847893A JPH07140166A JP H07140166 A JPH07140166 A JP H07140166A JP 28847893 A JP28847893 A JP 28847893A JP 28847893 A JP28847893 A JP 28847893A JP H07140166 A JPH07140166 A JP H07140166A
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Abstract
(57)【要約】
【目的】 高感度で、小型で、製造が容易な加速度セン
サおよびその製造方法を提供すること。 【構成】 シリコン基板３２とその上のノンドープのポ
リＳｉの活性層３４の上に、ｎ+ −ポリＳｉのソース電
極３６とドレイン電極３８とを具えている。このソース
電極３６とドレイン電極３８間の活性層３４部分のチャ
ネル領域４４の上側には、空隙４６を介してｎ+ −ポリ
Ｓｉのゲート電極４８を具えており、通常のＦＥＴ構造
のゲート電極を絶縁膜を除いた構造を有している。この
ゲート電極４８は、加速度が加わることにより変位して
ゲート電極４８とチャネル領域４４との間の距離を変化
させる可動部を兼ねた片持梁となっており、その先端に
は重錘体５０を具えている。
サおよびその製造方法を提供すること。 【構成】 シリコン基板３２とその上のノンドープのポ
リＳｉの活性層３４の上に、ｎ+ −ポリＳｉのソース電
極３６とドレイン電極３８とを具えている。このソース
電極３６とドレイン電極３８間の活性層３４部分のチャ
ネル領域４４の上側には、空隙４６を介してｎ+ −ポリ
Ｓｉのゲート電極４８を具えており、通常のＦＥＴ構造
のゲート電極を絶縁膜を除いた構造を有している。この
ゲート電極４８は、加速度が加わることにより変位して
ゲート電極４８とチャネル領域４４との間の距離を変化
させる可動部を兼ねた片持梁となっており、その先端に
は重錘体５０を具えている。
Description
【０００１】
【産業上の利用分野】この発明は、半導体を用いた加速
度センサおよびその製造方法に関する。
度センサおよびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体基板上に形成された小型の
半導体加速度センサが多く開発されている。この半導体
加速度センサの多くは、異方性エッチング等の半導体加
工技術を用いてＳｉ基板を加工することにより、片持梁
やダイヤフラムといった３次元形状の可変形部を形成し
ている。
半導体加速度センサが多く開発されている。この半導体
加速度センサの多くは、異方性エッチング等の半導体加
工技術を用いてＳｉ基板を加工することにより、片持梁
やダイヤフラムといった３次元形状の可変形部を形成し
ている。
【０００３】例えば、ピエゾ抵抗型の加速度センサで
は、この可変形部の部材の変形が生じる部分にピエゾ抵
抗素子を設け、可変形部の変位による素子の抵抗値の変
化を検出することにより、加速度を検知している。しか
しながら、ピエゾ抵抗が他の加速度センサは、感度が低
いという問題点があった。
は、この可変形部の部材の変形が生じる部分にピエゾ抵
抗素子を設け、可変形部の変位による素子の抵抗値の変
化を検出することにより、加速度を検知している。しか
しながら、ピエゾ抵抗が他の加速度センサは、感度が低
いという問題点があった。
【０００４】そこで、より高感度の加速度センサとし
て、特開平３−１０１６４号公報に、ＦＥＴを利用した
加速度センサが提案されている。以下、この発明の理解
を容易にするため、このＦＥＴを利用した加速度センサ
について従来例として、図面を参照して簡単に説明す
る。図７は、従来例の加速度センサの説明に供する断面
図である。
て、特開平３−１０１６４号公報に、ＦＥＴを利用した
加速度センサが提案されている。以下、この発明の理解
を容易にするため、このＦＥＴを利用した加速度センサ
について従来例として、図面を参照して簡単に説明す
る。図７は、従来例の加速度センサの説明に供する断面
図である。
【０００５】この従来例の加速度センサは、結晶成長層
１０の下側に半導体基板１２を具えている。この半導体
基板１２の一部分はエッチングにより除去されており、
この除去された部分を挟んで一方が支持部１４、もう一
方が可変形部材としての片持梁１６となっている。片持
梁１６が変位により変形するその基端部１８には、接合
型電界効果トランジスタ（Ｊ−ＦＥＴ）２０が設けてあ
る。加速度や圧力を受けて片持梁が変位すると、このＪ
−ＦＥＴ２０に変形が加わる。すると、Ｊ−ＦＥＴ２０
のゲート電極２２とチャネル層（図示せず）の界面にス
トレスが生じて分極が現れ、Ｊ−ＦＥＴ２０の閾値等の
電気特性が変化する。この電気特性の変化は片持梁１６
上に設けた信号処理回路２４によって処理される。この
電気特性の変化を検出することにより、加速度を検出す
ることができる。
１０の下側に半導体基板１２を具えている。この半導体
基板１２の一部分はエッチングにより除去されており、
この除去された部分を挟んで一方が支持部１４、もう一
方が可変形部材としての片持梁１６となっている。片持
梁１６が変位により変形するその基端部１８には、接合
型電界効果トランジスタ（Ｊ−ＦＥＴ）２０が設けてあ
る。加速度や圧力を受けて片持梁が変位すると、このＪ
−ＦＥＴ２０に変形が加わる。すると、Ｊ−ＦＥＴ２０
のゲート電極２２とチャネル層（図示せず）の界面にス
トレスが生じて分極が現れ、Ｊ−ＦＥＴ２０の閾値等の
電気特性が変化する。この電気特性の変化は片持梁１６
上に設けた信号処理回路２４によって処理される。この
電気特性の変化を検出することにより、加速度を検出す
ることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、近年、
より高感度で、より小型で、より容易に低コストで製造
できる加速度センサが求められている。
より高感度で、より小型で、より容易に低コストで製造
できる加速度センサが求められている。
【０００７】従って、この発明の目的は、高感度で、小
型で、製造が容易な加速度センサおよびその製造方法を
提供することにある。
型で、製造が容易な加速度センサおよびその製造方法を
提供することにある。
【０００８】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の加速度センサの構造によれば、下地にソ
ース電極とドレイン電極とを具え、ソース電極とドレイ
ン電極との間の下地部分のチャネル領域の上側に、空隙
を介してゲート電極を具えた電界効果トランジスタ（Ｆ
ＥＴ）構造を有し、ゲート電極は、加速度が加わること
により変位して当該ゲート電極とチャネル領域との間の
距離を変化させる可動部を兼ねてなることを特徴とする
加速度センサ。
め、この発明の加速度センサの構造によれば、下地にソ
ース電極とドレイン電極とを具え、ソース電極とドレイ
ン電極との間の下地部分のチャネル領域の上側に、空隙
を介してゲート電極を具えた電界効果トランジスタ（Ｆ
ＥＴ）構造を有し、ゲート電極は、加速度が加わること
により変位して当該ゲート電極とチャネル領域との間の
距離を変化させる可動部を兼ねてなることを特徴とする
加速度センサ。
【０００９】また、好ましくは、ゲート電極を片持梁と
し、該片持梁の先端に重錘体を具えと良い。
し、該片持梁の先端に重錘体を具えと良い。
【００１０】また、この発明の加速度センサの製造方法
によれば、電界効果トランジスタ構造を有する加速度セ
ンサを製造するにあたり、（ａ）下地にソース電極およ
びドレイン電極を互いに離間して形成する工程と、
（ｂ）ソース電極とドレイン電極との間の下地部分上
に、犠牲膜を形成する工程と、（ｃ）ソース電極とドレ
イン電極との間の下地部分の上側に、犠牲膜を介してゲ
ート電極を形成する工程と、（ｄ）犠牲膜を除去する工
程とを含むことを特徴とする加速度センサの製造方法。
によれば、電界効果トランジスタ構造を有する加速度セ
ンサを製造するにあたり、（ａ）下地にソース電極およ
びドレイン電極を互いに離間して形成する工程と、
（ｂ）ソース電極とドレイン電極との間の下地部分上
に、犠牲膜を形成する工程と、（ｃ）ソース電極とドレ
イン電極との間の下地部分の上側に、犠牲膜を介してゲ
ート電極を形成する工程と、（ｄ）犠牲膜を除去する工
程とを含むことを特徴とする加速度センサの製造方法。
【００１１】また、好ましくは、（ａ）工程は、下地を
基板と該基板上に設けてなる活性層とを以って構成し、
該活性層上に、当該活性層とそれぞれオーミック接触す
るソース電極およびドレイン電極を離間して形成する工
程と、ソース電極およびドレイン電極とそれぞれオーミ
ック接触するソース電極配線およびドレイン電極配線を
形成する工程とを含むと良い。
基板と該基板上に設けてなる活性層とを以って構成し、
該活性層上に、当該活性層とそれぞれオーミック接触す
るソース電極およびドレイン電極を離間して形成する工
程と、ソース電極およびドレイン電極とそれぞれオーミ
ック接触するソース電極配線およびドレイン電極配線を
形成する工程とを含むと良い。
【００１２】また、好ましくは、（ａ）工程は、第１導
電型の下地に第２導電型のイオンを注入して、ソース電
極としてのソース領域と、ドレイン電極としてのドレイ
ン領域とをそれぞれ離間して形成する工程と、ソース電
極およびドレイン電極とそれぞれオーミック接触するソ
ース電極配線およびドレイン電極配線を形成する工程と
を含むと良い。
電型の下地に第２導電型のイオンを注入して、ソース電
極としてのソース領域と、ドレイン電極としてのドレイ
ン領域とをそれぞれ離間して形成する工程と、ソース電
極およびドレイン電極とそれぞれオーミック接触するソ
ース電極配線およびドレイン電極配線を形成する工程と
を含むと良い。
【００１３】
【作用】この発明の加速度センサによれば、ＦＥＴ構造
のゲート電極が、加速度が加わることにより変位する可
動部を兼ねている。そして、加速度が加わると、ゲート
電極とチャネル領域との間の距離ｄが変化する。この距
離ｄの変化は、通常のＦＥＴのゲート絶縁膜の容量が変
化することに等しいので、ＦＥＴの電気特性が変化す
る。この電気特性の変化としてドレイン電流（ＩD ）の
変化を測定することにより、加速度を検出することがで
きる。
のゲート電極が、加速度が加わることにより変位する可
動部を兼ねている。そして、加速度が加わると、ゲート
電極とチャネル領域との間の距離ｄが変化する。この距
離ｄの変化は、通常のＦＥＴのゲート絶縁膜の容量が変
化することに等しいので、ＦＥＴの電気特性が変化す
る。この電気特性の変化としてドレイン電流（ＩD ）の
変化を測定することにより、加速度を検出することがで
きる。
【００１４】以下、ドレイン電流ＩD が、距離ｄの関数
として表せることを示す。
として表せることを示す。
【００１５】キャリアの移動度をμ、チャネル長をＬ、
チャネル幅をＷ、ゲート電極とチャネル領域との間の空
隙の容量をＣ0 、ゲート電圧をＶG 、閾値電圧をＶT と
すると、ドレイン電流ＩD は、（１）式のように表され
る。
チャネル幅をＷ、ゲート電極とチャネル領域との間の空
隙の容量をＣ0 、ゲート電圧をＶG 、閾値電圧をＶT と
すると、ドレイン電流ＩD は、（１）式のように表され
る。
【００１６】 ＩD ＝｛（μＷＣ0 ）／（２Ｌ）｝（ＶG −ＶT ）2 ・・・・・・・・（１） ここで、空隙の容量Ｃ0 は、（２）式のように表され
る。
る。
【００１７】 Ｃ0 ＝ε0 ε／ｄ・・・・・・・・・・・・・・・・・・・・・・・・（２） （２）式を（１）式に代入すると、（３）式のように表
される。
される。
【００１８】 ＩD ＝｛（μＷε0 ε）／（２Ｌｄ）｝（ＶG −ＶT ）2 ・・・・・・（３） （３）式から、ゲート電極に一定の電圧を印加したま
ま、距離ｄを変化させると、ドレイン電流ＩD は、距離
ｄに反比例して変化することが分かる。
ま、距離ｄを変化させると、ドレイン電流ＩD は、距離
ｄに反比例して変化することが分かる。
【００１９】また、前述したように、この発明の加速度
センサは、ゲート電極自体が可動部部を兼ねているた
め、片持梁の基端部にＪ−ＦＥＴを具えた従来例の加速
度センサよりも、より高感度となることが期待できる。
センサは、ゲート電極自体が可動部部を兼ねているた
め、片持梁の基端部にＪ−ＦＥＴを具えた従来例の加速
度センサよりも、より高感度となることが期待できる。
【００２０】さらに、この発明の加速度センサは、ＦＥ
Ｔ構造以外にわざわざ可変形部を設ける必要がない。こ
のため、加速度センサを従来例よりも小型化することが
できる。
Ｔ構造以外にわざわざ可変形部を設ける必要がない。こ
のため、加速度センサを従来例よりも小型化することが
できる。
【００２１】また、ゲート電極を片持梁とし、その先端
に重錘体を設ければ、加速度を受けた際にゲート電極を
より大きく変位させることができる。その結果、加速度
センサの感度をより高くすることができる。尚、重錘体
の質量は、ゲート電極の梁部の長さ、検出する加速度の
大きさに応じて適宜設定すれば良い。
に重錘体を設ければ、加速度を受けた際にゲート電極を
より大きく変位させることができる。その結果、加速度
センサの感度をより高くすることができる。尚、重錘体
の質量は、ゲート電極の梁部の長さ、検出する加速度の
大きさに応じて適宜設定すれば良い。
【００２２】また、この発明の加速度センサの製造方法
によれば、通常のＦＥＴのゲート電極の下側に空隙を形
成すれば良く、従来例のようにＦＥＴ構造以外に可変形
部を形成する必要がない。このため、従来の加速度セン
サよりも容易に製造することができる。その結果、加速
度センサを低コストで製造することが可能となる。
によれば、通常のＦＥＴのゲート電極の下側に空隙を形
成すれば良く、従来例のようにＦＥＴ構造以外に可変形
部を形成する必要がない。このため、従来の加速度セン
サよりも容易に製造することができる。その結果、加速
度センサを低コストで製造することが可能となる。
【００２３】
【実施例】以下、図面を参照して、この発明の加速度セ
ンサの構造およびその製造方法について説明する。尚、
以下に参照する図は、この発明が理解できる程度に各構
成成分の大きさ、形状および配置関係を概略的に示して
あるにすぎない。従って、この発明は、図示例に限定さ
れるものでないことは明らかである。
ンサの構造およびその製造方法について説明する。尚、
以下に参照する図は、この発明が理解できる程度に各構
成成分の大きさ、形状および配置関係を概略的に示して
あるにすぎない。従って、この発明は、図示例に限定さ
れるものでないことは明らかである。
【００２４】第１実施例 第１実施例では、図１を参照して、ポリシリコンの薄膜
トランジスタ（ＴＦＴ）型のＦＥＴの構造を有する加速
度センサの構造の一例について説明する。図１の（Ａ）
〜（Ｃ）は、第１実施例の加速度センサの構造の説明に
供する図であり、図１の（Ａ）は、加速度センサの平面
図である。図１の（Ｂ）は、図１の（Ａ）のＡ−Ａに沿
った断面図である。図１の（Ｃ）は図１の（Ａ）のＢ−
Ｂに沿った断面図である。
トランジスタ（ＴＦＴ）型のＦＥＴの構造を有する加速
度センサの構造の一例について説明する。図１の（Ａ）
〜（Ｃ）は、第１実施例の加速度センサの構造の説明に
供する図であり、図１の（Ａ）は、加速度センサの平面
図である。図１の（Ｂ）は、図１の（Ａ）のＡ−Ａに沿
った断面図である。図１の（Ｃ）は図１の（Ａ）のＢ−
Ｂに沿った断面図である。
【００２５】この実施例の加速度センサは、図１の
（Ｂ）の断面図に示すように、下地３０として、シリコ
ン基板３２とその上に設けたノンドープのポリシリコン
の活性層３４とを具えている。そして、この活性層３４
の上に、ｎ+ −ポリシリコンのソース電極３６とドレイ
ン電極３８とをオーミック接触させている。ソース電極
３６とドレイン電極３８にはそれぞれＡｌのソース電極
配線４０およびドレイン電極配線４２が接続されてい
る。
（Ｂ）の断面図に示すように、下地３０として、シリコ
ン基板３２とその上に設けたノンドープのポリシリコン
の活性層３４とを具えている。そして、この活性層３４
の上に、ｎ+ −ポリシリコンのソース電極３６とドレイ
ン電極３８とをオーミック接触させている。ソース電極
３６とドレイン電極３８にはそれぞれＡｌのソース電極
配線４０およびドレイン電極配線４２が接続されてい
る。
【００２６】このソース電極３６とドレイン電極３８間
の活性層３４部分のチャネル領域４４の上側には、空隙
４６を介してｎ+ −ポリシリコンのゲート電極４８を具
えており、通常のＦＥＴ構造のゲート絶縁膜を除いた構
造を有している。このゲート電極４８は、加速度が加わ
ることにより変位してゲート電極４８とチャネル領域４
４との間の距離を変化させる可動部を兼ねている。
の活性層３４部分のチャネル領域４４の上側には、空隙
４６を介してｎ+ −ポリシリコンのゲート電極４８を具
えており、通常のＦＥＴ構造のゲート絶縁膜を除いた構
造を有している。このゲート電極４８は、加速度が加わ
ることにより変位してゲート電極４８とチャネル領域４
４との間の距離を変化させる可動部を兼ねている。
【００２７】この可動部としてのゲート電極４８は、図
１の（Ｃ）の断面図に示すように、片持梁となってお
り、さらに、図１の（Ａ）の平面図に示すように、この
片持梁の先端には重錘体５０を具えている。
１の（Ｃ）の断面図に示すように、片持梁となってお
り、さらに、図１の（Ａ）の平面図に示すように、この
片持梁の先端には重錘体５０を具えている。
【００２８】第２実施例 第２実施例では、図２および図３を参照して、第１実施
例で説明したポリシリコンのＴＦＴ型のＦＥＴ構造を有
する加速度センサの製造方法の一例について説明する。
図２の（Ａ）〜（Ｃ）は、第２実施例の加速度センサの
製造方法の説明に供する前半の工程図である。図３の
（Ａ）〜（Ｃ）は、図２の（Ｃ）に続く、後半の工程図
である。
例で説明したポリシリコンのＴＦＴ型のＦＥＴ構造を有
する加速度センサの製造方法の一例について説明する。
図２の（Ａ）〜（Ｃ）は、第２実施例の加速度センサの
製造方法の説明に供する前半の工程図である。図３の
（Ａ）〜（Ｃ）は、図２の（Ｃ）に続く、後半の工程図
である。
【００２９】この実施例では、先ず、シリコン基板３２
上にノンドープのポリシリコンからなる活性層３４を形
成し、このシリコン基板３２と活性層３４とを以って下
地３０とする。具体的には、シリコン基板３２上に、厚
さ４００ｎｍ程度のポリシリコン膜（図示せず）をＳｉ
Ｈ4 、ＳｉＦ4 およびＨ2 の混合ガスを用いたプラズマ
ＣＶＤ法により成膜する。また、ポリシリコン膜を例え
ばＳｉＨ4 ガスを用いたＬＰＣＶＤ法を用いて成膜する
こともできる。その場合は膜質が良いので、膜厚は１０
０ｎｍ程度で充分である。次に、このポリシリコン膜に
対して通常のフォトリソ・エッチングを行い、活性層３
４を形成する（図２の（Ａ））。
上にノンドープのポリシリコンからなる活性層３４を形
成し、このシリコン基板３２と活性層３４とを以って下
地３０とする。具体的には、シリコン基板３２上に、厚
さ４００ｎｍ程度のポリシリコン膜（図示せず）をＳｉ
Ｈ4 、ＳｉＦ4 およびＨ2 の混合ガスを用いたプラズマ
ＣＶＤ法により成膜する。また、ポリシリコン膜を例え
ばＳｉＨ4 ガスを用いたＬＰＣＶＤ法を用いて成膜する
こともできる。その場合は膜質が良いので、膜厚は１０
０ｎｍ程度で充分である。次に、このポリシリコン膜に
対して通常のフォトリソ・エッチングを行い、活性層３
４を形成する（図２の（Ａ））。
【００３０】次に、この活性層３４上に、この活性層３
４とそれぞれオーミック接触するソース電極３６および
ドレイン電極３８を互いに離間して形成する。具体的に
は、ＰＨ3 ガスを用いたプラズマＣＶＤ法等により、厚
さ１００ｎｍ程度のオーミック層であるｎ+ −ポリシリ
コン層（図示せず）を成膜する。また、ｎ+ −ポリシリ
コン層は、例えばイオン注入により形成することもでき
る。次に、このｎ+ −ポリシリコン層に対してフォトリ
ソ・エッチングを行いソース電極３６およびドレイン電
極３８を形成する（図２の（Ｂ））。
４とそれぞれオーミック接触するソース電極３６および
ドレイン電極３８を互いに離間して形成する。具体的に
は、ＰＨ3 ガスを用いたプラズマＣＶＤ法等により、厚
さ１００ｎｍ程度のオーミック層であるｎ+ −ポリシリ
コン層（図示せず）を成膜する。また、ｎ+ −ポリシリ
コン層は、例えばイオン注入により形成することもでき
る。次に、このｎ+ −ポリシリコン層に対してフォトリ
ソ・エッチングを行いソース電極３６およびドレイン電
極３８を形成する（図２の（Ｂ））。
【００３１】次に、ソース電極３６およびドレイン電極
３８とそれぞれオーミック接触するソース電極配線４０
およびドレイン電極配線４２を形成する。具体的には、
金（Ａｕ）を電子ビーム蒸着法により５００ｎｍ程度堆
積し、フォトリソ・エッチングによりソース電極配線４
０およびドレイン電極配線４２を形成する。ここで配線
にＡｕを用いるのは、後の工程で犠牲膜を除去する際
に、エッチングされないためである（図２の（Ｃ））。
３８とそれぞれオーミック接触するソース電極配線４０
およびドレイン電極配線４２を形成する。具体的には、
金（Ａｕ）を電子ビーム蒸着法により５００ｎｍ程度堆
積し、フォトリソ・エッチングによりソース電極配線４
０およびドレイン電極配線４２を形成する。ここで配線
にＡｕを用いるのは、後の工程で犠牲膜を除去する際
に、エッチングされないためである（図２の（Ｃ））。
【００３２】次に、ソース電極３６とドレイン電極３８
との間の活性層３４部分上に、犠牲膜５２として、厚さ
１μｍのＳｉＮX 膜５２をＳｉＨ4 およびＮＨ3 の混合
ガスを用いたプラズマＣＶＤ法により形成する（図３の
（Ａ））。
との間の活性層３４部分上に、犠牲膜５２として、厚さ
１μｍのＳｉＮX 膜５２をＳｉＨ4 およびＮＨ3 の混合
ガスを用いたプラズマＣＶＤ法により形成する（図３の
（Ａ））。
【００３３】尚、この犠牲膜５２の膜厚が、後にゲート
電極４８とチャネル領域４４との間の空隙の距離とな
る。この距離は、空隙の部分の容量がＦＥＴとして動作
可能な容量となる範囲で適宜設定すれば良い。
電極４８とチャネル領域４４との間の空隙の距離とな
る。この距離は、空隙の部分の容量がＦＥＴとして動作
可能な容量となる範囲で適宜設定すれば良い。
【００３４】次に、ソース電極３６とドレイン電極３８
との間の活性層３４部分の上側に、犠牲膜５２を介して
ゲート電極４８を形成する。具体的には、ソース電極３
６およびドレイン電極３８を形成した方法と同様にし
て、厚さ１μｍのｎ+ −ポリシリコンのゲート電極４８
を形成する。ここでは、ゲート電極４８の先端部分を広
げて重錘部（図示せず）を設けておく（図３の
（Ｂ））。
との間の活性層３４部分の上側に、犠牲膜５２を介して
ゲート電極４８を形成する。具体的には、ソース電極３
６およびドレイン電極３８を形成した方法と同様にし
て、厚さ１μｍのｎ+ −ポリシリコンのゲート電極４８
を形成する。ここでは、ゲート電極４８の先端部分を広
げて重錘部（図示せず）を設けておく（図３の
（Ｂ））。
【００３５】次に、ゲート電極４８を形成した下地３０
をフッ酸水溶液に浸して犠牲膜５２をエッチングして除
去する。犠牲膜５２をエッチングすることによりゲート
電極４８に下に空隙４６ができ、ゲート電極４８が片持
梁となる（図３の（Ｃ））。
をフッ酸水溶液に浸して犠牲膜５２をエッチングして除
去する。犠牲膜５２をエッチングすることによりゲート
電極４８に下に空隙４６ができ、ゲート電極４８が片持
梁となる（図３の（Ｃ））。
【００３６】第３実施例 第３実施例では、図４を参照して、ＭＯＳ−ＦＥＴと同
等の構造（但し、ＭＯＳのゲート酸化膜が無い構造）を
有する加速度センサの構造の一例について説明する。図
４の（Ａ）〜（Ｃ）は、第３実施例の加速度センサの構
造の説明に供する図であり、図４の（Ａ）は、加速度セ
ンサの平面図である。図４の（Ｂ）は、図４の（Ａ）の
Ｃ−Ｃに沿った断面図である。図４の（Ｃ）は図４の
（Ａ）のＤ−Ｄに沿った断面図である。
等の構造（但し、ＭＯＳのゲート酸化膜が無い構造）を
有する加速度センサの構造の一例について説明する。図
４の（Ａ）〜（Ｃ）は、第３実施例の加速度センサの構
造の説明に供する図であり、図４の（Ａ）は、加速度セ
ンサの平面図である。図４の（Ｂ）は、図４の（Ａ）の
Ｃ−Ｃに沿った断面図である。図４の（Ｃ）は図４の
（Ａ）のＤ−Ｄに沿った断面図である。
【００３７】この実施例の加速度センサは、図４の
（Ｂ）の断面図に示すように、下地６０としてのｐ型の
シリコン基板６０に、リンイオン（Ｐ+ ）を注入して、
ｎ+ −ポリシリコンのソース電極６６とドレイン電極６
８とを拡散層として具えている。ソース電極６６とドレ
イン電極６８にはそれぞれＡｌのソース電極配線７０お
よびドレイン電極配線７２が接続されている。
（Ｂ）の断面図に示すように、下地６０としてのｐ型の
シリコン基板６０に、リンイオン（Ｐ+ ）を注入して、
ｎ+ −ポリシリコンのソース電極６６とドレイン電極６
８とを拡散層として具えている。ソース電極６６とドレ
イン電極６８にはそれぞれＡｌのソース電極配線７０お
よびドレイン電極配線７２が接続されている。
【００３８】このソース電極６６とドレイン電極６８と
の間のシリコン基板６０部分のチャネル領域７４の上側
には、空隙７６を介してｎ+ −ポリシリコンのゲート電
極７８を具えいる。これは、通常のＭＯＳ−ＦＥＴ構造
において、ゲート絶縁膜を取り除いてゲート電極を浮か
した構造と同等である。このゲート電極７８は、加速度
が加わることにより変位してゲート電極７８とチャネル
領域７４との間の距離を変化させる可動部を兼ねてい
る。
の間のシリコン基板６０部分のチャネル領域７４の上側
には、空隙７６を介してｎ+ −ポリシリコンのゲート電
極７８を具えいる。これは、通常のＭＯＳ−ＦＥＴ構造
において、ゲート絶縁膜を取り除いてゲート電極を浮か
した構造と同等である。このゲート電極７８は、加速度
が加わることにより変位してゲート電極７８とチャネル
領域７４との間の距離を変化させる可動部を兼ねてい
る。
【００３９】この可動部としてのゲート電極は、図４の
（Ｃ）の断面図に示すように、片持梁となっており、さ
らに、図４の（Ａ）の平面図に示すように、この片持梁
の先端には重錘体８０を具えている。
（Ｃ）の断面図に示すように、片持梁となっており、さ
らに、図４の（Ａ）の平面図に示すように、この片持梁
の先端には重錘体８０を具えている。
【００４０】第４実施例 第４実施例では、図５および図６を参照して、第１実施
例で説明したＭＯＳ−ＦＥＴと同等の構造の加速度セン
サの製造方法の一例について説明する。図５の（Ａ）〜
（Ｃ）は、第４実施例の加速度センサの製造方法の説明
に供する前半の工程図である。図６の（Ａ）および
（Ｂ）は、図５の（Ｃ）に続く、後半の工程図である。
例で説明したＭＯＳ−ＦＥＴと同等の構造の加速度セン
サの製造方法の一例について説明する。図５の（Ａ）〜
（Ｃ）は、第４実施例の加速度センサの製造方法の説明
に供する前半の工程図である。図６の（Ａ）および
（Ｂ）は、図５の（Ｃ）に続く、後半の工程図である。
【００４１】この実施例では、先ず、ｐ型の下地として
のシリコン基板６０にｎ型のイオンとしてリンイオン
（Ｐ+ ）を注入して、ソース電極６６とドレイン電極６
８とをそれぞれ拡散層として互いに離間して形成する
（図５の（Ａ））。
のシリコン基板６０にｎ型のイオンとしてリンイオン
（Ｐ+ ）を注入して、ソース電極６６とドレイン電極６
８とをそれぞれ拡散層として互いに離間して形成する
（図５の（Ａ））。
【００４２】次に、ソース電極６６およびドレイン電極
６８とそれぞれオーミック接触するソース電極配線７０
およびドレイン電極配線７２を形成する（図５の
（Ｂ））。
６８とそれぞれオーミック接触するソース電極配線７０
およびドレイン電極配線７２を形成する（図５の
（Ｂ））。
【００４３】次に、第２実施例と同様にして、ソース電
極６６とドレイン電極６８との間のシリコン基板６０部
分上に、犠牲膜８２を形成する（図５の（Ｃ））。
極６６とドレイン電極６８との間のシリコン基板６０部
分上に、犠牲膜８２を形成する（図５の（Ｃ））。
【００４４】次に、第２実施例と同様にして、ソース電
極６６とドレイン電極６８との間のシリコン基板６０部
分の上側に、犠牲膜８２を介してゲート電極７８形成す
る（図６の（Ａ））。
極６６とドレイン電極６８との間のシリコン基板６０部
分の上側に、犠牲膜８２を介してゲート電極７８形成す
る（図６の（Ａ））。
【００４５】次に、第２実施例と同様にして、犠牲膜８
２を除去する（図６の（Ｂ））。
２を除去する（図６の（Ｂ））。
【００４６】上述した実施例ではこの発明を特定の材料
を使用し、また、特定の条件で形成した例について説明
したが、この発明は多くの変更および変形を行うことが
できる。例えば、上述した第１実施例では、下地として
シリコン基板３２を用いたが、この発明では例えば、ガ
ラス基板を用いても良い。また、上述した第２実施例で
は、第１導電型をｐ型、第２導電型をｎ型としたが、こ
の発明では、第１導電型をｎ型、第２導電型をｐ型とし
ても良い。また、上述した各実施例では、いずれもゲー
ト電極を片持梁としたが、この発明ではゲート電極を両
持梁としても良い。
を使用し、また、特定の条件で形成した例について説明
したが、この発明は多くの変更および変形を行うことが
できる。例えば、上述した第１実施例では、下地として
シリコン基板３２を用いたが、この発明では例えば、ガ
ラス基板を用いても良い。また、上述した第２実施例で
は、第１導電型をｐ型、第２導電型をｎ型としたが、こ
の発明では、第１導電型をｎ型、第２導電型をｐ型とし
ても良い。また、上述した各実施例では、いずれもゲー
ト電極を片持梁としたが、この発明ではゲート電極を両
持梁としても良い。
【００４７】
【発明の効果】この発明の加速度センサによれば、ゲー
ト電極自体が可動部部を兼ねているため、可変形部の変
形を生じる部分にＪ−ＦＥＴを具えた従来例の加速度セ
ンサよりも、より高感度となることが期待できる。
ト電極自体が可動部部を兼ねているため、可変形部の変
形を生じる部分にＪ−ＦＥＴを具えた従来例の加速度セ
ンサよりも、より高感度となることが期待できる。
【００４８】さらに、この発明の加速度センサは、ＦＥ
Ｔ構造以外にわざわざ可変形部を設ける必要がない。こ
のため、加速度センサを従来例よりも小型化することが
できる。
Ｔ構造以外にわざわざ可変形部を設ける必要がない。こ
のため、加速度センサを従来例よりも小型化することが
できる。
【００４９】また、ゲート電極を片持梁とし、その先端
に重錘体を設ければ、加速度を受けた際にゲート電極を
より大きく変位させることができる。
に重錘体を設ければ、加速度を受けた際にゲート電極を
より大きく変位させることができる。
【００５０】また、この発明の加速度センサの製造方法
によれば、通常のＦＥＴのゲート電極の下側に空隙を形
成すれば良いので、従来例のようにＦＥＴ構造以外に可
変形部を形成する必要がない。このため、従来の加速度
センサよりも容易に製造することができる。その結果、
加速度センサを低コストで製造することが可能となる。
によれば、通常のＦＥＴのゲート電極の下側に空隙を形
成すれば良いので、従来例のようにＦＥＴ構造以外に可
変形部を形成する必要がない。このため、従来の加速度
センサよりも容易に製造することができる。その結果、
加速度センサを低コストで製造することが可能となる。
【図１】（Ａ）〜（Ｃ）は、第１実施例の加速度センサ
の構造の説明に供する図である。
の構造の説明に供する図である。
【図２】（Ａ）〜（Ｃ）は、第２実施例の加速度センサ
の製造方法の説明に供する前半の工程図である。
の製造方法の説明に供する前半の工程図である。
【図３】（Ａ）〜（Ｃ）は、図２の（Ｃ）に続く、後半
の工程図である。
の工程図である。
【図４】（Ａ）〜（Ｃ）は、第３実施例の加速度センサ
の構造の説明に供する図である。
の構造の説明に供する図である。
【図５】（Ａ）〜（Ｃ）は、第４実施例の加速度センサ
の製造方法の説明に供する前半の工程図である。
の製造方法の説明に供する前半の工程図である。
【図６】（Ａ）および（Ｂ）は、図５の（Ｃ）に続く、
後半の工程図である。
後半の工程図である。
【図７】従来のＦＥＴを利用した加速度センサの構造の
説明に供する断面図である。
説明に供する断面図である。
１０：結晶成長層 １２：半導体基板 １４：支持部 １６：片持梁 １８：基端部 ２０：Ｊ−ＦＥＴ ２２：ゲート電極 ２４：信号処理回路 ３０：下地 ３２：シリコン基板 ３４：活性層 ３６：ソース電極 ３８：ドレイン電極 ４０：ソース電極配線 ４２：ドレイン電極配線 ４４：チャネル領域 ４６：空隙 ４８：ゲート電極（片持
梁） ５０：重錘体 ５２：犠牲膜 ６０：シリコン基板 ６６：ソース電極 ６８：ドレイン電極 ７０：ソース電極配線 ７２：ドレイン電極配線 ７４：チャネル領域 ７６：空隙 ７８：ゲート電極（片持
梁） ８０：重錘体 ８２：犠牲膜
梁） ５０：重錘体 ５２：犠牲膜 ６０：シリコン基板 ６６：ソース電極 ６８：ドレイン電極 ７０：ソース電極配線 ７２：ドレイン電極配線 ７４：チャネル領域 ７６：空隙 ７８：ゲート電極（片持
梁） ８０：重錘体 ８２：犠牲膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 崇人 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (5)
- 【請求項１】 下地にソース電極とドレイン電極とを具
え、前記ソース電極と前記ドレイン電極との間の前記下
地部分のチャネル領域の上側に、空隙を介してゲート電
極を具えた電界効果トランジスタ構造を有し、 前記ゲート電極は、加速度が加わることにより変位して
当該ゲート電極と前記チャネル領域との間の距離を変化
させる可動部を兼ねてなることを特徴とする加速度セン
サ。 - 【請求項２】 請求項１に記載の加速度センサにおい
て、 前記ゲート電極を片持梁とし、該片持梁の先端に重錘体
を具えてなることを特徴とする加速度センサ。 - 【請求項３】 電界効果トランジスタ構造を有する加速
度センサを製造するにあたり、 （ａ）下地にソース電極およびドレイン電極を互いに離
間して形成する工程と、 （ｂ）前記ソース電極とドレイン電極との間の前記下地
部分上に、犠牲膜を形成する工程と、 （ｃ）前記ソース電極とドレイン電極との間の前記下地
部分の上側に、前記犠牲膜を介してゲート電極を形成す
る工程と、 （ｄ）前記犠牲膜を除去する工程とを含むことを特徴と
する加速度センサの製造方法。 - 【請求項４】 請求項３に記載の加速度センサの製造方
法において、 前記（ａ）工程は、前記下地を基板と該基板上に設けて
なる活性層とを以って構成し、該活性層上に、当該活性
層とそれぞれオーミック接触するソース電極およびドレ
イン電極を離間して形成する工程と、 前記ソース電極および前記ドレイン電極とそれぞれオー
ミック接触するソース電極配線およびドレイン電極配線
を形成する工程とを含むことを特徴とする加速度センサ
の製造方法。 - 【請求項５】 請求項３に記載の加速度センサの製造方
法において、 前記（ａ）工程は、第１導電型の前記下地に第２導電型
のイオンを注入して、ソース電極としてのソース領域
と、ドレイン電極としてのドレイン領域とをそれぞれ離
間して形成する工程と、 前記ソース電極および前記ドレイン電極とそれぞれオー
ミック接触するソース電極配線およびドレイン電極配線
を形成する工程とを含むことを特徴とする加速度セン
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28847893A JPH07140166A (ja) | 1993-11-17 | 1993-11-17 | 加速度センサおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28847893A JPH07140166A (ja) | 1993-11-17 | 1993-11-17 | 加速度センサおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07140166A true JPH07140166A (ja) | 1995-06-02 |
Family
ID=17730731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28847893A Withdrawn JPH07140166A (ja) | 1993-11-17 | 1993-11-17 | 加速度センサおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07140166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001287199A (ja) * | 2000-02-03 | 2001-10-16 | Sumitomo Metal Ind Ltd | マイクロ構造体及びその製造方法 |
-
1993
- 1993-11-17 JP JP28847893A patent/JPH07140166A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001287199A (ja) * | 2000-02-03 | 2001-10-16 | Sumitomo Metal Ind Ltd | マイクロ構造体及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |