JPH06151344A - レーザードーピング処理方法および絶縁ゲイト型半導体 装置とその作製方法 - Google Patents

レーザードーピング処理方法および絶縁ゲイト型半導体 装置とその作製方法

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JPH06151344A
JPH06151344A JP4316138A JP31613892A JPH06151344A JP H06151344 A JPH06151344 A JP H06151344A JP 4316138 A JP4316138 A JP 4316138A JP 31613892 A JP31613892 A JP 31613892A JP H06151344 A JPH06151344 A JP H06151344A
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舜平 山崎
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Abstract

(57)【要約】 【目的】 短チャネルのMOSデバイスを作製する際
に、工程の単純で歩留り、スループットの高い不純物ド
ーピング法を提供する。 【構成】 真空チャンバー内に設置された試料に半導体
に導電型を与える不純物をドーピングする方法であっ
て、特にチャネル長が0.5μm以下のデバイスや深さ
が0.1μm以下の不純物領域を作製するときに、真空
チャンバー内の雰囲気を不純物を含有する雰囲気とし、
この雰囲気中にて、場合によって電極より電磁エネルギ
ー与えながらレーザー光を試料に照射することによっ
て、効率良く試料に対してドーピングを行うことができ
るレーザー処理方法および処理装置。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路等の半
導体装置を作製する工程においてドーピング処理を行う
技術および上記技術によって作製された半導体装置(素
子)に関するものである。
【0002】
【従来の技術】従来、ドーピングを行う技術として、熱
拡散法やイオン打ち込み法が知られている。熱拡散法は
500度〜1200度という高温雰囲気中で不純物を半
導体中に拡散させる方法であり、イオン打ち込み法はイ
オン化した不純物を電界で加速し所定の場所に打ち込む
方法である。もっとも、イオン打ち込み法では、高エネ
ルギーイオンによって結晶構造が著しく破壊され、アモ
ルファスもしくはそれに近い状態になり、電気特性が著
しく劣化するので、前記熱拡散法を同程度の熱処理を必
要とした。イオン打ち込み法は熱拡散法に比べて不純物
濃度を制御することが容易であるので、VLSIやUL
SIを製造するには必要不可欠な技術となった。
【0003】
【発明が解決しようとする課題】しかし、イオン打ち込
み法においても問題がなかったわけではない。最大の問
題は、注入されたイオンの拡散を制御することが困難な
ことであった。これは、特にデザインルールが0.5μ
m以下のいわゆるクウォーターミクロンデバイスでは大
きな問題となった。また、近年では不純物の拡散された
領域(拡散領域)を浅く形成することが求められている
が、0.1μm以下の深さの拡散領域を再現性良く形成
することはイオン注入法では困難であった。以上の点に
ついては、図2を用いて説明する。
【0004】第1の問題点に関しては、イオン打ち込み
によって、半導体中に打ち込まれたイオンが2次散乱に
よって、横方向に拡散してしまうことと、熱処理工程に
よって熱的に周囲に拡がってしまうことのためである。
このような効果は、デザインルール(典型的にはMOS
FETのゲイト電極の幅)が1.0μm以上の場合には
ほとんど問題ではなかったが、それ以下では、上記の効
果による拡散部分が、図2(A)に示すように、ゲイト
電極の幅に比して大きくなり、ゲイト電極205と拡散
領域(ソース、ドレイン)202、203の幾何学的重
なりが生じる。このような重なりはゲイト電極とソー
ス、ドレインの寄生容量のもととなり、動作速度の低下
をもたらす。
【0005】第2の問題点に関しては、大きく分けて2
つの効果が原因である。1つは第1の問題点で指摘した
ような熱的な要因による拡散の効果である。このため、
拡散領域の厚さを0.1μm以下にすることは難しい。
もう1つの効果は、半導体が結晶性の場合に顕著である
が、イオン打ち込みにおけるチャネリングの効果であ
る。これは、結晶面に垂直に入射した場合には、イオン
が全く散乱を受けないために基板の深部にまで到達する
という効果である。
【0006】従来は、このチャネリング効果を避けるた
めに、結晶面に対して数°の傾きを持たせてイオン打ち
込みをおこなう。しかしながら、このような工夫をおこ
なっても、半導体内部で軌道の曲げられたイオンがチャ
ネリング条件に合致することがある。したがって、図2
(B)に示すように、深い位置までイオンが入り込んで
しまう。また、多結晶半導体にイオンを注入する場合に
は、結晶面はランダムであるので、イオンの深さは全く
バラバラとなってしまう。
【0007】多結晶半導体を使用する場合には別な問題
もある。すなわち、多結晶半導体では、ドーピングされ
た不純物の熱的な拡散は結晶の粒界を通して進行する傾
向があるため、図2(C)に示すように、均等にドーピ
ングをおこなうことができない。これらの問題は、イオ
ン打ち込みと熱処理による再結晶化という従来の方法に
よっては解決が困難であった。もちろん、熱拡散法によ
っては到底解決できなかった。
【0008】本発明の解決すべき課題は以下のようにま
とめられる。すわなち、第1に不純物の横方向の拡散を
防止することであり、第2にその拡散の深さを制御し
て、0.1μm以下、好ましくは50nm以下とするこ
とである。本発明は、この2点の問題点において、単結
晶もしくは多結晶あるいはそれらに準ずる半導体材料の
一部あるいは全部において、少なくとも1つを解決する
方法を提供することを目的とする。以上の条件を満たす
ことによって、チャネル長1.0μm以下、典型的には
0.1〜0.3μmのMOSデバイスを安定して作製す
ることができる。
【0009】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、半導体に導電型を付与する不純物を含
む高純度の反応性気体(不純物ガス)やそれを水素、フ
ッ素、ヘリウム、アルゴン等の比較的安定なガスに希釈
した雰囲気中で、試料半導体表面に対してパルスレーザ
ー光を照射することによって、不純物を前記試料半導体
中にドーピングする。この方法では、レーザー照射によ
って、瞬間的に加熱された半導体表面において、付近の
不純物ガスが分解、あるいは半導体表面と反応し、半導
体表面のごく薄い部分にのみ不純物がドーピングされ
る。その厚さは半導体表面の保持されている温度にも依
存するが、0.1μm以下とすることが可能である。
【0010】また、このような反応では、熱的な拡散
は、レーザー光のパルス幅を1μsec以下、好ましく
は100nsec以下とすることによって、実質的にな
くすことができる。また、本発明では、イオン打ち込み
において問題となったチャネリングや2次散乱はなく、
したがって、図1(A)に示すように、極めて理想的な
拡散領域が形成され、その深さ方向の不純物分布は、図
1(B)に示すように必要とする深さにのみ集中的に分
布する。厳密には横方向の拡散も存在するが、その大き
さは典型的には50nm以下で、現実のデバイスにおい
ては無視できるものである。
【0011】さらに、粒界を有する半導体材料において
も、熱的な影響が無いので、図1(C)に示すように拡
散領域が粒界に影響されることはない。付け加えて言え
ば、本発明では、パルスレーザーによる加熱という非熱
平衡状態を利用するため、従来では不可能であったよう
な高濃度の不純物拡散が可能である。
【0012】本発明においては、不純物濃度は、レーザ
ーのエネルギーや、雰囲気中の不純物ガスの濃度、半導
体表面温度等を加減することによって目的とする値を得
ることができる。本発明においては、不純物が拡散され
るべき半導体表面は露出されていても、他の被膜で覆わ
れていてもよい。他の被膜で覆われている場合には、被
膜の化学的、物理的性質によって、不純物がブロッキン
グされ、その結果、半導体中への拡散濃度、拡散深さが
制御される。
【0013】本発明における不純物とは、半導体として
珪素半導体(シリコン)を用いた場合において、P型を
付与するのであれば、3価の不純物、代表的にはである
B(ボロン)等を用いることができ、N型を付与するの
であれば、5価の不純物、代表的にはP(リン)やAs
(砒素)等を用いることができる。そしてこれらの不純
物を含む反応性気体としてAsH3 ,PH3 ,BF3
BCl3 ,B(CH33 等を用いることができる。
【0014】半導体としては、従来のウェファー状の単
結晶のシリコン半導体に加えて、TFTを作製するので
あれば、気相成長法やスパッタ法等によって成膜した非
晶質シリコン半導体薄膜が一般的には用いられる。ま
た、液相成長によって絶縁基板上に作製した多結晶また
は単結晶のシリコン半導体でも本発明が適用できる。さ
らに、シリコン半導体に限定されず、他の半導体であっ
てもよいことはいうまでもない。
【0015】レーザー光としては、パルス発振型のエキ
シマレーザー装置を用いることが有用である。これは、
パルス発振レーザーでは、試料の加熱が瞬間的で、しか
も表面だけに限定され、基板に影響を与えないからであ
る。連続発振レーザーによる加熱は、上記のような非熱
平衡状態を実現することが不可能な上、局所的な加熱で
あるがゆえ、加熱部分と基板との熱膨張の著しい違いな
どによって、加熱部分が剥離してしまうことがある。こ
の点、パルスレーザーでは、熱緩和時間は、熱膨張のよ
うな機械的応力の反応時間に比べて圧倒的に小さく、機
械的なダメージを与えない。
【0016】特に、エキシマーレーザー光は、紫外光で
あり、シリコンを初めとする多くの半導体に効率良く吸
収される上、パルスの持続時間は10nsecと短い。
また、エキシマーレーザーは既に、アモルファスシリコ
ン薄膜をレーザー照射によって結晶化させて、結晶性の
高い多結晶シリコン薄膜を得るという実験に使用された
実績がある。具体的なレーザーの種類としては、ArF
エキシマレーザー(波長193nm)、XeClエキシ
マレーザー(波長308nm)、XeFエキシマレーザ
ー(波長351nm)、KrFエキシマレーザー(24
8nm)等を用いることが適当である。
【0017】本発明においては、半導体表面を加熱ある
いは冷却しても構わない。半導体表面の温度を制御する
ことによって、不純物の拡散を促進あるいは抑制するこ
とが可能となるので、本発明を実施する者は、目的とす
る不純物濃度や拡散深さを得るために温度制御をおこな
うことが勧められる。
【0018】本発明において、不純物ガスの分解を促進
するために、直流や交流の電気エネルギーを用いて、不
純物ガスをプラズマ化することも有効である。この目的
のために加えられる電磁エネルギーとしては、13.5
6MHzの高周波エネルギーが一般的である。この電磁
エネルギーによるドーピングガスの分解によって、ドー
ピングガスを直接分解できないレーザー光を用いた場合
でも効率よくドーピングを行うことができる。電磁エネ
ルギーの種類としては、13.56MHzの周波数に限
定されるものではなく、例えば2.45GHzのマイク
ロ波を用いるとさらに高い活性化率を得ることができ
る。さらに2.45GHzのマイクロ波と875ガウス
の磁場との相互作用で生じるECR条件を用いてもよ
い。また、ドーピングガスを直接分解できる光エネルギ
ーを用いることも有効である。
【0019】本発明の装置の概念図を図3および図4に
示す。図3は基板加熱装置を具備したもの、図4は、そ
れに加えてプラズマを発生させる為の電磁装置をも具備
したものを示している。これらの図面は概念的なもので
あるので、当然のことながら、実際の装置においては、
必要に応じてその他の部品を具備することがある。以
下、その使用方法について概説する。
【0020】図3において、試料304は試料ホルダー
305上に設置される。最初に、チャンバー301は排
気装置に接続した排気系307によって真空排気され
る。この場合には、できるだけ高真空に排気することが
望まれる。すなわち、大気成分である炭素や窒素、酸素
は半導体にとっては一般に好ましくないからである。こ
のような元素は、半導体中に取り込まれるが、同時に添
加された不純物の活性度を低下させることがある。ま
た、半導体の結晶性を損ない、粒界における不対結合手
の原因となる。したがって、10-6torr以下、好ま
しくは10-8torr以下にまでチャンバー内を真空引
きすることが望まれる。
【0021】また、排気と前後してヒーター306を作
動させ、チャンバー内部に吸着した大気成分を追い出す
ことも望ましい。現在の真空装置において使用されてい
るように、チャンバー以外に予備室を設け、チャンバー
が直接、大気に触れないような構造とすることも望まし
い。当然のことながら、ロータリーポンプや油拡散ポン
プに比べて、炭素等の汚染の少ないターボ分子ポンプや
クライオポンプを用いることが望ましい。
【0022】十分に排気されたら、反応性ガスをガス系
308によって、チャンバー内に導入する。反応性ガス
は、単独のガスからなっていても、あるいは水素やアル
ゴン、ヘリウム、ネオン等で希釈されていてもよい。ま
た、その圧力は大気圧でも、それ以下でもよい。これら
は、目的とする半導体の種類と、不純物濃度、不純物領
域の深さ、基板温度等を考慮して選択される。
【0023】次に窓302を通して、レーザー光303
が試料に照射される。このとき、試料はヒーターによっ
て、一定の温度に加熱されている。レーザー光は、1か
所に付き通常1〜50パルス程度照射される。レーザー
パルスのエネルギーのばらつきが極めて大きな状態で、
あまりパルス数がすくない場合には不良発生の確率が大
きい。一方、あまりにも多くのパルスを1か所に照射す
ることは量産性(スループット)の面から望ましくな
い。本発明人の知見では、上記のパルス数が量産性から
も、歩留りの点からも妥当であった。
【0024】この場合、例えばレーザーのパルスが10
mm(x方向)×30mm(y方向)の特定の長方形の
形状をしていた場合に、同じ領域にレーザーパルスを1
0パルスを照射し、終了後は、次の部分に移動するとい
う方法でもよいが、レーザーを1パルスにつき、x方向
に1mmづつ移動させていってもよい。
【0025】レーザー照射が終了したら、チャンバー内
を真空排気し、試料を室温まで冷却して、試料を取り出
す。このように、本発明では、ドーピングの工程は極め
て簡単であり、かつ、高速である。すなわち、従来のイ
オン注入プロセスであれば、 (1)ドーピングパターンの形成(レジスト塗布、露
光、現像) (2)イオン注入(あるいはイオンドーピング) (3)再結晶化 という、3工程が必要であった。しかしながら、本発明
では、 (1)ドーピングパターンの形成(レジスト塗布、露
光、現像) (2)レーザー照射 という2工程で完了する。
【0026】図4の装置においても、図3の場合とほぼ
同じである。最初にチャンバー401内を排気系407
によって真空排気し、ガス系408より反応性ガスを導
入する。そして、試料ホルダー405上の試料404に
対して、窓402を通して、レーザー光403を照射す
る。そのときには高周波もしくは交流(あるいは直流)
電源410から、電極409に電力を投入し、チャンバ
ー内部にプラズマ等を発生させて、反応性ガスを活性な
状態とする。図では電極は容量結合型に示されている
が、誘導(インダクタンス)結合型であってもよい。さ
らに、容量結合型であっても、試料ホルダーを一方の電
極として用いてもよい。また、レーザー照射時には、ヒ
ーター406によって試料を加熱してもよい。
【0027】図5には本発明の他のドーピング処置装置
の様子を示す。すなわち、チャンバー501には、無水
石英ガラス製のスリット状の窓502が設けられてい
る。レーザー光は、この窓に合わせて細長い形状に成形
される。レーザーのビームは、例えば10mm×300
mmの長方形とした。なおレーザー光の位置は固定され
ている。チャンバーには、排気系507、および反応性
ガスを導入するためのガス系508が接続されている。
また、チャンバー内には試料ホルダー505が設けら
れ、その上には試料504が乗せられ、試料ホルダーの
下には赤外線ランプ(ヒーターとして機能する)506
が設けられている。試料ホルダーは可動であり、試料を
レーザーのショットに合わせて移動することができる。
【0028】このように、試料の移動のための機構がチ
ャンバー内に組み込まれている際には、ヒーターによる
試料ホルダーの熱膨張によって狂いが生じるので、温度
制御には細心の注意が必要である。また、試料移送機構
によってホコリが生じるので、チャンバー内のメンテナ
ンスは面倒である。
【0029】図6(A)には本発明の他のドーピング処
置装置の様子を示す。すなわち、チャンバー601に
は、無水石英ガラス製の窓602が設けられている。こ
の窓は実施例3の場合と異なり、試料604全面を覆う
だけの広いものである。チャンバーには、排気系60
7、および反応性ガスを導入するためのガス系608が
接続されている。また、チャンバー内には試料ホルダー
605が設けられ、その上には試料604が乗せられ、
試料ホルダーはヒーターが内蔵されている。試料ホルダ
ーはチャンバーに固定されている。チャンバーの下部に
はチャンバーの台601aが設けられており、レーザー
のパルスに合わせて、チャンバー全体を移動させること
によって、逐次、レーザー照射をおこなう。レーザーの
ビームは、図5の場合と同じく、細長い形状である。例
えば、5mm×100mmの長方形とした。図5と同
様、レーザー光の位置は固定されている。図6では、図
5と異なり、チャンバー全体が移動する機構を採用す
る。したがって、チャンバー内には機械部分が存在せ
ず、ホコリ等が生じないのでメンテナンスが容易であ
る。また、移送機構が、ヒーターの熱の影響を受けるこ
とは少ない。
【0030】図6の例では、図5の例に比べて上記のよ
うな点で優れているだけでなく、以下のような点でも優
れている。すなわち、図5の方式では、試料をチャンバ
ーに入れてから、十分な真空度まで真空排気できるまで
レーザー放射をおこなえなかった。すなわちデッドタイ
ムが多かった。しかし、図6の例では、図6(A)のよ
うなチャンバーを多数用意し、それぞれ、順次、試料装
填、真空排気、レーザー照射、試料取り出し、というよ
うに回転させてゆけば、上記のようなデッドタイムは生
じない。そのようなシステムを図6(B)に示した。
【0031】すなわち、未処理の試料を内蔵したチャン
バー617、616は、排気工程の間に連続的な搬送機
構618によって、精密な移動がおこなえるステージを
有する架台619に向かう。ステージ上のチャンバー6
15には、レーザー装置611から放射され、適当な光
学装置612、613で加工されたレーザー光が窓を通
して中の試料に照射される。ステージを動かすことによ
って、必要なレーザー照射がおこなわれたチャンバー6
14は、再び、連続的な搬送機構620によって次の段
階に送られ、その間にチャンバー内のヒーターは消灯
し、排気され、十分温度が下がってから、試料が取り出
される。
【0032】このように、本実施例では連続的な処理が
おこなえることによって、排気待ちの時間を削減するこ
とができ、スループットを向上させられる。もちろん、
図6の場合には、スループットは向上するけれども、そ
の分、図5の場合よりチャンバーを多く必要とするの
で、量産規模や投資規模を考慮して実施すべきである。
【0033】以上、図5、図6の例では、レーザービー
ムの形状は細長い線状の長方形であったが、もちろん、
長方形や正方形であってもよい。この場合には図7に示
すように、半導体ウェファー等の基板を適当な数の領域
(図7では32)に分割し、これに順次、レーザーを照
射してゆくという方式を採用してもよい。例えば、レー
ザーの繰り返し周波数が200Hzであれば、ウェファ
ー上の一箇所を処理する時間が0.1秒であり、ウェフ
ァーが上下左右(図7の矢印)に移動する時間を考慮し
ても、1枚のウェファーを処理する時間は10秒弱であ
る。ウェファーの自動搬送をおこなえば、1時間に20
0枚以上のウェファーを処理できる。この生産性は従来
の方式に優るとも劣らない。
【0034】なお、同様なレーザードーピング処理装置
に関しては、特願平3−283981(平成3年10月
4日出願)、同3−290719(平成3年10月8日
出願)、同4−100479(平成3年3月26日出
願)に記述されている。本発明によって、例えば、チャ
ネル長が0.5μm以下のデバイスを再現性良く作製す
ることができ、また、深さ0.1μm以下の拡散領域
(不純物領域)を形成することができる。逆に本発明
は、このような条件のデバイスを形成する上で特長を示
す。以下に実施例を示し、より詳細に本発明を説明す
る。
【0035】
【実施例】
〔実施例1〕 本発明を用いて、単結晶シリコン基板上
にCMOS回路を形成した。その作製手順を図8に示
す。まず、単結晶シリコン基板701の(100)面上
に、いわゆるLOCOS法によって、フィールド絶縁物
702を形成し、さらに、フィールド絶縁物に覆われて
いない領域の一部にボロンを熱拡散させてP型ウェル7
03を形成した。この状態で、P型ウェル以外の領域を
マスク材704で覆って、ジボラン(B2 6 )を2体
積%含有する雰囲気中で、レーザー照射し、P型ウェル
の表面から50nmまでの領域に、ボロンを拡散させ、
+の領域705を形成した。(図8(A))
【0036】この際には、マスク材704としては、耐
レーザー性のよいものが好ましいが、必ずしもレーザー
光に対して不透明である必要はない。例えば、窒化珪素
や酸化珪素は上記の条件を満たす。また、炭素膜でもよ
い。
【0037】レーザードーピングは図5に示す装置を用
いておこなった。図5に示す装置において、PH3 /A
r雰囲気下で、試料を加熱せずに、レーザー光を照射し
てボロン(B)のドーピングを行った。レーザーはKr
Fエキシマーレーザー(波長248nm、パルス幅20
nsec)を使用し、150〜350mJ/cm2 のエ
ネルギー密度で、一か所につき2〜20ショットの照射
をおこなった。このとき、試料の温度を室温以下、好ま
しくは−50℃まで下げると、不純物の拡散が抑制さ
れ、不純物のドーピングされたP+ 領域705の深さを
より浅くできる。しかしながら、ジボランの凝結点、あ
るいは沸点を下回る温度にまで下げることは好ましくな
い。
【0038】その後、シリコン基板表面にも同様の操作
をおこない、フォスフィンを用いてリンのドーピングを
おこなうことによってN+ 領域706を形成した。その
後、従来と同様にゲイト酸化膜707とゲイト電極70
8および709を形成した。(図8(B))
【0039】その後、PチャネルTFTの領域(図の右
側)をマスク材710を被覆し、再び、図5に示すレー
ザードーピング装置を用いて、ドーピングをおこなっ
た。この際には不純物ガスとしてフォスヒオンを使用
し、さらに、基板温度を200〜450℃に加熱した。
レーザーのエネルギーやショット数は先の条件の範囲内
とした。この時、試料は加熱されているため先のドーピ
ングのときに比較して拡散が大きく、ソース、ドレイン
領域711にはリンが深くドーピングされ、N型化す
る。これに対してゲイト電極の下部の領域は、ゲイト絶
縁膜とゲイト電極がマスクとなりレーザーが照射され
ず、ドーピングが行われず、N+ 型のままである。典型
的なドーピング条件は以下の通り。(図8(C)) 雰囲気 PH3 5%濃度(H2 希釈) 試料温度 350度 圧力 0.02〜1.00Torr レーザー KrFエキシマレーザー(波長24
8nm) エネルギー密度 150〜350mJ/cm2 パルス数 10ショット
【0040】同様に、Pチャネル型TFT(図の右側)
に対しても、ジボラン雰囲気でレーザードーピングをお
こなうことによって、P型領域を形成し、Pチャネル型
TFTを形成することができた。
【0041】その後、従来と同様に層間絶縁物712を
形成し、コンタクトホールを設けて、電極・配線713
を形成した。この電極・配線の材料としては、単層の金
属もしくは半導体膜であっても、例えば、窒化チタンと
アルミニウムのような多層膜であっても構わないことは
いうまでもない。
【0042】本実施例のトランジスタはチャネル形成領
域の表面はゲイトに信号を印加しても反転せず、より深
い領域がチャネルとなる、いわゆるベリッド・チャネル
型のものである。このため、ホットエレクトロン等によ
ってゲイト絶縁膜が破壊されることが少なく、信頼性が
向上した。
【0043】本実施例では、このベリッド・チャネルを
形成する際に、レーザードーピング法を使用したわけで
あるが、その他にも、例えば、しきい値電圧制御の目的
で本発明を使用できることは本実施例の記述から明らか
であろう。
【0044】〔実施例2〕 本発明を用いて、フローテ
ィングゲイトを有するMOS素子、例えば、EPRO
M、EEPROM、フラッシュメモリーを作製した例を
図9に示す。まず、単結晶シリコン基板の(100)面
にフィールド絶縁物751を選択的に形成し、さらにゲ
イト電極部752、753を形成する。ゲイト電極部の
詳細な構成は、図9(E)に示される。ここで、761
はゲイト酸化膜、762はリンをドープしたポリシリコ
ンのフローティングゲイト、763はリンをドープした
ポリシリコンのコントロールゲイト、764はそれらを
覆う絶縁膜である。好ましくは、この絶縁膜764はコ
ントロールゲイト、フローティングゲイトの酸化物によ
って構成される。これらを酸化するには陽極酸化法もし
くは熱酸化法を用いればよい。ゲイト電極部の幅は0.
5μmとした。陽極酸化法を採用する場合には、湿式あ
るいは乾式の2つの方法が用いられるが、それらについ
ては、特願平3−278705(平成3年9月30日出
願)また、熱酸化による場合に関しては、特願平3−2
78706(平成3年9月30日出願)に記載されて方
式を用いればよい。
【0045】その後、マスク材754を選択的に形成
し、このマスク材およびゲイト電極部をマスクとして、
イオン注入法によって、シリコン基板中にリンを注入
し、加熱して拡散せしめ、N型領域755を形成した。
このN型領域は0.2μm程度の深さになるようにし
た。また、図9(A)に示すように、このとき形成され
た不純物領域755は、ゲイト電極部の下部に回り込ん
で拡がっている。
【0046】次に図9(B)のように、リンをドープし
たポリシリコンの配線756を形成し、これをワード線
とした。しかしながら、不純物領域755の抵抗が十分
に小さかい場合には、このようなポリシリコンをわざわ
ざ設けなくとも、不純物領域755をワード線とするこ
とができる。
【0047】さらに、本発明によって、リンのレーザー
ドーピング処理をおこない、浅い(深さ〜50nm)不
純物領域757、758を形成した。本実施例では、図
6に示す装置を用いて不純物のドーピングを行った。図
6(B)に示すように、1枚のウェファーを内蔵した多
数のチャンバー(614〜615)を流し、これにレー
ザー光を照射した。典型的なドーピング条件は以下のと
おり。 雰囲気 PH3 5%濃度(H2 希釈) 試料温度 室温 圧力 0.02〜1.00Torr レーザー KrFエキシマレーザー(波長24
8nm) エネルギー密度 150〜350mJ/cm2 パルス数 10ショット
【0048】以上の工程によって、浅い不純物領域が形
成された。さらに、従来の方法によって、層間絶縁物7
59を堆積し、コンタクトホールと金属電極・配線76
0、761を形成して、素子を形成した。図9(D)に
は、2つのEEPROM素子が記述されており、配線7
60、761がそれぞれのビット線となる。
【0049】本実施例では、ゲイト電極部の左右におい
て、不純物領域の形状が異なる。すなわち、一方はゲイ
ト電極の下部にまで回り込んだ深い不純物領域755で
あり、他の一方はオーバーラップが全く無く、むしろゲ
イト電極部の酸化物のためにオフセット領域が形成され
た浅い不純物領域757である。実際に生じる回り込み
は50nm以下である。この結果、フローティングゲイ
トにキャリヤーを注入する際には、図9(E)に矢印で
示すように深い不純物領域から注入される。
【0050】〔実施例3〕 本発明を用いて、低濃度ド
レイン(LDD)構造を用いたMOSFETを作製した
例を図10に示す。まず、従来の方法によって、単結晶
シリコン基板801上にフィールド絶縁物802を形成
し、ゲイト絶縁膜803、ゲイト電極804を堆積す
る。そして、本発明のレーザードーピング法を用いて、
燐をドープし、浅い(深さ50nm)低濃度N- 型不純
物領域805を形成した。(図10(A))
【0051】その後、酸化珪素膜806を堆積し(図1
0(B))、これを異方性エッチングによって、ゲイト
電極の側壁部分807を残して除去した。そして、この
状態でイオン注入法によって、高濃度の燐イオンを注入
し、N+ 領域808を形成した。この際には、先のN-
領域805は側壁の下部のみが残り、LDD領域809
が形成された。(図10(C))
【0052】最後に、層間絶縁物810と金属電極・配
線811を形成して素子を完成させた。本実施例では、
従来の方式と本発明のドーピング方法を組み合わせてL
DDを形成したが、例えば、本発明人等の出願である、
特願平3−238710(平成3年8月26日出願)、
特願平3−238711(平成3年8月26日出願)、
特願平3−238712(平成3年8月26日出願)等
の方法を使用してもよい。
【0053】
【発明の効果】本発明によって、チャネル長1.0μm
以下、典型的には0.1〜0.3μmのMOSデバイス
を安定して作製すること、および深さ0.1μm以下の
浅い不純物領域を作製できた。上記の実施例においては
単結晶シリコン上の半導体素子についてのものであった
が、多結晶シリコン等を利用した素子に関しても同様に
実施してもよいことは言うまでもない。このように本発
明は工業上有益なものである。
【図面の簡単な説明】
【図1】 本発明の効果を概念的に説明する。
【図2】 従来技術の問題点を説明する。
【図3】 本発明の半導体処理(不純物ドーピング)装
置の概念図を示す。
【図4】 本発明の半導体処理(不純物ドーピング)装
置の概念図を示す。
【図5】 本発明の半導体処理(不純物ドーピング)装
置の例を示す。
【図6】 本発明の半導体処理(不純物ドーピング)装
置の例を示す。
【図7】 本発明のレーザー照射方法の例を示す。
【図8】 本発明を利用した半導体素子の作製方法の例
を示す。
【図9】 本発明を利用した半導体素子の作製方法の例
を示す。
【図10】 本発明を利用した半導体素子の作製方法の
例を示す。
【符号の説明】
101 基板 102、103 拡散領域(ソース、ドレイン) 104 ゲイト絶縁膜 105 ゲイト電極 201 基板 202、203 拡散領域(ソース、ドレイン) 204 ゲイト絶縁膜 205 ゲイト電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/784 29/788 29/792 H01S 3/00 B 8934−4M H01L 29/78 371

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 第1の導電型の単結晶半導体基板に前記
    導電型とは逆の導電型を与える不純物ガス雰囲気でパル
    スレーザー光を照射することによって、前記半導体基板
    の表面に前記不純物ガスに含有されている不純物をドー
    ピングせしめ、よってその導電型の型および/または強
    度を変化せしめることを特徴とするレーザードーピング
    処理方法。
  2. 【請求項2】 単結晶基板上に、ゲイト電極を含む部分
    を形成する工程と、前記ゲイト電極を含む部分と他のマ
    スク材をマスクとして、イオン照射によって、少なくと
    もゲイト電極を含む部分に隣接する1つの領域に不純物
    を注入して、深い不純物領域を形成する工程と、前記マ
    スク材を除去して、一導電型を与える不純物ガス雰囲気
    でパルスレーザー光を照射することによって、ゲイト電
    極を含む部分に隣接するもう一方の領域に前記不純物ガ
    スに含有されている不純物をドーピングせしめ、浅い不
    純物領域を形成することを特徴とするレーザードーピン
    グ処理方法。
  3. 【請求項3】 請求項2において、ゲイト電極を含む部
    分にはフローティングゲイトが含まれていることを特徴
    とするレーザードーピング処理方法。
  4. 【請求項4】 請求項2において、深い不純物領域は、
    浅い不純物領域よりもゲイト電極部との重なりが大きい
    ことを特徴とするレーザードーピング処理方法。
  5. 【請求項5】 請求項2において、ゲイト電極を含む部
    分の少なくとも側面は、ゲイト電極材料の陽極酸化物に
    よって構成されていること特徴とするレーザードーピン
    グ処理方法。
  6. 【請求項6】 単結晶基板上に、フローティングゲイト
    およびコントロールゲイトを形成し、これを酸化するこ
    とによって、その表面に酸化物層を形成する工程と、前
    記フローティングゲイトおよびコントロールゲイトおよ
    びその酸化物層をゲイト電極と他のマスク材をマスクと
    して、イオン照射によって、少なくともゲイト電極を含
    む部分に隣接する1つの領域に不純物を注入して、深い
    不純物領域を形成する工程と、前記マスク材を除去し
    て、一導電型を与える不純物ガス雰囲気でパルスレーザ
    ー光を照射することによって、前記不純物領域の反対側
    の領域に前記不純物ガスに含有されている不純物をドー
    ピングせしめ、浅い不純物領域を形成することを特徴と
    するフラッシュメモリーの作製方法。
  7. 【請求項7】 ベリッドチャネル(埋め込みチャネル)
    構造を有する絶縁ゲイト型半導体装置において、不純物
    ガス雰囲気でパルスレーザー光を照射することによっ
    て、半導体基板の表面に前記不純物ガスに含有されてい
    る不純物をドーピングせしめることによって該ベリッド
    チャネルが形成されたことを特徴とする絶縁ゲイト型半
    導体装置。
  8. 【請求項8】 絶縁ゲイト型半導体装置の作製方法にお
    いて、該絶縁ゲイト型半導体装置のしきい値電圧を制御
    するために、ゲイト絶縁膜に接する半導体領域の表面
    が、不純物ガス雰囲気でパルスレーザー光を照射するこ
    とによって、半導体基板の表面に前記不純物ガスに含有
    されている不純物をドーピングせしめることによって形
    成されることを特徴とする絶縁ゲイト型半導体装置の作
    製方法。
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US08/142,048 US5541138A (en) 1992-10-30 1993-10-28 Laser processing method, and method for forming insulated gate semiconductor device
US08/355,652 US5569615A (en) 1992-10-30 1994-12-14 Method for forming a flash memory by forming shallow and deep regions adjacent the gate
US08/692,227 US5789292A (en) 1992-10-30 1996-08-07 Laser processing method, method for forming a flash memory, insulated gate semiconductor device and method for forming the same
US08/847,314 US5965915A (en) 1992-10-30 1997-04-23 Laser processing method, method for forming a flash memory, insulated gate semiconductor device and method for forming the same
US09/239,948 US6424008B1 (en) 1992-10-30 1999-01-29 Memory device having a floating gate
US10/199,514 US20030025156A1 (en) 1992-10-30 2002-07-22 Laser processing method, method for forming a flash memory, insulated gate semiconductor device and method for forming the same
US11/084,257 US7622343B2 (en) 1992-10-30 2005-03-21 Laser processing method, method for forming a flash memory, insulated gate semiconductor device and method for forming the same

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0837159A (ja) * 1994-05-16 1996-02-06 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2000022004A (ja) * 1997-08-29 2000-01-21 Semiconductor Energy Lab Co Ltd 不揮発性メモリおよび半導体装置
US7622343B2 (en) 1992-10-30 2009-11-24 Semiconductor Energy Laboratory Co., Ltd. Laser processing method, method for forming a flash memory, insulated gate semiconductor device and method for forming the same
JP2011528504A (ja) * 2008-07-16 2011-11-17 サイオニクス、インク. パルス状レーザ加工から半導体を保護する薄い犠牲マスキング膜
CN111128722A (zh) * 2019-12-06 2020-05-08 华南理工大学 一种退火掺杂实现常关型hemt器件的方法

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069370A (en) * 1997-03-26 2000-05-30 Nec Corporation Field-effect transistor and fabrication method thereof and image display apparatus
JPH1056180A (ja) * 1995-09-29 1998-02-24 Canon Inc 半導体装置及びその製造方法
US6784080B2 (en) * 1995-10-23 2004-08-31 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device by sputter doping
US8603870B2 (en) 1996-07-11 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW556263B (en) * 1996-07-11 2003-10-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6717179B1 (en) 1997-08-19 2004-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US6667494B1 (en) * 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
JPH11143379A (ja) * 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
US5937325A (en) * 1997-11-07 1999-08-10 Advanced Micro Devices, Inc. Formation of low resistivity titanium silicide gates in semiconductor integrated circuits
US5966605A (en) * 1997-11-07 1999-10-12 Advanced Micro Devices, Inc. Reduction of poly depletion in semiconductor integrated circuits
TW473834B (en) 1998-05-01 2002-01-21 Ibm Method of doping a gate and creating a very shallow source/drain extension and resulting semiconductor
US7192829B2 (en) * 1998-07-17 2007-03-20 Micron Technology, Inc. Methods of forming floating gate transistors
US6355543B1 (en) * 1998-09-29 2002-03-12 Advanced Micro Devices, Inc. Laser annealing for forming shallow source/drain extension for MOS transistor
US6211098B1 (en) * 1999-02-18 2001-04-03 Taiwan Semiconductor Manufacturing Company Wet oxidation method for forming silicon oxide dielectric layer
TW518637B (en) 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US6300228B1 (en) * 1999-08-30 2001-10-09 International Business Machines Corporation Multiple precipitation doping process
JP2001160540A (ja) * 1999-09-22 2001-06-12 Canon Inc 半導体装置の製造方法、液相成長法及び液相成長装置、太陽電池
US6306708B1 (en) * 2000-02-02 2001-10-23 United Microelectronics Corp. Fabrication method for an electrically erasable programmable read only memory
TW448576B (en) * 2000-03-21 2001-08-01 United Microelectronics Corp V-shape flash memory and its manufacturing
JP4802364B2 (ja) * 2000-12-07 2011-10-26 ソニー株式会社 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法
KR100365414B1 (en) 2001-04-30 2002-12-18 Hynix Semiconductor Inc Method for forming ultra-shallow junction using laser annealing process
US7390689B2 (en) * 2001-05-25 2008-06-24 President And Fellows Of Harvard College Systems and methods for light absorption and field emission using microstructured silicon
US7442629B2 (en) 2004-09-24 2008-10-28 President & Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003204067A (ja) * 2001-12-28 2003-07-18 Semiconductor Energy Lab Co Ltd 表示装置およびそれを用いた電子機器
US6933527B2 (en) * 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US6812491B2 (en) * 2002-03-22 2004-11-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory cell and semiconductor memory device
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
TW548850B (en) * 2002-05-29 2003-08-21 Toppoly Optoelectronics Corp Low-temperature polysilicon TFT of LDD structure and process for producing same
AU2003274671A1 (en) * 2002-10-28 2004-05-13 Orbotech Ltd. Selectable area laser assisted processing of substrates
KR100624912B1 (ko) * 2005-03-22 2006-09-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
CN101160643B (zh) * 2005-05-12 2012-04-18 松下电器产业株式会社 等离子体掺入方法和等离子体掺入设备
US20070221640A1 (en) 2006-03-08 2007-09-27 Dean Jennings Apparatus for thermal processing structures formed on a substrate
US8629490B2 (en) * 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
US20080217563A1 (en) * 2007-03-07 2008-09-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor manufacturing apparatus
WO2009100015A2 (en) * 2008-01-31 2009-08-13 President & Fellows Of Harvard College Engineering flat surfaces on materials doped via pulsed laser irradiation
US20100013036A1 (en) * 2008-07-16 2010-01-21 Carey James E Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process
US20100090347A1 (en) * 2008-10-09 2010-04-15 Saylor Stephen D Apparatus and method for contact formation in semiconductor devices
US9673243B2 (en) 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US9911781B2 (en) 2009-09-17 2018-03-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US20110185971A1 (en) * 2009-11-30 2011-08-04 Uvtech Systems, Inc. Laser doping
US8692198B2 (en) 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
US20120146172A1 (en) 2010-06-18 2012-06-14 Sionyx, Inc. High Speed Photosensitive Devices and Associated Methods
KR101915753B1 (ko) * 2010-10-21 2018-11-07 삼성디스플레이 주식회사 이온 주입 시스템 및 이를 이용한 이온 주입 방법
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
JP2014525091A (ja) 2011-07-13 2014-09-25 サイオニクス、インク. 生体撮像装置および関連方法
US9064764B2 (en) 2012-03-22 2015-06-23 Sionyx, Inc. Pixel isolation elements, devices, and associated methods
JP6466346B2 (ja) 2013-02-15 2019-02-06 サイオニクス、エルエルシー アンチブルーミング特性を有するハイダイナミックレンジcmos画像センサおよび関連づけられた方法
US9939251B2 (en) 2013-03-15 2018-04-10 Sionyx, Llc Three dimensional imaging utilizing stacked imager devices and associated methods
US9209345B2 (en) 2013-06-29 2015-12-08 Sionyx, Inc. Shallow trench textured regions and associated methods

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US466548A (en) * 1892-01-05 woodward
JP3095564B2 (ja) * 1992-05-29 2000-10-03 株式会社東芝 半導体装置及び半導体装置の製造方法
US3878549A (en) * 1970-10-27 1975-04-15 Shumpei Yamazaki Semiconductor memories
JPS4736775U (ja) 1971-05-06 1972-12-23
NL161305C (nl) * 1971-11-20 1980-01-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderin- richting.
JPS5532040B2 (ja) 1973-08-09 1980-08-22
NL7406729A (nl) * 1974-05-20 1975-11-24 Philips Nv Inrichting voor het aansturen of bekrachtigen van een weergeefinrichting.
JPS50156377A (ja) 1974-06-05 1975-12-17
JPS5223532A (en) 1975-08-16 1977-02-22 Sato Shinzou Salt bath* electrical heating nitriding of steel subsequent to quenching
JPS5844077B2 (ja) 1978-07-21 1983-09-30 有限会社美光技研 非金属表面の表面に装飾的擦痕模様を形成する方法
JPS5544748A (en) 1978-09-25 1980-03-29 Nec Corp Field-effect transistor
JPS55117280A (en) 1979-03-05 1980-09-09 Nec Corp Semiconductor device
JPS57148374A (en) 1981-03-09 1982-09-13 Toshiba Corp Manufacture of mos type semiconductor device
JPS57190361A (en) 1981-05-19 1982-11-22 Nec Corp Insulated gate type fet and manufacture thereof
JPS5848961A (ja) 1981-09-18 1983-03-23 Nec Corp 半導体装置
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
JPH0682837B2 (ja) * 1982-09-16 1994-10-19 財団法人半導体研究振興会 半導体集積回路
JPS5974677A (ja) 1982-10-22 1984-04-27 Ricoh Co Ltd 半導体装置及びその製造方法
JPS59126674A (ja) 1983-01-10 1984-07-21 Toshiba Corp 情報記憶用半導体装置
JPS59229873A (ja) 1983-06-13 1984-12-24 Matsushita Electronics Corp 不揮発性メモリおよびその駆動方法
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
US4841347A (en) * 1985-10-30 1989-06-20 General Electric Company MOS VLSI device having shallow junctions and method of making same
JPS62134972A (ja) 1985-12-06 1987-06-18 Toshiba Corp 半導体装置の製造方法
JPS62213163A (ja) 1986-03-14 1987-09-19 Hitachi Ltd 半導体装置
JP2555027B2 (ja) * 1986-05-26 1996-11-20 株式会社日立製作所 半導体記憶装置
US4794565A (en) * 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection
KR910000139B1 (ko) * 1986-10-27 1991-01-21 가부시키가이샤 도시바 불휘발성 반도체기억장치
JPH0831535B2 (ja) 1986-10-27 1996-03-27 株式会社東芝 不揮発性半導体記憶装置
JPS63169024A (ja) 1987-01-05 1988-07-13 Nec Corp 不純物ド−ピング方法
JPS63208214A (ja) 1987-02-24 1988-08-29 Nec Corp ド−ピング方法
KR890001099A (ko) 1987-06-08 1989-03-18 미다 가쓰시게 반도체 기억장치
US4780424A (en) * 1987-09-28 1988-10-25 Intel Corporation Process for fabricating electrically alterable floating gate memory devices
US4861730A (en) * 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
US5106776A (en) 1988-06-01 1992-04-21 Texas Instruments Incorporated Method of making high performance composed pillar dRAM cell
JP2685506B2 (ja) 1988-06-15 1997-12-03 株式会社日立製作所 半導体記憶装置
US4958321A (en) * 1988-09-22 1990-09-18 Advanced Micro Devices, Inc. One transistor flash EPROM cell
JPH0291932A (ja) 1988-09-28 1990-03-30 Fujitsu Ltd 半導体装置の製造方法
JP2508818B2 (ja) * 1988-10-03 1996-06-19 三菱電機株式会社 半導体装置の製造方法
JPH02128477A (ja) 1988-11-08 1990-05-16 Toshiba Corp 不揮発性メモリ装置
US5180690A (en) * 1988-12-14 1993-01-19 Energy Conversion Devices, Inc. Method of forming a layer of doped crystalline semiconductor alloy material
US5229311A (en) * 1989-03-22 1993-07-20 Intel Corporation Method of reducing hot-electron degradation in semiconductor devices
US5066992A (en) * 1989-06-23 1991-11-19 Atmel Corporation Programmable and erasable MOS memory device
EP0417456A3 (en) 1989-08-11 1991-07-03 Seiko Instruments Inc. Method of producing semiconductor device
JPH03218638A (ja) 1989-08-11 1991-09-26 Seiko Instr Inc 半導体装置の製造方法
JPH0379425A (ja) 1989-08-21 1991-04-04 Hitachi Ltd 自動車用空気調和装置
US5158903A (en) * 1989-11-01 1992-10-27 Matsushita Electric Industrial Co., Ltd. Method for producing a field-effect type semiconductor device
JPH03148836A (ja) 1989-11-06 1991-06-25 Sony Corp 薄膜トランジスタの製造方法
US5021848A (en) 1990-03-13 1991-06-04 Chiu Te Long Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof
JPH0734477B2 (ja) 1990-05-28 1995-04-12 株式会社東芝 半導体装置の製造方法
JPH0480966A (ja) 1990-07-23 1992-03-13 Hitachi Ltd 半導体集積回路装置
US5202576A (en) * 1990-08-29 1993-04-13 Texas Instruments Incorporated Asymmetrical non-volatile memory cell, arrays and methods for fabricating same
JP2957283B2 (ja) 1990-12-06 1999-10-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法及び半導体装置
US5114876A (en) * 1990-12-07 1992-05-19 The United States Of America As Represented By The United States Department Of Energy Selective epitaxy using the gild process
JP2793722B2 (ja) 1991-01-29 1998-09-03 富士通株式会社 不揮発性半導体記憶装置およびその製造方法
JPH05283626A (ja) * 1991-07-12 1993-10-29 Nec Corp 半導体集積回路装置
KR960000225B1 (ko) 1991-08-26 1996-01-03 가부시키가이샤 한도오따이 에네루기 겐큐쇼 절연게이트형 반도체장치의 제작방법
JP3105310B2 (ja) 1991-09-30 2000-10-30 株式会社半導体エネルギー研究所 多結晶半導体膜および薄膜トランジスタ作製方法
US5495121A (en) 1991-09-30 1996-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR960008503B1 (en) 1991-10-04 1996-06-26 Semiconductor Energy Lab Kk Manufacturing method of semiconductor device
US5424244A (en) 1992-03-26 1995-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for laser processing and apparatus for use in the same
JP3431647B2 (ja) * 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
US5308780A (en) * 1993-07-22 1994-05-03 United Microelectronics Corporation Surface counter-doped N-LDD for high hot carrier reliability
EP1178540B1 (en) * 2000-07-31 2014-10-22 Micron Technology, Inc. Nonvolatile memory cell with high programming efficiency
KR100436673B1 (ko) * 2001-05-28 2004-07-02 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7622343B2 (en) 1992-10-30 2009-11-24 Semiconductor Energy Laboratory Co., Ltd. Laser processing method, method for forming a flash memory, insulated gate semiconductor device and method for forming the same
JPH0837159A (ja) * 1994-05-16 1996-02-06 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2000022004A (ja) * 1997-08-29 2000-01-21 Semiconductor Energy Lab Co Ltd 不揮発性メモリおよび半導体装置
US7495278B2 (en) 1997-08-29 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Non-volatile memory and semiconductor device
JP2011528504A (ja) * 2008-07-16 2011-11-17 サイオニクス、インク. パルス状レーザ加工から半導体を保護する薄い犠牲マスキング膜
CN111128722A (zh) * 2019-12-06 2020-05-08 华南理工大学 一种退火掺杂实现常关型hemt器件的方法

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