JPH05268051A - プログラム可能な駆動能力特性を有するｃｍｏｓゲート - Google Patents

プログラム可能な駆動能力特性を有するｃｍｏｓゲート

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JPH05268051A
JPH05268051A JP4340233A JP34023392A JPH05268051A JP H05268051 A JPH05268051 A JP H05268051A JP 4340233 A JP4340233 A JP 4340233A JP 34023392 A JP34023392 A JP 34023392A JP H05268051 A JPH05268051 A JP H05268051A
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transistors
inverters
gate
channel
switching transistors
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JP4340233A
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Ann K Woo
アン・ケィ・ウー
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Advanced Micro Devices Inc
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Abstract

(57)【要約】 【目的】 伝播遅延時間がデジタル選択制御信号（Ｓ１
−Ｓｍ）によって変えられることが可能なように、プロ
グラム可能な駆動能力特性を有するＣＭＯＳゲートが提
供される。 【構成】 ＣＭＯＳゲートは複数個のインバータ（１２
ａ−１２ｍ）から形成されるプログラム可能なインバー
タセクション（１２）と、スイッチング論理制御セクシ
ョン（１４）と、スタティックインバータ（１６）とを
含む。スイッチング論理制御信号セクションはデジタル
選択制御信号に応答して、能動化されるべき複数個のイ
ンバータのうちの一定の数を選択的にプログラミングす
る。この態様で、複数個のインバータのうちの一定の数
は、所望される伝播遅延時間の量を生出すために静止イ
ンバータと並列にワイヤされる。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般に電気時間遅延回路に関
し、より特定的には、その伝播遅延時間がデジタル的に
選択された制御信号によって変えられることが可能なよ
うに、プログラム可能な駆動能力特性を有するＣＭＯＳ
ゲートに関する。
【０００２】これまで、所望される時間遅延を制御する
ためにインダクタンス、容量および抵抗から形成される
先行技術の従来の遅延ライン回路が公知である。さらに
また、時間遅延を制御するようにインバータおよび論理
回路等の電子回路を利用する形式の先行技術の遅延ライ
ン回路が存在する。しかしながら、かかる従来の遅延ラ
インは一般に、ユーザーが時間遅延の量を変化または変
更できるような、プログラム可能である能力を持たな
い。
【０００３】一般に公知のように、従来のＣＭＯＳイン
バータは遅延素子を形成するために使用されてもよく、
かつＰチャネルＭＯＳトランジスタおよびＮチャネルＭ
ＯＳトランジスタを含む。ＰチャネルおよびＮチャネル
トランジスタのゲートはインバータの入力を規定するよ
うに共通に接続され、かつそのドレインはインバータの
出力を規定するように共通に接続される。Ｐチャネルト
ランジスタのソースは電源電圧または電位ＶＤＤに接続
され、かつＮチャネルトランジスタのソースは接地電位
ＶＳＳに接続される。予め定められた波形を有する入力
がインバータの入力に与えられると、インバータの出力
で現れる出力信号は遅延される。
【０００４】ＣＭＯＳインバータゲートのこの伝播遅延
は通常、その駆動能力の、その出力に接続された負荷に
対する比率に依存する。たとえば負荷に容量があると
き、遅延はキャパシタの充電および放電によるものであ
る。こうしてもしＣＭＯＳインバータゲートの駆動能力
が高ければ、伝播遅延は小さいであろう。反対にもしＣ
ＭＯＳインバータゲートの駆動能力が小さければ、伝播
遅延は大きいであろう。
【０００５】したがって、その伝播遅延時間がユーザー
によって容易にプログラム可能であるＣＭＯＳゲートを
提供することが所望されるであろう。さらに、デジタル
的に選択された制御信号によって時間遅延の量が変えら
れまたは制御されることは好都合であろう。この発明は
多様な回路の応用において実現され得る。かかる応用は
限定的にではないがプログラム可能な遅延ラインおよび
リング発振器を含む。
【０００６】
【発明の概要】したがってこの発明の一般の目的は、製
造および組立てが相対的に簡単でかつ経済的であるプロ
グラム可能な駆動能力特性を有するＣＭＯＳゲートを提
供することである。
【０００７】この発明の目的は、その伝播遅延時間がデ
ジタル的に選択された制御信号によって変化することが
可能なように、プログラム可能な駆動能力特性を有する
ＣＭＯＳゲートを提供することである。
【０００８】この発明の他の目的は、プログラム可能な
インバータ回路セクションと、スイッチング論理制御セ
クションと、スタティックインバータとを含むプログラ
ム可能な駆動能力を有するＣＭＯＳゲートを提供するこ
とである。
【０００９】この発明のさらに他の目的は、複数個のイ
ンバータから形成されるプログラム可能なインバータ回
路セクションと、デジタル選択制御信号に応答して能動
化されるべき複数個のインバータのうちの一定の数を選
択的にプログラミングするスイッチング論理制御セクシ
ョンとを含み、それにより所望される伝播遅延時間の量
を確立する、プログラム可能な駆動能力を有するＣＭＯ
Ｓゲートを提供することである。
【００１０】これらの目標および目的に従って、この発
明は複数個の並列接続されたインバータと、複数個の上
部スイッチングトランジスタと、複数個の下部スイッチ
ングトランジスタとを含むプログラム可能な駆動能力特
性を有するＣＭＯＳゲートの提供に関する。複数個の並
列接続されたインバータの入力は入力ノードに接続され
て入力論理信号を受け、かつその出力は出力ノードに接
続されて出力論理信号を発生する。複数個のインバータ
の各々はＰチャネルトランジスタおよびＮチャネルトラ
ンジスタから形成される。
【００１１】複数個の上部スイッチングトランジスタの
導通経路は、電源電位と複数個のインバータのＰチャネ
ルトランジスタのソース電極のそれぞれとの間に接続さ
れる。複数個の下部スイッチングトランジスタの導通経
路は、接地電位と複数個のインバータのＮチャネルトラ
ンジスタのソース電極のそれぞれとの間に接続される。
【００１２】複数個の下部スイッチングトランジスタの
ゲート電極は複数個の上部スイッチングトランジスタの
ゲート電極のうちの対応するものに接続され、かつデジ
タル選択制御信号のうちの対応するものを受けるように
接続される。デジタル選択制御信号の各々はハイまたは
ローの論理レベルのいずれかであって、複数個のインバ
ータのうちの選択されたものを能動化して駆動能力特性
を変化させるように、オンにされるべき上部および下部
スイッチングトランジスタのうちの一定のものを選択的
にプログラミングする。出力論理信号は、入力論理信号
に比例した伝播遅延を有し、それは駆動能力特性に依存
する。
【００１３】この発明のこれらのかつ他の目的および利
点は添付の図面とともに読まれるときに以下の詳細な説
明からより完全に明らかとなるであろう。
【００１４】
【好ましい実施例の説明】ここで具体例の図を詳細に参
照して、この発明の原則に従って構成されるプログラム
可能な駆動能力特性を有するＣＭＯＳゲート１０の概略
の回路図が示される。ＣＭＯＳゲート１０はプログラム
可能なインバータ回路セクション１２と、スイッチング
論理制御セクション１４と、スタティックインバータ１
６とを含む。
【００１５】インバータ回路セクション１２は入力ノー
ド１８および出力ノード２０を有する。入力ノードは特
定の波形を有する入力論理信号Ｖinを受けるように接続
される。出力ノード２０はキャパシタＣL によって表さ
れる負荷２２に接続される。キャパシタの一方の端部は
出力ノード２０に接続され、かつキャパシタの他方の端
部は接地電位に接続される。出力ノード２０で現れる出
力論理信号Ｖout は入力論理信号Ｖinに関して反転され
かつ遅延される。入力ノードから出力ノードへの伝播遅
延の量は、以下により完全に説明されるように、デジタ
ル的に選択された制御信号を介してＣＭＯＳゲート１０
の駆動能力をプログラミングすることにより変えられる
ことが可能である。
【００１６】プログラム可能なインバータ回路セクショ
ン１２は複数個の並列接続されたＣＭＯＳインバータ１
２ａ、１２ｂ、１２ｃ、…１２ｍを含み、その各々はＰ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳト
ランジスタから形成される。たとえば、インバータ１２
ａはＰチャネルＭＯＳトランジスタｐ１とＮチャネルＭ
ＯＳトランジスタｎ１とを含み、そのゲートは共通に接
続されてその入力を形成し、かつそのドレインは共通に
接続されてその出力を形成する。インバータ１２ｂはＰ
チャネルＭＯＳトランジスタｐ２とＮチャネルＭＯＳト
ランジスタｎ２とを含み、そのゲートは共通に接続され
てその入力を形成しかつそのドレインは共通に接続され
てその出力を形成する。さらに、インバータ１２ｃはＰ
チャネルＭＯＳトランジスタｐ３とＮチャネルＭＯＳト
ランジスタｎ３とを含み、そのゲートは共通に接続され
てその入力を形成しかつそのドレインは共通に接続され
てその出力を形成する。最後に、インバータ１２ｍはＰ
チャネルＭＯＳトランジスタｐｍとＮチャネルＭＯＳト
ランジスタｎｍとを含み、そのゲートは共通に接続され
てその入力を形成しかつそのドレインは共通に接続され
てその出力を形成する。
【００１７】インバータ１２ａ、１２ｂ、…１２ｍの各
々の入力は共通に接続されて入力ノード１８に接続され
入力論理信号Ｖinを受けることが理解されるであろう。
インバータ１２ａ−１２ｍの各々の出力は共通に接続さ
れて出力ノード２０に接続され出力論理信号Ｖout を発
生する。インバータ回路セクション１２は出力ノード２
０へ与えられる駆動能力特性に依存する可変伝播遅延を
有する。この駆動能力特性は、所望される伝播遅延時間
の量を得るために、能動化されるべき複数個のインバー
タ１２ａ−１２ｍの一定の数を選択的にプログラミング
することにより変えられまたは変更されることが可能で
ある。
【００１８】スイッチング論理制御セクション１４は複
数個の第１のスイッチングトランジスタｘ１、ｘ２、ｘ
３、…ｘｍを含む。上部スイッチングトランジスタの各
々の導通経路は、ノード２４での電源電位または電圧Ｖ
ＣＣとインバータ回路セクション１２のＰチャネルトラ
ンジスタのそれぞれ１つとの間に接続される。特に、ス
イッチングトランジスタｘ１のドレイン電極は電源電位
ＶＣＣに接続され、かつそのソース電極はＰチャネルト
ランジスタｐ１のソース電極に接続される。スイッチン
グトランジスタｘ２のドレイン電極はまた電源電位に接
続され、かつそのソース電極はＰチャネルトランジスタ
ｐ２のソース電極に接続される。スイッチングトランジ
スタｘ３のドレイン電極はまた電源電位に接続され、か
つそのソース電極はＰチャネルトランジスタｐ３のソー
ス電極に接続される。最後に、スイッチングトランジス
タｘｍのドレイン電極はまた電源電位に接続され、かつ
そのソース電極はＰチャネルトランジスタｐｍのソース
電極に接続される。
【００１９】さらに、スイッチング論理制御セクション
１４はまた複数個の下部スイッチングトランジスタｙ
１、ｙ２、ｙ３、…ｙｍを含む。下部スイッチングトラ
ンジスタの各々の導通経路は、インバータ回路セクショ
ン１２のＮチャネルトランジスタのそれぞれ１つと、ノ
ード２６での接地電位との間に接続される。特に、スイ
ッチングトランジスタｙ１のドレイン電極はＮチャネル
トランジスタのソース電極ｎ１に接続され、かつそのソ
ース電極は接地電位に接続される。スイッチングトラン
ジスタｙ２のドレイン電極はＮチャネルトランジスタｎ
２のソース電極に接続され、かつそのソース電極はまた
接地電位に接続される。スイッチングトランジスタｙ３
のドレイン電極はＮチャネルトランジスタｎ３のソース
電極に接続され、かつそのソース電極はまた接地電位に
接続される。最後に、スイッチングトランジスタｙｍの
ドレイン電極はＮチャネルトランジスタｎｍのソース電
極に接続され、かつそのソース電極はまた接地電位に接
続される。
【００２０】下部スイッチングトランジスタｙ１−ｙｍ
の各々のゲートは、上部スイッチングトランジスタｘ１
−ｘｍのゲートのうちの対応するものに接続され、かつ
デジタル選択制御信号Ｓ１−Ｓｍのそれぞれ１つを受け
るように接続される。言換えれば、下部ゲートトランジ
スタｙ１のゲートは上部ゲートトランジスタｘ１のゲー
トに接続され、かつデジタル選択制御信号Ｓ１を受け
る。同様に、下部ゲートトランジスタｙ２のゲートは上
部ゲートトランジスタｘ２のゲートに接続され、かつデ
ジタル制御信号Ｓ２を受け、同じことが繰返される。
【００２１】デジタル選択制御信号Ｓ１−Ｓｍの各々は
ハイまたはローの論理レベルのいずれかであり、能動化
されるべき複数個のインバータ１２ａ−１２ｍの一定の
数を選択的にプログラミングし得る。特に、デジタル選
択信号Ｓ１のみがハイの論理レベルのとき、上部スイッ
チングトランジスタｘ１および下部スイッチングトラン
ジスタｙ１のみがインバータ１２ａを能動化するように
オンにされる。デジタル選択信号Ｓ１およびＳ２のみが
ハイの論理レベルのとき、上部スイッチングトランジス
タｘ１およびｘ２、ならびに下部スイッチングトランジ
スタｙ１およびｙ２がインバータ１２ａおよび１２ｂの
両方を能動化するように導通にされ、同じことが繰返さ
れるであろう。
【００２２】この態様で複数個のインバータ１２ａ−１
２ｍの各々１つは、論理的にそれらを並列にワイヤする
ように１度に１つ選択的に能動化されることが可能であ
る。能動化されたインバータの数が増大するにつれて、
増大された駆動能力特性を有するインバータ回路セクシ
ョン１２が効果的にさらにより大きく作られるというこ
とが、当業者にとっては明らかであるべきである。結果
として、出力論理信号と入力論理信号との間の伝播遅延
はより一層小さくなるであろう。
【００２３】スタティックインバータ１６はＰチャネル
ＭＯＳトランジスタｐｘおよびＮチャネルＭＯＳトラン
ジスタｎｙを含む。トランジスタｐｘおよびｎｙのゲー
トは共通に接続されてスタティックインバータの入力を
規定する。トランジスタｐｘおよびｎｙのドレインは共
通に接続されてスタティックインバータの出力を規定す
る。Ｐチャネルトランジスタｐｘのソース電極は電源電
位ＶＣＣに直接接続され、かつＮチャネルトランジスタ
ｎｙのソース電極は接地電位に直接接続される。こうし
てスタティックインバータ１６は常に能動化される。そ
の結果、デジタル選択制御信号Ｓ１−Ｓｍのすべてがロ
ーの論理レベルのとき、ＣＭＯＳゲート１０の伝播遅延
はスタティックインバータ１６の駆動能力特性によって
のみ定められる。
【００２４】上部ゲートトランジスタｘ１−ｘｍおよび
下部ゲートトランジスタｙ１−ｙｍがＮチャネルトラン
ジスタとして示されるが、この発明はＮチャネルトラン
ジスタをＰチャネルトランジスタと取替えるかまたは他
の形式のトランジスタを使用することによって実現され
得るということが明白であるべきである。さらに代替と
して、上部ゲートトランジスタｘ１−ｘｍのすべてはＰ
チャネルトランジスタとし、かつ下部ゲートトランジス
タｙ１−ｙｍのすべてはＮチャネルトランジスタとする
ことができ、またその逆も可能である。
【００２５】上述の詳細な説明から、この発明はその伝
播遅延時間がデジタル的に選択された制御信号によって
変化することが可能なようにプログラム可能な駆動能力
特性を有するＣＭＯＳゲートを提供することが理解され
る。ＣＭＯＳゲートは複数個のインバータで形成される
プログラム可能なインバータ回路セクションと、スイッ
チング論理制御セクションと、スタティックインバータ
とを含む。スイッチング論理制御セクションはデジタル
選択制御信号に応答して、能動化されるべき複数個のイ
ンバータのうちの一定の数を選択的にプログラミングす
る。結果として、複数個のインバータのうちの一定の数
は、所望される伝播遅延時間の量を確立するためにスタ
ティックインバータと並列にワイヤされる。
【００２６】この発明の好ましい実施例と現在考えられ
るものが示されかつ説明されてきたが一方、様々な変化
および変形がなされてもよく、かつこの発明の真の範囲
から逸脱することなく均等物がそのエレメントに対して
代用されてもよいということが当業者によって理解され
るであろう。さらに、特定の状況または材料に適合する
ために、その中心の範囲から逸脱することなくこの発明
の教示に対して多くの変形がなされ得る。したがってこ
の発明は、この発明を実行するために企図された最良モ
ードとして開示された具体例に限定されず、前掲の特許
請求の範囲内に入るすべての実施例を含むであろうこと
が意図される。
【図面の簡単な説明】
【図１】この発明のプログラム可能な駆動能力特性を有
するＣＭＯＳゲートの概略の回路図である。
【符号の説明】
１０ ＣＭＯＳゲート １２ プログラム可能なインバータ回路セクション １４ スイッチング論理制御セクション １６ スタティックインバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8221−5Ｊ Ｈ０３Ｋ 17/687 Ｆ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 プログラム可能な駆動能力特性を有する
    ＣＭＯＳゲートであって、 入力が入力ノードに接続されて入力論理信号を受け、か
    つ出力が出力ノードに接続されて出力論理信号を発生す
    る複数個の並列接続されたインバータ（１２ａ−１２
    ｍ）を含み、前記複数個のインバータの各々はＰチャネ
    ルトランジスタ（ｐ１−ｐｍ）とＮチャネルトランジス
    タ（ｎ１−ｎｍ）とから形成され、さらに導通経路が電
    源電位（ＶＣＣ）と前記複数個のインバータの前記Ｐチ
    ャネルトランジスタのソース電極のそれぞれとの間に接
    続される複数個の上部スイッチングトランジスタ（ｘ１
    −ｘｍ）と、 導通経路が接地電位と前記複数個のインバータの前記Ｎ
    チャネルトランジスタのソース電極のそれぞれとの間に
    接続される複数個の下部スイッチングトランジスタ（ｙ
    １−ｙｍ）とを含み、 前記複数個の下部スイッチングトランジスタのゲート電
    極は、前記複数個の上部スイッチングトランジスタのゲ
    ート電極の対応するものに接続され、かつデジタル選択
    制御信号（Ｓ１−Ｓｍ）の対応するものを受けるために
    接続され、 前記デジタル選択制御信号の各々はハイまたはローの論
    理レベルのいずれかであって、前記複数個のインバータ
    のうちの選択されたものを能動化して駆動能力特性を変
    化させるように、オンにされるべき前記上部および下部
    スイッチングトランジスタのうちの一定のものを選択的
    にプログラミングし、 前記出力論理信号は、前記入力論理信号に比例する伝播
    遅延を有し、それは駆動能力特性に依存する、ＣＭＯＳ
    ゲート。
  2. 【請求項２】 前記駆動能力特性は、出力論理信号と入
    力論理信号との間の伝播遅延を低減するように、能動化
    されたインバータの数が増加されるにつれ増大される、
    請求項１に記載のＣＭＯＳゲート。
  3. 【請求項３】 ゲート電極が共通に接続されて入力ノー
    ドに接続されかつドレイン電極が共通に接続されて出力
    ノードに接続される、Ｐチャネルトランジスタ（ｐｘ）
    およびＮチャネルトランジスタ（ｎｙ）から形成される
    スタティックインバータ（１６）をさらに含み、前記Ｐ
    チャネルトランジスタのソース電極は電源電位に接続さ
    れかつ前記Ｎチャネルトランジスタのソース電極は接地
    電位に接続される、請求項１に記載のＣＭＯＳゲート。
  4. 【請求項４】 前記駆動能力特性は、前記デジタル選択
    制御信号のすべてがローの論理レベルであるときに、前
    記スタティックインバータによって定められる、請求項
    ３に記載のＣＭＯＳゲート。
  5. 【請求項５】 前記複数個の上部および下部スイッチン
    グトランジスタはＮチャネルＭＯＳトランジスタであ
    る、請求項１に記載のＣＭＯＳゲート。
  6. 【請求項６】 前記複数個の上部および下部スイッチン
    グトランジスタはＰチャネルＭＯＳトランジスタであ
    る、請求項１に記載のＣＭＯＳゲート。
  7. 【請求項７】 前記複数個の上部スイッチングトランジ
    スタはＰチャネルＭＯＳトランジスタであり、前記複数
    個の下部スイッチングトランジスタはＮチャネルＭＯＳ
    トランジスタである、請求項１に記載のＣＭＯＳゲー
    ト。
  8. 【請求項８】 前記複数個の上部スイッチングトランジ
    スタはＮチャネルＭＯＳトランジスタであり、かつ前記
    複数個の下部スイッチングトランジスタはＰチャネルＭ
    ＯＳトランジスタである、請求項１に記載のＣＭＯＳゲ
    ート。
  9. 【請求項９】 プログラム可能な駆動能力特性を有する
    ＣＭＯＳゲートであって、 入力が入力ノードに接続されて入力論理信号を受けかつ
    出力が出力ノードに接続されて出力論理信号を発生する
    プログラム可能なインバータ回路手段（１２）を含み、
    前記プログラム可能なインバータ回路手段は複数個の並
    列接続されたインバータ（１２ａ−１２ｍ）から形成さ
    れ、前記複数個のインバータの各々はＰチャネルトラン
    ジスタ（ｐ１−ｐｍ）とＮチャネルトランジスタ（ｎ１
    −ｎｍ）とから形成され、さらにデジタル選択制御信号
    （Ｓ１−Ｓｍ）に応答して、駆動能力特性を変化させる
    ために能動化されるべき前記複数個のインバータの一定
    の数を選択的にプログラミングするためのスイッチング
    手段（１４）を含み、 前記駆動能力特性は入力論理信号に比例する出力論理信
    号の伝播遅延を低減するように、能動化されたインバー
    タの数が増加されるにつれ増大される、ＣＭＯＳゲー
    ト。
  10. 【請求項１０】 ゲート電極が共通に接続されて入力ノ
    ードに接続されかつそのドレイン電極が共通に接続され
    て出力ノードに接続される、Ｐチャネルトランジスタ
    （ｐｘ）およびＮチャネルトランジスタ（ｎｙ）から形
    成されるスタティックインバータ（１６）をさらに含
    み、前記Ｐチャネルトランジスタのソース電極は電源電
    位に接続され、かつ前記Ｎチャネルトランジスタのソー
    ス電極は接地電位に接続される、請求項９に記載のＣＭ
    ＯＳゲート。
  11. 【請求項１１】 前記駆動能力特性は、前記デジタル選
    択制御信号のすべてがローの論理レベルであるときに前
    記スタティックインバータによって定められる、請求項
    １０に記載のＣＭＯＳゲート。
  12. 【請求項１２】 前記スイッチング手段は、電源電位
    （ＶＣＣ）と前記複数個のインバータの前記Ｐチャネル
    トランジスタのソース電極のそれぞれとの間に導通経路
    が接続される、複数個の上部スイッチングトランジスタ
    （ｘ１−ｘｍ）を含む、請求項９に記載のＣＭＯＳゲー
    ト。
  13. 【請求項１３】 前記スイッチング手段は、接地電位と
    前記複数個のインバータの前記Ｎチャネルトランジスタ
    のソース電極のそれぞれとの間に導通経路が接続され
    る、複数個の下部スイッチングトランジスタ（ｙ１−ｙ
    ｍ）をさらに含む、請求項１２に記載のＣＭＯＳゲー
    ト。
  14. 【請求項１４】 前記複数個の上部および下部スイッチ
    ングトランジスタはＮチャネルＭＯＳトランジスタであ
    る、請求項１３に記載のＣＭＯＳゲート。
  15. 【請求項１５】 前記複数個の上部および下部スイッチ
    ングトランジスタはＰチャネルＭＯＳトランジスタであ
    る、請求項１３に記載のＣＭＯＳゲート。
  16. 【請求項１６】 前記複数個の上部スイッチングトラン
    ジスタはＰチャネルＭＯＳトランジスタであり、かつ前
    記複数個の下部スイッチングトランジスタはＮチャネル
    ＭＯＳトランジスタである、請求項１３に記載のＣＭＯ
    Ｓゲート。
  17. 【請求項１７】 前記複数個の上部スイッチングトラン
    ジスタはＮチャネルＭＯＳトランジスタであり、かつ前
    記複数個の下部スイッチングトランジスタはＰチャネル
    ＭＯＳトランジスタである、請求項１３に記載のＣＭＯ
    Ｓゲート。
JP4340233A 1992-01-02 1992-12-21 プログラム可能な駆動能力特性を有するｃｍｏｓゲート Withdrawn JPH05268051A (ja)

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