JPH02260534A - 紫外線を利用したスピン・オン・ガラス薄膜の硬化方法 - Google Patents

紫外線を利用したスピン・オン・ガラス薄膜の硬化方法

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JPH02260534A
JPH02260534A JP1332527A JP33252789A JPH02260534A JP H02260534 A JPH02260534 A JP H02260534A JP 1332527 A JP1332527 A JP 1332527A JP 33252789 A JP33252789 A JP 33252789A JP H02260534 A JPH02260534 A JP H02260534A
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金　相益
Hae S Park
朴　海成
Chung G Choi
崔　忠均
Ho G Ryoo
ホー・ギュン・リュー
Jai O Koh
高　在浣
Yung-Mo Ku
永謨 具
Sung K Park
朴　星基
Il-Sem Hyun
玄　一善
Young I Kim
金　栄一
Sea C Kim
シー・チュン・キム
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高集積半導体素子の多層金属膜製造技術のＳ、
Ｏ，Ｇ薄膜硬化方法に関するもので、特に多層金属構造
の製造過程での紫外線を利用したＳ．Ｏ．０薄膜を硬化
させる処理方法に関するものである。
１Ｍ級以上の半導体素子の多層金属構造をｉ造する時、
段差が発生ずることを平坦化させて各金属層間を絶縁さ
せるためにＳ．Ｏ．Ｇ？Ｗ膜を形成した。ところで、上
記Ｓ、Ｏ，Ｇ薄膜自体はポリマー性質を持っていて所要
の絶縁特性がないため、この絶縁特性を改善するために
は焼き（Ｃｕｔｉｎｇ）工程を通じて硬１ヒさせなけれ
ばならない。
従って、従来、焼き工程は拡散炉（Ｆｕｒｎａｃｅ）を
使用した熱処理工程により遂行されたが、この工程は実
際的に一次に熱板炉（Ｈｏｔ　Ｐｌａｔｅ）で１８０℃
程度で１分間熱処理させた後に、二次に拡散炉で４２０
℃程度で３０分程度で熱処理して硬化させることにより
、高集積素子で必要とされるＳ、Ｏ，Ｇ薄膜の絶縁特性
を向上させる方法を使用していた。
しかし、従来の方法でＳ．Ｏ．ＧＪｌｌＪを熱処理する
ことになればＳ．Ｏ．Ｇ薄膜内部にクラック（ＣＲＡＣ
Ｋ）が発生して絶縁性が低下される問題と、拡散炉で熱
処理すやことにより発生する汚染問題、高熱を印加する
ことによりＳ．Ｏ．０ＦＩ膜の下部にある池の層の物質
が損１ハされる問題、ウェーハを多量配列することによ
り装備自体に異状が発生する場合に多量のつ工−ハの損
失が生ずる問題等があった。
従って、本発明は上記のクラック発生や絶縁性を劣化さ
せる原因を除去し、Ｓ．Ｏ．Ｇ薄膜を良好に硬化させる
ために、紫外線をＳ．Ｏ．Ｇ薄膜上部に均一に照射させ
ると同時にウェーハの後面に熱を与えて間接的にＳ、Ｏ
，Ｇ薄膜に熱を印加すること等でＳ．Ｏ．Ｇ薄膜を硬１
ヒさせる方法として、Ｓ、Ｏ，Ｇ薄膜を拡散炉で熱処理
するより低い温度を印加すると同時にＳ、Ｏ，Ｇ薄膜上
部に紫外線を照射するによりＳ、Ｏ，Ｇ薄膜が均一に硬
１ヒされるようにしてＳ、Ｏ，Ｇ薄膜のクラックが発生
するのを防止してＳ、Ｏ，Ｇ　薄膜の絶縁性を向上させ
、良質の薄膜な提供することにその目的がある。
本発明による紫外線を利用したＳ．Ｏ．ＧＦｉ膜を硬１
ヒさせる方法は、紫外線焼き装備のチャンバ内の温度を
予定された最初温度に設定する段階と、 硬化しようとするｓ、ｏ、（Ｊｉｍをチャンバ内に入れ
た陵、上記）ｒｔｍａｘ定温度から特定温度増加率を持
って予定の最高温度まで徐々に上昇させて焼く段階と、 上記最高温度で予定時間の間上記Ｓ．Ｏ．Ｇ薄股を焼き
続ける工程と同時に光原閘光器により上記Ｓ．Ｏ．６薄
股上部に予定された特定波長の紫外線を同時に照射する
段階上、 上記紫外線の照射を遮断した後、特定の温度減少率を持
って予定の最低温度まで冷却する段階とになることを特
徴とする。
以下、本発明を図面に基づいて詳細に説明すると次の如
くである。
第１図は、シリコン基板（７）の上部に絶縁物質（１）
を沈着し、その絶縁物質（１）上部に第１金属層（２）
を蒸着した後、マスクパターンエ■ｌにより上記第１金
属層（２）の一部分だけを残して除去した状態のウェー
ハ（１０）の断面である。
第２図は、第１金属層（２）上部と絶縁物質（１）の上
部一部に第１絶縁層として第１　Ｌ、７．０１１１２化
Ｒ（３）を一定の厚さで形成した状態のウェーハ（ｌＯ
）の断面図である。この際、上記一部分だけが形成され
た第１金属層（２）間の第１　Ｌ、Ｔ、Ｏ１ＨＪ（３）
には図示した如く凹溝部（３Ａ）が形成される。
第３図は、上記第１　Ｌ、７．０酸化膜（３）上部に一
定の厚さＳ、Ｏ，Ｇ薄膜を沈着し、上記凹溝部（３Ａ）
にだけＳ、Ｏ，Ｇ薄膜（４）が満たされるよう上記Ｓ、
Ｏ，Ｇ薄ｆｉ（４）を一定の厚さで部分蝕刻して平坦１
ヒされた状態のウェーハ（１０）の断面図である。第４
図は、Ｓ．Ｏ．Ｇｉ膜（・１）の上部及び上記第１Ｌ、
Ｔ、Ｏｆｌｆ化膜層（３）の上部に第２絶縁層として第
２　Ｌ、Ｔ、０酸１ヒＷＡ（５）を一定の厚さで形成し
た後、第２金属Ｎ（６）を蒸着し、マスクパターン工程
により第２金属層（６）の一部分だけを残して除去した
状態のウェーハ（１０）の断面図である。
上記の如く、金属層を多層に形成する時、金属層と金ｍ
層の間には絶縁層を蒸着し、第４図で判る如く、絶縁物
質上部のＳ、Ｏ，Ｇ薄膜（４）は凹溝部（３Ａ）に詰め
た状態で平坦とならなければならない、それはＳ．Ｏ．
６薄膜（４）がないと、第２Ｌ、？、Ｏ＠１ヒｊｙｌを
一定の厚さで形成した後にら（４）部分が空いていて段
差が生ずるので第２金属層（６）を蒸着し、一定の部分
を残して除去する工程で凹凸部位に第２金属層（６）の
残留物が残されることになって絶縁特性を劣化させる要
因となるためである。上記第１図乃至第４図は、本発明
によって紫外線をＳ．Ｏ．Ｇ薄膜（４）に照射し同時に
熱処理する方法を説明するために例示した図面で、実際
的に第２図の５．０．６ｉＪＩＫ（４）を形成した状態
のウェーハ（１０）を本発明の方法により硬化させるの
が要旨である。
以下、Ｓ．Ｏ．Ｇ薄膜（４）を硬１ヒさせる本発明によ
る工程過程を二）と明することにする。
先ず、Ｓ．Ｏ．Ｃ薄膜（４）の硬化過程を、各々の条件
を変化させながら測定した表に基づいて参考に説明する
と次の如くである。（チャンバ設定温度の変化によるＳ
、Ｏ，Ｃ薄膜の蝕刻速度）表１−Ａ 表１−Ｃ 表１−Ｂ 表１−Ａ乃至表１−Ｃ又は紫外線焼き装備のチャンバ設
定温度を一定に維持し、チャンバ最高温度を変化させて
Ｓ．Ｏ．Ｃ薄膜を硬化させた後、硬化されたＳ．Ｏ．Ｇ
Ｆ！！膜の蝕刻速度を測定したもので、５０：１（聞Ｆ
　　：　　ＩＩＦ）のＢ、Ｏ，Ｅ（Ｂｕｆｆｅｒｅｄ　
０ｘｉｄｅ　Ｅｔｃｈａｎｔ）のエッチン′グ液でエッ
チン′グした乙のである。
９考に、表１−Ａのチャンバ設定温度はＳ．Ｏ．Ｇ薄膜
（４）を形成したウェーハ（１０）をチャンバ内に入れ
る前の温度は１８０℃に一定に維持し、上記ウェーハ（
１０）をチャンバ内にいれた後チャンバ内の最高温度を
２００゜２２０及び２４０℃に変化させながらその蝕刻
速度を測定したもので、チャンバ内の温度が高い程蝕刻
速度が遅°くなることが判る。
表１−８のチャンバ設定温度はＳ．Ｏ．６薄膜（４）を
形成したウェーハ（１０）をチャンバ内に入れる前の温
度は１９０℃に一定に維持し、上記ウェーハ（１０）を
チャンバ内に入れた後、チャンバ内の最高温度を２００
，２２０及び２４０℃に変化させてその蝕刻速度を測定
したもので、表１−Ａより蝕刻速度は遅いことが判る。
表１−Ｃのチャンバ設定温度はＳ、Ｏ，Ｃ薄膜（４）を
形成したウェーハ（ｌＯ）をチャンバ内に入れる前に温
度は２００℃に一定に維持し、上記ウェーハ（１０）を
チャンバ内に入れた後、チャンバ内の最高温度を２００
．２２０及び２４０℃に変（ヒさせてその蝕刻速度を測
定したもので、上記ウェーハ（１０）をチャンバ内に入
れた後チャンバ温度が高い程蝕刻速度は遅くなることを
認めることが出来、ここで蝕刻速度が遅いと云うことは
Ｓ．Ｏ．Ｇ薄膜（４）の硬化が良く出来たことを示す。
（チャンバ最高温度は一定に維持し、ウェーハ焼き時間
を変化させた時の蝕刻速度） 表２は紫外線焼き装備の最高温度を一定に維持し、ウェ
ーハ（１０）の焼き時間を変化させた時Ｓ．Ｏ．０薄膜
を硬化させた後、硬化されたＳ、Ｏ，Ｃ薄膜の蝕刻速度
を示したもので、時間を長くする程蝕刻られる速度が遅
くなることは認められるが、本発明では２分間最高温度
を維持しながらＳ、Ｏ，Ｃ薄膜（４）を硬化させる場合
が最適の状態であると判明された。即ち、時間を３分に
取らなくても本発明の５．０．６薄膜（４）の状態は良
好である。
表３ （チャンバ最高温度を変化させた時の収縮率）表４ （ウェーハの焼き時間を変化させた時の収縮率）表３は
Ｓ．Ｏ．Ｃ薄膜（４）を硬化させる最高温度を変化させ
た時Ｓ．Ｏ．６薄膜の収縮率を示したもので、最高温度
を２４０℃に維持する時がむしろ最高温度の低い状態の
時より少なく収縮されることを示す。
表４はチャンバ内の最高温度を維持しながらウェーハ（
１０）の焼き時間を変化させた時Ｓ．Ｏ．Ｇ薄膜の収縮
率を示すもので、時間を長くする程収縮率が減らされた
ことが認められるが、工程時間と１膜の状態を考慮して
本発明では２分間を最高温度での焼き時間に決定した。
そして、紫外線焼き装備の限界性のため、より高い温度
では測定されなかったが、上記の測定表を比較すれば最
も適合な条件が判る。
従って、最も適合な条件を使用してｓ、ｏ、ａｌＷＡ（
４）の硬化過程を説明することにする。
Ｓ．Ｏ．Ｃ薄膜（４）が形成されたウェーハ（１０）を
紫外線焼き装置ＡＨのチャンバ内にウェーハ搬送ｔｌｌ
ｆｌにより流入する際、チャンバ内の温度は２００℃で
、流入されたウェーハは最高温度２４０℃まで略１３０
秒間徐に昇温させ、温度が２４０℃となると紫外線ラン
プ（υ、Ｖ、　Ｌａｍｐ）により特定波１ｔ（例：　　
３００ｎ■）の紫外線をウェーハ上部に１２０秒間照射
させて紫外線（ｊｚき（ｔｌ、Ｖ、　Ｃｕｒｉｎｇ）工
程を施す、従って、ウェーハ（１０）は１２０秒間２−
１０’ｃで維持させ、ウェーハ（ｌＯ）上部のＳ．Ｏ．
Ｇ薄ｒｙＡ（４）を光エネルギーと熱エネルギーを使用
して硬化させる。そしてその後の工程で紫外線光源を遮
断しチャンバ内の温度を冷却器を使用して１３０℃に低
下させた後、チャンバ外部に上記ウェーハ（１０）が流
出されるようにする。
Ｓ．Ｏ．Ｇ）１１１！！（４）を硬化させる方法で制御
されるべき重要なことは紫外線の波長選択、紫外線焼き
装備のチャンバ内温度維持及び温度の上昇率、最高温度
、温度下降率等であり、上記条件を適当に選んでＳ、Ｏ
，Ｃ薄膜（４）の硬化を所要程度に調節出来る。
上記のような方法で、Ｓ．Ｏ．Ｇ薄１１１（４）を硬化
させたものと従来の拡散炉で硬化させたものとの硬化程
度を比較して見ると次の如くである。
表５ （１００：ｌ　ＩＩＦ（Ｄｅｉｏｎｉｚｅｄ　Ｗａｔｅ
ｒ　：　ＩＦ）溶液でＬＰ　ＩＩＩＩＪ　（Ｌｏｗ　Ｐ
ｒｅｓｓｕｒｅ　０ｘｉｄｅ）とＳ．Ｏ．Ｇ？ｉ膜の蝕
刻速度比較）表６．プラズマによる蝕刻速度比較 表５は一般的にＬＰ酸化膜とＳ．Ｏ．Ｇ薄１１５１（４
）の硬化程度は同じ条ｒトで比較する場合、蝕刻速度は
ＬＰ酸化膜に比べてｓ、ｏ、ｃＴｉｌｌ！（４）の方が
１７陪程度速いのが普通であるが上記の表５から認めら
れる如く、結果値はむしろ−倍程度しかならないため、
Ｓ．Ｏ．Ｃ薄膜（４）の硬化程度は非常本　本発明の条
件：　　　Ｓ、Ｏ，Ｃ薄膜（４）が形成されたウェーハ
（１０）　ｔ１８０℃で１分間熱板炉で焼き工程（Ｃｕ
ｒｉｎｇ）し、２４０℃で２分間紫外線焼き装備で紫外
線焼き工程（Ｕ、Ｖ、　　Ｃｕｒｉｎｇ）する。
従来方法の条ｌｆ−：　　Ｓ、Ｏ，ＧＩｉ（４）が形成
されたウェーハ（１０）を１８０℃で１分間熱板炉で焼
き工程（Ｃｕｒｉｎｇ）し、４２０℃で３０分間拡散で
焼き工程する。
上記の表６はＳ．Ｏ．ＧＩ１１９（４）を（ＣＩＩＦ、
／　Ｃ６Ｆ６　／　１ｌｅ）プララズマ方法による乾式
蝕刻で蝕刻してその蝕刻速度比を検討した結果、上記の
表６のように本発明と従来方法との蝕刻速度比がほぼ同
一のことが判る。
に良いことが判る。
表７．プラズマによる蝕刻速度比 表８．　Ｓ．Ｏ．Ｇ薄膜収縮率 上記の表７はＳ．Ｏ．ＧＩ膜（４）を０２プラズマ方法
による乾式蝕刻で蝕刻してその蝕刻遠度比を検討した結
果、上記の表７のように本発明と従来方法との蝕刻速度
比が同一で、その硬化程度がほぼ同じであることが判る
。
上記の表８は、Ｓ、Ｏ，Ｇ薄膜（４）の収縮率を検討し
た結果、本発明の紫外線焼き装備で硬化させた薄膜の収
縮率が従来の拡散炉で硬化させた薄膜の収縮率より少な
いことが判る。ここで注目すべきことはＳ、Ｏ，（Ｊ膜
厚さの収縮比率の少ないものである程望ましい。
上記の如く本発明は従来の熱エネルギーだけを利用する
方法で紫外線の光エネルギーと熱エネルギーを同時に使
用してウェーハ上部に均一に光を注射させることにより
、ｓ、ｏ、ｃｉ膜の絶縁性を改善させ、クラックの発生
を防ぎ、それによって従来発生していた多量のウェーハ
損失を最小化させることの出来る工程であって、信頼性
及び経済性の向上が図れる。
【図面の簡単な説明】
第１図は、絶縁物質の上部に第１金属層を蒸着し、パタ
ーン工程を施した状態の断面図、 第２図は、第１１１２１の構造の上に第１絶縁層として
酸１ヒ膜を一定の厚さで形成させた断面口、 第３図は、上記第１　Ｌ、７．０酸化膜の上部にＳ、Ｏ
，Ｇｎ薄膜を一定の厚さで形成させ、更に一定の厚さを
部分的蝕刻を施して平坦化させた断面図、 第４図は、Ｓ、Ｏ，Ｇ薄膜が形成された第３図構造の上
部に第２絶縁層として第２　Ｌ、７．０酸化膜を一定に
形成した後、その上に第２金属層を蒸着し、パターン工
程を形成させた断面図である。 図面中、１は絶縁物質、２は第１金属層、３は第１　Ｌ
、７．０酸化膜、４はＳ、Ｏ，Ｇ（Ｓｐｉｎ−ｏｎ−Ｇ
ｌａｓｓ）薄膜、５は、第２　Ｌ、Ｔ、０酸１ヒ膜、６
は第２金属層である。 −１呵 手続補正書坊幻

Claims (1)

  1. 【特許請求の範囲】 １、高集積半導体素子の多層金属膜製造工程で段差の発
    生を平坦化させ、各々の金属層間を絶縁させるために形
    成されるＳ．Ｏ．Ｇ薄膜の硬化方法に於いて、 紫外線焼き装備のチャンバ内の温度を予定された最初温
    度に設定する段階と、 硬化しようとするＳ．Ｏ．Ｇ薄膜をチャンバ内に入れた
    後、上記最初設定温度から特定温度増加率を持って予定
    の最高温度まで徐々に上昇させて焼く段階と、 上記最高温度で予定時間の間上記Ｓ．Ｏ．Ｇ薄膜を焼き
    続ける工程と同時に光原偏光器により上記Ｓ．Ｏ．Ｇ薄
    膜上部に予定された特定波長の紫外線を同時に照射する
    段階と、 上記紫外線の照射を遮断した後、特定の温度減少率を持
    って予定の最低温度まで冷却する段階とになることを特
    徴とする紫外線を利用したＳ．Ｏ．Ｇ薄膜の硬化方法。 ２、チャンバ内の最初設定温度は２００℃にセットさせ
    ることを特徴とする請求範囲第１項記載の紫外線を利用
    したＳ．Ｏ．Ｇ薄膜の硬化方法。 ３、上記チャンバ内のＳ．Ｏ．Ｇ薄膜を上記最初設定温
    度から最高温度まで徐々に上昇させて焼く段階は、 上記チャンバ内の最初設定温度２００℃から最高温度２
    ４０℃まで３０秒間徐々に上昇させて焼く段階であるこ
    とを特徴とする請求範囲第１項記載の紫外線を利用した
    Ｓ．Ｏ．Ｇ薄膜の硬化方法。 ４、上記チャンバ内のＳ．Ｏ．Ｇ薄膜を最高温度で予定
    時間の間焼き続ける工程と同時に紫外線を照射する段階
    は、 上記最高温度２４０℃で１２０秒間焼き続けるとともに
    紫外線特定波長３００ｎｍで照射する段階であることを
    特徴とする請求範囲第１項記載の紫外線を利用したＳ．
    Ｏ．Ｇ薄膜の硬化方法。 ５、上記紫外線照射段階の後、上記チャンバ内のＳ．Ｏ
    ．Ｇ薄膜を予定の最低温度まで冷却する段階は、 上記最高温度２４０℃から最低温度１３０℃まで徐々に
    冷却させることを特徴とする請求範囲第１項記載の紫外
    線を利用したＳ．Ｏ．Ｇ薄膜の硬化方法。
JP1332527A 1988-12-20 1989-12-20 紫外線を利用したスピン・オン・ガラス薄膜の硬化方法 Pending JPH02260534A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4135810A1 (de) * 1990-10-30 1992-05-07 Mitsubishi Electric Corp Halbleitereinrichtung und verfahren zu deren herstellung
JPH04180226A (ja) * 1990-11-15 1992-06-26 Handotai Process Kenkyusho:Kk 半導体製造装置及び半導体装置の製造方法
US5459105A (en) * 1990-10-30 1995-10-17 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having multilayer insulating films
WO2005108468A1 (ja) * 2004-05-11 2005-11-17 Jsr Corporation 有機シリカ系膜の形成方法、有機シリカ系膜、配線構造体、半導体装置、および膜形成用組成物

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270267A (en) * 1989-05-31 1993-12-14 Mitel Corporation Curing and passivation of spin on glasses by a plasma process wherein an external polarization field is applied to the substrate
JP2926864B2 (ja) * 1990-04-12 1999-07-28 ソニー株式会社 銅系金属膜のエッチング方法
US5215933A (en) * 1990-05-11 1993-06-01 Kabushiki Kaisha Toshiba Method of manufacturing nonvolatile semiconductor memory device
US5290399A (en) * 1991-02-05 1994-03-01 Advanced Micro Devices, Inc. Surface planarizing methods for integrated circuit devices
US5137844A (en) * 1991-04-05 1992-08-11 Polaroid Corporation Process to adjust output of light emitters
US5426058A (en) * 1991-07-12 1995-06-20 Sharp Kabushiki Kaisha Method of manufacturing solid-state imaging device
US5192697A (en) * 1992-01-27 1993-03-09 Chartered Semiconductor Manufacturing Pte Ltd. SOG curing by ion implantation
US6133050A (en) * 1992-10-23 2000-10-17 Symetrix Corporation UV radiation process for making electronic devices having low-leakage-current and low-polarization fatigue
US5312512A (en) * 1992-10-23 1994-05-17 Ncr Corporation Global planarization using SOG and CMP
JPH06168970A (ja) * 1992-11-27 1994-06-14 Fuji Xerox Co Ltd 半導体素子の製造方法
KR950034495A (ko) * 1994-04-20 1995-12-28 윌리엄 이.힐러 반도체 장치 제조를 위한 고 수율 광 경화 공정
US5461010A (en) * 1994-06-13 1995-10-24 Industrial Technology Research Institute Two step etch back spin-on-glass process for semiconductor planarization
DE69535488T2 (de) * 1994-08-31 2008-01-03 Texas Instruments Inc., Dallas Verfahren zur Isolierung von Leitungen unter Verwendung von Materialien mit niedriger dielektrischer Konstante und damit hergestellte Strukturen
JP3015717B2 (ja) * 1994-09-14 2000-03-06 三洋電機株式会社 半導体装置の製造方法および半導体装置
US5710460A (en) * 1995-04-21 1998-01-20 International Business Machines Corporation Structure for reducing microelectronic short circuits using spin-on glass as part of the interlayer dielectric
MY113904A (en) * 1995-05-08 2002-06-29 Electron Vision Corp Method for curing spin-on-glass film utilizing electron beam radiation
US6607991B1 (en) 1995-05-08 2003-08-19 Electron Vision Corporation Method for curing spin-on dielectric films utilizing electron beam radiation
JPH0964037A (ja) * 1995-08-23 1997-03-07 Mitsubishi Electric Corp 半導体装置の製造方法
US6268657B1 (en) 1995-09-14 2001-07-31 Sanyo Electric Co., Ltd. Semiconductor devices and an insulating layer with an impurity
US5552343A (en) * 1995-10-19 1996-09-03 Taiwan Semiconductor Manufacturing Company Method for tapered contact formation
JP2825077B2 (ja) * 1996-01-26 1998-11-18 日本電気株式会社 半導体装置の製造方法および製造装置
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
US5866481A (en) * 1996-06-07 1999-02-02 Taiwan Semiconductor Manufacturing Company Ltd. Selective partial curing of spin-on-glass by ultraviolet radiation to protect integrated circuit dice near the wafer edge
KR100383498B1 (ko) 1996-08-30 2003-08-19 산요 덴키 가부시키가이샤 반도체 장치 제조방법
US6288438B1 (en) 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
KR100238252B1 (ko) * 1996-09-13 2000-01-15 윤종용 Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법
JP3015767B2 (ja) * 1996-12-25 2000-03-06 三洋電機株式会社 半導体装置の製造方法及び半導体装置
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP2975934B2 (ja) 1997-09-26 1999-11-10 三洋電機株式会社 半導体装置の製造方法及び半導体装置
EP0954017A3 (en) * 1998-04-16 2000-08-09 STMicroelectronics, Inc. A semiconductor structure having an improved pre-metal dielectric stack
US6794283B2 (en) 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
US6121130A (en) * 1998-11-16 2000-09-19 Chartered Semiconductor Manufacturing Ltd. Laser curing of spin-on dielectric thin films
EP1139404A1 (en) 2000-03-31 2001-10-04 Applied Materials, Inc. Low thermal budget solution for PMD application using SACVD layer
US6917110B2 (en) * 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
US7520936B2 (en) * 2003-02-12 2009-04-21 Tokyo Electron Limited Hardening processing apparatus, hardening processing method, and coating film forming apparatus
US20080038527A1 (en) * 2004-05-11 2008-02-14 Jsr Corporation Method for Forming Organic Silica Film, Organic Silica Film, Wiring Structure, Semiconductor Device, and Composition for Film Formation
DE102006015096B4 (de) * 2006-03-31 2011-08-18 Globalfoundries Inc. Verfahren zur Verringerung der durch Polieren hervorgerufenen Schäden in einer Kontaktstruktur durch Bilden einer Deckschicht
KR100800495B1 (ko) 2007-02-27 2008-02-04 삼성전자주식회사 반도체 장치의 제조방법
US7999355B2 (en) * 2008-07-11 2011-08-16 Air Products And Chemicals, Inc. Aminosilanes for shallow trench isolation films
US20150206794A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Removing Micro Scratches In Chemical Mechanical Polishing Processes

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63289939A (ja) * 1987-05-22 1988-11-28 Tokyo Ohka Kogyo Co Ltd シリカ系被膜の膜質改善方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
US4894351A (en) * 1988-02-16 1990-01-16 Sprague Electric Company Method for making a silicon IC with planar double layer metal conductors system
US4913930A (en) * 1988-06-28 1990-04-03 Wacker Silicones Corporation Method for coating semiconductor components on a dielectric film
US4885262A (en) * 1989-03-08 1989-12-05 Intel Corporation Chemical modification of spin-on glass for improved performance in IC fabrication

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63289939A (ja) * 1987-05-22 1988-11-28 Tokyo Ohka Kogyo Co Ltd シリカ系被膜の膜質改善方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4135810A1 (de) * 1990-10-30 1992-05-07 Mitsubishi Electric Corp Halbleitereinrichtung und verfahren zu deren herstellung
US5459105A (en) * 1990-10-30 1995-10-17 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having multilayer insulating films
US5721156A (en) * 1990-10-30 1998-02-24 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device with a planarized integrated circuit
DE4135810C2 (de) * 1990-10-30 2000-04-13 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Zwischenschichtisolierfilm und Verfahren zu deren Herstellung
JPH04180226A (ja) * 1990-11-15 1992-06-26 Handotai Process Kenkyusho:Kk 半導体製造装置及び半導体装置の製造方法
WO2005108468A1 (ja) * 2004-05-11 2005-11-17 Jsr Corporation 有機シリカ系膜の形成方法、有機シリカ系膜、配線構造体、半導体装置、および膜形成用組成物
US8268403B2 (en) 2004-05-11 2012-09-18 Jsr Corporation Method for forming organic silica film, organic silica film, wiring structure, semiconductor device, and composition for film formation

Also Published As

Publication number Publication date
US4983546A (en) 1991-01-08
TW222344B (ja) 1994-04-11
KR910008980B1 (ko) 1991-10-26
KR900010933A (ko) 1990-07-11

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