JP7504243B2 - 電力半導体装置及びその製造方法 - Google Patents

電力半導体装置及びその製造方法 Download PDF

Info

Publication number
JP7504243B2
JP7504243B2 JP2023006305A JP2023006305A JP7504243B2 JP 7504243 B2 JP7504243 B2 JP 7504243B2 JP 2023006305 A JP2023006305 A JP 2023006305A JP 2023006305 A JP2023006305 A JP 2023006305A JP 7504243 B2 JP7504243 B2 JP 7504243B2
Authority
JP
Japan
Prior art keywords
terminal
package
width
power semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023006305A
Other languages
English (en)
Other versions
JP2023033569A (ja
Inventor
慶太郎 市川
武敏 鹿野
裕二 四ヶ所
史倫 河原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2023006305A priority Critical patent/JP7504243B2/ja
Publication of JP2023033569A publication Critical patent/JP2023033569A/ja
Application granted granted Critical
Publication of JP7504243B2 publication Critical patent/JP7504243B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、リードフレームを用いた電力半導体装置及びその製造方法に関するものである。
従来のリードフレームを用いた半導体装置では、タイバーカット後、タイバーカット跡の残部により、隣り合う端子間の絶縁性が低下しないように、タイバーとともに端子の一部を切断し、除去している。（例えば、特許文献１参照）
特開２０１３－４７７１号公報（段落００２４、００２８、図１～３、図５）
このような半導体装置の端子形状では、端子としての剛性を確保できず、タイバーカットし、リードフォーミング後、端子が変形、湾曲してしまい、端子の先端位置がずれてしまうことがあった。その結果、端子間の絶縁性、制御回路を有した制御基板のスルーホールに対し端子の挿入、実装性に影響を及ぼす場合があった。
本発明は、上述のような問題を解決するためになされたものであり、端子の変形、湾曲を抑制することにより、端子間の絶縁性確保、制御基板への実装性を容易にしたリードフレームを用いた電力半導体装置を提供することを目的とする。
また端子の変形、湾曲を抑制し、端子間の絶縁性確保、制御基板への実装性を容易にしたリードフレームを用いた電力半導体装置の製造方法を提供することを目的とする。
本発明にかかる電力半導体装置は、半導体素子を封止したパッケージと、パッケージの側面から露出し、折り曲がっている端子と、端子の折り曲がった部分であり、幅は端子の先端幅より大きい端子曲げ部とを備え、端子曲げ部よりパッケージから遠い部分の端子の幅は端子曲げ部の幅より小さく、端子の端子曲げ部のパッケージ側において、隣り合う端子側方向に凹みがあり、凹みがある端子の幅は、端子の先端幅より大きく、パッケージに接している端子幅より小さい幅を備える。
また、本発明にかかる電力半導体装置の製造方法は、封止されたリードフレームを有するパッケージにおいて、端子の曲げ部の幅が、端子の曲げ部より先端側の部分の幅より大きくなり、端子の曲げ部のパッケージ側において、隣り合う端子側方向に凹みがあり、凹みがある端子の幅は、端子の先端幅より大きく、パッケージに接している端子幅より小さい幅となるようにタイバーカット金型がリードフレームのタイバーをカットし除去する工程と、めっき装置が端子をめっきする工程と、リードカット金型がリードフレームのリードをカットし除去する工程と、リードフォーミング金型が曲げ部で端子を折り曲げる工程とを備えた電力半導体装置の製造方法である。
本発明にかかる電力半導体装置によれば、隣り合う端子間の絶縁性、制御基板への実装性を容易に確保することができる。
また本発明にかかる電力半導体装置の製造方法によれば、隣り合う端子間の絶縁性、制御基板への実装性を容易に可能とする電力半導体装置を得ることができる。
実施の形態１にかかる電力半導体装置を示す平面図である。 実施の形態１にかかる電力半導体装置を示す側面図である。 実施の形態１にかかる電力半導体装置を示す拡大側面図である。 実施の形態１にかかる電力半導体装置を示す拡大平面図である。 実施の形態１にかかる電力半導体装置の製造方法を示すフローチャートである。 実施の形態１にかかる封止後のリードフレームを有するパッケージを示す平面図である。 実施の形態１にかかるタイバーカットを示す平面図である。 実施の形態１にかかるタイバーカット後のパッケージを示す平面図である。 実施の形態１にかかるリードカット後のパッケージを示す平面図である。 実施の形態１にかかるリードカット後のパッケージを示す拡大平面図である。 実施の形態２にかかる電力半導体装置を示す平面図である。 実施の形態２にかかる電力半導体装置を示す側面図である。 実施の形態２にかかる電力半導体装置を示す拡大平面図である。 実施の形態２にかかる封止後のリードフレームを有するパッケージを示す平面図である。 実施の形態２にかかるタイバーカットを示す平面図である。 実施の形態２にかかるタイバーカット後のパッケージを示す平面図である。 実施の形態２にかかるリードカット後のパッケージを示す拡大平面図である。 実施の形態３にかかる電力半導体装置を示す平面図である。 実施の形態３にかかる電力半導体装置を示す側面図である。 実施の形態３にかかる封止後のリードフレームを有したパッケージを示す平面図である。 実施の形態３にかかるタイバーカットを示す平面図である。 実施の形態３にかかるタイバーカット後のパッケージを示す平面図である。 実施の形態３にかかるリードカット後のパッケージを示す平面図である。 実施の形態４にかかる電力半導体装置を示す平面図である。 実施の形態４にかかる電力半導体装置を示す側面図である。 実施の形態４にかかる封止後のリードフレームを有したパッケージを示す平面図である。 実施の形態４にかかる封止後のリードフレームを有したパッケージを示す側面図である。 実施の形態４にかかるタイバーカット後のパッケージを示す平面図である。 実施の形態４にかかるリードカット後のパッケージを示す平面図である。 実施の形態４にかかるリードカット後のパッケージを示す側面図である。
実施の形態１．
実施の形態１にかかる電力半導体装置の構成を説明する。図１は、実施の形態１にかかる電力半導体装置を示す平面図、図２は、図１を紙面右からみた電力半導体装置を示す側面図である。
図１及び図２に示すように、電力半導体装置は、パッケージ１と、パッケージ１から露出している端子３から構成されている。パッケージ１は、樹脂を用いて、トランスファーモールドにより封止されている。パッケージ１の内部には、リードフレーム２上に半導体素子が搭載されており、金属ワイヤにて内部配線され、端子３に接続している。端子３は、パッケージ１から複数露出しており、図示しない制御回路を有した制御基板のスルーホールに挿入され、実装される。また電力半導体装置の仕様に応じて、必要な個数の電力半導体素子を搭載することができる。なおパッケージ１内部の半導体素子及び金属ワイヤの図示は省略する。
パッケージ１を封止している樹脂は、エポキシ樹脂を用いて構成されているが、これに限定されるものではなく、所望の弾性率と密着性を有する樹脂であればよい。
半導体素子は、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ―Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ダイオードである。なおＳｉ製に限らず、ＳｉＣもしくはＧａＮ製でもかまわない。
金属ワイヤは、Ａｌワイヤ、Ａｕワイヤ、Ａｇワイヤ、またはＣｕワイヤのいずれかであり、ワイヤボンディングにより、パッケージ１の内部を配線接続している。金属ワイヤ材、金属ワイヤ径は、金属ワイヤを流れる電流容量に応じて使い分けされている。
端子３は、０．３～１．０ｍｍの厚みであり、パッケージ１に対し、対向した側面から露出している。通常、銅を用いて形成されるが、これに限定されるものではなく、必要な放熱特性を有する材料であれば特に限定されるものではない。例えばＡｌを用いても良く、銅／インバー／銅などの複合材料を用いても良く、またＣｕＭｏなどの合金を用いてもよい。
図３は、図１において破線で囲まれた範囲Ａを抜き出して拡大した側面図である。図４は、図１において破線で囲まれた範囲Ａを抜き出して拡大した平面図である。
図２及び図３に示すように、端子３は、端子曲げ部４において、リードフォーミング金型により曲げ加工され、ほぼ直角に折り曲がっている。端子３は、図１の紙面裏側から表側に向かって折り曲がっている。端子曲げ部４において、図３に示した矢印の方向に圧縮応力が生じる。従って、端子曲げ部４は、リードフォーミング金型による曲げ加工によって変形するため、図１に示されたパッケージ１の長手方向、つまり隣の端子３に向かって、リードフォーミング金型により曲げ加工される前の幅より大きくなる。
しかしながら、図４の矢印が示すように、隣り合う端子３において、端子曲げ部４における空間絶縁距離は、端子３のパッケージ１側における空間絶縁距離以上となっている。
この理由は、リードフォーミング前の形状である図１０に示すように、端子曲げ部４の幅を端子３のパッケージ１に接している幅より小さい形状とすることにより、リードフォーミング後、隣の端子３に向かって変形する端子曲げ部４においても、隣の端子３の端子曲げ部４に対し空間絶縁距離を確保することができる。なお制御基板に実装する端子３の先端の幅は、端子曲げ部４の幅より小さい。
このように隣り合う端子３の間において、絶縁性を確保できる。また端子３においてパッケージ１側の幅は大きく剛性があるので、複数ある端子３の先端位置の配置がずれることはない。従って、電力半導体装置から制御基板への実装が容易に可能となる。
次に、電力半導体装置の製造方法について説明する。
電力半導体装置の製造方法に関するフローチャートを図５に示す。
はじめに、図６に示すようなトランスファーモールドにより封止され、リードフレーム２を用いたパッケージ１を準備する（Ｓ１０１）。リードフレーム２の中に、端子３、タイバー５が含まれている。従って、リードフレーム２の厚みは、０．３～１．０ｍｍである。図示は省略しているが、トランスファーモールド時に生じたレジンをカットし除去したものである。
次に、図６の範囲Ｂを抜き出して拡大した平面図である図７に示すように、タイバーカット金型６により、せん断加工し、タイバー５を切断し除去する(Ｓ１０２)。タイバーカット後の平面図を図８に示す。その後、図８に示す端子３を含むリードフレーム２をめっきする(Ｓ１０３)。めっきは、Ｓｎを主成分としためっきである。めっき後、リードカット金型を用いて、せん断加工により、リードフレーム２のリードをカットし除去する(Ｓ１０４)。リードカット後の平面図を図９に示す。また図９の範囲Ｃを抜き出した拡大平面図を図１０に示す。
このように、隣り合う端子３において、端子曲げ部４の幅が制御基板に実装する端子３の先端の幅より大きく、端子３のパッケージ１に接している幅より小さいので、リードフォーミング前の端子曲げ部４における空間絶縁距離は、端子３のパッケージ１側における空間絶縁距離より大きい。図９の状態からリードフォーミング金型により、端子３は折り曲げられ、図１に示す端子３を有する電力半導体装置を得ることができる（Ｓ１０５）。
図９に示す端子３をリードフォーミングすると、端子曲げ部４に対する圧縮応力により隣の端子方向に変形するが、隣り合う端子３の端子曲げ部４における空間絶縁距離は、端子３のパッケージ１側における空間絶縁距離以上となる。
従って、隣り合う端子３の間において空間絶縁距離を確保することができるので、異極である隣の端子３との絶縁性を確保することができる。また端子３の幅は、制御基板に実装される先端部よりもパッケージ１側の方を大きくしているため(１．５～４倍)、剛性を確保できる。つまりリードカット後においても端子３の変形、湾曲を抑制することができる。よって、制御基板への挿入、実装を容易にすることができる。
また電力半導体装置は、省エネ化を実現可能とするので、産業用途をはじめ、使用用途が拡大しており、電流は数Ａクラスから２０～７５Ａクラス、素子耐圧は６００Ｖクラスから１２００Ｖクラスへと高出力化している。しかしながら、電力半導体装置を用いたシステムのサイズ制約、同一の制御回路への実装を求められている関係上、パッケージ１のサイズに加えて、端子３の配置を変更するのは難しい。
ところが、本発明の電力半導体装置及びその製造方法を用いることにより、高出力仕様をはじめとした各仕様に対応することができるため、パッケージ１の端子３の配置を変更することなく、共通化されたパッケージ１及び端子３にて対応することができる。例えば、隣り合う端子３の間の空間絶縁距離が不足すれば、リードフレーム２の形状、高価なモールド金型の変更をする必要なく、タイバー金型６の調整のみにより、不足している空間絶縁距離に応じてタイバー５をカットし、リードフォーミング加工にて端子曲げし、隣り合う端子３の間において必要な空間絶縁距離を確保することができる。
実施の形態１では、半導体素子が封止され、リードフレーム２を有したパッケージ１において、パッケージ１に接している端子３の幅より小さい幅となるようにタイバーをカットし、めっき、リードカット、リードフォーミングを経て、パッケージの側面から露出し、折り曲がった端子曲げ部４の幅は、パッケージ１に接している端子３の幅以下となる。
以上のような構成としたことにより、隣り合う端子３の間の空間絶縁距離を確保することができ、隣り合う端子３の間において絶縁性を確保することができる。さらに端子３のパッケージ１側の幅は大きく剛性を確保しているので、端子３を変形、湾曲することはない。よって、制御基板への実装性を容易にすることができる。
また電力半導体装置の仕様に応じて、パッケージ1、端子３の位置を変更することなく、タイバーカット金型６の調整により、隣り合う端子３の間において必要な空間絶縁距離を確保することができる。また同一制御基板への実装を可能とする。
端子３の形状は全て同一である必要はなく、電力半導体装置の平面を示す図１の紙面下側の端子のように隣り合う端子３の間の距離が十分にあり、リードフォーミング後、隣り合う端子３の端子曲げ部４の空間絶縁距離が十分に確保できる場合は、図１０に示すような段々形状となっている端子３のような形状にする必要はなく、図１０に示す端子曲げ部４の幅は端子３のパッケージと接している幅と同一のストレート形状でもかまわない。つまりリードフォーミング後、隣り合う端子曲げ部４において、電力半導体装置の仕様に応じて必要な空間絶縁距離を確保し、端子３の間において絶縁性を確保できればよい。
また本発明は、制御基板のスルーホールに挿入し実装する電力半導体装置だけでなく、制御基板に面実装する電力半導体装置にも適用することができる。リードフォーミング後の形状が異なるのみである。
実施の形態２．
図１１は、実施の形態２にかかる電力半導体装置を示す平面図、図１２は、実施の形態２にかかる電力半導体装置を示す側面図である。なお本実施の形態における電力半導体装置及びその製造方法は、多くの構成が実施の形態１と共通する。このため、実施の形態１における電力半導体装置及びその製造方法と異なる点について説明するとともに、同一または対応する構成については同じ符号を付けて示し、その説明を省略する。実施の形態１とは、図１３、図１５～図１７に示すように端子３の端子曲げ４のパッケージ１側において、隣り合う端子３側に凹みを設けた構成が相違している。
図１３は、図１１において破線で囲まれた範囲Ｄを拡大した平面図である。実施の形態１同様に、隣り合う端子３において、端子曲げ部４における空間絶縁距離は、端子３のパッケージ１側の空間絶縁距離以上となっている。
タイバーカット金型６の使用頻度により、金型の摩耗、金型角部の鈍化、クリアランスなどの影響により、タイバーカット工程にてヒゲ状のバリが発生する場合がある。
そこで、図１４の破線で囲まれた範囲Ｅを拡大した平面図である図１５に示すように、タイバー５からパッケージ１側において、端子３の幅方向に対し両側に凹状の切り欠けを設ける。なお凹部の端子３幅は、端子３の先端幅より大きい。従って、端子３の剛性は確保可能である。
このようにタイバーカット金型６の角部がタイバー５に接しない状態で、タイバーカットする。こうすることにより、タイバーカット工程にて、バリの発生を抑制することができる。また高価なタイバーカット金型６の使用寿命を向上することができる。タイバーカット後の平面図を図１６に示す。
次に、リードフレーム２をリードカットし(図１７)、リードフォーミングにより、図１１及び図１２に示すような電力半導体を得ることができる。
図１７に示すように、端子曲げ部４の幅は、端子３のパッケージに接している幅より小さい形状とすることで、リードフォーミング後、端子曲げ部４における空間絶縁距離を確保することができる。なお制御基板に実装する端子３の先端の幅は、端子曲げ部４の幅より小さい。
実施の形態２においても、半導体素子が封止され、リードフレーム２を有したパッケージ１において、パッケージ１に接している端子３の幅より小さい幅となるようにタイバー５をタイバーカット金型６に負担をかけずカットし、めっき、リードカット、リードフォーミングを経て、パッケージ１の側面から露出し、折り曲がっている端子３の端子曲げ部４の幅は、パッケージ１に接している端子３の幅以下となる。以上のような構成としたことにより、隣り合う端子３の間の空間絶縁距離を確保することができ、隣り合う端子３の間において絶縁性を確保することができる。さらに端子３のパッケージ１側の幅は大きく剛性を確保しているので、端子３を変形、湾曲することなく、制御基板への実装性を容易にすることができる。
また電力半導体装置の仕様に応じて、パッケージ1、端子３の位置を変更することなく、タイバーカット金型６の調整により、隣り合う端子３の間の空間絶縁距離を確保することができる。また同一制御基板への実装を可能とする。
またタイバーカット工程で発生するバリを抑制することができ、隣り合う端子３の間の空間絶縁距離を確保することができる。またタイバーカット金型の使用寿命を向上させることができる。
実施の形態３．
図１８は、実施の形態３にかかる電力半導体装置を示す平面図、図１９は、実施の形態３にかかる電力半導体装置を示す側面図である。なお本実施の形態における電力半導体装置及びその製造方法は、多くの構成が実施の形態１と共通する。このため、実施の形態１における電力半導体装置及びその製造方法と異なる点について説明するとともに、同一または対応する構成については同じ符号を付けて示し、その説明を省略する。実施の形態１とは、図１８、図２０～図２３に示すように端子３の端子曲げ部４の内側に、コイニング７による溝を設けた構成が相違している。
図１８に示すように、実施の形態１同様、隣り合う端子３において、端子曲げ部４における空間絶縁距離は、端子３のパッケージ１側の空間絶縁距離以上となっている。
コイニング７を行ったリードフレームを有したパッケージ１を図２０に示す。リードフォーミング工程にて端子曲げ部４に該当するタイバー５において、リードフレーム２の厚さに対し２０％程の深さの溝形状が設けられている。コイニング７は、プレス加工し凹ませているので、生産性に優れている。
次に、実施の形態１のように、タイバーカットし（図２１、図２２）、めっき、リードフレーム２のリードをカットし除去し(図２３)、リードフォーミングすることにより、図１８及び図１９に示すような電力半導体装置を得ることができる。
リードフレーム２はコイニング７されているため、リードフォーミング工程では、端子３を精度よく折り曲げやすくなるため、隣り合う端子３の間の空間絶縁距離を狙い通り確保することができる。また制御基板への実装においても、精度よい曲げ加工により、端子３の先端位置の配置がずれることを抑制でき、容易に実装することができる。
実施の形態３においても、半導体素子が封止され、リードフレーム２を有したパッケージ１において、パッケージ１に接している端子３の幅より小さい幅となるようにタイバー５をカットし、めっき、リードカット、容易に精度よくリードフォーミングを行うことができる。パッケージ１の側面から露出し、折り曲がっている端子３の幅は、パッケージ１に接している端子３の幅以下となる。以上のような構成としたことにより、隣り合う端子３の間の空間絶縁距離を確保することができ、隣り合う端子３の間において絶縁性を確保することができる。さらに端子３のパッケージ１側の幅は大きく剛性を確保しているので、端子３を変形、湾曲することなく、制御基板への実装性を容易にすることができる。
また電力半導体装置の仕様に応じて、パッケージ1、端子３の位置を変更することなく、タイバーカット金型６の調整により、隣り合う端子３の間の空間絶縁距離を確保することができる。また同一制御基板への実装を可能とする。
なおコイング７は、リードフレームの片面だけでなく、両面に行ってもよい。
実施の形態４．
図２４は、実施の形態４にかかる電力半導体装置を示す平面図、図２５は、実施の形態４にかかる電力半導体装置を示す側面図である。なお本実施の形態における電力半導体装置及びその製造方法は、多くの構成が実施の形態１と共通する。このため、実施の形態１における電力半導体装置及びその製造方法と異なる点について説明するとともに、同一または対応する構成については同じ符号を付けて示し、その説明を省略する。実施の形態１とは、図２４～図２８、図３０に示すように、対向した側に異なった厚さを用いた端子３を設けた構成が相違している。
図２４に示すように、実施の形態１同様、隣り合う端子３において、端子曲げ部４における空間絶縁距離は、端子３のパッケージ１側の空間絶縁距離以上となっている。
図２６に封止後のリードフレーム有した電力半導体装置の平面図を示し、図２７にその側面図を示す。図２６及び図２７に示すように、リードフレーム２が対向するように厚みが異なっている。実施の形態１同様に、タイバーカットし（図２８）、めっき、リードカットを行う（図２９及び図３０）。従って、図２５に示すように、端子３の厚みは異なっている。端子３の厚みは、０．３～１．０ｍｍであり、対向するもう一方の端子３の厚みは、１．５倍程度となる。電流が高出力化する電力半導体装置に対応することができる。
また電力半導体装置の仕様に対応し、例えば、ＭＯＳＦＥＴ、ＩＧＢＴ等の半導体素子から接続された端子３であれば、流れる電流値が大きくなるので、端子３の厚みは大きくなる。一方、ＩＣ等の半導体素子から接続された端子３であれば、流れる電流値が小さいので、端子３の厚みは小さくてよい。このように電流値に応じることにより、電力半導体装置の軽量化を図ることができる。
実施の形態４においても、半導体素子が封止された、リードフレーム２を有したパッケージ１において、パッケージ１に接している端子３の幅より小さい幅となるようにタイバー５をカットし、めっき、リードカット、リードフォーミングを行う。パッケージの側面から露出し、折り曲がっている端子３の幅は、パッケージ１に接している端子３の幅以下となる。以上のような構成としたことにより、隣り合う端子３の間の空間絶縁距離を確保することができ、隣り合う端子３の間において絶縁性を確保することができる。さらに端子３のパッケージ１側の幅は大きく剛性を確保しているので、端子３を変形、湾曲することなく、制御基板への実装性を容易にすることができる。
また電力半導体装置の仕様に応じて、パッケージ1、端子３の位置を変更することなく、タイバーカット金型６の調整 により、隣り合う端子３の間の空間絶縁距離を確保することができる。また同一制御基板への実装を可能とする。
なお本発明は、発明の範囲内において、各実施の形態を自由に組み合わせることや、各実施の形態を適宜、変形、省略することが可能である。
１ パッケージ
２ リードフレーム
３ 端子
４ 端子曲げ部
５ タイバー
６ タイバーカット金型
７ コイニング

Claims (5)

  1. 半導体素子を封止したパッケージと、
    前記パッケージの側面から露出し、折り曲がっている複数の端子と、
    前記端子の折り曲がった部分であり、幅は前記端子の先端幅より大きい端子曲げ部と、
    を備え、
    前記端子曲げ部より前記パッケージから遠い部分の前記端子の幅は前記端子曲げ部の幅より小さく、
    前記端子の前記端子曲げ部のパッケージ側において、隣り合う端子側方向に凹みがあり、前記凹みがある前記端子の幅は、前記端子の先端幅より大きく、前記パッケージに接している端子幅より小さい幅を備えた電力半導体装置。
  2. 前記端子曲げ部より前記パッケージから遠い部分において、隣り合う端子側方向に凹みを有さない請求項１に記載の電力半導体装置。
  3. 前記端子の前記端子曲げ部にコイニング処理された溝を備えた請求項１または請求項２に記載の電力半導体装置。
  4. 前記端子は、対向した向きで異なった厚みを備えた請求項１から請求項３のいずれか１項に記載の電力半導体装置。
  5. 封止されたリードフレームを有するパッケージにおいて、端子の曲げ部の幅が、前記端子の前記曲げ部より先端側の部分の幅より大きくなり、前記端子の前記曲げ部のパッケージ側において、隣り合う端子側方向に凹みがあり、前記凹みがある前記端子の幅は、前記端子の先端幅より大きく、前記パッケージに接している端子幅より小さい幅となるようにタイバーカット金型が前記リードフレームのタイバーをカットし除去する工程と、
    めっき装置が前記端子をめっきする工程と、
    リードカット金型が前記リードフレームのリードをカットし除去する工程と、
    リードフォーミング金型が前記曲げ部で前記端子を折り曲げる工程と、
    を備えた電力半導体装置の製造方法。
JP2023006305A 2019-03-22 2023-01-19 電力半導体装置及びその製造方法 Active JP7504243B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023006305A JP7504243B2 (ja) 2019-03-22 2023-01-19 電力半導体装置及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019054863A JP7215271B2 (ja) 2019-03-22 2019-03-22 電力半導体装置及びその製造方法
JP2023006305A JP7504243B2 (ja) 2019-03-22 2023-01-19 電力半導体装置及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019054863A Division JP7215271B2 (ja) 2019-03-22 2019-03-22 電力半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2023033569A JP2023033569A (ja) 2023-03-10
JP7504243B2 true JP7504243B2 (ja) 2024-06-21

Family

ID=72334408

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019054863A Active JP7215271B2 (ja) 2019-03-22 2019-03-22 電力半導体装置及びその製造方法
JP2023006305A Active JP7504243B2 (ja) 2019-03-22 2023-01-19 電力半導体装置及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019054863A Active JP7215271B2 (ja) 2019-03-22 2019-03-22 電力半導体装置及びその製造方法

Country Status (4)

Country Link
US (2) US11735509B2 (ja)
JP (2) JP7215271B2 (ja)
CN (1) CN111725151A (ja)
DE (1) DE102020203244A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7215271B2 (ja) * 2019-03-22 2023-01-31 三菱電機株式会社 電力半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259758A (ja) 2004-03-09 2005-09-22 Renesas Technology Corp 半導体装置及びその製造方法
JP2011091194A (ja) 2009-10-22 2011-05-06 Renesas Electronics Corp 半導体装置の製造方法および電子装置の製造方法
JP2015090960A (ja) 2013-11-07 2015-05-11 株式会社デンソー 半導体パッケージ

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6175553A (ja) * 1984-09-21 1986-04-17 Hitachi Tobu Semiconductor Ltd 電子部品
JPS6366956A (ja) * 1986-09-08 1988-03-25 Shinko Electric Ind Co Ltd 半導体装置
KR960006710B1 (ko) * 1987-02-25 1996-05-22 가부시기가이샤 히다찌세이사꾸쇼 면실장형 반도체집적회로장치 및 그 제조방법과 그 실장방법
US4987474A (en) * 1987-09-18 1991-01-22 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
JPH0212861A (ja) * 1988-06-30 1990-01-17 Nec Corp 樹脂封止型半導体装置
JPH03124010A (ja) * 1989-10-08 1991-05-27 Murata Mfg Co Ltd 電子部品の端子
US5294829A (en) * 1990-01-26 1994-03-15 Sgs-Thomson Microelectronics, Inc. IC package having direct attach backup battery
JPH05267524A (ja) 1992-03-24 1993-10-15 Fuji Electric Co Ltd 半導体装置の組立用リードフレーム
US5190473A (en) * 1992-05-18 1993-03-02 Amp Incorporated Microcoaxial cable connector
JPH0637223A (ja) * 1992-07-16 1994-02-10 Hitachi Ltd リードフレーム及びこれを用いた半導体装置
JPH06244346A (ja) * 1993-02-12 1994-09-02 Rohm Co Ltd 表面実装型半導体装置
JPH0730044A (ja) * 1993-07-15 1995-01-31 Fujitsu Ltd Ｌｓｉパッケージ
JPH07211849A (ja) * 1994-01-19 1995-08-11 Sony Corp リードフレーム
JPH088375A (ja) * 1994-06-23 1996-01-12 Hitachi Ltd 半導体装置およびその製造に使用されるリードフレーム並びに金型
JP2555989B2 (ja) 1994-08-23 1996-11-20 日本電気株式会社 樹脂封止型半導体装置およびリードフレーム
JPH08130284A (ja) * 1994-10-31 1996-05-21 Fuji Electric Co Ltd 半導体装置
JPH08250638A (ja) * 1995-03-08 1996-09-27 Nec Corp 半導体装置
JPH09213855A (ja) * 1996-01-30 1997-08-15 Nec Corp 中空プラスチックパッケージ用リードフレーム
US5736784A (en) * 1996-10-31 1998-04-07 Hewlett-Packard Co. Variable-width lead interconnection structure and method
JPH10242360A (ja) * 1997-02-25 1998-09-11 Oki Electric Ind Co Ltd 半導体装置
JP2000188366A (ja) * 1998-12-24 2000-07-04 Hitachi Ltd 半導体装置
JP2000294711A (ja) * 1999-04-06 2000-10-20 Sony Corp リードフレーム
JP3888228B2 (ja) * 2002-05-17 2007-02-28 株式会社デンソー センサ装置
US8169062B2 (en) * 2002-07-02 2012-05-01 Alpha And Omega Semiconductor Incorporated Integrated circuit package for semiconductior devices with improved electric resistance and inductance
KR100958422B1 (ko) * 2003-01-21 2010-05-18 페어차일드코리아반도체 주식회사 고전압 응용에 적합한 구조를 갖는 반도체 패키지
JP2005051109A (ja) 2003-07-30 2005-02-24 Matsushita Electric Ind Co Ltd パワー半導体モジュール
JP2006128517A (ja) 2004-10-29 2006-05-18 Kyocera Kinseki Corp 電子部品の製造方法
JP2007095852A (ja) * 2005-09-27 2007-04-12 Hitachi Cable Ltd 小型電子部品の製造方法
JP2008177381A (ja) * 2007-01-19 2008-07-31 Matsushita Electric Ind Co Ltd 熱伝導基板とその製造方法及びモジュール
US7821111B2 (en) * 2007-10-05 2010-10-26 Texas Instruments Incorporated Semiconductor device having grooved leads to confine solder wicking
CN201323195Y (zh) * 2008-10-29 2009-10-07 深圳市晶导电子有限公司 三极管
US8041221B2 (en) * 2009-11-11 2011-10-18 Elbex Video Ltd. Method and apparatus for coupling optical signal with packaged circuits via optical cables and lightguide couplers
JP5319571B2 (ja) * 2010-02-12 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2013004771A (ja) 2011-06-17 2013-01-07 Toyota Motor Corp タイバー除去方法
JP5755186B2 (ja) * 2012-06-25 2015-07-29 三菱電機株式会社 半導体装置の製造方法および半導体装置
JP6165525B2 (ja) * 2012-10-31 2017-07-19 株式会社東芝 半導体電力変換装置およびその製造方法
US9287200B2 (en) * 2013-06-27 2016-03-15 Freescale Semiconductor, Inc. Packaged semiconductor device
US9054092B2 (en) * 2013-10-28 2015-06-09 Texas Instruments Incorporated Method and apparatus for stopping resin bleed and mold flash on integrated circuit lead finishes
JP6154342B2 (ja) * 2013-12-06 2017-06-28 トヨタ自動車株式会社 半導体装置
JP2016072376A (ja) 2014-09-29 2016-05-09 ルネサスエレクトロニクス株式会社 半導体装置
WO2016080521A1 (ja) * 2014-11-20 2016-05-26 日本精工株式会社 電子部品搭載用放熱基板
WO2017154199A1 (ja) 2016-03-11 2017-09-14 新電元工業株式会社 半導体装置及びリードフレーム
JP6479258B2 (ja) * 2016-03-29 2019-03-06 三菱電機株式会社 樹脂封止型電力半導体装置の製造方法
JP6992399B2 (ja) 2017-10-19 2022-01-13 株式会社デンソー 半導体モジュール
US11502045B2 (en) * 2019-01-23 2022-11-15 Texas Instruments Incorporated Electronic device with step cut lead
JP7215271B2 (ja) * 2019-03-22 2023-01-31 三菱電機株式会社 電力半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259758A (ja) 2004-03-09 2005-09-22 Renesas Technology Corp 半導体装置及びその製造方法
JP2011091194A (ja) 2009-10-22 2011-05-06 Renesas Electronics Corp 半導体装置の製造方法および電子装置の製造方法
JP2015090960A (ja) 2013-11-07 2015-05-11 株式会社デンソー 半導体パッケージ

Also Published As

Publication number Publication date
US11735509B2 (en) 2023-08-22
US20200303295A1 (en) 2020-09-24
DE102020203244A1 (de) 2020-09-24
CN111725151A (zh) 2020-09-29
US20230335480A1 (en) 2023-10-19
JP2020155706A (ja) 2020-09-24
JP2023033569A (ja) 2023-03-10
JP7215271B2 (ja) 2023-01-31

Similar Documents

Publication Publication Date Title
JP5225513B2 (ja) プレスフィット端子および半導体装置
US7745929B2 (en) Semiconductor device and method for producing the same
CN104517913A (zh) 半导体装置及其制造方法
JP7504243B2 (ja) 電力半導体装置及びその製造方法
JP3994095B2 (ja) 面実装型電子部品
US11502045B2 (en) Electronic device with step cut lead
JP2012033665A (ja) 半導体装置及びその製造方法
US20060071307A1 (en) Lead frame and semiconductor package therefor
US10777489B2 (en) Semiconductor module
EP0086724A2 (en) Integrated circuit lead frame with improved power dissipation
US10600725B2 (en) Semiconductor module having a grooved clip frame
JP3666594B2 (ja) パッケージ型電子部品におけるリード端子の切断方法
JP2015153987A (ja) モールドパッケージ
JP7304830B2 (ja) トランスファーモールド型パワーモジュール、リードフレーム、およびトランスファーモールド型パワーモジュールの製造方法
JP3176067U (ja) 半導体装置
JP2006203048A (ja) 半導体装置
CN215896384U (zh) 一种具有防溢料功能的引线框架
JP4849802B2 (ja) 半導体装置
JP2007096357A (ja) 面実装型電子部品の製造方法
US11056422B2 (en) Semiconductor module
JP2008053515A (ja) 半導体装置およびその製造方法
JP6771502B2 (ja) 樹脂封止型半導体装置
JP2005158778A (ja) リードフレームの製造方法及び半導体装置の製造方法
JP4999492B2 (ja) 半導体装置用リードフレームの製造方法およびそれを用いた半導体装置
JP4583945B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230217

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240611

R150 Certificate of patent or registration of utility model

Ref document number: 7504243

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150