JP7240536B2 - 表示装置 - Google Patents

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Description

本発明の一態様は、酸化物半導体膜を有する半導体装置に関する。または本発明の一態
様は、当該半導体装置を有する表示装置に関する。または、本発明の一態様は、酸化物半
導体膜を有する半導体装置の作製方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロ
セス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に
関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装
置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トラ
ンジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注
目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような
電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコ
ンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注
目されている。
例えば、酸化物半導体として、自己整列トップゲート構造を有するトランジスタを作製
する技術が開示されている（特許文献１参照）。
特開２００９－２７８１１５号公報
酸化物半導体膜を有するトランジスタとしては、例えば、逆スタガ型（ボトムゲート構
造ともいう）またはスタガ型（トップゲート構造ともいう）等が挙げられる。酸化物半導
体膜を有するトランジスタを表示装置に適用する場合、スタガ型のトランジスタよりも逆
スタガ型のトランジスタの方が、作製工程が比較的簡単であり製造コストを抑えられるた
め、利用される場合が多い。
しかしながら、表示装置の画面の大型化、または表示装置の画質の高精細化（例えば、
４ｋ×２ｋ（水平方向画素数＝３８４０画素、垂直方向画素数＝２１６０画素）または８
ｋ×４ｋ（水平方向画素数＝７６８０画素、垂直方向画素数＝４３２０画素）に代表され
る高精細な表示装置）が進むと、逆スタガ型のトランジスタでは、ゲート電極とソース電
極及びドレイン電極との間の寄生容量があるため、該寄生容量によって信号遅延等が大き
くなり、表示装置の画質が劣化するという問題があった。また、逆スタガ型のトランジス
タの場合、スタガ型のトランジスタと比較して、トランジスタの占有面積が大きくなる場
合がある。
上記問題に鑑み、本発明の一態様においては、酸化物半導体膜を有する新規な半導体装
置を提供することを課題の１つとする。または、本発明の一態様においては、新規な半導
体装置の作製方法を提供することを課題の１つとする。または、本発明の一態様において
は、新規な表示装置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細
書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽
出することが可能である。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、を有する半導体装
置であって、第１のトランジスタは、第１のゲート電極と、第１のゲート電極上の第１の
絶縁膜と、第１の絶縁膜上の第１の酸化物半導体膜と、第１の酸化物半導体膜に電気的に
接続されるソース電極と、第１の酸化物半導体膜に電気的に接続されるドレイン電極と、
第１の酸化物半導体膜上の第２の絶縁膜と、第２の絶縁膜上の第２のゲート電極として機
能する第２の酸化物半導体膜と、第２の酸化物半導体膜上の第３の絶縁膜と、を有し、第
２のトランジスタは、第２の絶縁膜上の、チャネル領域、ソース領域及びドレイン領域を
含む第３の酸化物半導体膜と、チャネル領域上の第４の絶縁膜と、第４の絶縁膜上の第３
のゲート電極と、ソース領域、及びドレイン領域上の第３の絶縁膜と、を有する半導体装
置である。
また、本発明の他の一態様は、駆動回路部と、画素部と、を有する表示装置であって、
駆動回路部は、第１のトランジスタを有し、画素部は、第２のトランジスタを有し、第１
のトランジスタは、第１のゲート電極と、第１のゲート電極上の第１の絶縁膜と、第１の
絶縁膜上の第１の酸化物半導体膜と、第１の酸化物半導体膜に電気的に接続されるソース
電極と、第１の酸化物半導体膜に電気的に接続されるドレイン電極と、第１の酸化物半導
体膜上の第２の絶縁膜と、第２の絶縁膜上の第２のゲート電極として機能する第２の酸化
物半導体膜と、第２の酸化物半導体膜上の第３の絶縁膜と、を有し、第２のトランジスタ
は、第２の絶縁膜上の、チャネル領域、ソース領域及びドレイン領域を含む第３の酸化物
半導体膜と、チャネル領域上の第４の絶縁膜と、第４の絶縁膜上の第３のゲート電極と、
ソース領域、及びドレイン領域上の第３の絶縁膜と、を有する表示装置である。
また、上記態様において、第１の酸化物半導体膜、第２の酸化物半導体膜、及び第３の
酸化物半導体膜は、それぞれＩｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと
、を有すると好ましい。また、上記態様において、第１の酸化物半導体膜、第２の酸化物
半導体膜、及び第３の酸化物半導体膜の少なくともいずれか一つは、多層構造を有すると
好ましい。また、上記態様において、第１の酸化物半導体膜、第２の酸化物半導体膜、及
び第３の酸化物半導体膜の少なくともいずれか一つは、結晶部を有し、結晶部は、ｃ軸配
向性を有すると好ましい。
また、上記態様において、第１のゲート電極と、第２のゲート電極と、は電気的に接続
されていると好ましい。
また、上記態様において、第２のトランジスタは、さらに、ソース領域に電気的に接続
されるソース電極と、ドレイン領域に電気的に接続されるドレイン電極と、を有すると好
ましい。
また、上記態様において、第３の絶縁膜は、水素及び窒素のいずれか一方または双方を
有すると好ましい。
また、本発明の他の一態様は、上記表示装置とタッチセンサとを有する表示モジュール
である。また、本発明の他の一態様は、上記各態様にいずれか一つに記載の半導体装置、
上記表示装置、または上記表示モジュールと、操作キーまたはバッテリとを有する電子機
器である。
本発明の一態様により、酸化物半導体膜を有する新規な半導体装置を提供することがで
きる。または、本発明の一態様により、新規な半導体装置の作製方法を提供することがで
きる。または、本発明の一態様により、新規な表示装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置を説明する上面図及び断面図。 半導体装置を説明する断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する断面図。 バンド構造を説明する図。 半導体装置を説明する断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 ＣＡＡＣ－ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ－ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ－ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ－ＯＳの電子回折パターンを示す図、およびｎｃ－ＯＳの断面ＴＥＭ像。 ａ－ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 表示装置の一形態を示すブロック図及び画素の一形態を示す回路図。 表示装置の一形態を示す上面図及び回路図。 表示装置の一形態を示す上面図。 表示装置の一形態を示す断面図。 表示装置の一形態を示す回路図。 表示装置を説明するブロック図及び回路図。 抵抗素子の回路構成、並びに抵抗素子の上面及び断面を説明する図。 センサ回路部を説明する回路図及び断面模式図。 表示装置を説明する上面図及び断面図。 タッチパネルの一例を示す斜視図。 表示装置の外周部、及び端子部の一例を説明する断面模式図。 表示装置の端子部の一例を説明する断面模式図。 表示装置の一例を示す断面図。 タッチセンサの一例を示す断面図。 タッチパネルの一例を示す断面図。 タッチセンサのブロック図及びタイミングチャート図。 タッチセンサの回路図。 横電界モードの液晶素子を用いる表示装置の製造工程を説明する図。 本発明の一態様に係る、表示装置の表示を説明するための図。 本発明の一態様に係る、表示装置の表示を説明するための図。 実施の形態に係る、表示装置への表示方法の例を説明する図。 実施の形態に係る、表示装置への表示方法の例を説明する図。 表示モジュールを説明する図。 電子機器を説明する図。 表示装置の斜視図。
以下、本発明の実施の態様について図面を用いて詳細に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細
を様々に変更し得ることが可能である。従って、本発明は以下に示す実施の形態の記載内
容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるもので
あり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の
」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載
されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場
合がある。
また、本明細書において、「上に」「下に」などの配置を示す語句は、構成同士の位置
関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係
は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した
語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、図面を用いて発明の構成を説明するにあたり、同じものを
指す符号は異なる図面間でも共通して用いる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有する場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が
十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「
絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書
等に記載の「半導体」は、「絶縁体」に言い換えることが可能な場合がある。同様に、本
明細書等に記載の「絶縁体」は、「半導体」に言い換えることが可能な場合がある。また
は、本明細書等に記載の「絶縁体」を「半絶縁体」に言い換えることが可能な場合がある
。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が
十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「
導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書
等に記載の「半導体」は、「導電体」に言い換えることが可能な場合がある。同様に、本
明細書等に記載の「導電体」は、「半導体」に言い換えることが可能な場合がある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含
む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイ
ン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間
にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すこ
とができるものである。なお、本明細書等において、チャネル領域とは、電流が主として
流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重
なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース
電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つ
のトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明
細書等では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大
値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される
領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つの
トランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明
細書等では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大
値、最小値または平均値とする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位
）との電位差のことを示す場合が多い。そのため、電圧を電位と言い換えることが可能で
ある。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸
素の含有量が多い膜を指し、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１
原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原
子％以上１０原子％以下の範囲で含まれるものをいう。窒化酸化シリコン膜とは、その組
成として、酸素よりも窒素の含有量が多い膜を指し、好ましくは窒素が５５原子％以上６
５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子
％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ
替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変
更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」
という用語に変更することが可能な場合がある。
また、本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度
で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また
、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態を
いう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されてい
る状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」
とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について、
図１乃至図２２を参照して説明する。
＜１－１．半導体装置の構成例１＞
図１（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００、１５０の上面
図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面
図に相当する。また、図２（Ａ）は、図１（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切
断面の断面図に相当し、図２（Ｂ）は図１（Ａ）に示す一点鎖線Ｙ３－Ｙ４間における切
断面の断面図に相当する。
また、図１（Ａ）において、煩雑になることを避けるため、トランジスタ１００、１５
０の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。
なお、トランジスタの上面図においては、以降の図面においても図１（Ａ）と同様に、構
成要素の一部を省略して図示する場合がある。また、一点鎖線Ｘ１－Ｘ２方向をチャネル
長方向、一点鎖線Ｙ１－Ｙ２方向、及び一点鎖線Ｙ３－Ｙ４方向をチャネル幅方向と呼称
する場合がある。
図１（Ａ）（Ｂ）に示すように、本発明の一態様の半導体装置は、同一基板上にトラン
ジスタ１００と、トランジスタ１５０と、を有する。なお、トランジスタ１００は、ボト
ムゲート型（逆スタガ型ともいう）であり、トランジスタ１５０は、トップゲート型（ス
タガ型ともいう）である。トランジスタ１００、及びトランジスタ１５０の構造の詳細に
ついて、以下に説明する。
［第１のトランジスタの構成例］
トランジスタ１００は、基板１０２上の導電膜１０４と、基板１０２及び導電膜１０４
上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体
膜１０８と、酸化物半導体膜１０８に電気的に接続される導電膜１１２ａと、酸化物半導
体膜１０８に電気的に接続される導電膜１１２ｂと、酸化物半導体膜１０８、導電膜１１
２ａ、及び１１２ｂ上の絶縁膜１１４、１１６と、絶縁膜１１６上の酸化物半導体膜１２
０ａと、絶縁膜１１６及び酸化物半導体膜１２０ａ上の絶縁膜１１８と、を有する。
また、トランジスタ１００は、図１（Ｂ）に示すように、絶縁膜１１８上の絶縁膜１５
６を有する構成としてもよい。
なお、トランジスタ１００において、絶縁膜１０６、１０７は、トランジスタ１００の
第１のゲート絶縁膜としての機能を有し、絶縁膜１１４、１１６は、トランジスタ１００
の第２のゲート絶縁膜としての機能を有し、絶縁膜１１８は、トランジスタ１００の保護
絶縁膜としての機能を有する。なお、本明細書等において、絶縁膜１０６、１０７を第１
の絶縁膜と、絶縁膜１１４、１１６を第２の絶縁膜と、絶縁膜１１８を第３の絶縁膜と、
それぞれ呼称する場合がある。また、トランジスタ１００において、導電膜１０４は、第
１のゲート電極としての機能を有し、酸化物半導体膜１２０ａは、第２のゲート電極とし
ての機能を有し、導電膜１１２ａは、ソース電極としての機能を有し、導電膜１１２ｂは
、ドレイン電極としての機能を有する。
また、酸化物半導体膜１０８は、酸化物半導体膜１０８ａと、酸化物半導体膜１０８ａ
上の酸化物半導体膜１０８ｂと、を有する。また、酸化物半導体膜１０８ａ及び酸化物半
導体膜１０８ｂは、それぞれＩｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと
、を有する。
例えば、酸化物半導体膜１０８ａとしては、Ｉｎの原子数比がＭの原子数比より多い領
域を有すると好ましい。また、酸化物半導体膜１０８ｂとしては、酸化物半導体膜１０８
ａよりもＩｎの原子数比が少ない領域を有すると好ましい。
酸化物半導体膜１０８ａが、Ｉｎの原子数比がＭの原子数比より多い領域を有すること
で、トランジスタ１００の電界効果移動度（単に移動度、またはμＦＥという場合がある
）を高くすることができる。具体的には、トランジスタ１００の電界効果移動度が１０ｃ
ｍ２／Ｖｓを超える、さらに好ましくはトランジスタ１００の電界効果移動度が３０ｃｍ
２／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、表示装置の駆動回路部、特にゲ
ート信号を生成するゲートドライバ、またはデータ信号を供給するソースドライバ（とく
に、ソースドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）
に用いることで、額縁幅の狭い（狭額縁ともいう）半導体装置または表示装置を提供する
ことができる。
一方で、酸化物半導体膜１０８ａが、Ｉｎの原子数比がＭの原子数比より多い領域を有
する場合、光照射時にトランジスタ１００の電気特性が変動しやすくなる。しかしながら
、本発明の一態様の半導体装置においては、酸化物半導体膜１０８ａ上に酸化物半導体膜
１０８ｂが形成されている。また、酸化物半導体膜１０８ｂは、酸化物半導体膜１０８ａ
よりもＩｎの原子数比が少ない領域を有するため、酸化物半導体膜１０８ａよりもＥｇが
大きくなる。したがって、酸化物半導体膜１０８ａと、酸化物半導体膜１０８ｂとの積層
構造である酸化物半導体膜１０８は、光負バイアスストレス試験による耐性を高めること
が可能となる。
また、酸化物半導体膜１０８中、特に酸化物半導体膜１０８ａのチャネル領域に混入す
る水素または水分などの不純物は、トランジスタ特性に影響を与えるため問題となる。し
たがって、酸化物半導体膜１０８ａ中のチャネル領域においては、水素または水分などの
不純物が少ないほど好ましい。また、酸化物半導体膜１０８ａ中のチャネル領域に形成さ
れる酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導
体膜１０８ａのチャネル領域中に酸素欠損が形成されると、該酸素欠損に水素が結合し、
キャリア供給源となる。酸化物半導体膜１０８ａのチャネル領域中にキャリア供給源が生
成されると、酸化物半導体膜１０８ａを有するトランジスタ１００の電気特性の変動、代
表的にはしきい値電圧のシフトが生じる。したがって、酸化物半導体膜１０８ａのチャネ
ル領域においては、酸素欠損が少ないほど好ましい。
本発明のトランジスタ１００においては、絶縁膜１０７、１１４、１１６に酸素または
過剰酸素を添加し、該酸素または過剰酸素が酸化物半導体膜１０８ａ中の酸素欠損を補填
することで、信頼性の高い半導体装置を実現することができる。
［第２のトランジスタの構成例］
トランジスタ１５０は、絶縁膜１１６上のチャネル領域１２０ｂ＿ｉ、ソース領域１２
０ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄを含む酸化物半導体膜１２０ｂと、チャネル領
域１２０ｂ＿ｉ上の絶縁膜１５２と、絶縁膜１５２上の導電膜１５４と、ソース領域１２
０ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄ上の絶縁膜１１８と、を有する。また、絶縁膜
１１８上には絶縁膜１５６が設けられる。また、絶縁膜１１８、１５６には、ソース領域
１２０ｂ＿ｓに達する開口部１７１ａと、ドレイン領域１２０ｂ＿ｄに達する開口部１７
１ｂが設けられる。また、開口部１７１ａ、１７１ｂを覆うように絶縁膜１５６上には導
電膜１５８ａ、１５８ｂが設けられる。
なお、トランジスタ１５０において、絶縁膜１５２は、ゲート絶縁膜としての機能を有
する。また、トランジスタ１５０において、導電膜１５４は、ゲート電極としての機能を
有する。なお、絶縁膜１５２を、第４の絶縁膜と呼称する場合がある。
このように、本発明の一態様の半導体装置は、少なくとも２つの構造のトランジスタを
有し、当該トランジスタの一方が、トランジスタ１００に示すような、ボトムゲート型の
トランジスタにバックゲート電極を設けたデュアルゲート型のトランジスタであり、他方
がトランジスタ１５０に示すようなトップゲート型のトランジスタである。
なお、トランジスタ１００が有する酸化物半導体膜１２０ａと、トランジスタ１５０が
有する酸化物半導体膜１２０ｂとは、同じ酸化物半導体膜を加工することで形成される。
すなわち、トランジスタ１００においては、酸化物半導体膜１２０ａは、バックゲート電
極としての機能を有し、トランジスタ１５０においては、酸化物半導体膜１２０ｂは、活
性層として機能を有する。したがって、トランジスタ１００と、トランジスタ１５０とで
、一部の作製工程を共通することで異なる構造のトランジスタを同一基板上に設けること
が可能となる。
なお、異なる構造のトランジスタを同一基板上に設けることで、半導体装置の集積度を
高めることができる。または、異なる構造のトランジスタを同一基板上に設けることで、
各々のトランジスタに異なる機能を与えることができる。例えば、異なる構造のトランジ
スタを有する半導体装置を表示装置に用いる場合、一方のトランジスタ（例えば、トラン
ジスタ１００）を駆動回路部に用い、他方のトランジスタ（例えば、トランジスタ１５０
）を画素部のトランジスタに用いることができる。
なお、図１においては、トランジスタ１００のチャネル長方向と、トランジスタ１５０
のチャネル長方向とは、同一としたがこれに限定されず、トランジスタ１００のチャネル
長方向と、トランジスタ１５０のチャネル長方向とは、互いに異なる方向としてもよい。
例えば、トランジスタ１００のチャネル長方向と、トランジスタ１５０のチャネル長方向
とが、互いに直交する構成としてもよい。
また、トランジスタ１００においては、酸化物半導体膜１０８に接する絶縁膜、具体的
には、酸化物半導体膜１０８の下方に形成される絶縁膜１０７、及び酸化物半導体膜１０
８の上方に形成される絶縁膜１１４が過剰酸素を含有する構成である。絶縁膜１０７、及
び絶縁膜１１４から酸化物半導体膜１０８へ酸素または過剰酸素を移動させることで、酸
化物半導体膜１０８中の酸素欠損を低減することが可能となる。よって、トランジスタ１
００の電気特性、特に光照射におけるトランジスタ１００の変動を抑制することが可能と
なる。
また、トランジスタ１５０においては、酸化物半導体膜１２０ｂに接する絶縁膜、具体
的には、酸化物半導体膜１２０ｂの下方に形成される絶縁膜１１６、及び酸化物半導体膜
１２０ｂの上方に形成される絶縁膜１５２が過剰酸素を含有する構成である。絶縁膜１１
６、及び絶縁膜１５２からチャネル領域１２０ｂ＿ｉへ酸素または過剰酸素を移動させる
ことで、チャネル領域１２０ｂ＿ｉ中の酸素欠損を低減することが可能となる。よって、
トランジスタ１５０の電気特性、特に光照射におけるトランジスタ１５０の変動を抑制す
ることができる。
また、トランジスタ１００において、酸化物半導体膜１２０ａは、絶縁膜１１８と接す
る。また、トランジスタ１５０において、ソース領域１２０ｂ＿ｓ、及びドレイン領域１
２０ｂ＿ｄは、絶縁膜１１８と接する。酸化物半導体膜１２０ａ、ソース領域１２０ｂ＿
ｓ、及びドレイン領域１２０ｂ＿ｄと、絶縁膜１１８とが接する構成とすることで、絶縁
膜１１８に含まれる水素が酸化物半導体膜中に拡散し、酸化物半導体膜のキャリア密度を
高くすることが可能となる。すなわち、酸化物半導体膜１２０ａ、ソース領域１２０ｂ＿
ｓ、ドレイン領域１２０ｂ＿ｄは、酸化物導電体（ＯＣ：Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏ
ｒともいう）としての機能を有する。
ここで、酸化物導電体について説明する。酸化物半導体膜１２０ａ、１２０ｂは、絶縁
膜１１８を形成する工程の前においては、半導体としての機能を有し、絶縁膜１１８を形
成する工程の後においては、酸化物半導体膜１２０ａ、ソース領域１２０ｂ＿ｓ、及びド
レイン領域１２０ｂ＿ｄは、導電体としての機能を有する。
酸化物半導体膜１２０ａ、ソース領域１２０ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄを
導電体として機能させるためには、酸化物半導体膜１２０ａ、ソース領域１２０ｂ＿ｓ、
及びドレイン領域１２０ｂ＿ｄに酸素欠損を形成し、該酸素欠損に絶縁膜１１８から水素
を添加すると、伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体膜１２０
ａ、ソース領域１２０ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄは、導電性が高くなり導電
体化する。導電体化された酸化物半導体膜１２０ａ、ソース領域１２０ｂ＿ｓ、及びドレ
イン領域１２０ｂ＿ｄを、それぞれ酸化物導電体ということができる。
なお、本実施の形態においては、酸化物半導体膜１２０ａ、ソース領域１２０ｂ＿ｓ、
及びドレイン領域１２０ｂ＿ｄに絶縁膜１１８から水素を添加する構成について例示した
が、これに限定されない。例えば、酸化物半導体膜１２０ａ、ソース領域１２０ｂ＿ｓ、
及びドレイン領域１２０ｂ＿ｄに他の不純物を添加して酸化物導電体としてもよい。当該
不純物としては、例えば、ホウ素、炭素、窒素、フッ素、リン、塩素、ヘリウム、ネオン
、アルゴン、クリプトン、及びキセノン等が挙げられる。なお、これらの不純物としては
、例えば、イオンドーピング法、またはプラズマ処理法等により、添加することができる
。
一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を
有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。
したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して酸
化物半導体と同程度の透光性を有する。
また、チャネル領域１２０ｂ＿ｉは、絶縁膜１５２に覆われているため、絶縁膜１１８
と接しない。よって、チャネル領域１２０ｂ＿ｉは、半導体としての機能を有する。
このように、トランジスタ１００の第２のゲート電極として機能する酸化物半導体膜１
２０ａと、トランジスタ１５０のチャネル領域１２０ｂ＿ｉ、ソース領域１２０ｂ＿ｓ、
及びドレイン領域１２０ｂ＿ｄと、を同一の酸化物半導体膜を加工し、且つ該酸化物半導
体膜に接する絶縁膜の構成を変えることで作製することが可能となる。
また、本発明の一態様においては、絶縁膜１０７、及び絶縁膜１１４、１１６に過剰酸
素を含有させるために、作製工程の増加がない、または作製工程の増加が極めて少ない作
製方法を用いる。よって、トランジスタ１００、１５０の生産性を高くすることが可能で
ある。
具体的には、酸化物半導体膜１０８ａを形成する工程において、スパッタリング法を用
い、酸素ガスを含む雰囲気にて酸化物半導体膜１０８ａを形成することで、酸化物半導体
膜１０８ａの被形成面となる、絶縁膜１０７に酸素または過剰酸素を添加する。
また、酸化物半導体膜１２０ａ、１２０ｂを形成する工程において、スパッタリング法
を用い、酸素ガスを含む雰囲気にて酸化物半導体膜１２０ａ、１２０ｂを形成することで
、酸化物半導体膜１２０ａ、１２０ｂの被形成面となる、絶縁膜１１６に酸素または過剰
酸素を添加する。なお、絶縁膜１１６に酸素または過剰酸素を添加する際に、絶縁膜１１
６の下方に位置する絶縁膜１１４、及び酸化物半導体膜１０８にも酸素または過剰酸素が
添加される場合がある。
以上のように、本発明の一態様の半導体装置は、同一基板上に２つの構造のトランジス
タを有する。一方のトランジスタのバックゲート電極として機能する酸化物半導体膜と、
他方のトランジスタの活性層として機能する酸化物半導体膜と、を同じ酸化物半導体膜を
加工することで、製造工程の増加を抑制することが可能となる。
＜１－２．半導体装置の構成要素＞
以下に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
［基板］
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材
料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体
基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けら
れたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用
いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２０
０ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８０
０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、
大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１０
０を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けても
よい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より
分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐
熱性の劣る基板や可撓性の基板にも転載できる。
［ゲート電極、ソース電極、及びドレイン電極として機能する導電膜］
ゲート電極として機能する導電膜１０４、ソース電極として機能する導電膜１１２ａ、
ドレイン電極として機能する導電膜１１２ｂ、ソース電極として機能する導電膜１５８ａ
、及びドレイン電極として機能する導電膜１５８ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ
）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ
）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッ
ケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金
属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形
成することができる。
また、導電膜１０４、１１２ａ、１１２ｂ、１５８ａ、１５８ｂは、単層構造でも、二
層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、チ
タン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積
層する二層構造、チタン膜上に銅膜を積層する二層構造、チタン膜、当該チタン膜上のア
ルミニウム膜、及び当該アルミニウム膜上のチタン膜の三層構造、チタン膜、当該チタン
膜上の銅膜、及び当該銅膜上のチタン膜の三層構造等が挙げられる。また、上記のアルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１０４、１１２ａ、１１２ｂ、１５８ａ、１５８ｂには、インジウム錫酸
化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜
鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、
インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する
導電性材料を適用することもできる。
また、導電膜１０４、１１２ａ、１１２ｂ、１５８ａ、１５８ｂには、Ｃｕ－Ｘ合金膜
（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。
Ｃｕ－Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コ
ストを抑制することが可能となる。
［第１のゲート絶縁膜］
トランジスタ１００のゲート絶縁膜として機能する絶縁膜１０６、１０７としては、プ
ラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコ
ン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜
、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化
タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム
膜を一種以上含む絶縁層を、それぞれ用いることができる。なお、絶縁膜１０６、１０７
の積層構造とせずに、上述の材料から選択された単層の絶縁膜、または３層以上の絶縁膜
を用いてもよい。
また、絶縁膜１０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。
例えば、絶縁膜１０７、１１４、１１６及び／または酸化物半導体膜１０８中に過剰の酸
素を供給する場合において、絶縁膜１０６は酸素の透過を抑制することができる。
なお、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接す
る絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸
素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１
０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域
を設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜
後の絶縁膜１０７に酸素を添加してもよい。
また、絶縁膜１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化
ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、
酸化シリコンを用いた場合と比べて、絶縁膜１０７の膜厚を大きくできるため、トンネル
電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジ
スタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造
を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さい
トランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい
。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態
様は、これらに限定されない。
なお、本実施の形態では、絶縁膜１０６として窒化シリコン膜を形成し、絶縁膜１０７
として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電
率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トラン
ジスタ１５０のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜
化することができる。よって、トランジスタ１００の絶縁耐圧の低下を抑制、さらには絶
縁耐圧を向上させて、トランジスタ１００の静電破壊を抑制することができる。
［第１の酸化物半導体膜］
酸化物半導体膜１０８としては、先に示す材料を用いることができる。
酸化物半導体膜１０８ａがＩｎ－Ｍ－Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜
するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たす
ことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉ
ｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４
．１等が挙げられる。
また、酸化物半導体膜１０８ｂがＩｎ－Ｍ－Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物
を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≦Ｍを
満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比とし
て、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝
１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、等が挙げられ
る。
また、酸化物半導体膜１０８ａ及び酸化物半導体膜１０８ｂがＩｎ－Ｍ－Ｚｎ酸化物の
場合、スパッタリングターゲットとしては、多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲ
ットを用いると好ましい。多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いること
で、結晶性を有する酸化物半導体膜１０８ａ及び酸化物半導体膜１０８ｂを形成しやすく
なる。なお、成膜される酸化物半導体膜１０８ａ及び酸化物半導体膜１０８ｂの原子数比
はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマ
イナス４０％程度変動することがある。例えば、酸化物半導体膜１０８ａのスパッタリン
グターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜
される酸化物半導体膜１０８ａの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる
場合がある。
また、酸化物半導体膜１０８ａは、エネルギーギャップが２ｅＶ以上、好ましくは２．
５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い
酸化物半導体膜１０８ａを用いることで、トランジスタ１００のオフ電流を低減すること
ができる。とくに、酸化物半導体膜１０８ａには、エネルギーギャップが２ｅＶ以上、好
ましくは２ｅＶ以上３．０ｅＶ以下の酸化物半導体膜を用い、酸化物半導体膜１０８ｂに
は、エネルギーギャップが２．５ｅＶ以上３．５ｅＶ以下の酸化物半導体膜を用いると、
好適である。また、酸化物半導体膜１０８ａよりも酸化物半導体膜１０８ｂのエネルギー
ギャップが大きい方が好ましい。
また、酸化物半導体膜１０８ａ、及び酸化物半導体膜１０８ｂの厚さは、それぞれ３ｎ
ｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ
以上５０ｎｍ以下とする。
また、酸化物半導体膜１０８ａとしては、キャリア密度の低い酸化物半導体膜を用いる
。例えば、酸化物半導体膜１０８ａは、キャリア密度が１×１０１７個／ｃｍ３以下、好
ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、
より好ましくは１×１０１１個／ｃｍ３以下とする。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効
果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、酸化物半導体膜１０８ａ、及び酸化物半導体
膜１０８ｂのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間
距離、密度等を適切なものとすることが好ましい。
なお、酸化物半導体膜１０８ａ、及び酸化物半導体膜１０８ｂとしては、それぞれ不純
物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特
性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、
欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と
呼ぶ。あるいは、真性、または実質的に真性と呼ぶ。高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすること
ができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しき
い値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低
いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍ
でチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレ
イン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザ
の測定限界以下、すなわち１×１０－１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル
領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタ
とすることができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失す
るまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、
トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電
気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、または
アルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に
、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損
に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が
金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って
、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となり
やすい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好ま
しい。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃
度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ
／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１
０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下
とする。
また、酸化物半導体膜１０８ａは、酸化物半導体膜１０８ｂよりも水素濃度が少ない領
域を有すると好ましい。酸化物半導体膜１０８ａの方が、酸化物半導体膜１０８ｂよりも
水素濃度が少ない領域を有すことにより、信頼性の高い半導体装置とすることができる。
また、酸化物半導体膜１０８ａにおいて、第１４族元素の一つであるシリコンや炭素が
含まれると、酸化物半導体膜１０８ａにおいて酸素欠損が増加し、ｎ型化してしまう。こ
のため、酸化物半導体膜１０８ａにおけるシリコンや炭素の濃度と、酸化物半導体膜１０
８ｂとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×
１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
また、酸化物半導体膜１０８ａにおいて、ＳＩＭＳ分析により得られるアルカリ金属ま
たはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×
１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物
半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大して
しまうことがある。このため、酸化物半導体膜１０８ａのアルカリ金属またはアルカリ土
類金属の濃度を低減することが好ましい。
また、酸化物半導体膜１０８ａに窒素が含まれていると、キャリアである電子が生じ、
キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜
を用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜に
おいて、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により
得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体膜１０８ａ、及び酸化物半導体膜１０８ｂは、それぞれ非単結晶構
造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉ
ｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結
晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最
も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。
［第２のゲート絶縁膜］
絶縁膜１１４、１１６は、トランジスタ１００の第２のゲート絶縁膜として機能する。
また、絶縁膜１１４、１１６は、トランジスタ１５０の下地絶縁膜として機能する。また
、絶縁膜１１４、１１６は、酸化物半導体膜１０８、１２０ｂに酸素を供給する機能を有
する。すなわち、絶縁膜１１４、１１６は、酸素を有する。また、絶縁膜１１４は、酸素
を透過することのできる絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１
６を形成する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能する。
絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０
ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に
含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素
の透過量が減少してしまう。
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１
４の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が
入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁
膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過するこ
とができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から
脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる
。
また、絶縁膜１１４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形
成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価
電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー
（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の
放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミ
ニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法におい
て、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニア
の放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アン
モニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５
０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは１または２）、代表的にはＮＯ２またはＮＯは、絶縁膜１１
４などに準位を形成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に
位置する。そのため、窒素酸化物が、絶縁膜１１４及び酸化物半導体膜１０８の界面に拡
散すると、当該準位が絶縁膜１１４側において電子をトラップする場合がある。この結果
、トラップされた電子が、絶縁膜１１４及び酸化物半導体膜１０８界面近傍に留まるため
、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４
に含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応
するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及
び酸化物半導体膜１０８の界面において、電子がトラップされにくい。
絶縁膜１１４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧
のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することが
できる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上３５０℃未満の加
熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルに
おいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２
．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグ
ナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第
２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５
ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．
００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下
の第３のシグナルのスピン密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代
表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満であ
る。
上述した第１シグナル、第２のシグナル、及び第３のシグナルは、窒素酸化物起因のシ
グナルに相当する。即ち、第１のシグナル、第２のシグナル、及び第３のシグナルを与え
るスピン密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ない
といえる。
また、上記酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ
／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣ
ＶＤ法を用いて、上記酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を
形成することができる。
絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を
用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、
加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む
酸化物絶縁膜は、１００℃以上７００℃以下、または１００℃以上５００℃以下における
ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃ
ｍ３以上、あるいは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である
。
絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上
４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３
以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導
体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁
膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の
形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本
実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、こ
れに限定されず、例えば、絶縁膜１１４の単層構造としてもよい。
［第２の酸化物半導体膜、及び第３の酸化物半導体膜］
酸化物半導体膜１２０ａ、及び酸化物半導体膜１２０ｂとしては、先に記載の酸化物半
導体膜１０８と同様の材料、及び同様の作製方法を用いて形成することができる。
すなわち、酸化物半導体膜１２０ａ、及び酸化物半導体膜１２０ｂは、酸化物半導体膜
１０８に含まれる金属元素を有する。例えば、酸化物半導体膜１０８と、酸化物半導体膜
１２０ａと、酸化物半導体膜１２０ｂとが、同一の金属元素を有する構成とすることで、
製造コストを抑制することが可能となる。
例えば、酸化物半導体膜１２０ａ、及び酸化物半導体膜１２０ｂとしては、Ｉｎ－Ｍ－
Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリングターゲ
ットの金属元素の原子数比は、Ｉｎ≧Ｍを満たすことが好ましい。このようなスパッタリ
ングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：
Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等が挙げられる。
また、酸化物半導体膜１２０ａ、及び酸化物半導体膜１２０ｂの構造としては、単層構
造または２層以上の積層構造とすることができる。なお、酸化物半導体膜１２０ａ、１２
０ｂが積層構造の場合においては、上記のスパッタリングターゲットの組成に限定されな
い。酸化物半導体膜１２０ａ、１２０ｂを積層構造とする場合においては、先に記載の酸
化物半導体膜１０８と同様の構造（例えば、酸化物半導体膜１０８ａと、酸化物半導体膜
１０８ａ上の酸化物半導体膜１０８ｂとの積層構造）とすればよい。または、酸化物半導
体膜１２０ａ、１２０ｂを積層構造とする場合においては、酸化物半導体膜１０８ｂと、
酸化物半導体膜１０８ｂ上の酸化物半導体膜１０８ａの積層構造としてもよい。
［トランジスタの保護絶縁膜として機能する絶縁膜］
絶縁膜１１８は、トランジスタ１００の保護絶縁膜として機能する。また、絶縁膜１１
８は、トランジスタ１５０のソース領域１２０ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄと
、接し、ソース領域１２０ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄに不純物を供給する機
能を有する。
例えば、絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。または、
絶縁膜１１８は、窒素及びシリコンを有する。また、絶縁膜１１８は、酸素、水素、水、
アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１１８を
設けることで、酸化物半導体膜１０８からの酸素の外部への拡散と、絶縁膜１１４、１１
６に含まれる酸素の外部への拡散と、外部から酸化物半導体膜１０８への水素、水等の入
り込みを防ぐことができる。
また、絶縁膜１１８は、酸化物半導体膜１２０ａ、ソース領域１２０ｂ＿ｓ、及びドレ
イン領域１２０ｂ＿ｄに、水素及び窒素のいずれか一方または双方を供給する機能を有す
る。特に絶縁膜１１８としては、水素を含み、当該水素を酸化物半導体膜１２０ａ、ソー
ス領域１２０ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄに供給する機能を有すると好ましい
。絶縁膜１１８から酸化物半導体膜１２０ａ、ソース領域１２０ｂ＿ｓ、及びドレイン領
域１２０ｂ＿ｄに水素が供給されることで、酸化物半導体膜１２０ａ、ソース領域１２０
ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄは、導電体として機能する。
絶縁膜１１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜
としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム
等がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリン
グ法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ
法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法を用いても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生
成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧
または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスを
チャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活
性ガス（アルゴンあるいは窒素など）をキャリアガスとして導入しても良い。例えば２種
類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混
ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入す
る。あるいは、不活性ガスを導入する代わりに、真空排気によって第１の原料ガスを排出
した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応し
て第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第
１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さにな
るまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の
厚さは、ガス導入を繰り返す回数によって調節することができるため、精密な膜厚調節が
可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物半導体膜、
金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜を成
膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇ
ａ（ＣＨ３）３）、及びジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。なお
、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（
Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（
Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミド
ハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミ
ド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン
（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）
３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の
材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、
アルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオナート）な
どがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ
２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６
ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスと
Ｈ２ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガ
スを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－
Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを用いてＩｎ－Ｏ層を形成し
、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後Ｚ
ｎ（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順番
はこの例に限らない。また、これらのガスを用いてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ－Ｏ層
、Ｇａ－Ｚｎ－Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ
等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ
３ガスを用いる方が好ましい。
＜１－３．半導体装置の構成例２＞
次に、図１（Ａ）（Ｂ）、及び図２（Ａ）（Ｂ）に示す構成と異なる構成について、図
３乃至図１０を用いて説明する。
図３（Ａ）は、本発明の一態様の半導体装置である、トランジスタ１００Ａ、及びトラ
ンジスタ１５０の上面図であり、図３（Ｂ）は、図３（Ａ）に示す一点鎖線Ｘ１－Ｘ２間
における切断面の断面図に相当する。また、図４は、図３（Ａ）に示す一点鎖線Ｙ１－Ｙ
２間における切断面の断面図に相当する。また、図５（Ａ）は、本発明の一態様の半導体
装置である、トランジスタ１００Ｂ、及びトランジスタ１５０の上面図であり、図５（Ｂ
）は、図５（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相当する。また
、図６は、図５（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断面図に相当する。
また、図９（Ａ）は、本発明の一態様の半導体装置である、トランジスタ１００Ｃ、及
びトランジスタ１５０の上面図であり、図９（Ｂ）は、図９（Ａ）に示す一点鎖線Ｘ１－
Ｘ２間における切断面の断面図に相当する。また、図１０（Ａ）は、図９（Ａ）に示す一
点鎖線Ｙ１－Ｙ２間における切断面の断面図に相当し、図１０（Ｂ）は、図９（Ａ）に示
す一点鎖線Ｙ３－Ｙ４間における切断面の断面図に相当する。
図３（Ａ）（Ｂ）、及び図４に示す半導体装置は、図１（Ａ）（Ｂ）、及び図２（Ａ）
（Ｂ）に示す半導体装置が有するトランジスタ１００の代わりにトランジスタ１００Ａを
有する構成である。また、図５（Ａ）（Ｂ）、及び図６に示す半導体装置は、図１（Ａ）
（Ｂ）、及び図２（Ａ）（Ｂ）に示す半導体装置が有するトランジスタ１００の代わりに
トランジスタ１００Ｂを有する構成である。また、図９（Ａ）（Ｂ）、及び図１０（Ａ）
（Ｂ）に示す半導体装置は、図１（Ａ）（Ｂ）、及び図２（Ａ）（Ｂ）に示す半導体装置
が有するトランジスタ１００の代わりにトランジスタ１００Ｃを有する構成である。
よって、先に説明したトランジスタ１５０の説明については省略し、以下ではトランジ
スタ１００Ａ、トランジスタ１００Ｂ、及びトランジスタ１００Ｃの詳細について説明す
る。
［第１のトランジスタの構成例（変形例１）］
トランジスタ１００Ａは、先に示すトランジスタ１００に開口部１３２が設けられてい
る点が異なる。それ以外の構成については、トランジスタ１００と同様であり、同様の効
果を奏する。以下では、トランジスタ１００と異なる構成について説明する。
図３（Ａ）、及び図４に示すように、第２のゲート電極として機能する酸化物半導体膜
１２０ａは、絶縁膜１０６、１０７、１１４、１１６に設けられる開口部１３２において
、第１のゲート電極として機能する導電膜１０４に接続される。よって、導電膜１０４と
、酸化物半導体膜１２０ａとは、同じ電位が与えられる。
なお、本実施の形態においては、開口部１３２を設け、導電膜１０４と酸化物半導体膜
１２０ａとを接続する構成について例示したが、これに限定されない。例えば、開口部１
３２を複数形成し、導電膜１０４と酸化物半導体膜１２０ａと、を接続する構成としても
よい。なお、図１（Ａ）（Ｂ）、及び図２（Ａ）（Ｂ）に示すトランジスタ１００のよう
に、導電膜１０４と酸化物半導体膜１２０ａとを接続しない構成の場合、導電膜１０４と
、酸化物半導体膜１２０ａには、それぞれ異なる電位を与えることができる。
また、図３（Ｂ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機
能する導電膜１０４と、第２のゲート電極として機能する酸化物半導体膜１２０ａのそれ
ぞれと対向するように位置し、２つのゲート電極として機能する膜に挟まれている。第２
のゲート電極として機能する酸化物半導体膜１２０ａのチャネル長方向の長さ及びチャネ
ル幅方向の長さは、酸化物半導体膜１０８のチャネル長方向の長さ及びチャネル幅方向の
長さよりもそれぞれ長く、酸化物半導体膜１０８の上面及び側面は、絶縁膜１１４、１１
６を介して酸化物半導体膜１２０ａに覆われている。また、酸化物半導体膜１２０ａと、
導電膜１０４とは、絶縁膜１０６、１０７、１１４、１１６に設けられる開口部１３２に
おいて接続されるため、酸化物半導体膜１０８のチャネル幅方向に伸延する側面は、酸化
物半導体膜１２０ａと対向している。
別言すると、導電膜１０４、及び酸化物半導体膜１２０ａは、絶縁膜１０６、１０７、
１１４、１１６に設けられる開口部１３２において接続すると共に、絶縁膜１０６、１０
７、１１４、１１６を介して酸化物半導体膜１０８を取り囲む構成である。
このような構成を有することで、トランジスタ１００Ａに含まれる酸化物半導体膜１０
８を、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能す
る酸化物半導体膜１２０ａの電界によって電気的に囲むことができる。トランジスタ１０
０Ａのように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が
形成される酸化物半導体膜を、電気的に囲むトランジスタのデバイス構造をＳｕｒｒｏｕ
ｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１００Ａは、Ｓ－ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極と
して機能する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半
導体膜１０８に印加することができるため、トランジスタ１００Ａの電流駆動能力が向上
し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能で
あるため、トランジスタ１００Ａを微細化することが可能となる。また、トランジスタ１
００Ａは、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機
能する酸化物半導体膜１２０ａによって囲まれた構造を有するため、トランジスタ１００
Ａの機械的強度を高めることができる。
［第１のトランジスタの構成例（変形例２）］
トランジスタ１００Ｂは、先に示すトランジスタ１００と、酸化物半導体膜１０８の構
成が異なる。それ以外の構成については、トランジスタ１００と同様であり、同様の効果
を奏する。以下では、トランジスタ１００と異なる構成について説明する。
トランジスタ１００Ｂは、トランジスタ１００が有する酸化物半導体膜１０８を３層の
積層構造としている。より具体的には、トランジスタ１００Ｂが有する酸化物半導体膜１
０８は、絶縁膜１０７上の酸化物半導体膜１０８ｃと、酸化物半導体膜１０８ｃ上の酸化
物半導体膜１０８ａと、酸化物半導体膜１０８ａ上の酸化物半導体膜１０８ｂと、を有す
る。
ここで、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃに接する絶縁膜のバンド構造、
及び酸化物半導体膜１０８ａ、１０８ｂに接する絶縁膜のバンド構造について、図７を用
いて説明する。
図７（Ａ）は、絶縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び絶
縁膜１１４を有する積層構造の膜厚方向のバンド構造の一例である。また、図７（Ｂ）は
、絶縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、及び絶縁膜１１４を有する積層構
造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容易にするため絶
縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び絶縁膜１１４の伝導帯
下端のエネルギー準位（Ｅｃ）を示す。
また、図７（Ａ）は、絶縁膜１０７、１１４として酸化シリコン膜を用い、酸化物半導
体膜１０８ｃとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化
物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ａとして
金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用い
て形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｂとして金属元素の原子数比
をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成される酸化物
半導体膜を用いる構成のバンド図である。
また、図７（Ｂ）は、絶縁膜１０７、１１４として酸化シリコン膜を用い、酸化物半導
体膜１０８ａとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化
物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｂとして
金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用い
て形成される酸化物半導体膜を用いる構成のバンド図である。
図７（Ａ）に示すように、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃにおいて、伝
導帯下端のエネルギー準位はなだらかに変化する。また、図７（Ｂ）に示すように、酸化
物半導体膜１０８ａ、１０８ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化
する。換言すると、連続的に変化または連続接合するともいうことができる。このような
バンド構造を有するためには、酸化物半導体膜１０８ａと酸化物半導体膜１０８ｂとの界
面、または酸化物半導体膜１０８ｃと酸化物半導体膜１０８ａとの界面において、トラッ
プ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないとする。
酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃに連続接合を形成するためには、ロード
ロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜
を大気に触れさせることなく連続して積層することが必要となる。
図７（Ａ）（Ｂ）に示す構成とすることで酸化物半導体膜１０８ａがウェル（井戸）と
なり、上記積層構造を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１０
８ａに形成されることがわかる。
なお、酸化物半導体膜１０８ａと、絶縁膜（絶縁膜１０７または絶縁膜１１４）との界
面近傍に形成されうるトラップ準位は、酸化物半導体膜１０８ｂ、１０８ｃを設けること
により、酸化物半導体膜１０８ａより遠くなる。
また、トラップ準位がチャネル領域として機能する酸化物半導体膜１０８ａの伝導帯下
端のエネルギー準位（Ｅｃ）より真空準位から遠くなることがあり、トラップ準位に電子
が蓄積しやすくなってしまう。トラップ準位に電子が蓄積されることで、マイナスの固定
電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって
、トラップ準位が酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位（Ｅｃ）より真
空準位に近くなるような構成にすると好ましい。このようにすることで、トラップ準位に
電子が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能であると共に
、電界効果移動度を高めることができる。
また、酸化物半導体膜１０８ｂ、１０８ｃは、酸化物半導体膜１０８ａよりも伝導帯下
端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体膜１０８ａの伝導帯下
端のエネルギー準位と、酸化物半導体膜１０８ｂ、１０８ｃの伝導帯下端のエネルギー準
位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ
以下である。すなわち、酸化物半導体膜１０８ｂ、１０８ｃの電子親和力と、酸化物半導
体膜１０８ａの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２
ｅＶ以下、または１ｅＶ以下である。
このような構成を有することで、酸化物半導体膜１０８ａが主な電流経路となる。すな
わち、酸化物半導体膜１０８ａは、チャネル領域としての機能を有し、酸化物半導体膜１
０８ｂ、１０８ｃは、酸化物絶縁膜としての機能を有する。また、酸化物半導体膜１０８
ｂ、１０８ｃは、チャネル領域が形成される酸化物半導体膜１０８ａを構成する金属元素
の一種以上から構成される酸化物半導体膜であるため、酸化物半導体膜１０８ｃと酸化物
半導体膜１０８ａとの界面、または酸化物半導体膜１０８ａと酸化物半導体膜１０８ｂと
の界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが
阻害されないため、トランジスタの電界効果移動度が高くなる。
また、酸化物半導体膜１０８ｂ、１０８ｃは、チャネル領域の一部として機能すること
を防止するため、導電率が十分に低い材料を用いるものとする。そのため、酸化物半導体
膜１０８ｂ、１０８ｃを、その物性及び／または機能から、それぞれ酸化物絶縁膜とも呼
べる。または、酸化物半導体膜１０８ｂ、１０８ｃには、電子親和力（真空準位と伝導帯
下端のエネルギー準位との差）が酸化物半導体膜１０８ａよりも小さく、伝導帯下端のエ
ネルギー準位が酸化物半導体膜１０８ａの伝導帯下端エネルギー準位と差分（バンドオフ
セット）を有する材料を用いるものとする。また、ドレイン電圧の大きさに依存したしき
い値電圧の差が生じることを抑制するためには、酸化物半導体膜１０８ｂ、１０８ｃの伝
導帯下端のエネルギー準位が、酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位よ
りも真空準位に近い材料を用いると好適である。例えば、酸化物半導体膜１０８ｂの伝導
帯下端のエネルギー準位と、酸化物半導体膜１０８ａ、１０８ｃの伝導帯下端のエネルギ
ー準位との差が、０．２ｅＶ以上、好ましくは０．５ｅＶ以上とすることが好ましい。
また、酸化物半導体膜１０８ｂ、１０８ｃは、膜中にスピネル型の結晶構造が含まれな
いことが好ましい。酸化物半導体膜１０８ｂ、１０８ｃの膜中にスピネル型の結晶構造を
含む場合、該スピネル型の結晶構造と他の領域との界面において、導電膜１１２ａ、１１
２ｂの構成元素が酸化物半導体膜１０８ａへ拡散してしまう場合がある。なお、酸化物半
導体膜１０８ｂ、１０８ｃがＣＡＡＣ－ＯＳである場合、導電膜１１２ａ、１１２ｂの構
成元素、例えば、銅元素のブロッキング性が高くなり好ましい。
酸化物半導体膜１０８ｂ、１０８ｃの膜厚は、導電膜１１２ａ、１１２ｂの構成元素が
酸化物半導体膜１０８ａに拡散することを抑制することのできる膜厚以上であって、絶縁
膜１１４から酸化物半導体膜１０８ａへの酸素の供給を抑制する膜厚未満とする。例えば
、酸化物半導体膜１０８ｂ、１０８ｃの膜厚が１０ｎｍ以上であると、導電膜１１２ａ、
１１２ｂの構成元素が酸化物半導体膜１０８ａへ拡散するのを抑制することができる。ま
た、酸化物半導体膜１０８ｂ、１０８ｃの膜厚を１００ｎｍ以下とすると、絶縁膜１１４
から酸化物半導体膜１０８ａへ効果的に酸素を供給することができる。
また、本実施の形態においては、酸化物半導体膜１０８ｂ、１０８ｃとして、金属元素
の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成さ
れる酸化物半導体膜を用いる構成について例示したが、これに限定されない。例えば、酸
化物半導体膜１０８ｂ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、
Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比
］、またはＩｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］の金属酸化物ターゲットを用いて
形成される酸化物半導体膜を用いてもよい。
なお、酸化物半導体膜１０８ｂ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８ｂ、１０８ｃは、
Ｉｎ：Ｇａ：Ｚｎ＝１：β１（０＜β１≦２）：β２（０＜β２≦２）となる場合がある
。また、酸化物半導体膜１０８ｂ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原
子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８ｂ、１０８ｃは、
Ｉｎ：Ｇａ：Ｚｎ＝１：β３（１≦β３≦５）：β４（２≦β４≦６）となる場合がある
。また、酸化物半導体膜１０８ｂ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原
子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８ｂ、１０８ｃは、
Ｉｎ：Ｇａ：Ｚｎ＝１：β５（１≦β５≦５）：β６（４≦β６≦８）となる場合がある
。
また、トランジスタ１００が有する酸化物半導体膜１０８ｂと、トランジスタ１００Ｂ
が有する酸化物半導体膜１０８ｂと、は図面において、導電膜１１２ａ、１１２ｂから露
出した領域の酸化物半導体膜が薄くなる、別言すると酸化物半導体膜の一部が凹部を有す
る形状について例示している。ただし、本発明の一態様はこれに限定されず、導電膜１１
２ａ、１１２ｂから露出した領域の酸化物半導体膜が凹部を有さなくてもよい。この場合
の一例を図８（Ａ）（Ｂ）に示す。図８（Ａ）（Ｂ）は、半導体装置の一例を示す断面図
である。なお、図８（Ａ）は、先に示すトランジスタ１００の酸化物半導体膜１０８ｂが
凹部を有さない構造であり、図８（Ｂ）は、先に示すトランジスタ１００Ｂの酸化物半導
体膜１０８ｂが凹部を有さない構造である。
［第１のトランジスタの構成例（変形例３）］
トランジスタ１００Ｃは、先に示すトランジスタ１００と、絶縁膜１１４、１１６が設
けられる位置と、絶縁膜１６２が設けられる点が異なる。それ以外の構成については、ト
ランジスタ１００と同様であり、同様の効果を奏する。
トランジスタ１００Ｃは、導電膜１０４と、導電膜１０４上の絶縁膜１０６、１０７と
、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４、
１１６と、絶縁膜１１６上の導電膜１１２ａ、１１２ｂと、絶縁膜１１６、及び導電膜１
１２ａ、１１２ｂ上の絶縁膜１６２と、絶縁膜１６２上の酸化物半導体膜１２０ａと、絶
縁膜１６２、及び酸化物半導体膜１２０ａ上の絶縁膜１１８と、を有する。
なお、導電膜１１２ａは、絶縁膜１１４、１１６に設けられた開口部１７３ａを介して
、酸化物半導体膜１０８に電気的に接続されている。また、導電膜１１２ｂは、絶縁膜１
１４、１１６に設けられた開口部１７３ｂを介して、酸化物半導体膜１０８に電気的に接
続されている。
絶縁膜１６２としては、絶縁膜１１４、１１６と同様の材料及び手法により形成するこ
とができる。
図１（Ａ）（Ｂ）及び図２（Ａ）（Ｂ）に示すトランジスタ１００は、所謂チャネルエ
ッチ型のトランジスタであったのに対し、図９（Ａ）（Ｂ）及び図１０（Ａ）（Ｂ）に示
すトランジスタ１００Ｃは、所謂チャネル保護型のトランジスタである。このように、第
１のトランジスタとしては、チャネルエッチ型、またはチャネル保護型の双方のトランジ
スタに適用することができる。
＜１－４．半導体装置の構成例３＞
次に、図１（Ａ）（Ｂ）、及び図２（Ａ）（Ｂ）に示す構成と異なる構成について、図
１１乃至図１３を用いて説明する。
また、図１１（Ａ）は、本発明の一態様の半導体装置である、トランジスタ１００、及
びトランジスタ１５０Ａの上面図であり、図１１（Ｂ）は、図１１（Ａ）に示す一点鎖線
Ｘ１－Ｘ２間における切断面の断面図に相当する。また、図１３（Ａ）は、図１１（Ａ）
に示す一点鎖線Ｙ３－Ｙ４間における切断面の断面図に相当する。また、図１２（Ａ）は
、本発明の一態様の半導体装置である、トランジスタ１００、及びトランジスタ１５０Ｂ
の上面図であり、図１２（Ｂ）は、図１２（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切
断面の断面図に相当する。また、図１３（Ｂ）は、図１２（Ａ）に示す一点鎖線Ｙ３－Ｙ
４間における切断面の断面図に相当する。
図１１（Ａ）（Ｂ）、及び図１３（Ａ）に示す半導体装置は、図１（Ａ）（Ｂ）、及び
図２（Ａ）（Ｂ）に示す半導体装置が有するトランジスタ１５０の代わりにトランジスタ
１５０Ａを有する構成である。また、図１２（Ａ）（Ｂ）、及び図１３（Ｂ）に示す半導
体装置は、図１（Ａ）（Ｂ）、及び図２（Ａ）（Ｂ）に示す半導体装置が有するトランジ
スタ１５０の代わりにトランジスタ１５０Ｂを有する構成である。
よって、先に説明したトランジスタ１００の説明については省略し、以下ではトランジ
スタ１５０Ａ、及びトランジスタ１５０Ｂの詳細について説明する。
［第２のトランジスタの構成例（変形例１）］
図１１（Ａ）（Ｂ）、及び図１３（Ａ）に示すトランジスタ１５０Ａは、基板１０２上
の導電膜１０４ａと、基板１０２及び導電膜１０４ａ上の絶縁膜１０６、１０７と、絶縁
膜１０６、１０７上の絶縁膜１１４、１１６と、絶縁膜１１６上のチャネル領域１２０ｂ
＿ｉ、ソース領域１２０ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄを含む酸化物半導体膜１
２０ｂと、チャネル領域１２０ｂ＿ｉ上の絶縁膜１５２と、絶縁膜１５２上のゲート電極
として機能する導電膜１５４と、ソース領域１２０ｂ＿ｓ、及びドレイン領域１２０ｂ＿
ｄ上の絶縁膜１１８と、を有する。また、絶縁膜１１８上には絶縁膜１５６が設けられる
。また、絶縁膜１１８、１５６には、ソース領域１２０ｂ＿ｓに達する開口部１７１ａと
、ドレイン領域１２０ｂ＿ｄに達する開口部１７１ｂが設けられる。また、開口部１７１
ａ、１７１ｂを覆うように絶縁膜１５６上には導電膜１５８ａ、１５８ｂが設けられる。
導電膜１０４ａは、トランジスタ１５０Ａのバックゲート電極としての機能を有する。
また、絶縁膜１０６、１０７、１１４、１１６、１５２に開口部を設け、該開口部を介し
て、導電膜１０４ａと、導電膜１５４とを、電気的に接続させてもよい。
このように、トランジスタ１５０Ａは、先に示すトランジスタ１５０にバックゲート電
極として機能する導電膜１０４ａが設けられた構成である。導電膜１０４ａは、導電膜１
０４と同じ導電膜を加工することで形成される。よって、作製工程を増加させずに、導電
膜１０４ａを形成することが可能となる。
［第２のトランジスタの構成例（変形例２）］
図１２（Ａ）（Ｂ）、及び図１３（Ｂ）に示すトランジスタ１５０Ｂは、基板１０２上
の絶縁膜１０６、１０７と、絶縁膜１０７上の導電膜１１２ｃと、絶縁膜１０７、及び導
電膜１１２ｃ上の絶縁膜１１４、１１６と、絶縁膜１１６上のチャネル領域１２０ｂ＿ｉ
、ソース領域１２０ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄを含む酸化物半導体膜１２０
ｂと、チャネル領域１２０ｂ＿ｉ上の絶縁膜１５２と、絶縁膜１５２上のゲート電極とし
て機能する導電膜１５４と、ソース領域１２０ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄ上
の絶縁膜１１８と、を有する。また、絶縁膜１１８上には絶縁膜１５６が設けられる。ま
た、絶縁膜１１８、１５６には、ソース領域１２０ｂ＿ｓに達する開口部１７１ａと、ド
レイン領域１２０ｂ＿ｄに達する開口部１７１ｂが設けられる。また、開口部１７１ａ、
１７１ｂを覆うように絶縁膜１５６上には導電膜１５８ａ、１５８ｂが設けられる。
導電膜１１２ｃは、トランジスタ１５０Ｂのバックゲート電極としての機能を有する。
また、絶縁膜１１４、１１６、１５２に開口部を設け、該開口部を介して、導電膜１１２
ｃと、導電膜１５４とを、電気的に接続させてもよい。
このように、トランジスタ１５０Ｂは、先に示すトランジスタ１５０にバックゲート電
極として機能する導電膜１１２ｃが設けられた構成である。導電膜１１２ｃは、導電膜１
１２ａ、１１２ｂと同じ導電膜を加工することで形成される。よって、作製工程を増加さ
せずに、導電膜１１２ｃを形成することが可能となる。
なお、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせ
ることが可能である。
＜１－５．半導体装置の作製方法＞
次に、本発明の一態様の半導体装置であるトランジスタ１００、及びトランジスタ１５
０の作製方法について、図１４乃至図２２を用いて説明する。なお、図１４乃至図２２は
、半導体装置の作製方法を示す、チャネル長方向の断面図である。
まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工
程を行い加工して、第１のゲート電極として機能する導電膜１０４を形成する。次に、導
電膜１０４上に第１のゲート絶縁膜として機能する絶縁膜１０６、１０７を形成する（図
１４（Ａ）参照）。
本実施の形態では、基板１０２としてガラス基板を用い、第１のゲート電極として機能
する導電膜１０４として、厚さ１００ｎｍのタングステン膜をスパッタリング法により形
成する。また、絶縁膜１０６として厚さ４００ｎｍの窒化シリコン膜をＰＥＣＶＤ法によ
り形成し、絶縁膜１０７として厚さ５０ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ法により
形成する。
なお、絶縁膜１０６としては、窒化シリコン膜の積層構造とすることができる。具体的
には、絶縁膜１０６を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化
シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下
のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００
ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ－ＣＶ
Ｄ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高
周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すれば
よい。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍ
の窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の
反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源
を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃ
ｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００
Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚
さが５０ｎｍとなるように形成すればよい。
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜
形成時の基板温度は３５０℃以下とすることができる。
絶縁膜１０６を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜１０
４に銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。
第１の窒化シリコン膜は、導電膜１０４からの銅（Ｃｕ）元素の拡散を抑制することが
できる。第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜として機能
する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリ
コン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散
を抑制することができる。
絶縁膜１０７としては、後に形成される酸化物半導体膜１０８（より具体的には、酸化
物半導体膜１０８ｂ）との界面特性を向上させるため、酸素を含む絶縁膜で形成されると
好ましい。
次に、絶縁膜１０７上に酸化物半導体膜１０８ａ＿０及び酸化物半導体膜１０８ｂ＿０
を形成する（図１４（Ｂ）及び図１５（Ａ）参照）。
なお、図１４（Ｂ）は、絶縁膜１０７上に酸化物半導体膜１０８ａ＿０を形成する際の
成膜装置内部の断面模式図である。図１４（Ｂ）では、成膜装置としてスパッタリング装
置を用い、当該スパッタリング装置内部に設置されたターゲット１９１と、ターゲット１
９１の下方に形成されたプラズマ１９２とが、模式的に表されている。
まず、酸化物半導体膜１０８ａ＿０を形成する際に、第１の酸素ガスを含む雰囲気にて
プラズマを放電させる。その際に、酸化物半導体膜１０８ａ＿０の被形成面となる絶縁膜
１０７中に、酸素が添加される。また、酸化物半導体膜１０８ａ＿０を形成する際に、第
１の酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガス
など）を混合させてもよい。
第１の酸素ガスとしては、少なくとも酸化物半導体膜１０８ａ＿０を形成する際に含ま
れていればよく、酸化物半導体膜１０８ａ＿０を形成する際の成膜ガス全体に占める第１
の酸素ガスの割合としては、０％を超えて１００％以下、好ましくは１０％以上１００％
以下、さらに好ましくは３０％以上１００％以下である。
なお、図１４（Ｂ）において、絶縁膜１０７に添加される酸素または過剰酸素を模式的
に破線の矢印で表している。
なお、酸化物半導体膜１０８ａ＿０と、酸化物半導体膜１０８ｂ＿０の形成時の基板温
度は、同じでも異なっていてもよい。ただし、酸化物半導体膜１０８ａ＿０と、酸化物半
導体膜１０８ｂ＿０との、基板温度を同じとすることで、製造コストを低減することがで
きるため好適である。
例えば、酸化物半導体膜１０８ａ＿０と、酸化物半導体膜１０８ｂ＿０とを成膜する際
の基板温度としては、室温以上３４０℃未満、好ましくは室温以上３００℃以下、より好
ましくは１００℃以上２５０℃以下、さらに好ましくは１００℃以上２００℃以下である
。酸化物半導体膜１０８ａ＿０と、酸化物半導体膜１０８ｂ＿０とを加熱して成膜するこ
とで、酸化物半導体膜１０８ａ＿０と、酸化物半導体膜１０８ｂ＿０との結晶性を高める
ことができる。一方で、基板１０２として、大型のガラス基板（例えば、第６世代乃至第
１０世代）を用いる場合、酸化物半導体膜１０８ａ＿０と、酸化物半導体膜１０８ｂ＿０
とを成膜する際の基板温度を１５０℃以上３４０℃未満とした場合、基板１０２が変形す
る（歪むまたは反る）場合がある。よって、大型のガラス基板を用いる場合においては、
酸化物半導体膜１０８ａ＿０と、酸化物半導体膜１０８ｂ＿０との成膜する際の基板温度
を１００℃以上１５０℃未満とすることで、ガラス基板の変形を抑制することができる。
また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとし
て用いる酸素ガスやアルゴンガスは、露点が－４０℃以下、好ましくは－８０℃以下、よ
り好ましくは－１００℃以下、より好ましくは－１２０℃以下にまで高純度化したガスを
用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる
。
また、スパッタリング法で酸化物半導体膜を成膜する場合、スパッタリング装置におけ
るチャンバーは、酸化物半導体膜にとって不純物となる水等を可能な限り除去すべくクラ
イオポンプのような吸着式の真空排気ポンプを用いて高真空（５×１０－７Ｐａから１×
１０－４Ｐａ程度まで）排気することが好ましい。または、ターボ分子ポンプとコールド
トラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体
が逆流しないようにしておくことが好ましい。
また、酸化物半導体膜１０８ａ＿０が形成された後、続けて、酸化物半導体膜１０８ｂ
＿０が、酸化物半導体膜１０８ａ＿０上に形成される。なお、酸化物半導体膜１０８ｂ＿
０の形成時においては、第２の酸素ガスを含む雰囲気にてプラズマを放電させればよい。
なお、酸化物半導体膜１０８ａ＿０を形成する際の第１の酸素ガスの割合と、酸化物半
導体膜１０８ｂ＿０を形成する際の第２の酸素ガスの割合とは同じでも異なっていてもよ
い。例えば、酸化物半導体膜１０８ｂ＿０を形成する際の成膜ガス全体に占める第２の酸
素ガスの割合としては、０％を超えて１００％以下、好ましくは１０％以上１００％以下
、さらに好ましくは３０％以上１００％以下である。
なお、酸化物半導体膜１０８ｂ＿０を形成する際に、第２の酸素ガスと、アルゴンガス
とを用いる場合、第２の酸素ガスの流量よりもアルゴンガスの流量を多くするのが好まし
い。アルゴンガスの流量を多くすることで、酸化物半導体膜１０８ｂ＿０を緻密な膜とす
ることができる。また、酸化物半導体膜１０８ｂ＿０を緻密な膜とするには、形成時の基
板温度を高くすればよい。酸化物半導体膜１０８ｂ＿０を形成する際の基板温度としては
、代表的には２５０℃以下、好ましくは、１５０℃以上１９０℃以下とすればよい。酸化
物半導体膜１０８ｂ＿０を緻密な膜とした場合、導電膜１１２ａ、１１２ｂに含まれる金
属元素を酸化物半導体膜１０８ａ＿０側に入り込むのを抑制することができる。
本実施の形態では、Ｉｎ－Ｇａ－Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：
２：４．１［原子数比］）を用いて、スパッタリング法により酸化物半導体膜１０８ａ＿
０を形成し、その後真空中で連続して、Ｉｎ－Ｇａ－Ｚｎ金属酸化物ターゲット（Ｉｎ：
Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）を用いて、スパッタリング法により酸化物半
導体膜１０８ｂ＿０を形成する。また、酸化物半導体膜１０８ａ＿０の形成時の基板温度
を１７０℃とし、酸化物半導体膜１０８ｂ＿０の形成時の基板温度を１７０℃とする。ま
た、酸化物半導体膜１０８ａ＿０の形成時の成膜ガスとしては、流量６０ｓｃｃｍの酸素
ガスと、流量１４０ｓｃｃｍのアルゴンガスと、を用いる。また、酸化物半導体膜１０８
ｂ＿０の形成時の成膜ガスとしては、流量１００ｓｃｃｍの酸素ガスと、流量１００ｓｃ
ｃｍのアルゴンガスと、を用いる。
次に、酸化物半導体膜１０８ａ＿０及び酸化物半導体膜１０８ｂ＿を所望の形状に加工
することで、島状の酸化物半導体膜１０８ａ及び島状の酸化物半導体膜１０８ｂを形成す
る（図１５（Ｂ）参照）。
次に、絶縁膜１０７及び酸化物半導体膜１０８上に導電膜を形成し、当該導電膜を所望
の形状に加工することで、導電膜１１２ａ、１１２ｂを形成する（図１６（Ａ）参照）。
本実施の形態では、導電膜１１２ａ、１１２ｂとして、厚さ５０ｎｍのタングステン膜
と、厚さ４００ｎｍのアルミニウム膜とが順に積層された積層膜をスパッタリング法によ
り成膜する。なお、本実施の形態においては、導電膜１１２ａ、１１２ｂとして、２層の
積層構造としたが、これに限定されない。例えば、導電膜１１２ａ、１１２ｂとして、厚
さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍの
チタン膜とが順に積層された３層の積層構造としてもよい。
また、導電膜１１２ａ、１１２ｂの形成後に、酸化物半導体膜１０８（より具体的には
酸化物半導体膜１０８ｂ）の表面（バックチャネル側）を洗浄してもよい。当該洗浄方法
としては、例えば、リン酸水溶液等のエッチャントを用いた洗浄が挙げられる。これによ
り、酸化物半導体膜１０８ｂの表面に付着した不純物（例えば、導電膜１１２ａ、１１２
ｂに含まれる元素等）を除去することができる。なお、当該洗浄を必ずしも行う必要はな
く、場合によっては、洗浄を行わなくてもよい。
また、導電膜１１２ａ、１１２ｂを形成する工程、及び上記洗浄工程のいずれか一方ま
たは双方において、酸化物半導体膜１０８の導電膜１１２ａ、１１２ｂから露出した領域
が、薄くなる場合がある。
次に、絶縁膜１０７、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁
膜１１４、及び絶縁膜１１６を形成する（図１６（Ｂ）参照）。
なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成
することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高
周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶
縁膜１１４と絶縁膜１１６との界面において大気成分由来の不純物濃度を低減することが
できるとともに、絶縁膜１１４、１１６に含まれる酸素を酸化物半導体膜１０８に移動さ
せることが可能となり、酸化物半導体膜１０８の酸素欠損量を低減することが可能となる
。
例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する
ことができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体
を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラ
ン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒
素等がある。また、上記の堆積性気体の流量に対して酸化性気体の流量を２０倍より大き
く１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未
満、好ましくは５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜１１４が、窒素
を含み、且つ欠陥量の少ない絶縁膜となる。
本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃
とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスと
し、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６Ｍ
Ｈｚ、１００Ｗ（電力密度としては１．６×１０－２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を
用いて、酸化窒化シリコン膜を形成する。
絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を
１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力
を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし
、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好
ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件に
より、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電
力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し
、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成より
も多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力
が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量
論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物
絶縁膜を形成することができる。
なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護
膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の
高い高周波電力を用いて絶縁膜１１６を形成することができる。
なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気
体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的
には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現
れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７
ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠
陥量の少ない酸化物絶縁膜を形成することができる。この結果、トランジスタ１００の信
頼性を高めることができる。
また、絶縁膜１１４、１１６を成膜した後に、加熱処理（以下、第１の加熱処理とする
）を行うと好適である。第１の加熱処理により、絶縁膜１１４、１１６に含まれる窒素酸
化物を低減することができる。または、第１の加熱処理により、絶縁膜１１４、１１６に
含まれる酸素の一部を酸化物半導体膜１０８に移動させ、酸化物半導体膜１０８に含まれ
る酸素欠損量を低減することができる。
第１の加熱処理の温度は、代表的には、４００℃未満、好ましくは３７５℃未満、さら
に好ましくは、１５０℃以上３５０℃以下とする。第１の加熱処理は、窒素、酸素、超乾
燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ
以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、
上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい該
加熱処理には、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等を用い
ることができる。
次に、絶縁膜１１６上に酸化物半導体膜１２０を形成する（図１７（Ａ）（Ｂ）参照）
。
なお、図１７（Ａ）は、絶縁膜１１６上に酸化物半導体膜１２０を形成する際の、成膜
装置内部の断面模式図である。図１７（Ａ）では、成膜装置としてスパッタリング装置を
用い、当該スパッタリング装置内部に設置されたターゲット１９３と、ターゲット１９３
の下方に形成されたプラズマ１９４とが、模式的に表されている。
まず、酸化物半導体膜１２０を形成する際に、第３の酸素ガスを含む雰囲気にてプラズ
マを放電させる。その際に、酸化物半導体膜１２０の被形成面となる絶縁膜１１６中に、
酸素が添加される。また、酸化物半導体膜１２０を形成する際に、第３の酸素ガスの他に
、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させて
もよい。例えば、アルゴンガスと、第３の酸素ガスと、を用い、アルゴンガスの流量より
も第３の酸素ガスの流量を多くするのが好ましい。第３の酸素ガスの流量を多くすること
で、好適に絶縁膜１１６に酸素を添加することができる。一例としては、酸化物半導体膜
１２０の形成条件としては、成膜ガス全体に占める第３の酸素ガスの割合を、５０％以上
１００％以下、好ましくは、８０％以上１００％以下とすればよい。
なお、図１７（Ａ）において、絶縁膜１１６に添加される酸素または過剰酸素を模式的
に破線の矢印で表している。
また、酸化物半導体膜１２０を成膜する際の基板温度としては、室温以上３４０℃未満
、好ましくは室温以上３００℃以下、より好ましくは１００℃以上２５０℃以下、さらに
好ましくは１００℃以上２００℃以下である。酸化物半導体膜１２０を加熱して成膜する
ことで、酸化物半導体膜１２０の結晶性を高めることができる。一方で、基板１０２とし
て、大型のガラス基板（例えば、第６世代乃至第１０世代）を用いる場合、酸化物半導体
膜１２０を成膜する際の基板温度を１５０℃以上３４０℃未満とした場合、基板１０２が
変形する（歪むまたは反る）場合がある。よって、大型のガラス基板を用いる場合におい
ては、酸化物半導体膜１２０の成膜する際の基板温度を１００℃以上１５０℃未満とする
ことで、ガラス基板の変形を抑制することができる。
本実施の形態では、Ｉｎ－Ｇａ－Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：
２：４．１［原子数比］）を用いて、スパッタリング法により酸化物半導体膜１２０を形
成する。また、酸化物半導体膜１２０の形成時の基板温度を１７０℃とする。また、酸化
物半導体膜１２０の形成時の成膜ガスとしては、流量１００ｓｃｃｍの酸素ガスを用いる
。
酸化物半導体膜１２０としては、例えば、先に記載の酸化物半導体膜（例えば、Ｉｎ：
Ｇａ：Ｚｎ＝１：１：１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］
、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数
比］など）を用いてもよい。
次に、酸化物半導体膜１２０を所望の形状に加工することで、島状の酸化物半導体膜１
２０ａ、及び島状の酸化物半導体膜１２０ｂを形成する（図１８（Ａ）参照）。
次に、絶縁膜１１６、及び酸化物半導体膜１２０ａ、１２０ｂ上に絶縁膜１５２＿０と
、導電膜１５４＿０と、を形成する（図１８（Ｂ）参照）。
絶縁膜１５２＿０としては、先に示す絶縁膜１０６、１０７または絶縁膜１１４、１１
６と同様の絶縁膜を形成すればよい。本実施の形態においては、絶縁膜１５２＿０として
、ＰＥＣＶＤ装置を用いて、膜厚１００ｎｍの酸化窒化シリコン膜を形成する。
また、導電膜１５４＿０としては、先に示す導電膜１０４、または導電膜１１２ａ、１
１２ｂ、と同様の導電膜を形成すればよい。本実施の形態においては、導電膜１５４＿０
として、スパッタリング装置を用いて、厚さ３０ｎｍの窒化タンタル膜と、厚さ１５０ｎ
ｍのタングステン膜とを形成する。
次に、導電膜１５４＿０上の所望の領域にマスク１９５を形成する（図１９（Ａ）参照
）。
マスク１９５としては、スピンコーター装置等を用いてレジスト等の有機樹脂膜を形成
すればよい。
次に、マスク１９５を用いて、導電膜１５４＿０、及び絶縁膜１５２＿０を加工するこ
とで、酸化物半導体膜１２０ｂ上に重畳する絶縁膜１５２と、絶縁膜１５２上の導電膜１
５４とを、形成する（図１９（Ｂ）参照）。
なお、導電膜１５４＿０、及び絶縁膜１５２＿０の加工方法としては、特に限定は無く
、ウエットエッチング法、またはドライエッチング法を用いればよい。
次に、絶縁膜１１６、酸化物半導体膜１２０ａ、酸化物半導体膜１２０ｂ、及び導電膜
１５４上に絶縁膜１１８を形成する。なお、絶縁膜１１８を形成することで、絶縁膜１１
８と接する酸化物半導体膜１２０ａのキャリア密度が高くなり、トランジスタ１００が形
成される。また、絶縁膜１１８を形成することで、酸化物半導体膜１２０ｂと絶縁膜１１
８とが接する領域が、ソース領域１２０ｂ＿ｓ、及びドレイン領域１２０ｂ＿ｄとなる。
これにより、トランジスタ１５０が形成される（図２０（Ａ）参照）。
絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。絶縁膜１１８とし
ては、例えば、窒化シリコン膜を用いると好適である。また、絶縁膜１１８としては、例
えば、スパッタリング法またはＰＥＣＶＤ法を用いて形成することができる。例えば、絶
縁膜１１８をＰＥＣＶＤ法で成膜する場合、基板温度は４００℃未満、好ましくは３７５
℃未満、さらに好ましくは１８０℃以上３５０℃以下である。絶縁膜１１８を成膜する場
合の基板温度を、上述の範囲にすることで、緻密な膜を形成できるため好ましい。また、
絶縁膜１１８を成膜する場合の基板温度を、上述の範囲にすることで、絶縁膜１１４、１
１６中の酸素または過剰酸素を、酸化物半導体膜１０８に移動させることが可能となる。
本実施の形態においては、絶縁膜１１８として、厚さ１００ｎｍの窒化酸化シリコン膜
を、ＰＥＣＶＤ装置を用いて形成する。
また、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコ
ンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。窒
素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性
種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結
合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シ
リコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することが
できる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒
素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な
窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対
する窒素の流量比を５倍以上５０倍以下、１０倍以上５０倍以下とすることが好ましい。
なお、絶縁膜１１８形成後に、先に記載の第１の加熱処理と同等の加熱処理（以下、第
２の加熱処理とする）を行ってもよい。このように、酸化物半導体膜１２０の成膜の際に
、絶縁膜１１６に酸素を添加した後に、４００℃未満、好ましくは３７５℃未満、さらに
好ましくは１８０℃以上３５０℃以下の温度で、加熱処理を行うことで、絶縁膜１１６中
の酸素または過剰酸素を酸化物半導体膜１０８（特に酸化物半導体膜１０８ｂ）中に移動
させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。
次に、絶縁膜１１８上に絶縁膜１５６を形成する（図２０（Ｂ）参照）。
絶縁膜１５６としては、先に記載の絶縁膜１１４、１１６に用いることのできる材料を
用いればよい。本実施の形態においては、絶縁膜１５６として、ＰＥＣＶＤ装置を用い、
厚さ４００ｎｍの酸化窒化シリコン膜を形成する。
次に、絶縁膜１１８、１５６に、酸化物半導体膜１２０ｂのソース領域１２０ｂ＿ｓに
達する開口部１７１ａと、酸化物半導体膜１２０ｂのドレイン領域１２０ｂ＿ｄに達する
開口部１７１ｂと、を形成する（図２１（Ａ）参照）。
開口部１７１ａ、１７１ｂの形成方法には、特に限定ははく、ウエットエッチング法、
ドライエッチング法等を用いればよい。
次に、開口部１７１ａ、１７１ｂを覆うように、絶縁膜１５６上に導電膜１５８＿０を
形成する（図２１（Ｂ）参照）。
導電膜１５８＿０としては、導電膜１０４、及び導電膜１１２ａ、１１２ｂに用いるこ
とのできる材料を用いればよい。本実施の形態においては、導電膜１５８＿０として、ス
パッタリング装置を用いて、厚さ５０ｎｍのチタン膜と、厚さ４００ｎｍのアルミニウム
膜と、厚さ１００ｎｍのチタン膜とを形成する。
次に、導電膜１５８＿０を所望の形状に加工することで、導電膜１５８ａ、１５８ｂを
形成する（図２２参照）。
以上の工程で、図１（Ａ）（Ｂ）に示すトランジスタ１００と、トランジスタ１５０と
を、同一基板上に形成することができる。
なお、トランジスタ１００、及びトランジスタ１５０の作製工程において、基板温度を
４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下と
することで、大面積の基板を用いても基板の変形（歪みまたは反り）を極めて少なくする
ことができるため好適である。
＜１－６．半導体装置の構成例４＞
次に、本発明の一態様の半導体装置について、先に示す構成と異なる構成について説明
する。なお、ここでは、トランジスタ１００、及びトランジスタ１５０と、同じ製造工程
で作製可能な容量素子について、図２３及び図２４を用いて説明する。なお、図２３（Ａ
）（Ｂ）（Ｃ）は、半導体装置を説明する断面図であり、図２４（Ａ）（Ｂ）（Ｃ）は、
半導体装置を説明する断面図である。また、図２３及び図２４に示す半導体装置は、一対
の電極間に誘電体膜が挟持された所謂、積層型の容量素子である。
図２３（Ａ）に示す容量素子は、基板１０２上の導電膜１０４ｂと、基板１０２及び導
電膜１０４ｂ上の絶縁膜１０６、１０７と、絶縁膜１０７上の導電膜１１２ｄと、絶縁膜
１０７、及び導電膜１１２ｄ上の絶縁膜１１４、１１６、１１８と、を有する。導電膜１
０４ｂは、導電膜１０４と同じ導電膜を加工することで形成される。また、導電膜１１２
ｄは、導電膜１１２ａ、１１２ｂと同じ導電膜を加工することで形成される。図２３（Ａ
）に示す容量素子は、一対の電極の一方が導電膜１０４ｂであり、他方が導電膜１１２ｄ
である。また、絶縁膜１０６、１０７が容量素子の誘電体膜として機能する。
図２３（Ｂ）に示す容量素子は、基板１０２上の導電膜１０４ｂと、基板１０２及び導
電膜１０４ｂ上の絶縁膜１０６、１０７、１１４、１１６と、絶縁膜１１６上の酸化物半
導体膜１２０ｃと、絶縁膜１１６及び酸化物半導体膜１２０ｃ上の絶縁膜１１８と、を有
する。酸化物半導体膜１２０ｃは、酸化物半導体膜１２０ａ、１２０ｂと同じ酸化物半導
体膜を加工することで形成される。図２３（Ｂ）に示す容量素子は、一対の電極の一方が
導電膜１０４ｂであり、他方が酸化物半導体膜１２０ｃである。また、絶縁膜１０６、１
０７、１１４、１１６が容量素子の誘電体膜として機能する。
図２３（Ｃ）に示す容量素子は、基板１０２上の絶縁膜１０６、１０７と、絶縁膜１０
７上の導電膜１１２ｅと、絶縁膜１０７、及び導電膜１１２ｅ上の絶縁膜１１４、１１６
と、絶縁膜１１６上の酸化物半導体膜１２０ｃと、絶縁膜１１６及び酸化物半導体膜１２
０ｃ上の絶縁膜１１８と、を有する。導電膜１１２ｅは、導電膜１１２ａ、１１２ｂと同
じ導電膜を加工することで形成される。図２３（Ｃ）に示す容量素子は、一対の電極の一
方が導電膜１１２ｅであり、他方が酸化物半導体膜１２０ｃである。また、絶縁膜１１４
、１１６が容量素子の誘電体膜として機能する。
図２４（Ａ）に示す容量素子は、基板１０２上の導電膜１０４ｂと、基板１０２及び導
電膜１０４ｂ上の絶縁膜１０６、１０７、１１４、１１６、１１８、１５６と、絶縁膜１
５６上の導電膜１５８ｃと、を有する。導電膜１５８ｃは、導電膜１５８ａ、１５８ｂと
同じ導電膜を加工することで形成される。図２４（Ａ）に示す容量素子は、一対の電極の
一方が導電膜１０４ｂであり、他方が導電膜１５８ｃである。また、絶縁膜１０６、１０
７、１１４、１１６、１１８、１５６が容量素子の誘電体膜として機能する。
図２４（Ｂ）に示す容量素子は、基板１０２上の絶縁膜１０６、１０７と、絶縁膜１０
７上の導電膜１１２ｅと、絶縁膜１０７及び導電膜１１２ｅ上の絶縁膜１１４、１１６、
１１８、１５６と、絶縁膜１５６上の導電膜１５８ｃと、を有する。図２４（Ｂ）に示す
容量素子は、一対の電極の一方が導電膜１１２ｅであり、他方が導電膜１５８ｃである。
また、絶縁膜１１４、１１６、１１８、１５６が容量素子の誘電体膜として機能する。
図２４（Ｃ）に示す容量素子は、基板１０２上の絶縁膜１０６、１０７、１１４、１１
６と、絶縁膜１１６上の酸化物半導体膜１２０ｃと、絶縁膜１１６及び酸化物半導体膜１
２０ｃ上の絶縁膜１１８、１５６と、絶縁膜１５６上の導電膜１５８ｃと、を有する。図
２４（Ｃ）に示す容量素子は、一対の電極の一方が酸化物半導体膜１２０ｃであり、他方
が導電膜１５８ｃである。また、絶縁膜１１８、１５６が容量素子の誘電体膜として機能
する。
なお、図２３及び図２４に示す容量素子としては、例えば、トランジスタと積層するこ
とで、容量素子の占有面積を縮小することができる。容量素子とトランジスタとを積層す
る場合の一例を図２５に示す。なお、図２５は、半導体装置の断面を説明する図である。
図２５に示す半導体装置は、図２３（Ａ）に示す容量素子と、先に示すトランジスタ１
５０と、を積層した構成である。このように、本発明の一態様のトランジスタは、容量素
子等の様々な素子と積層して用いてもよい。また、図２３及び図２４に示す容量素子にお
いては、一対の電極の下方の電極が、一対の電極の上方の電極よりも小さい構成としたが
、これに限定されず、一対の電極の下方の電極が、一対の電極の上方の電極よりも大きい
構成としてもよい。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形
態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定
されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載さ
れているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様
として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を
有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、
または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチ
ャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有
していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々
なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレ
イン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコ
ン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または
、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては
、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタの
チャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を
有していなくてもよい。
なお、本実施の形態に示す構成は、他の実施の形態と適宜組み合わせて用いることがで
きる。
（実施の形態２）
本実施の形態においては、酸化物半導体の構造等について、図２６乃至図３０を参照し
て説明する。
＜２－１．酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分け
られる。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ－ａｌｉｇｎｅ
ｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化
物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－
ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などが
ある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ
－ＯＳ、多結晶酸化物半導体およびｎｃ－ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配
置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さ
ない、などといわれている。
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍ
ｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域
において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。
一方、ａ－ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定
な構造である。不安定であるという点では、ａ－ｌｉｋｅ ＯＳは、物性的に非晶質酸化
物半導体に近い。
＜２－２．ＣＡＡＣ－ＯＳ＞
まずは、ＣＡＡＣ－ＯＳについて説明する。
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一種である。
ＣＡＡＣ－ＯＳをＸ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって
解析した場合について説明する。例えば、空間群Ｒ－３ｍに分類されるＩｎＧａＺｎＯ４
の結晶を有するＣＡＡＣ－ＯＳに対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行
うと、図２６（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピ
ークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳ
では、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ－ＯＳの膜を形成する面（被形成面とも
いう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１
°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°
近傍のピークは、空間群Ｆｄ－３ｍに分類される結晶構造に起因する。そのため、ＣＡＡ
Ｃ－ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ－ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、
ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定
し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）
を行っても、図２６（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａ
ＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２６（Ｃ）に示す
ように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、
ＸＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは、ａ軸およびｂ軸の配向が不規則である
ことが確認できる。
次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、ＣＡＡＣ－ＯＳの被形成面に平行にプロ
ーブ径が３００ｎｍの電子線を入射させると、図２６（Ｄ）に示すような回折パターン（
制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉ
ｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子
回折によっても、ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成
面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面
に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２６（Ｅ
）に示す。図２６（Ｅ）より、リング状の回折パターンが確認される。したがって、プロ
ーブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ－ＯＳに含まれるペ
レットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２６（Ｅ）における
第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因す
ると考えられる。また、図２６（Ｅ）における第２リングは（１１０）面などに起因する
と考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍ
ｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析
像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができ
る。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡ
Ｃ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図２７（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能
ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａ
ｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高
分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は
、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどに
よって観察することができる。
図２７（Ａ）より、金属原子が層状に配列している領域であるペレットを確認すること
ができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることが
わかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこ
ともできる。また、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａ
ｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡ
Ｃ－ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または
上面と平行となる。
また、図２７（Ｂ）および図２７（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡ
Ｃ－ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２７（Ｄ）および図２７（Ｅ）は
、それぞれ図２７（Ｂ）および図２７（Ｃ）を画像処理した像である。以下では、画像処
理の方法について説明する。まず、図２７（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ
Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取
得したＦＦＴ像において原点を基準に、２．８ｎｍ－１から５．０ｎｍ－１の間の範囲を
残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ
：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画
像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴ
フィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格
子配列を示している。
図２７（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が
、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部で
ある。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペ
レットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図２７（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点
線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を
確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角
形が形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制している
ことがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において原子配列が稠密でない
ことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪み
を許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において
複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、Ｃ
ＡＡＣ－ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ａ－ｂ－ｐ
ｌａｎｅ－ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもで
きる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の
混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ－Ｏ
Ｓは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップ
となる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ－ＯＳは、キャリア密度の低い酸化物半導体で
ある。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満
、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０－９個／ｃｍ３以上の
キャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真
性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ－ＯＳは、不純物濃度が低
く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜２－３．ｎｃ－ＯＳ＞
次に、ｎｃ－ＯＳについて説明する。
ｎｃ－ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ－ＯＳに対
し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れな
い。即ち、ｎｃ－ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ－ＯＳを薄片化し、厚さが３４ｎ
ｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２
８（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測さ
れる。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（
ナノビーム電子回折パターン）を図２８（Ｂ）に示す。図２８（Ｂ）より、リング状の領
域内に複数のスポットが観測される。したがって、ｎｃ－ＯＳは、プローブ径が５０ｎｍ
の電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を
入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると
、図２８（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンが観
測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ－ＯＳが秩
序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いている
ため、規則的な電子回折パターンが観測されない領域もある。
図２８（Ｄ）に、被形成面と略平行な方向から観察したｎｃ－ＯＳの断面のＣｓ補正高
分解能ＴＥＭ像を示す。ｎｃ－ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所な
どのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできな
い領域と、を有する。ｎｃ－ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさ
であり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが
１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒ
ｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことが
ある。ｎｃ－ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場
合がある。なお、ナノ結晶は、ＣＡＡＣ－ＯＳにおけるペレットと起源を同じくする可能
性がある。そのため、以下ではｎｃ－ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特
に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見
られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶
質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ－ＯＳを
、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化
物半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体と呼ぶこともできる。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ－ＯＳは、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ－ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ－ＯＳは、ＣＡＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
＜２－４．ａ－ｌｉｋｅ ＯＳ＞
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。
図２９に、ａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２９（Ａ）
は電子照射開始時におけるａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２９（
Ｂ）は４．３×１０８ｅ－／ｎｍ２の電子（ｅ－）照射後におけるａ－ｌｉｋｅ ＯＳの
高分解能断面ＴＥＭ像である。図２９（Ａ）および図２９（Ｂ）より、ａ－ｌｉｋｅ Ｏ
Ｓは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。ま
た、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低
密度領域と推測される。
鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳと比べて不安定な構造であることを示すた
め、電子照射による構造の変化を示す。
試料として、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳを準備する。いず
れの試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ
－Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られてい
る。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と
同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、
以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺ
ｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応
する。
図３０は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例であ
る。なお、上述した格子縞の長さを結晶部の大きさとしている。図３０より、ａ－ｌｉｋ
ｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなって
いくことがわかる。図３０より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大き
さだった結晶部（初期核ともいう。）が、電子（ｅ－）の累積照射量が４．２×１０８ｅ
－／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎ
ｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０
８ｅ－／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３０
より、電子の累積照射量によらず、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳの結晶部の大きさは
、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射
およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ－９０００ＮＡＲを用いた。電子線照射条
件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ－／（ｎｍ２・ｓ）、照射領
域の直径を２３０ｎｍとした。
このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとん
ど見られない。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて
、不安定な構造であることがわかる。
また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比
べて密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結
晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ－ＯＳの密度およびＣＡＡ
Ｃ－ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結
晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ
３未満となる。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合
わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。
所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ
、ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
なお、本実施の形態に示す構成は、他の実施の形態または他の実施例に示す構成と適宜
、組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図３１乃
至図３５を用いて説明する。なお、本実施の形態においては、表示装置の表示素子として
、液晶素子を有する構成（液晶表示装置）について、具体的に説明する。
＜３－１．液晶表示装置＞
図３１（Ａ）に示す液晶表示装置８８０は、画素部８７１と、ゲートドライバ８７４と
、ソースドライバ８７６と、各々が平行または略平行に配設され、且つゲートドライバ８
７４によって電位が制御されるｍ本の走査線８７７と、各々が平行または略平行に配設さ
れ、且つソースドライバ８７６によって電位が制御されるｎ本の信号線８７９と、を有す
る。さらに、画素部８７１はマトリクス状に配設された複数の画素８７０を有する。また
、信号線８７９に沿って、各々が平行または略平行に配設されたコモン線８７５を有する
。また、ゲートドライバ８７４及びソースドライバ８７６をまとめて駆動回路部という場
合がある。
各々の走査線８７７は、画素部８７１においてｍ行ｎ列に配設された画素８７０のうち
、いずれかの行に配設されたｎ個の画素８７０と電気的に接続される。また、各々の信号
線８７９は、ｍ行ｎ列に配設された画素８７０のうち、いずれかの列に配設されたｍ個の
画素８７０に電気的に接続される。ｍ、ｎは、ともに１以上の整数である。また、各コモ
ン線８７５は、ｍ行ｎ列に配設された画素８７０のうち、いずれかの行に配設されたｍ個
の画素８７０と電気的に接続される。
図３１（Ｂ）は、図３１（Ａ）に示す液晶表示装置８８０の画素８７０に用いることが
できる回路構成の一例を示している。
図３１（Ｂ）に示す画素８７０は、液晶素子８５１と、トランジスタ８５２と、容量素
子８５５と、を有する。
トランジスタ８５２に、先の実施の形態１で説明したトランジスタ１００、またはトラ
ンジスタ１５０を適用することができる。特に、画素８７０には、トランジスタ１５０を
用いると、ゲート電極と、ソース電極またはドレイン電極と、の重なりが無いため、寄生
容量を低減させることができるため好適である。
液晶素子８５１の一対の電極の一方は、トランジスタ８５２と接続され、電位は、画素
８７０の仕様に応じて適宜設定される。液晶素子８５１の一対の電極の他方は、コモン線
８７５と接続され、電位は共通の電位（コモン電位）が与えられる。液晶素子８５１が有
する液晶は、トランジスタ８５２に書き込まれるデータにより配向状態が制御される。
なお、液晶素子８５１は、液晶の光学的変調作用によって光の透過または非透過を制御
する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦
方向の電界又は斜め方向の電界を含む）によって制御される。なお、液晶素子８５１に用
いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶
、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件に
より、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等
方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよ
い。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリ
ック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発
現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組
成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速
度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組
成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよい
のでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防
止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
液晶素子８５１を有する液晶表示装置８８０の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅ
ｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード
、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａ
ｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ
（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、Ｆ
ＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ
（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを
用いることができる。
また、液晶表示装置８８０をノーマリーブラック型の液晶表示装置、例えば垂直配向（
ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、
ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、
ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ
モードなどを用いることができる。
＜３－２．横電界モードの液晶表示装置＞
まず、横電界モードの液晶表示装置、代表的にはＦＦＳモード及びＩＰＳモードの液晶
表示装置について説明する。
図３１（Ｂ）に示す画素８７０の構成において、トランジスタ８５２のソース電極及び
ドレイン電極の一方は、信号線８７９に電気的に接続され、他方は液晶素子８５１の一対
の電極の一方に電気的に接続される。また、トランジスタ８５２のゲート電極は、走査線
８７７に電気的に接続される。トランジスタ８５２は、データ信号のデータの書き込みを
制御する機能を有する。
図３１（Ｂ）に示す画素８７０の構成において、容量素子８５５の一対の電極の一方は
、トランジスタ８５２のソース電極及びドレイン電極の他方に接続される。容量素子８５
５の一対の電極の他方は、コモン線８７５に電気的に接続される。コモン線８７５の電位
の値は、画素８７０の仕様に応じて適宜設定される。容量素子８５５は、書き込まれたデ
ータを保持する保持容量としての機能を有する。なお、ＦＦＳモードによって駆動する液
晶表示装置８８０においては、容量素子８５５の一対の電極の一方は、液晶素子８５１の
一対の電極の一方の一部または全部であり、容量素子８５５の一対の電極の他方は、液晶
素子８５１の一対の電極の他方の一部または全部である。
＜３－３．横電界モードの素子基板の構成例１＞
次に、液晶表示装置８８０に含まれる素子基板の具体的な構成について説明する。まず
、ＦＦＳモードによって駆動する液晶表示装置８８０が有する複数の画素８７０ａ、８７
０ｂ、８７０ｃの上面図を図３２（Ａ）に示す。
図３２（Ａ）において、走査線として機能する導電膜８４３は、信号線に略直交する方
向（図中左右方向）に延伸して設けられている。信号線として機能する導電膜８４８ａは
、走査線に略直交する方向（図中上下方向）に延伸して設けられている。なお、走査線と
して機能する導電膜８４３は、ゲートドライバ８７４と電気的に接続されており、信号線
として機能する導電膜８４８ａは、ソースドライバ８７６に電気的に接続されている（図
３１（Ａ）参照）。
トランジスタ８５２は、走査線及び信号線の交差部近傍に設けられている。また、トラ
ンジスタ８５２は、ゲート電極として機能する導電膜８４３、ゲート絶縁膜（図３２（Ａ
）に図示せず）、ゲート絶縁膜上に形成されたチャネル領域が形成される酸化物半導体膜
８２０、ソース電極及びドレイン電極として機能する導電膜８４８ａ、８４８ｂにより構
成される。なお、導電膜８４３は、走査線としても機能し、酸化物半導体膜８２０と重畳
する領域がトランジスタ８５２のゲート電極として機能する。また、導電膜８４８ａは、
信号線としても機能し、酸化物半導体膜８２０と重畳する領域がトランジスタ８５２のソ
ース電極またはドレイン電極として機能する。
また、導電膜８４８ｂは、画素電極の機能を有する酸化物半導体膜８１９ａと電気的に
接続される。また、酸化物半導体膜８１９ａ上において、絶縁膜（図３２（Ａ）に図示せ
ず）を介して導電膜８２９が設けられている。なお、導電膜８２９は、コモン電極として
の機能を有する。
導電膜８２９は、信号線と交差する方向に延伸する縞状の領域を有する。また、該縞状
の領域は、信号線と平行または略平行な方向に延伸する領域と接続される。このため、液
晶表示装置８８０が有する複数の画素において、縞状の領域を有する導電膜８２９は各領
域が同電位である。
容量素子８５５は、酸化物半導体膜８１９ａ、及び導電膜８２９が重なる領域で形成さ
れる。酸化物半導体膜８１９ａ及び導電膜８２９は透光性を有する。即ち、容量素子８５
５は透光性を有する。
また、容量素子８５５は透光性を有するため、画素８７０内に容量素子８５５を大きく
（大面積に）形成することができる。従って、開口率を高めつつ、代表的には５０％以上
、好ましくは６０％以上とすることが可能であると共に、電荷量を増大させた表示装置を
得ることができる。例えば、解像度の高い表示装置、例えば液晶表示装置においては、画
素の面積が小さくなり、容量素子の面積も小さくなる。このため、解像度の高い表示装置
において、容量素子に蓄積される電荷量が小さくなる。しかしながら、本実施の形態に示
す容量素子８５５は透光性を有するため、当該容量素子を画素に設けることで、各画素に
おいて十分な電荷量を得つつ、開口率を高めることができる。代表的には、画素密度が２
００ｐｐｉ以上、さらには３００ｐｐｉ以上、更には５００ｐｐｉ以上である高解像度の
表示装置に好適に用いることができる。
また、液晶表示装置において、容量素子の容量値を大きくするほど、電界を加えた状況
において、液晶素子の液晶分子の配向を一定に保つことができる期間を長くすることがで
きる。静止画を表示させる場合、当該期間を長くできるため、画像データを書き換える回
数を低減することが可能であり、消費電力を低減することができる。また、本実施の形態
に示す構造により、高解像度の表示装置においても、開口率を高めることができるため、
バックライトなどの光源の光を効率よく利用することができ、表示装置の消費電力を低減
することができる。
次いで、図３２（Ａ）の一点鎖線Ｑ１－Ｒ１における断面図を図３２（Ｂ）に示す。図
３２（Ｂ）に示すトランジスタ８５２は、トップゲート型のトランジスタである。なお、
一点鎖線Ｑ１－Ｒ１は、トランジスタ８５２のチャネル長方向の断面図である。
図３２（Ａ）（Ｂ）に示すトランジスタ８５２は、基板８０２上に形成された絶縁膜８
０６、８０７、８１４、８１６上に形成される。また、トランジスタ８５２は、酸化物半
導体膜８２０と、酸化物半導体膜８２０上に設けられる絶縁膜８３２と、絶縁膜８３２上
の導電膜８４３と、絶縁膜８１６、酸化物半導体膜８２０、及び導電膜８４３上の絶縁膜
８３４と、を有する。なお、酸化物半導体膜８２０は、ソース領域８２０ｓ、チャネル領
域８２０ｉ、及びドレイン領域８２０ｄを有する。また、絶縁膜８３４上には絶縁膜８３
６が設けられ、絶縁膜８３６上には導電膜８４８ａ、８４８ｂが設けられる。なお、導電
膜８４８ａは、絶縁膜８３６、８３４に設けられた開口部を介して、ソース領域８２０ｓ
と、電気的に接続されている。また、導電膜８４８ｂは、絶縁膜８３６、８３４に設けら
れた開口部を介して、ドレイン領域８２０ｄと、電気的に接続されている。
また、絶縁膜８３２は、トランジスタ８５２のゲート絶縁膜としての機能を有する。ま
た、導電膜８４３は、トランジスタ８５２のゲート電極としての機能を有し、導電膜８４
８ａは、ソース電極としての機能を有し、導電膜８４８ｂは、ドレイン電極としての機能
を有する。
なお、基板８０２、絶縁膜８０６、８０７、８１４、８１６、８３２、８３４、８３６
、酸化物半導体膜８２０、及び導電膜８４８ａ、８４８ｂは、それぞれ先に示す基板１０
２、絶縁膜１０６、１０７、１１４、１１６、１５２、１１８、１５６、酸化物半導体膜
１２０ａ、及び導電膜１１２ａ、１１２ｂと同様な材料及び手法により形成することがで
きる。
また、絶縁膜８３６及び導電膜８４８ａ，８４８ｂ上には、絶縁膜８３８が設けられる
。また、絶縁膜８３８上には、酸化物半導体膜８１９ａが設けられ、酸化物半導体膜８１
９ａは、絶縁膜８３８に設けられた開口部を介して導電膜８４８ｂと、電気的に接続され
ている。また、絶縁膜８３６及び酸化物半導体膜８１９ａ上には、絶縁膜８４０が設けら
れ、絶縁膜８４０上には導電膜８２９が設けられる。
絶縁膜８３８としては、絶縁膜８３６と同様の材料及び手法により形成することができ
る。また、酸化物半導体膜８１９ａとしては、酸化物半導体膜８２０と同様の材料及び手
法により形成することができる。また、絶縁膜８４０としては、絶縁膜８３４と同様の材
料及び手法により形成することができる。導電膜８２９としては、酸化物半導体膜８２０
と同様の材料及び手法により形成することができる。
酸化物半導体膜８１９ａは、表示装置の画素電極としての機能を有し、導電膜８２９は
、表示装置のコモン電極としての機能を有する。また、酸化物半導体膜８１９ａ、絶縁膜
８４０、及び導電膜８２９で容量素子８５５を形成している。
なお、本実施の形態では、上面図において、酸化物半導体膜８１９ａを、矩形の形状と
したが、これに限定されない。例えば、酸化物半導体膜８１９ａを、櫛歯形状、またはス
リットを有する形状としてもよい。
＜３－４．垂直配向モードの液晶表示装置＞
次に、垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードで動作する液
晶素子を有する画素の構成について、図３３乃至図３５を用いて説明する。図３３は液晶
表示装置が有する画素の上面図であり、図３４は図３３に示す、一点鎖線Ｚ１－Ｚ２にお
ける切断面の断面図に相当する。また、図３５は、液晶表示装置が有する画素の等価回路
図である。
ＶＡ型とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の
液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を
向く方式である。
以下では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ
別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメ
イン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置につい
て説明する。
図３３及び図３４に示す液晶表示装置は、基板８０２上のトランジスタ８５２ａと、ト
ランジスタ８５２ａ上の絶縁膜８３８と、絶縁膜８３８上に設けられ、且つトランジスタ
８５２ａと電気的に接続される導電膜８２４と、容量素子８５５ａと、を有する。なお、
導電膜８２４は、画素電極としての機能を有する。また、導電膜８２４には、スリット８
４６が設けられる。スリット８４６は、液晶の配向を制御する機能を有する。
また、基板８０２と重畳する位置に基板８０３が設けられ、基板８０２と、基板８０３
との間には、液晶層８８１が設けられる。また、基板８０３には、着色膜８６６、導電膜
８６８、及び構造体８６９が設けられる。なお、導電膜８６８は、コモン電極としての機
能を有する。また、導電膜８６８には、スリット８７２が設けられている。なお、スリッ
ト８７２と、構造体８６９とは、液晶の配向を制御する機能を有する。また、液晶層８８
１と接する面には、配向膜８４８、８７８が設けられる。
なお、図３３に示す上面図において、画素電極として機能する導電膜８２４と、コモン
電極として機能する導電膜８６８を実線で表し、トランジスタ８５２ａ等については、破
線で表している。
また、トランジスタ８５２ａには、隣接してトランジスタ８５２ｂが設けられる。トラ
ンジスタ８５２ａと、トランジスタ８５２ｂとは、共に導電膜８４８ａと接続している。
なお、導電膜８４８ａは、トランジスタ８５２ａ、８５２ｂにおいては、ソース電極とし
ての機能を有し、液晶表示装置においては信号線としての機能を有する。
なお、トランジスタ８５２ａ、８５２ｂに、先の実施の形態１で説明したトランジスタ
１００、またはトランジスタ１５０を適用することができる。特に、トランジスタ１５０
を用いると、ゲート電極と、ソース電極またはドレイン電極と、の重なりが無いため、寄
生容量を低減させることができるため好適である。
スリット８４６を有する導電膜８２４に電圧を印加すると、スリット８４６の近傍には
電界の歪み（斜め電界）が発生する。スリット８４６と、基板８０３側の構造体８６９、
及びスリット８７２とを交互にまたは対向して配置することで、斜め電界を効果的に発生
させて液晶の配向を制御することができる。また、液晶の配向する方向をトランジスタ８
５２ａが形成された画素と、トランジスタ８５２ｂが形成された画素とで、液晶が配向す
る方向を異ならせると好ましい。すなわち、マルチドメイン化して液晶表示装置の視野角
を広げることが可能となる。
なお、基板８０３側の構造体８６９、または基板８０３側のスリット８７２のいずれか
一方または双方を形成しなくてもよい。
トランジスタ８５２ａは、基板８０２上に形成された絶縁膜８０６、８０７、８１４、
８１６上に設けられる。また、トランジスタ８５２ａは、酸化物半導体膜８２０と、酸化
物半導体膜８２０上の絶縁膜８３２と、絶縁膜８３２上の導電膜８４３ｂと、酸化物半導
体膜８２０のソース領域８２０ｓに電気的に接続される導電膜８４８ａと、酸化物半導体
膜８２０のドレイン領域８２０ｄに電気的に接続される導電膜８４８ｂと、を有する。な
お、絶縁膜８３２は、ゲート絶縁膜としての機能を有し、導電膜８４３ｂは、ゲート電極
としての機能を有する。また、導電膜８４８ａは、ソース電極としての機能を有し、導電
膜８４８ｂは、ドレイン電極としての機能を有する。また、絶縁膜８３２と接する酸化物
半導体膜８２０には、チャネル領域８２０ｉが形成される。
また、ソース領域８２０ｓ、ドレイン領域８２０ｄ、及び導電膜８４３ｂ上には、絶縁
膜８３４、８３６が設けられ、導電膜８４８ａ、８４８ｂは、絶縁膜８３４、８３６に設
けられた開口部を介して、酸化物半導体膜８２０に電気的に接続される。
容量素子８５５ａは、導電膜８４３ａと、導電膜８４３ａ上の絶縁膜８３４、８３６、
８３８と、絶縁膜８３８上の導電膜８２４と、を有する。導電膜８４３ａは、トランジス
タ８５２ａが有する導電膜８４３ｂと、同じ導電膜を加工する工程を経て形成される。
ここで、図３３及び図３４に示す液晶表示装置の等価回路の一例を図３５に示す。
図３５に示すように、トランジスタ８５２ａと、トランジスタ８５２ｂとは、共にゲー
ト配線として機能する導電膜８４３ｂ及びソース配線として機能する導電膜８４８ａと電
気的に接続されている。この場合、導電膜８４３ａと、導電膜８４３ｃとの電位を異なら
せることで、液晶素子８５１ａと、液晶素子８５１ｂとを異なる動作とさせることができ
る。すなわち、導電膜８４３ａと、導電膜８４３ｃとの電位を、それぞれ制御することに
よって、視野角を広げることができる。なお、導電膜８４３ａ及び導電膜８４３ｂは、コ
モン配線としての機能を有する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置、及び当該半導体装置を有する表示装
置について、図３６乃至図３９を用いて説明を行う。なお、本実施の形態においては、表
示装置の表示素子として、発光素子（特にエレクトロルミネセンス（ＥＬ）素子）を有す
る構成について、具体的に説明する。
＜４－１．表示装置に関する説明＞
図３６（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２と
いう）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（
以下、駆動回路部５０４という）と、トランジスタまたは発光素子の温度を補正するため
の回路部（以下、センサ回路部５０８という）と、素子の保護機能を有する回路（以下、
保護回路部５０６という）と、端子部５０７と、を有する。なお、センサ回路部５０８、
及び保護回路部５０６は、設けない構成としてもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されている
ことが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４
の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回
路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）によって、実装することができる。
なお、図３６（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂに
よって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例
えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成
された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実
装する構成としても良い。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置され
た複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回
路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ
５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するため
の回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、
端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力す
る。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力さ
れ、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以
下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲート
ドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃
至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号
を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０
４ａは、別の信号を供給することも可能である。例えば、図３６（Ａ）に示すように、ゲ
ートドライバ５０４ａは、発光素子の電位を制御する配線（以下、ＡＮＯＤＥ＿１乃至Ａ
ＮＯＤＥ＿Ｘという）と電気的に接続されている。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、
端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元とな
る信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路
５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは
、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信
号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与え
られる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有す
る。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有す
る。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも
可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。
ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、
画像信号を時分割した信号をデータ信号として出力できる。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを
介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介し
てデータ信号が入力される。また。複数の画素回路５０１のそれぞれは、ゲートドライバ
５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列
目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ
５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（
ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図３６（Ａ）に示す保護回路部５０６は、例えば、ゲートドライバ５０４ａと画素回路
５０１の間の配線である走査線ＧＬに接続される。または、保護回路部５０６は、ソース
ドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または
、保護回路部５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続する
ことができる。または、保護回路部５０６は、ソースドライバ５０４ｂと端子部５０７と
の間の配線に接続することができる。なお、保護回路部５０６は、自身が接続する配線に
一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路であ
る。
図３６（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路部５
０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ
：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる
。ただし、保護回路部５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４
ａに保護回路部５０６を接続した構成、またはソースドライバ５０４ｂに保護回路部５０
６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路部５０６を接
続した構成とすることもできる。
＜４－２．保護回路部の構成例＞
保護回路部５０６としては、図３７（Ａ）に示す構成とすることができる。
図３７（Ａ）は、保護回路部５０６として用いることができる回路構成の一例である。
保護回路部５０６は、トランジスタ５１０と、抵抗素子５１２と、を有する。トランジス
タ５１０のソース電極及びドレイン電極の一方は、データ線ＤＬと電気的に接続され、ト
ランジスタ５１０のソース電極及びドレイン電極の他方は、抵抗素子５１２の一方の電極
に電気的に接続される。また、トランジスタ５１０のゲート電極は、トランジスタ５１０
のソース電極及びドレイン電極の他方と電気的に接続される。また、抵抗素子５１２の他
方の電極は、走査線ＧＬと電気的に接続される。なお、トランジスタ５１０に第２のゲー
ト電極を設けてもよい。
トランジスタ５１０としては、実施の形態１に示すトランジスタ１００、１５０を用い
ることができる。抵抗素子５１２としては、例えば、図３７（Ｂ）（Ｃ）に示す構成とす
ることができる。
図３７（Ｂ）は、抵抗素子５１２の上面図の一例であり、図３７（Ｃ）は、図３７（Ｂ
）に示す一点鎖線Ａ３－Ａ４の切断面の断面図に相当する。
抵抗素子５１２は、基板５３２上の電極５４２ａ、５４２ｂと、基板５３２、及び電極
５４２ａ、５４２ｂ上の絶縁膜５４４、５４６と、電極５４２ａ、５４２ｂ、及び絶縁膜
５４６上の酸化物半導体膜５５０と、絶縁膜５４６、及び酸化物半導体膜５５０上の絶縁
膜５４８と、を有する。
基板５３２、絶縁膜５４４、５４６、電極５４２ａ、５４２ｂ、酸化物半導体膜５５０
、及び絶縁膜５４８としては、それぞれ、先に記載の基板１０２、絶縁膜１１４、１１６
、導電膜１１２ａ、１１２ｂ、酸化物半導体膜１２０、及び絶縁膜１１８と同様の材料を
用いることができる。
電極５４２ａと、電極５４２ｂとは、酸化物半導体膜５５０を介して電気的に接続され
ており、酸化物半導体膜５５０は、抵抗としての機能を有する。
図３７（Ｂ）（Ｃ）に示すように、酸化物半導体膜５５０の形状（長さまたは幅）を調
整する、あるいは酸化物半導体膜５５０の膜厚を調整することで、任意の抵抗値を得るこ
とができる。
また、図３６（Ａ）に示す端子部５０７は、外部の回路から表示装置に電源及び制御信
号、及び画像信号を入力するための端子が設けられた部分をいう。また、図３６（Ａ）に
示すセンサ回路部５０８は、トランジスタまたは発光素子の温度を補正する機能を有する
。
＜４－３．センサ回路部の構成例＞
センサ回路部５０８は、図３８に示す構成とすることができる。
図３８（Ａ）は、センサ回路部５０８として用いることができる回路構成の一例である
。センサ回路部５０８は、トランジスタ５５６と、抵抗素子５５８と、モニター用の発光
素子５７２ｍと、を有する。トランジスタ５５６のゲート電極は、モニター用のゲート線
ＭＯＮＩ＿Ｇと電気的に接続され、トランジスタ５５６のソース電極及びドレイン電極の
一方は、発光素子５７２ｍの一方の電極に電気的に接続され、トランジスタ５５６のソー
ス電極及びドレイン電極の他方は、モニター用のドレイン線ＭＯＮＩ＿Ｄと電気的に接続
される。また、抵抗素子５５８の一方の電極は、トランジスタ５５６のソース電極及びド
レイン電極の他方と電気的に接続され、抵抗素子５５８の他方の電極は、モニター用のア
ノード線ＭＯＮＩ＿ＡＮＯと電気的に接続される。また、発光素子５７２ｍの一方の電極
は、モニター用のソース線ＭＯＮＩ＿Ｓと電気的に接続され、発光素子５７２ｍの他方の
電極は、カソード線と電気的に接続される。
なお、トランジスタ５５６は、画素部５０２内の駆動トランジスタ、例えばトランジス
タ５５４と同様の機能を有する。例えば、センサ回路部５０８は、発光素子５７２ｍに電
流を流した場合、トランジスタ５５６のゲート電極、ソース電極、及びドレイン電極、並
びにアノード線の電圧、電流を監視する機能を有する。また、図３８（Ａ）に示すように
、モニター用のゲート線ＭＯＮＩ＿Ｇ、モニター用のドレイン線ＭＯＮＩ＿Ｄ、モニター
用のアノード線ＭＯＮＩ＿ＡＮＯ、及びモニター用のソース線ＭＯＮＩ＿Ｓを、それぞれ
独立して設けているため、各信号をそれぞれ測定することが可能である。
例えば、モニター用のソース線の電位を測定することで、モニター用の発光素子５７２
ｍの特性を測定することができる。または、モニター用のゲート線ＭＯＮＩ＿Ｇ、モニタ
ー用のドレイン線ＭＯＮＩ＿Ｄ、及びモニター用のソース線ＭＯＮＩ＿Ｓの電位を測定す
ることで、トランジスタ５５６の特性を測定することができる。または、モニター用のア
ノード線ＭＯＮＩ＿ＡＮＯ、及びモニター用のドレイン線ＭＯＮＩ＿Ｄの電位を測定する
ことで、抵抗素子５５８の特性を測定することができる。
あるいは、モニター用のアノード線ＭＯＮＩ＿ＡＮＯ、及びモニター用のゲート線ＭＯ
ＮＩ＿Ｇに電圧を印加して、モニター用のドレイン線ＭＯＮＩ＿Ｄ及びモニター用のソー
ス線の電位を測定することで、モニター用のドレイン線ＭＯＮＩ＿Ｄの電位から温度を測
定することができる。または、モニター用のアノード線ＭＯＮＩ＿ＡＮＯ、及びモニター
用のゲート線ＭＯＮＩ＿Ｇに電圧を印加して、モニター用のドレイン線ＭＯＮＩ＿Ｄ及び
モニター用のソース線の電位を測定することで、モニター用のソース線ＭＯＮＩ＿Ｓの電
位からトランジスタ５５６のＶｇｓと、発光素子５７２ｍに印加されている電圧と、が測
定することができる。
上述の測定した値を用いて、発光素子５７２ｍの他方の電極に電気的に接続されている
カソード線の電位、またはビデオデータ電位を変えることで、補正を行うことが可能とな
る。また、図３６（Ａ）に示すように、画素部５０２の四隅にセンサ回路部５０８を設け
る構成においては、各画素の位置によって補正の仕方を変えてもよい。
また、センサ回路部５０８としては、例えば、図３８（Ｂ）に示す構成とすることがで
きる。図３８（Ｂ）は、センサ回路部５０８を説明する断面模式図である。
図３８（Ｂ）に示すセンサ回路部５０８は、トランジスタ５５６と、抵抗素子５５８と
、を有する。トランジスタ５５６は、基板１０２上に導電膜１０４と、基板１０２及び導
電膜１０４上の絶縁膜１０６、１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸
化物半導体膜１０８と電気的に接続される導電膜１１２ａと、酸化物半導体膜１０８と電
気的に接続される導電膜１１２ｂと、酸化物半導体膜１０８、及び導電膜１１２ａ、１１
２ｂ上の絶縁膜１１４、１１６と、絶縁膜１１６上の酸化物半導体膜１２０ａと、を有す
る。
また、抵抗素子５５８は、基板１０２上の絶縁膜１０６、１０７と、絶縁膜１０７上の
導電膜１１２ｂ、１１２ｃと、絶縁膜１０７、及び導電膜１１２ｂ、１１２ｃ上の絶縁膜
１１４、１１６と、絶縁膜１１６上の酸化物半導体膜１２０ｃと、酸化物半導体膜１２０
ｃ上の絶縁膜１１８と、を有する。また、酸化物半導体膜１２０ｃは、絶縁膜１１４、１
１６に設けられた開口部１５２ａを介して導電膜１１２ｂと電気的に接続される。また、
酸化物半導体膜１２０ｃは、絶縁膜１１４、１１６に設けられた開口部１５２ｄを介して
導電膜１１２ｃと電気的に接続される。導電膜１１２ｂは、トランジスタ５５６において
は、ソース電極及びドレイン電極の他方として機能し、抵抗素子５５８においては、一対
の電極の一方として機能する。また、導電膜１１２ｃは、抵抗素子５５８の一対の電極の
他方として機能する。また、導電膜１１２ｃは、モニター用のアノード線ＭＯＮＩ＿ＡＮ
Ｏとして機能する。
なお、トランジスタ５５６は、実施の形態１に示すトランジスタ１００と、同様の機能
を有する。よって、トランジスタ５５６が有する各構成要素においては、トランジスタ１
００と同様の符号、及びハッチングを付している。よって、トランジスタ５５６に用いる
各構成要素については、実施の形態１に示すトランジスタ１００に用いることのできる材
料等を参酌することで形成することができる。なお、トランジスタ５５６を実施の形態１
に示すトランジスタ１５０と同様の構成としてもよい。
また、抵抗素子５５８の一対の電極の他方は、トランジスタ５５６のソース電極及びド
レイン電極として機能する導電膜と、同じ導電膜を加工することで形成される。また、酸
化物半導体膜１２０ｃは、酸化物半導体膜１２０ａと同じ酸化物半導体膜を加工すること
で形成される。なお、実施の形態１で説明したように、酸化物半導体膜１２０ａは、酸化
物導電体（ＯＣ）として用いることができるため、酸化物半導体膜１２０ａと同じ酸化物
半導体膜を加工することで形成された、酸化物半導体膜１２０ｃも酸化物導電体（ＯＣ）
として用いることができる。よって、図３８（Ａ）に示す回路図において、抵抗素子５５
８にＯＣの符号を付記してある。
抵抗素子５５８が有する酸化物半導体膜１２０ｃは、酸化物半導体膜１２０ｂと同様の
材料、及び同様の手法により形成される。例えば、酸化物半導体膜１２０ｃとしては、イ
ンジウムガリウム亜鉛酸化物（ＩＧＺＯ）、インジウム錫酸化物（ＩＴＯ）、インジウム
亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物（ＩＴＳＯ）など材料を用いる
ことができる。
＜４－４．画素回路の構成例＞
図３６（Ａ）に示す複数の画素回路５０１は、例えば、図３６（Ｂ）に示す構成とする
ことができる。
図３６（Ｂ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６
２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいず
れか一方または双方に先の実施の形態１に示すトランジスタ１００またはトランジスタ１
５０を適用することができる。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる
配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５
２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気
的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデー
タの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、トランジスタ５５２のソース電極及びドレイン
電極の他方に電気的に接続される。また、容量素子５６２の一対の電極の他方は、トラン
ジスタ５５４の第２のゲート電極（バックゲート電極ともいう）に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、アノード線（ＡＮＯＤＥ
＿ｍ）に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、トランジスタ５５４のソース電極及
びドレイン電極の他方と電気的に接続され、他方は、カソード線（ＣＡＴＨＯＤＥ）に電
気的に接続される。なお、発光素子５７２のアノード及びカソードの一方には、容量素子
５６２の一対の電極の他方が電気的に接続される。
発光素子５７２としては、例えば有機ＥＬ素子を用いることができる。ただし、発光素
子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
図３６（Ｂ）の画素回路５０１を有する表示装置では、例えば、図３６（Ａ）に示すゲ
ートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２を
オン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで
保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４の
ソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電
流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
また、本実施の形態においては、表示装置の表示素子として、発光素子５７２を有する
構成について例示したが、これに限定されず、表示装置は様々な素子を有していてもよい
。
上記素子の一例としては、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物
を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（
電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気
泳動素子、エレクトロウェッティング素子、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ
（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティン
グライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マ
イクロ・シャッター（ＤＭＳ）素子、インターフェアレンス・モジュレーション（ＩＭＯ
Ｄ）素子など）、圧電セラミックディスプレイなど、電気的作用または磁気的作用により
、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。Ｅ
Ｌ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を
用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳ
ＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅ
ｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置
の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレ
イ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）など
がある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、電子ペーパ
ーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場
合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすれば
よい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するよう
にすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けるこ
とも可能である。これにより、さらに、消費電力を低減することができる。
また、表示装置の表示方式としては、プログレッシブ方式やインターレース方式等を用
いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（
Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素と
Ｂの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のよ
うに、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色を選択
して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加し
てもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただ
し、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表
示装置に適用することもできる。
また、表示装置にバックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）
に白色光（Ｗ）を設けてもよい。また、表示装置に着色層（カラーフィルタともいう。）
を設けてもよい。着色層としては、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ
）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで
、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層
を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない
領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配
置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２
割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発
光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、ホワイト（Ｗ）を、それぞれ
の発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を
用いた場合よりも、さらに消費電力を低減できる場合がある。
＜４－５．表示装置の画素の構成例＞
ここで、図３６（Ｂ）に示す画素回路を有する表示装置の一例について、図３９（Ａ）
（Ｂ）を用いて説明する。図３９（Ａ）は、表示装置の画素部の上面図であり、図３９（
Ｂ）は図３９（Ａ）に示す一点鎖線Ｘ１－Ｘ２間の断面図である。なお、図３９（Ａ）に
おいて、図面の煩雑さをさけるために、構成要素の一部を省略して図示している。
図３９（Ａ）（Ｂ）に示す表示装置は、基板７０２上の第１のゲート電極として機能す
る導電膜７０４と、導電膜７０４上の絶縁膜７０６、７０７と、絶縁膜７０７上の酸化物
半導体膜７０８と、絶縁膜７０７、及び酸化物半導体膜７０８上のソース電極及びドレイ
ン電極として機能する導電膜７１２ａ、７１２ｂと、絶縁膜７０７上の導電膜７１２ｃと
、酸化物半導体膜７０８、導電膜７１２ａ、７１２ｂ、７１２ｃを覆う絶縁膜７１４、７
１６と、絶縁膜７１６上の第２のゲート電極として機能する酸化物半導体膜７２０と、絶
縁膜７１６及び酸化物半導体膜７２０上の絶縁膜７１８と、絶縁膜７１８上の平坦化絶縁
膜として機能する絶縁膜７２２と、絶縁膜７２２上の画素電極として機能する導電膜７２
４ａ、７２４ｂと、導電膜７２４ａと導電膜７２４ｂとの電気的な接続を抑制する機能を
有する構造体７２６と、導電膜７２４ａ、７２４ｂ及び構造体７２６上のＥＬ層７２８と
、ＥＬ層７２８上の導電膜７３０と、を有する。
また、導電膜７１２ｃは、絶縁膜７０６、７０７に設けられた開口部７５２ｃを介して
導電膜７０４と電気的に接続される。また、第２のゲート電極として機能する酸化物半導
体膜７２０は、絶縁膜７１４、７１６に設けられる開口部７５２ａを介して導電膜７１２
ｂと電気的に接続される。また、導電膜７２４ａは、絶縁膜７１４、７１６、７１８、７
２２に設けられた開口部７５２ｂを介して導電膜７１２ｂと電気的に接続される。
また、画素電極として機能する導電膜７２４ａと、ＥＬ層７２８と、導電膜７３０と、
で発光素子５７２が形成される。なお、ＥＬ層７２８としては、スパッタリング法、蒸着
法（真空蒸着法を含む）、印刷法（例えば、凸版印刷法、凹版印刷法、グラビア印刷法、
平版印刷法、孔版印刷法等）、インクジェット法、塗布法等の方法で形成することができ
る。
図３６（Ｂ）、及び図３９（Ａ）（Ｂ）に示すように、表示装置の画素の構成としては
、２つのトランジスタと、１つの容量素子とを有する構成とすることで、配線数を少なく
することができる。例えば、図３６（Ｂ）及び図３９（Ａ）に示すように、画素にはゲー
ト線、データ線、及びアノード線の３つとすることができる。このような構成とすること
で、表示装置の画素の開口率を高くすることが可能となる。また、配線数を少なくするこ
とで、隣接する配線間での短絡などが発生しづらいため、歩留まりの高い表示装置を提供
することが可能となる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
（実施の形態５）
本実施の形態においては、本発明の一態様の半導体装置を有する表示装置、及び該表示
装置に入力装置を取り付けた電子機器について、図４０乃至図４７を用いて説明を行う。
＜５－１．タッチパネルに関する説明＞
なお、本実施の形態において、電子機器の一例として、表示装置と、入力装置とを合わ
せたタッチパネル２０００について説明する。また、入力装置の一例として、タッチセン
サを用いる場合について説明する。
図４０（Ａ）（Ｂ）は、タッチパネル２０００の斜視図である。なお、図４０（Ａ）（
Ｂ）において、明瞭化のため、タッチパネル２０００の代表的な構成要素を示す。
タッチパネル２０００は、表示装置２５０１とタッチセンサ２５９５とを有する（図４
０（Ｂ）参照）。また、タッチパネル２０００は、基板２５１０、基板２５７０、及び基
板２５９０を有する。なお、基板２５１０、基板２５７０、及び基板２５９０はいずれも
可撓性を有する。ただし、基板２５１０、基板２５７０、及び基板２５９０のいずれか一
つまたは全てが可撓性を有さない構成としてもよい。
表示装置２５０１は、基板２５１０上に複数の画素及び該画素に信号を供給することが
できる複数の配線２５１１を有する。複数の配線２５１１は、基板２５１０の外周部にま
で引き回され、配線２５１１上に配線２５１９が形成されている。配線２５１９はＦＰＣ
２５０９（１）と電気的に接続する。
ここで、表示装置２５０１の基板２５１０の基板外周部、及び端子部の構成の一例につ
いて、図４１及び図４２を用いて説明する。図４１（Ａ）は、基板外周部の一例を説明す
る断面図であり、図４１（Ｂ）（Ｃ）は、端子部の一例を説明する断面図である。また、
図４２（Ａ）（Ｂ）（Ｃ）は、端子部の一例を説明する断面図である。
図４１（Ａ）に示す構成は、基板２５１０上の絶縁膜９０６と、絶縁膜９０６上の絶縁
膜９０７と、絶縁膜９０７上の絶縁膜９１４、９１６と、絶縁膜９０６及び絶縁膜９１６
上の絶縁膜９１８と、絶縁膜９１８上の絶縁膜９５６と、絶縁膜９５６上の絶縁膜９４０
と、絶縁膜９５６及び絶縁膜９４０上のシール材９４２と、を有する。
絶縁膜９０６、９０７、９１４、９１６、９１８、９５６は、それぞれ、実施の形態１
に示す絶縁膜１０６、１０７、１１４、１１６、１１８、１５６と同様の材料及び手法に
より形成することができる。
また、絶縁膜９４０としては、例えば、アクリル系樹脂等の有機絶縁材料を用いること
ができる。絶縁膜９４０を形成することによって、トランジスタ等に起因する凹凸等を平
坦化することができる。また、シール材９４２としては、例えば、エポキシ系樹脂やガラ
スフリットを用いるのが好ましい。また、シール材に用いる材料としては、水分や酸素を
透過しない材料を用いると好適である。
図４１（Ａ）に示す基板外周部の構成とすることで、絶縁膜９０６と、絶縁膜９１８と
が、接して設けられているため、外部からの水分等の不純物の入り込みを抑制することが
できる。
図４１（Ｂ）に示す構成は、基板２５１０上の導電膜９０４と、基板２５１０及び導電
膜９０４上の絶縁膜９０６と、絶縁膜９０６上の絶縁膜９０７と、絶縁膜９０７上の導電
膜９１２と、導電膜９１２上の絶縁膜９１４、９１６と、絶縁膜９１６及び導電膜９１２
上の酸化物半導体膜９２０と、絶縁膜９０６、９１６及び酸化物半導体膜９２０上の絶縁
膜９１８と、絶縁膜９１８上の絶縁膜９５６と、を有する。また、絶縁膜９１４、９１６
には、酸化物半導体膜９２０に達する開口部９３０ａが設けられる。また、絶縁膜９１８
、９５６には、酸化物半導体膜９２０に達する開口部９３０ｂが設けられる。また、酸化
物半導体膜９２０は、異方性導電膜９４４を介して、ＦＰＣ２５０９（１）と電気的に接
続されている。
導電膜９０４、９１２、及び酸化物半導体膜９２０は、それぞれ実施の形態１に示す導
電膜１０４、導電膜１１２、及び酸化物半導体膜１２０と同様の材料及び手法により形成
することができる。
なお、図４１（Ｂ）においては、基板２５１０上に導電膜９０４を設ける構成について
例示したが、これに限定されず、例えば、図４１（Ｃ）に示すように、基板２５１０上に
導電膜９０４を設けない構成としてもよい。
また、図４１（Ｂ）（Ｃ）においては、導電膜９１２上に酸化物半導体膜９２０を設け
る構成について例示したが、これに限定されず、例えば、図４２（Ａ）に示すように、導
電膜９１２上に酸化物半導体膜９２０を設けない構成としてもよい。または、図４２（Ｂ
）に示すように、導電膜９０４、及び酸化物半導体膜９２０を設けない構成としてもよい
。あるいは、図４２（Ｃ）に示すように、開口部９３０ｂを覆う導電膜９５８を設ける構
成としてもよい。図４２（Ｃ）に示す構成の場合、異方性導電膜９４４は、導電膜９５８
、及び酸化物半導体膜９２０を介して導電膜９１２と、電気的に接続される。
なお、図４１（Ｂ）、及び図４１（Ｃ）に示すように、異方性導電膜９４４と接続する
領域には、酸化物半導体膜９２０を設ける構成が好ましい。酸化物半導体膜９２０を設け
る構成とすることで、端子部と異方性導電膜９４４との密着性を向上させることができる
。
また、基板２５９０は、タッチセンサ２５９５と、タッチセンサ２５９５と電気的に接
続する複数の配線２５９８とを有する。複数の配線２５９８は、基板２５９０の外周部に
引き回され、その一部は端子を構成する。そして、該端子はＦＰＣ２５０９（２）と電気
的に接続される。なお、図４０（Ｂ）では明瞭化のため、基板２５９０の裏面側（基板２
５１０と対向する面側）に設けられるタッチセンサ２５９５の電極や配線等を実線で示し
ている。
タッチセンサ２５９５として、例えば静電容量方式のタッチセンサを適用できる。静電
容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。
投影型静電容量方式としては、主に駆動方式の違いから自己容量方式、相互容量方式な
どがある。相互容量方式を用いると同時多点検出が可能となるため好ましい。
なお、図４０（Ｂ）に示すタッチセンサ２５９５は、投影型静電容量方式のタッチセン
サを適用した構成である。
なお、タッチセンサ２５９５には、指等の検知対象の近接または接触を検知することが
できる、様々なセンサを適用することができる。
投影型静電容量方式のタッチセンサ２５９５は、電極２５９１と電極２５９２とを有す
る。電極２５９１は、複数の配線２５９８のいずれかと電気的に接続し、電極２５９２は
複数の配線２５９８の他のいずれかと電気的に接続する。
電極２５９２は、図４０（Ａ）（Ｂ）に示すように、一方向に繰り返し配置された複数
の四辺形が角部で接続される形状を有する。
電極２５９１は四辺形であり、電極２５９２が延在する方向と交差する方向に繰り返し
配置されている。
配線２５９４は、電極２５９２を挟む二つの電極２５９１と電気的に接続する。このと
き、電極２５９２と配線２５９４の交差部の面積ができるだけ小さくなる形状が好ましい
。これにより、電極が設けられていない領域の面積を低減でき、透過率のバラツキを低減
できる。その結果、タッチセンサ２５９５を透過する光の輝度のバラツキを低減すること
ができる。
なお、電極２５９１及び電極２５９２の形状はこれに限定されず、様々な形状を取りう
る。例えば、複数の電極２５９１をできるだけ隙間が生じないように配置し、絶縁層を介
して電極２５９２を、電極２５９１と重ならない領域ができるように離間して複数設ける
構成としてもよい。このとき、隣接する２つの電極２５９２の間に、これらとは電気的に
絶縁されたダミー電極を設けると、透過率の異なる領域の面積を低減できるため好ましい
。
なお、電極２５９１、電極２５９２、配線２５９８などの導電膜、つまり、タッチパネ
ルを構成する配線や電極に用いることのできる材料として、酸化インジウム、酸化錫、酸
化亜鉛等を有する透明導電膜（例えば、ＩＴＯなど）が挙げられる。また、タッチパネル
を構成する配線や電極に用いることのできる材料として、例えば、抵抗値が低い方が好ま
しい。一例として、銀、銅、アルミニウム、カーボンナノチューブ、グラフェン、ハロゲ
ン化金属（ハロゲン化銀など）などを用いてもよい。さらに、非常に細くした（例えば、
直径が数ナノメール）複数の導電体を用いて構成されるような金属ナノワイヤを用いても
よい。または、導電体を網目状にした金属メッシュを用いてもよい。一例としては、Ａｇ
ナノワイヤ、Ｃｕナノワイヤ、Ａｌナノワイヤ、Ａｇメッシュ、Ｃｕメッシュ、Ａｌメッ
シュなどを用いてもよい。例えば、タッチパネルを構成する配線や電極にＡｇナノワイヤ
を用いる場合、可視光において透過率を８９％以上、シート抵抗値を４０Ω／ｃｍ２以上
１００Ω／ｃｍ２以下とすることができる。また、上述したタッチパネルを構成する配線
や電極に用いることのできる材料の一例である、金属ナノワイヤ、金属メッシュ、カーボ
ンナノチューブ、グラフェンなどは、可視光において透過率が高いため、表示素子に用い
る電極（例えば、画素電極または共通電極など）として用いてもよい。
＜５－２．表示装置に関する説明＞
次に、図４３（Ａ）（Ｂ）を用いて、表示装置２５０１の詳細について説明する。図４
３（Ａ）（Ｂ）は、図４０（Ｂ）に示す一点鎖線Ｘ１－Ｘ２間の断面図に相当する。
表示装置２５０１は、マトリクス状に配置された複数の画素を有する。該画素は表示素
子と、該表示素子を駆動する画素回路とを有する。
［表示素子としてＥＬ素子を用いる構成］
まず、表示素子としてＥＬ素子を用いる構成について、図４３（Ａ）を用いて以下説明
を行う。なお、以下の説明においては、白色の光を射出するＥＬ素子を適用する場合につ
いて説明するが、ＥＬ素子はこれに限定されない。例えば、隣接する画素毎に射出する光
の色が異なるように、発光色が異なるＥＬ素子を適用してもよい。
基板２５１０及び基板２５７０としては、例えば、水蒸気の透過率が１０－５ｇ／（ｍ
２・ｄａｙ）以下、好ましくは１０－６ｇ／（ｍ２・ｄａｙ）以下である可撓性を有する
材料を好適に用いることができる。または、基板２５１０の熱膨張率と、基板２５７０の
熱膨張率とが、およそ等しい材料を用いると好適である。例えば、線膨張率が１×１０－
３／Ｋ以下、好ましくは５×１０－５／Ｋ以下、より好ましくは１×１０－５／Ｋ以下で
ある材料を好適に用いることができる。
なお、基板２５１０は、ＥＬ素子への不純物の拡散を防ぐ絶縁層２５１０ａと、可撓性
基板２５１０ｂと、絶縁層２５１０ａ及び可撓性基板２５１０ｂを貼り合わせる接着層２
５１０ｃと、を有する積層体である。また、基板２５７０は、ＥＬ素子への不純物の拡散
を防ぐ絶縁層２５７０ａと、可撓性基板２５７０ｂと、絶縁層２５７０ａ及び可撓性基板
２５７０ｂを貼り合わせる接着層２５７０ｃと、を有する積層体である。
接着層２５１０ｃ及び接着層２５７０ｃとしては、例えば、ポリエステル、ポリオレフ
ィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネートまたはアク
リル樹脂、ポリウレタン、エポキシ樹脂もしくはシロキサン結合を有する樹脂を含む材料
を用いることができる。
また、基板２５１０と基板２５７０との間に封止層２５６０を有する。封止層２５６０
は、空気より大きい屈折率を有すると好ましい。また、図４３（Ａ）に示すように、封止
層２５６０側に光を取り出す場合は、封止層２５６０は光学素子を兼ねることができる。
また、封止層２５６０の外周部にシール材２５６１を形成してもよい。シール材２５６
１を用いることにより、基板２５１０、基板２５７０、封止層２５６０、及びシール材２
５６１で囲まれた領域にＥＬ素子２５５０を有する構成とすることができる。なお、封止
層２５６０として、不活性気体（窒素やアルゴン等）を充填してもよい。また、当該不活
性気体内に、乾燥材を設けて、水分等を吸着させる構成としてもよい。
また、図４３（Ａ）に示す表示装置２５０１は、画素２５０５を有する。また、画素２
５０５は、発光モジュール２５８０と、ＥＬ素子２５５０と、ＥＬ素子２５５０に電力を
供給することができるトランジスタ２５０２ｔと、を有する。なお、トランジスタ２５０
２ｔは、画素回路の一部として機能する。
また、発光モジュール２５８０は、ＥＬ素子２５５０と、着色層２５６７とを有する。
また、ＥＬ素子２５５０は、下部電極と、上部電極と、下部電極と上部電極との間にＥＬ
層とを有する。
また、封止層２５６０が光を取り出す側に設けられている場合、封止層２５６０は、Ｅ
Ｌ素子２５５０と着色層２５６７に接する。
着色層２５６７は、ＥＬ素子２５５０と重なる位置にある。これにより、ＥＬ素子２５
５０が発する光の一部は着色層２５６７を透過して、図中に示す矢印の方向の発光モジュ
ール２５８０の外部に射出される。
また、表示装置２５０１には、光を射出する方向に遮光層２５６８が設けられる。遮光
層２５６８は、着色層２５６７を囲むように設けられている。
着色層２５６７としては、特定の波長帯域の光を透過する機能を有していればよく、例
えば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカ
ラーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透
過するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用
いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法など
で形成することができる。
また、表示装置２５０１には、絶縁層２５２１が設けられる。絶縁層２５２１はトラン
ジスタ２５０２ｔ等を覆う。なお、絶縁層２５２１は、画素回路に起因する凹凸を平坦化
するための機能を有する。また、絶縁層２５２１に不純物の拡散を抑制できる機能を付与
してもよい。これにより、不純物の拡散によるトランジスタ２５０２ｔ等の信頼性の低下
を抑制できる。
また、ＥＬ素子２５５０は、絶縁層２５２１の上方に形成される。また、ＥＬ素子２５
５０が有する下部電極には、該下部電極の端部に重なる隔壁２５２８が設けられる。なお
、基板２５１０と、基板２５７０との間隔を制御するスペーサを、隔壁２５２８上に形成
してもよい。
また、走査線駆動回路２５０４は、トランジスタ２５０３ｔと、容量素子２５０３ｃと
を有する。なお、駆動回路を画素回路と同一の工程で同一基板上に形成することができる
。
また、基板２５１０上には、信号を供給することができる配線２５１１が設けられる。
また、配線２５１１上には、配線２５１９が設けられる。また、配線２５１９には、ＦＰ
Ｃ２５０９（１）が電気的に接続される。また、ＦＰＣ２５０９（１）は、ビデオ信号、
クロック信号、スタート信号、リセット信号等を供給する機能を有する。なお、ＦＰＣ２
５０９（１）にはプリント配線基板（ＰＷＢ）が取り付けられていても良い。
なお、トランジスタ２５０２ｔ及びトランジスタ２５０３ｔのいずれか一方または双方
に先の実施の形態に示すトランジスタを適用すればよい。本実施の形態で用いるトランジ
スタは、高純度化し結晶性が高い酸化物半導体膜を有する。該トランジスタは、オフ状態
における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号
の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よ
って、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果
を奏する。なお、リフレッシュ動作の詳細については、後述する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるた
め、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装
置２５０１に用いることで、画素回路のスイッチングトランジスタと、駆動回路に使用す
るドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路
として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体
装置の部品点数を削減することができる。また、画素回路においても、高速駆動が可能な
トランジスタを用いることで、高画質な画像を提供することができる。
［表示素子として液晶素子を用いる構成］
次に、表示素子として、液晶素子を用いる構成について、図４３（Ｂ）を用いて以下説
明を行う。なお、以下の説明においては、外光を反射して表示する反射型の液晶表示装置
について説明するが、液晶表示装置はこれに限定されない。例えば、光源（バックライト
、サイドライト等）を設けて、透過型の液晶表示装置、または反射型と透過型の両方の機
能を備える液晶表示装置としてもよい。
図４３（Ｂ）に示す表示装置２５０１は、図４３（Ａ）に示す表示装置２５０１と以下
の点が異なる。それ以外の構成については、図４３（Ａ）に示す表示装置２５０１と同様
である。
図４３（Ｂ）に示す表示装置２５０１の画素２５０５は、液晶素子２５５１と、液晶素
子２５５１に電力を供給することができるトランジスタ２５０２ｔと、を有する。
また、液晶素子２５５１は、下部電極（画素電極ともいう）と、上部電極と、下部電極
と上部電極との間に液晶層２５２９と、を有する。液晶素子２５５１は、下部電極と上部
電極との間に印加される電圧によって、液晶層２５２９の配向状態を変えることができる
。また、液晶層２５２９中には、スペーサ２５３０ａと、スペーサ２５３０ｂと、が設け
られる。また、図４３（Ｂ）において図示しないが、上部電極及び下部電極の液晶層２５
２９と接する側に、それぞれ配向膜を設ける構成としてもよい。
液晶層２５２９としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分
散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は
、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチッ
ク相、等方相等を示す。また、液晶表示装置として、横電界方式を採用する場合、配向膜
を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレス
テリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する
相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数
重量％のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカ
イラル剤とを含む液晶組成物は、応答速度が短い。また、ブルー相を示す液晶とカイラル
剤とを含む液晶組成物は、配向処理が不要である。また、ブルー相を示す液晶を用いた場
合、液晶素子の視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理
も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ
、作製工程中の液晶表示装置の不良や破損を軽減することができる。
スペーサ２５３０ａ、２５３０ｂは、絶縁膜を選択的にエッチングすることで得られる
。スペーサ２５３０ａ、２５３０ｂとしては、基板２５１０と基板２５７０との間の距離
（セルギャップ）を制御するために設けられる。なお、スペーサ２５３０ａ、２５３０ｂ
は、それぞれ大きさを異ならせてもよく、柱状または球状で設けると好ましい。また、図
４３（Ｂ）においては、スペーサ２５３０ａ、２５３０ｂを、基板２５７０側に設ける構
成について例示したが、これに限定されず、基板２５１０側に設けてもよい。
また、液晶素子２５５１の上部電極は、基板２５７０側に設けられる。また、該上部電
極と、着色層２５６７及び遮光層２５６８と、の間には絶縁層２５３１が設けられる。絶
縁層２５３１は、着色層２５６７及び遮光層２５６８に起因する凹凸を平坦化する機能を
有する。絶縁層２５３１としては、例えば、有機樹脂膜を用いればよい。また、液晶素子
２５５１の下部電極は、反射電極としての機能を有する。図４３（Ｂ）に示す表示装置２
５０１は、外光を利用して下部電極で光を反射して着色層２５６７を介して表示する、反
射型の液晶表示装置である。なお、透過型の液晶表示装置とする場合、下部電極に透明電
極として機能を付与すればよい。
また、図４３（Ｂ）に示す表示装置２５０１は、絶縁層２５２２を有する。絶縁層２５
２２は、トランジスタ２５０２ｔ等を覆う。なお、絶縁層２５２２は、画素回路に起因す
る凹凸を平坦化するための機能と、液晶素子の下部電極に凹凸を形成する機能と、を有す
る。これにより、下部電極の表面に凹凸を形成することが可能となる。したがって、外光
が下部電極に入射した場合において、下部電極の表面で光を乱反射することが可能となり
、視認性を向上させることができる。なお、透過型の液晶表示装置の場合、上記凹凸を設
けない構成としてもよい。
＜５－３．タッチセンサに関する説明＞
次に、図４４を用いて、タッチセンサ２５９５の詳細について説明する。図４４は、図
４０（Ｂ）に示す一点鎖線Ｘ３－Ｘ４間の断面図に相当する。
タッチセンサ２５９５は、基板２５９０上に千鳥状に配置された電極２５９１及び電極
２５９２と、電極２５９１及び電極２５９２を覆う絶縁層２５９３と、隣り合う電極２５
９１を電気的に接続する配線２５９４とを有する。
電極２５９１及び電極２５９２は、透光性を有する導電材料を用いて形成する。透光性
を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸
化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を用いることができる
。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状
に形成された酸化グラフェンを含む膜を還元して形成することができる。還元する方法と
しては、熱を加える方法等を挙げることができる。
例えば、透光性を有する導電性材料を基板２５９０上にスパッタリング法により成膜し
た後、フォトリソグラフィ法等の様々なパターニング技術により、不要な部分を除去して
、電極２５９１及び電極２５９２を形成することができる。
また、絶縁層２５９３に用いる材料としては、例えば、アクリル、エポキシなどの樹脂
、シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、酸化アルミニウ
ムなどの無機絶縁材料を用いることもできる。
また、電極２５９１に達する開口が絶縁層２５９３に設けられ、配線２５９４が隣接す
る電極２５９１と電気的に接続する。透光性の導電性材料は、タッチパネルの開口率を高
めることができるため、配線２５９４に好適に用いることができる。また、電極２５９１
及び電極２５９２より導電性の高い材料は、電気抵抗を低減できるため配線２５９４に好
適に用いることができる。
電極２５９２は、一方向に延在し、複数の電極２５９２がストライプ状に設けられてい
る。また、配線２５９４は電極２５９２と交差して設けられている。
一対の電極２５９１が１つの電極２５９２を挟んで設けられる。また、配線２５９４は
一対の電極２５９１を電気的に接続している。
なお、複数の電極２５９１は、１つの電極２５９２と必ずしも直交する方向に配置され
る必要はなく、０度を超えて９０度未満の角度をなすように配置されてもよい。
また、配線２５９８は、電極２５９１または電極２５９２と電気的に接続される。また
、配線２５９８の一部は、端子として機能する。配線２５９８としては、例えば、アルミ
ニウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリブデン、鉄、コ
バルト、銅、またはパラジウム等の金属材料や、該金属材料を含む合金材料を用いること
ができる。
なお、絶縁層２５９３及び配線２５９４を覆う絶縁層を設けて、タッチセンサ２５９５
を保護してもよい。
また、接続層２５９９は、配線２５９８とＦＰＣ２５０９（２）を電気的に接続させる
。
接続層２５９９としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃ
ｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐ
ｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。
＜５－４．タッチパネルに関する説明＞
次に、図４５を用いて、タッチパネル２０００の詳細について説明する。図４５は、図
４０（Ａ）に示す一点鎖線Ｘ５－Ｘ６間の断面図に相当する。
図４５に示すタッチパネル２０００は、図４３（Ａ）で説明した表示装置２５０１と、
図４４で説明したタッチセンサ２５９５と、を貼り合わせた構成である。
また、図４５に示すタッチパネル２０００は、図４３（Ａ）及び図４４で説明した構成
の他、接着層２５９７と、反射防止層２５６９と、を有する。
接着層２５９７は、配線２５９４と接して設けられる。なお、接着層２５９７は、タッ
チセンサ２５９５が表示装置２５０１に重なるように、基板２５９０を基板２５７０に貼
り合わせている。また、接着層２５９７は、透光性を有すると好ましい。また、接着層２
５９７としては、熱硬化性樹脂、または紫外線硬化樹脂を用いることができる。例えば、
アクリル系樹脂、ウレタン系樹脂、エポキシ系樹脂、またはシロキサン系樹脂を用いるこ
とができる。
反射防止層２５６９は、画素に重なる位置に設けられる。反射防止層２５６９として、
例えば円偏光板を用いることができる。
＜５－５．タッチパネルの駆動方法に関する説明＞
次に、タッチパネルの駆動方法の一例について、図４６を用いて説明を行う。
図４６（Ａ）は、相互容量方式のタッチセンサの構成を示すブロック図である。図４６
（Ａ）では、パルス電圧出力回路２６０１、電流検出回路２６０２を示している。なお、
図４６（Ａ）では、パルス電圧が与えられる電極２６２１をＸ１－Ｘ６として、電流の変
化を検知する電極２６２２をＹ１－Ｙ６として、それぞれ６本の配線で例示している。ま
た、図４６（Ａ）は、電極２６２１と、電極２６２２とが重畳することで形成される容量
２６０３を示している。なお、電極２６２１と電極２６２２とはその機能を互いに置き換
えてもよい。
パルス電圧出力回路２６０１は、Ｘ１－Ｘ６の配線に順にパルスを印加するための回路
である。Ｘ１－Ｘ６の配線にパルス電圧が印加されることで、容量２６０３を形成する電
極２６２１と電極２６２２との間に電界が生じる。この電極間に生じる電界が遮蔽等によ
り容量２６０３の相互容量に変化を生じさせることを利用して、被検知体の近接、または
接触を検出することができる。
電流検出回路２６０２は、容量２６０３での相互容量の変化による、Ｙ１－Ｙ６の配線
での電流の変化を検出するための回路である。Ｙ１－Ｙ６の配線では、被検知体の近接、
または接触がないと検出される電流値に変化はないが、検出する被検知体の近接、または
接触により相互容量が減少する場合には電流値が減少する変化を検出する。なお電流の検
出は、積分回路等を用いて行えばよい。
次に、図４６（Ｂ）には、図４６（Ａ）で示す相互容量方式のタッチセンサにおける入
出力波形のタイミングチャートを示す。図４６（Ｂ）では、１フレーム期間で各行列での
被検知体の検出を行うものとする。また図４６（Ｂ）では、被検知体を検出しない場合（
非タッチ）と被検知体を検出する場合（タッチ）との２つの場合について示している。な
おＹ１－Ｙ６の配線については、検出される電流値に対応する電圧値とした波形を示して
いる。
Ｘ１－Ｘ６の配線には、順にパルス電圧が与えられ、該パルス電圧にしたがってＹ１－
Ｙ６の配線での波形が変化する。被検知体の近接または接触がない場合には、Ｘ１－Ｘ６
の配線の電圧の変化に応じてＹ１－Ｙ６の波形が一様に変化する。一方、被検知体が近接
または接触する箇所では、電流値が減少するため、これに対応する電圧値の波形も変化す
る。
このように、相互容量の変化を検出することにより、被検知体の近接または接触を検知
することができる。
＜５－６．センサ回路に関する説明＞
また、図４６（Ａ）ではタッチセンサとして配線の交差部に容量２６０３のみを設ける
パッシブ型のタッチセンサの構成を示したが、トランジスタと容量とを有するアクティブ
型のタッチセンサとしてもよい。アクティブ型のタッチセンサに含まれるセンサ回路の一
例を図４７に示す。
図４７に示すセンサ回路は、容量２６０３と、トランジスタ２６１１と、トランジスタ
２６１２と、トランジスタ２６１３とを有する。
トランジスタ２６１３はゲートに信号Ｇ２が与えられ、ソースまたはドレインの一方に
電圧ＶＲＥＳが与えられ、他方が容量２６０３の一方の電極およびトランジスタ２６１１
のゲートと電気的に接続する。トランジスタ２６１１は、ソースまたはドレインの一方が
トランジスタ２６１２のソースまたはドレインの一方と電気的に接続し、他方に電圧ＶＳ
Ｓが与えられる。トランジスタ２６１２は、ゲートに信号Ｇ１が与えられ、ソースまたは
ドレインの他方が配線ＭＬと電気的に接続する。容量２６０３の他方の電極には電圧ＶＳ
Ｓが与えられる。
次に、図４７に示すセンサ回路の動作について説明する。まず、信号Ｇ２としてトラン
ジスタ２６１３をオン状態とする電位が与えられることで、トランジスタ２６１１のゲー
トが接続されるノードｎに電圧ＶＲＥＳに対応した電位が与えられる。次に、信号Ｇ２と
してトランジスタ２６１３をオフ状態とする電位が与えられることで、ノードｎの電位が
保持される。
続いて、指等の被検知体の近接または接触により、容量２６０３の相互容量が変化する
ことに伴い、ノードｎの電位がＶＲＥＳから変化する。
読み出し動作は、信号Ｇ１にトランジスタ２６１２をオン状態とする電位を与える。ノ
ードｎの電位に応じてトランジスタ２６１１に流れる電流、すなわち配線ＭＬに流れる電
流が変化する。この電流を検出することにより、被検知体の近接または接触を検出するこ
とができる。
トランジスタ２６１１、トランジスタ２６１２、及びトランジスタ２６１３に先の実施
の形態に示すトランジスタを適用することができる。とくにトランジスタ２６１３に先の
実施の形態に示すトランジスタを適用することにより、ノードｎの電位を長期間に亘って
保持することが可能となり、ノードｎにＶＲＥＳを供給しなおす動作（リフレッシュ動作
）の頻度を減らすことができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
（実施の形態６）
本実施の形態においては、表示素子として横電界モード（水平電界モードともいう）の
液晶素子を用いる表示装置について、図４８を用いて説明する。
図４８は、横電界モードの液晶素子を用いる表示装置の製造工程を説明するフロー図で
ある。なお、図４８において、酸化物半導体（特に、ＣＡＡＣ－ＯＳ）、低温ポリシリコ
ン（ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ））、また
は水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）を、トランジスタの活性層に用いる場合
の製造工程の一例を、それぞれ表している。
＜６－１．ＣＡＡＣ－ＯＳ＞
ＣＡＡＣ－ＯＳをトランジスタに用いる場合について説明する。まず、スパッタリング
装置（ＳＰ）にてゲート電極（ＧＥ：Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ）を形成する。なお
、ゲート電極を加工する際に、マスクを１枚使用する。
次に、ゲート電極上にＰＥＣＶＤ装置を用いて、ゲート絶縁膜（ＧＩ：Ｇａｔｅ Ｉｎ
ｓｕｌａｔｏｒ）を形成する。その後、ゲート絶縁膜上にスパッタリング装置を用いて、
活性層となる酸化物半導体（ＯＳ）膜を形成する。なお、酸化物半導体膜を島状に加工す
る際に、マスクを１枚使用する。
次に、ゲート絶縁膜の一部を加工し、ゲート電極に達する開口部を形成する。なお、当
該開口部を形成する際に、マスクを１枚使用する。
次に、ゲート絶縁膜、及び酸化物半導体膜上にスパッタリング装置を用いて導電膜を形
成し、当該導電膜を加工することで、ソース電極及びドレイン電極（Ｓ／Ｄ電極）を形成
する。なお、ソース電極及びドレイン電極を形成する際に、マスクを１枚使用する。
次に、酸化物半導体膜、ソース電極及びドレイン電極上に、ＰＥＣＶＤ装置を用いてパ
ッシベーション膜を形成する。
次に、パッシベーション膜の一部を加工し、ソース電極またはドレイン電極に達する開
口部を形成する。なお、当該開口部を形成する際（コンタクト開口）に、マスクを１枚使
用する。
次に、パッシベーション膜に形成された開口部を覆うように、パッシベーション膜上に
スパッタリング装置を用いて導電膜を形成し、当該導電膜を加工することでコモン電極を
形成する。なお、コモン電極を形成する際に、マスクを１枚使用する。
次に、パッシベーション膜、及びコモン電極上にＰＥＣＶＤ装置を用いて、絶縁膜を形
成する。その後、該絶縁膜の一部を開口しソース電極またはドレイン電極に達する開口部
を形成する。なお、絶縁膜を形成する際（絶縁膜の一部に開口部を形成する際）に、マス
クを１枚使用する。
次に、絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工す
ることで画素電極を形成する。なお、画素電極を形成する際に、マスクを１枚使用する。
以上の工程で、横電界モードの液晶表示装置を作製することができる。なお、ＣＡＡＣ
－ＯＳを用いる場合、横電界モードの液晶表示装置としては、マスク枚数が８枚となる。
＜６－２．ＬＴＰＳ＞
ＬＴＰＳをトランジスタに用いる場合について説明する。まず、スパッタリング装置を
用いて遮光膜を形成する。なお、遮光膜を加工する際に、マスクを１枚使用する。
次に、遮光膜上にＰＥＣＶＤ装置を用いて、下地絶縁膜を形成する。その後、下地絶縁
膜上にＰＥＣＶＤ装置を用いて、活性層となるＳｉを形成する。その後、当該Ｓｉを結晶
化させるために、エキシマレーザーアニール（ＥＬＡ：Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａ
ｎｎｅａｌｉｎｇ）を行う。また、ＥＬＡ工程の後、活性層のＳｉは、結晶化シリコン（
ｐ－Ｓｉ：ｐｏｌｙ－Ｓｉｌｉｃｏｎとなる）となる。なお、ＥＬＡを大面積で行うには
、大型の設備が必要である。また、ＥＬＡ特有の線状のムラ等が発生する場合がある。
次に、ｐ－Ｓｉを加工し島状にする。なお、ｐ－Ｓｉを島状に加工する際（ｐ－Ｓｉア
イランド形成）に、マスクを１枚使用する。
次に、ｐ－Ｓｉ上にＰＥＣＶＤ装置を用いて、ゲート絶縁膜（ＧＩ）を形成する。その
後、ゲート絶縁膜上にスパッタリング装置を用いて、ゲート電極（ＧＥ）を形成する。な
お、ゲート電極を形成する際に、マスクを１枚使用する。また、ゲート電極を形成する際
に、ゲート絶縁膜の一部も除去される。
次に、ｐ－Ｓｉ中にｎ＋領域を形成するために、イオンドーピング（ＩＤ：Ｉｏｎ Ｄ
ｏｐｉｎｇ）装置を用いて、不純物注入を行う。なお、ｎ＋領域を形成する際に、マスク
を１枚使用する。次に、ｐ－Ｓｉ中にｎ－領域を形成するために、イオンドーピング装置
を用いて、不純物注入を行う。なお、ｎ－領域を形成する際には、マスクを用いず全面に
ドーピングを行う。次に、ｐ－Ｓｉ中にｐ＋領域を形成するために、イオンドーピング装
置を用いて、不純物注入を行う。なお、ｐ＋領域を形成するために、マスクを１枚使用す
る。
次に、熱活性化を行う。該熱活性化としては、アニール炉、ＲＴＡ装置等を用いればよ
い。
次に、ｐ－Ｓｉ、及びゲート電極上にＰＥＣＶＤ装置を用いて、層間絶縁膜を形成する
。その後、当該層間絶縁膜、及びゲート絶縁膜の一部を加工し、ｎ＋領域及びｐ＋領域に
達する開口部を形成する。なお、当該開口部を形成する際（ＧＩ＋層間絶縁膜コンタクト
開口）に、マスクを１枚使用する。
次に、開口部が形成された層間絶縁膜上にスパッタリング装置を用いて、導電膜を形成
し、当該導電膜を加工することで、ソース電極及びドレイン電極（Ｓ／Ｄ電極）を形成す
る。なお、ソース電極及びドレイン電極を形成する際に、マスクを１枚使用する。
次に、ソース電極及びドレイン電極上に、コーター装置を用いて平坦化絶縁膜を形成す
る。平坦化絶縁膜としては、例えば有機樹脂膜等を用いればよい。なお、該平坦化絶縁膜
には、ソース電極またはドレイン電極に達する開口部が形成されており、該開口部を形成
する際に、マスクを１枚使用する。
次に、平坦化絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜上
にコモン電極を形成する。なお、コモン電極を形成する際に、マスクを１枚使用する。
次に、コモン電極上にＰＥＣＶＤ装置を用いて、絶縁膜を形成する。その後、該絶縁膜
の一部を開口し、ソース電極またはドレイン電極に達する開口部を形成する。なお、絶縁
膜を形成する際（絶縁膜の一部に開口部を形成する際）に、マスクを１枚使用する。
次に、絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工す
ることで画素電極を形成する。なお、画素電極を形成する際に、マスクを１枚使用する。
以上の工程で、横電界モードの液晶表示装置を作製することができる。なお、ＬＴＰＳ
を用いる場合、横電界モードの液晶表示装置としては、マスク枚数が１１枚となる。
＜６－３．ａ－Ｓｉ：Ｈ＞
ａ－Ｓｉ：Ｈをトランジスタに用いる場合について説明する。まず、スパッタリング装
置を用いて、ゲート電極（ＧＥ）を形成する。なお、ゲート電極を加工する際に、マスク
を１枚使用する。
次に、ゲート電極上にＰＥＣＶＤ装置を用いて、ゲート絶縁膜（ＧＩ）を形成する。そ
の後、ゲート絶縁膜上にＰＥＣＶＤ装置を用いて、活性層となるシリコン膜を形成する。
なお、当該シリコン膜を島状に加工する際に、マスクを１枚使用する。
次に、ゲート絶縁膜の一部を加工し、ゲート電極に達する開口部を形成する。なお、当
該開口部を形成する際（コンタクト開口）に、マスクを１枚使用する。
次に、ゲート絶縁膜、及びシリコン膜上にスパッタリング装置を用いて導電膜を形成し
、当該導電膜を加工することで、ソース電極及びドレイン電極（Ｓ／Ｄ電極）を形成する
。なお、ソース電極及びドレイン電極を形成する際に、マスクを１枚使用する。
次に、ソース電極及びドレイン電極上にスパッタリング装置を用いて、導電膜を形成し
、当該導電膜を加工することでコモン電極を形成する。なお、コモン電極を形成する際に
、マスクを１枚使用する。
次に、コモン電極上にＰＥＣＶＤ装置を用いて、絶縁膜を形成する。その後、該絶縁膜
の一部を開口しソース電極またはドレイン電極に達する開口部を形成する。なお、絶縁膜
を形成する際（絶縁膜の一部に開口部を形成する際）に、マスクを１枚使用する。
次に、絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工す
ることで画素電極を形成する。なお、画素電極を形成する際に、マスクを１枚使用する。
以上の工程で、横電界モードの液晶表示装置を作製することができる。なお、ａ－Ｓｉ
：Ｈを用いる場合、横電界モードの液晶表示装置としては、マスク枚数が７枚となる。
なお、ＣＡＡＣ－ＯＳ、ＬＴＰＳ、及びａ－Ｓｉ：Ｈに示す各フローにおいて、コモン
電極形成、コモン電極上の絶縁膜形成、及び画素電極形成としては、横電界モードの液晶
表示装置に起因する工程のため、液晶素子として垂直電界モード（例えばＶＡモードなど
）の液晶表示装置とする場合、または表示素子として有機ＥＬ素子を用いる場合において
は、異なる工程とすればよい。
図４８に示すように、横電界モードの液晶素子に用いるトランジスタとして、ＣＡＡＣ
－ＯＳを用いることで、ＬＴＰＳよりも製造プロセスを簡略化することができる。また、
ＣＡＡＣ－ＯＳを用いることで、ａ－Ｓｉ：Ｈと同等のマスク枚数で製造することができ
る。
ここで、各プロセスの特性のまとめを表１に示す。
Figure 0007240536000001
なお、表１において、「Ｔｏｔａｌマスク数」とは、液晶素子の電極工程に起因するマ
スク数と、ＦＥＴ工程に起因するマスク数と、を合わせたマスク数である。また、「ＦＥ
Ｔのみマスク数」とはＦＥＴ工程に起因するマスク数である。表１に示すように、ＣＡＡ
Ｃ－ＯＳを用いることで、ａ－Ｓｉ：Ｈと同等のマスク数で作製でき、且つａ－Ｓｉ：Ｈ
に比べ電気特性（電界効果移動度（単に移動度ともいう）、またはｏｎ／ｏｆｆ比など）
の性能が高い。よって、ＣＡＡＣ－ＯＳを用いることで、表示品位の高い表示装置にする
ことが可能となる。また、表１に示すように、ＣＡＡＣ－ＯＳは、ＬＴＰＳと比較し、プ
ロセス最高温度が低く、且つ、デバイスコスト、及びプラントコストが低い。したがって
、製造コストが抑制された表示装置を実現することが可能となる。
また、ＣＡＡＣ－ＯＳに代表される酸化物半導体を用いたトランジスタは、シリコンを
用いたトランジスタと比較し、１．オフ電流が低い、２．ショートチャネル効果が無いま
たは極めて少ない、３．耐圧が高い、あるいは４．温度特性の変化が少ない、といった優
れた効果を奏する。また、酸化物半導体を用いたトランジスタは、シリコンを用いたトラ
ンジスタと同等のスイッチング速度、または同等の周波数特性（ｆ特ともいう）を有する
ため、高速動作をさせることが可能である。したがって、酸化物半導体を用いたトランジ
スタを有する表示装置は、表示品位が高く、信頼性の高い表示装置を実現することができ
る。
なお、本実施の形態に示す構成は、他の実施の形態と適宜組み合わせて用いることがで
きる。
（実施の形態７）
本実施の形態においては、本発明の一態様の半導体装置を有する表示装置、及び当該表
示装置の駆動方法について、図４９乃至図５２を用いて説明を行う。
なお、本発明の一態様の表示装置は、情報処理部、演算部、記憶部、表示部、及び入力
部等を有していてもよい。
また、本発明の一態様の表示装置において、同一画像（静止画像）を連続して表示する
場合、同一画像の信号を書き込む回数（リフレッシュするともいう）を低減することで、
消費電力の低減を図ることができる。なお、リフレッシュを行う頻度をリフレッシュレー
ト（走査周波数、垂直同期周波数ともいう）という。以下では、リフレッシュレートを低
減し、目の疲労が少ない表示装置について説明する。
目の疲労には、神経系の疲労と、筋肉系の疲労の２種類がある。神経系の疲労は、表示
装置の発光、点滅画面を、長時間見続けることで、その明るさが眼の網膜や神経、脳を刺
激して疲れさせるものである。筋肉系の疲労は、ピント調節のときに使用する毛様体の筋
肉を酷使することにより疲れさせるものである。
図４９（Ａ）に、従来の表示装置の表示を表す模式図を示す。図４９（Ａ）に示すよう
に、従来の表示装置では、１秒間に６０回の画像の書き換えが行われている。このような
画面を長時間見続けることにより、使用者の眼の網膜や神経、脳を刺激して眼の疲労が引
き起こされるおそれがあった。
本発明の一態様の表示装置においては、表示装置の画素部に、酸化物半導体を用いたト
ランジスタ、例えば、ＣＡＡＣ－ＯＳを用いたトランジスタを適用する。当該トランジス
タのオフ電流は、極めて小さい。従って、表示装置のリフレッシュレートを下げても、表
示装置の輝度の維持が可能となる。
つまり、図４９（Ｂ）に示すように、例えば、５秒間に１回の画像の書き換えが可能と
なるため、極力長い時間同じ映像を見ることが可能となり、使用者に視認される画面のち
らつきが低減される。これにより、使用者の眼の網膜や神経、脳の刺激が低減され、神経
系の疲労が軽減される。
また、図５０（Ａ）に示すように、１画素のサイズが大きい場合（例えば精細度が１５
０ｐｐｉ未満の場合）、表示装置に表示された文字はぼやけてしまう。表示装置に表示さ
れたぼやけた文字を長時間見続けると、毛様体の筋肉が、絶えずピントを合わせようと動
いているにもかかわらず、ピントが合わせづらい状態が続くことになり、目に負担をかけ
てしまうおそれがある。
これに対し、図５０（Ｂ）に示すように、本発明の一態様に係る表示装置では、１画素
のサイズが小さく高精細な表示が可能となるため、緻密で滑らかな表示とすることができ
る。これにより、毛様体の筋肉が、ピントを合わせやすくなるため、使用者の筋肉系の疲
労が軽減される。表示装置の解像度を１５０ｐｐｉ以上、好ましくは２００ｐｐｉ以上、
さらに好ましくは３００ｐｐｉ以上とすることにより、使用者の筋肉系の疲労を効果的に
低減することができる。
なお、目の疲労を定量的に測定する方法が検討されている。例えば、神経系の疲労の評
価指標としては、臨界融合周波数（ＣＦＦ：Ｃｒｉｔｉｃａｌ Ｆｌｉｃｋｅｒ（Ｆｕｓ
ｉｏｎ） Ｆｒｅｑｕｅｎｃｙ）などが知られている。また、筋肉系の疲労の評価指標と
しては、調節時間や調節近点距離などが知られている。
そのほか、目の疲労を評価する方法として、脳波測定、サーモグラフィ法、瞬きの回数
の測定、涙液量の評価、瞳孔の収縮反応速度の評価や、自覚症状を調査するためのアンケ
ート等がある。
例えば、上記の様々な方法により、本発明の一態様の表示装置の駆動方法を評価するこ
とができる。
＜７．表示装置の駆動方法＞
ここで、本発明の一態様の表示装置の駆動方法について、図５１を用いて説明する。
［イメージ情報の表示例］
以下では、２つの異なるイメージ情報を含む画像を移動させて表示する例について示す
。
図５１（Ａ）には、表示部４５０にウィンドウ４５１と、ウィンドウ４５１に表示され
た静止画像である第１の画像４５２ａが表示されている例を示している。
このとき、第１のリフレッシュレートで表示を行っていることが好ましい。なお、第１
のリフレッシュレートとしては、１．１６×１０－５Ｈｚ（１日に約１回の頻度）以上１
Ｈｚ以下、または２．７８×１０－４Ｈｚ（１時間に約１回の頻度）以上０．５Ｈｚ以下
、または１．６７×１０－２Ｈｚ（１分間に約１回の頻度）以上０．１Ｈｚ以下とするこ
とができる。
このように、第１のリフレッシュレートを極めて小さい値に設定し、画面の書き換えの
頻度を低減することで、実質的にちらつきを生じない表示を実現でき、より効果的に使用
者の目の疲労を低減することができる。
なお、ウィンドウ４５１は、例えば画像表示アプリケーションソフトを実行することに
より表示され、画像を表示する表示領域を含む。
また、ウィンドウ４５１の下部には、異なるイメージ情報に表示を切り替えるためのボ
タン４５３を有する。使用者がボタン４５３を選択する操作を行うことにより、画像を移
動させる命令を表示装置の情報処理部に与えることができる。
なお、使用者の操作方法は入力手段に応じて設定すればよい。例えば入力手段として表
示部４５０に重ねて設けられたタッチパネルを用いる場合には、指やスタイラス等により
ボタン４５３をタッチする操作や、画像をスライドさせるようなジェスチャ入力を行うこ
とにより操作することができる。ジェスチャ入力や音声入力を用いる場合には、必ずしも
ボタン４５３を表示しなくてもよい。
画像を移動させる命令を表示装置の情報処理部が受け取ると、ウィンドウ４５１内に表
示された画像の移動が開始される（図５１（Ｂ））。
なお、図５１（Ａ）の時点で第１のリフレッシュレートで表示を行っていた場合には、
画像の移動の前に、リフレッシュレートを第２のリフレッシュレートに変更すると好まし
い。第２のリフレッシュレートは、動画像の表示を行うために必要な値である。例えば、
第２のリフレッシュレートは、３０Ｈｚ以上９６０Ｈｚ以下、好ましくは６０Ｈｚ以上９
６０Ｈｚ以下、より好ましくは７５Ｈｚ以上９６０Ｈｚ以下、より好ましくは１２０Ｈｚ
以上９６０Ｈｚ以下、より好ましくは２４０Ｈｚ以上９６０Ｈｚ以下とすることができる
。
第２のリフレッシュレートを、第１のリフレッシュレートよりも高い値に設定すること
により、動画像をより滑らかに自然に表示することができる。また書き換えに伴うちらつ
き（フリッカともいう）が使用者に視認されることが抑制されるため、使用者の目の疲労
を低減できる。
このとき、ウィンドウ４５１内に表示される画像は、第１の画像４５２ａと、次に表示
すべき第２の画像４５２ｂとが結合された画像である。ウィンドウ４５１内には、この結
合された画像が一方向（ここでは左方向）に移動するように、一部の領域が表示される。
また、結合された画像の移動と共に、ウィンドウ４５１内に表示された画像の輝度が初
期（図５１（Ａ）の時点）の輝度に比べて段階的に低下する。
図５１（Ｃ）は、ウィンドウ４５１内に表示された画像が、所定座標に到達した時点を
示している。したがって、この時点でウィンドウ４５１内に表示された画像の輝度が最も
低い。
なお、図５１（Ｃ）では、所定座標として、第１の画像４５２ａと第２の画像４５２ｂ
のそれぞれが、半分ずつ表示されている座標としたが、これに限られず、使用者が自由に
設定可能とすることが好ましい。
例えば、画像の初期座標から最終座標までの距離に対する、初期座標からの距離の比が
０より大きく、１未満である座標を所定座標に設定すればよい。
また、画像が所定座標に達した時の輝度についても、使用者が自由に設定可能とするこ
とが好ましい。例えば、画像が所定座標に達した時の輝度の、初期の輝度に対する比が０
以上１未満、好ましくは０以上０．８以下、より好ましくは０以上０．５以下などに設定
すればよい。
続いて、ウィンドウ４５１内には、結合された画像が移動しながら輝度が段階的に上昇
するように表示される（図５１（Ｄ））。
図５１（Ｅ）は、結合された画像の座標が最終座標に達した時点を示している。ウィン
ドウ４５１内には、第２の画像４５２ｂのみが、初期の輝度と等しい輝度で表示されてい
る。
なお、画像の移動が完了した後に、リフレッシュレートを第２のリフレッシュレートか
ら、第１のリフレッシュレートに変更することが好ましい。
このような表示を行うことにより、画像の移動を使用者が目で追ったとしても、該画像
の輝度が低減されているため、使用者の目の疲労を低減することができる。したがって、
このような駆動方法を用いることにより、目にやさしい表示を実現できる。
［文書情報の表示例］
次に、表示ウィンドウの大きさよりも大きな文書情報をスクロールさせて表示する例に
ついて説明する。
図５２（Ａ）には、表示部４５０にウィンドウ４５５と、ウィンドウ４５５に表示され
た静止画像である文書情報４５６の一部が表示されている例を示している。
このとき、上記の第１のリフレッシュレートで表示を行っていることが好ましい。
ウィンドウ４５５は、例えば文書表示アプリケーションソフト、文書作成アプリケーシ
ョンソフトなどを実行することにより表示され、文書情報を表示する表示領域を含む。
文書情報４５６は、その画像の大きさがウィンドウ４５５の表示領域よりも縦方向に大
きい。したがってウィンドウ４５５には、その一部の領域のみが表示されている。また、
図５２（Ａ）に示すように、ウィンドウ４５５は、文書情報４５６のどの領域が表示され
ているかを示すスクロールバー４５７を備えていてもよい。
入力部により画像を移動させる命令（ここでは、スクロール命令ともいう）が表示装置
に与えられると、文書情報４５６の移動が開始される（図５２（Ｂ））。また、表示され
る画像の輝度が段階的に低下する。
なお、図５２（Ａ）の時点で第１のリフレッシュレートで表示を行っていた場合には、
文書情報４５６の移動の前に、リフレッシュレートを第２のリフレッシュレートに変更す
ると好ましい。
ここでは、ウィンドウ４５５内に表示される画像の輝度だけでなく、表示部４５０に表
示される画像全体の輝度が低下する様子を示している。
図５２（Ｃ）は、文書情報４５６の座標が所定座標に達した時点を示している。このと
き、表示部４５０に表示される画像全体の輝度は最も低くなる。
続いて、ウィンドウ４５５内には、文書情報４５６が移動しながら表示される（図５２
（Ｄ））。このとき、表示部４５０に表示される画像全体の輝度は段階的に上昇する。
図５２（Ｅ）は、文書情報４５６の座標が最終座標に達した時点を示している。ウィン
ドウ４５５内には、文書情報４５６の初期に表示された領域とは異なる領域が、初期の輝
度と等しい輝度で表示される。
なお、文書情報４５６の移動が完了した後に、リフレッシュレートを第１のリフレッシ
ュレートに変更することが好ましい。
このような表示を行うことにより、画像の移動を使用者が目で追ったとしても、該画像
の輝度が低減されているため、使用者の目の疲労を低減することができる。したがって、
このような駆動方法を用いることにより、目にやさしい表示を実現できる。
特に、文書情報などのコントラストの高い表示は、使用者の目の疲労がより顕著になる
ため、文書情報の表示にこのような駆動方法を適用することはより好ましい。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール、電子機器、
及び表示装置について、図５３乃至図５５を用いて説明を行う。
＜８－１．表示モジュールに関する説明＞
図５３に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１
０、バッテリ８０１１を有する。
本発明の一態様の酸化物半導体膜または半導体装置は、例えば、表示パネル８００６に
用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。なお、図５３において、バックライ
ト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例
えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構
成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射
型の表示装置の場合においては、バックライト８００７を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は
、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
＜８－２．電子機器に関する説明＞
図５４（Ａ）乃至図５４（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐
体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又
は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、
加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電
場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する
機能を含むもの）、マイクロフォン９００８、等を有することができる。
図５４（Ａ）乃至図５４（Ｇ）に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（
プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々な
コンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信ま
たは受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表
示部に表示する機能、等を有することができる。なお、図５４（Ａ）乃至図５４（Ｇ）に
示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有すること
ができる。また、図５４（Ａ）乃至図５４（Ｇ）には図示していないが、電子機器には、
複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を
撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵
）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図５４（Ａ）乃至図５４（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図５４（Ａ）は、携帯情報端末９１００を示す斜視図である。携帯情報端末９１００が
有する表示部９００１は、可撓性を有する。そのため、湾曲した筐体９０００の湾曲面に
沿って表示部９００１を組み込むことが可能である。また、表示部９００１はタッチセン
サを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表
示部９００１に表示されたアイコンに触れることで、アプリケーションを起動することが
できる。
図５４（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は
、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具
体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、
スピーカ９００３、接続端子９００６、センサ９００７等を省略して図示しているが、図
５４（Ａ）に示す携帯情報端末９１００と同様の位置に設けることができる。また、携帯
情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、
３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００
１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９０
０１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メール
やＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示
、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バ
ッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている
位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
図５４（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は
、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、
情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携
帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状
態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信し
た電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位
置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示
を確認し、電話を受けるか否かを判断できる。
図５４（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末
９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信
、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表
示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うこと
ができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行するこ
とが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハン
ズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を
有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。ま
た接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００
６を介さずに無線給電により行ってもよい。
図５４（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図であ
る。また、図５４（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図５４
（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変
化する途中の状態の斜視図であり、図５４（Ｇ）が携帯情報端末９２０１を折り畳んだ状
態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開し
た状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２
０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００
に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることによ
り、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させるこ
とができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲
げることができる。
また、図５５（Ａ）（Ｂ）は、複数の表示パネルを有する表示装置の斜視図である。な
お、図５５（Ａ）は、複数の表示パネルが巻き取られた形態の斜視図であり、図５５（Ｂ
）は、複数の表示パネルが展開された状態の斜視図である。
図５５（Ａ）（Ｂ）に示す表示装置９５００は、複数の表示パネル９５０１と、軸部９
５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域
９５０２と、透光性を有する領域９５０３と、を有する。
また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネ
ル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの
表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の
表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用
状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表
示装置とすることができる。
また、図５５（Ａ）（Ｂ）においては、表示領域９５０２が隣接する表示パネル９５０
１で離間する状態を図示しているが、これに限定されず、例えば、隣接する表示パネル９
５０１の表示領域９５０２を隙間なく重ねあわせることで、連続した表示領域９５０２と
してもよい。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
る。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用するこ
とができる。また、本実施の形態において述べた電子機器の表示部においては、可撓性を
有し、湾曲した表示面に沿って表示を行うことができる構成、または折り畳み可能な表示
部の構成について例示したが、これに限定されず、可撓性を有さず、平面部に表示を行う
構成としてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
１００ トランジスタ
１００Ａ トランジスタ
１００Ｂ トランジスタ
１００Ｃ トランジスタ
１０２ 基板
１０４ 導電膜
１０４ａ 導電膜
１０４ｂ 導電膜
１０６ 絶縁膜
１０７ 絶縁膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１０８ａ＿０ 酸化物半導体膜
１０８ｂ 酸化物半導体膜
１０８ｂ＿ 酸化物半導体膜
１０８ｂ＿０ 酸化物半導体膜
１０８ｃ 酸化物半導体膜
１１２ 導電膜
１１２ａ 導電膜
１１２ｂ 導電膜
１１２ｃ 導電膜
１１２ｄ 導電膜
１１２ｅ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ 酸化物半導体膜
１２０ａ 酸化物半導体膜
１２０ｂ 酸化物半導体膜
１２０ｂ＿ｄ ドレイン領域
１２０ｂ＿ｉ チャネル領域
１２０ｂ＿ｓ ソース領域
１２０ｃ 酸化物半導体膜
１３２ 開口部
１５０ トランジスタ
１５０Ａ トランジスタ
１５０Ｂ トランジスタ
１５２ 絶縁膜
１５２＿０ 絶縁膜
１５２ａ 開口部
１５２ｄ 開口部
１５４ 導電膜
１５４＿０ 導電膜
１５６ 絶縁膜
１５８＿０ 導電膜
１５８ａ 導電膜
１５８ｂ 導電膜
１５８ｃ 導電膜
１６２ 絶縁膜
１７１ａ 開口部
１７１ｂ 開口部
１７３ａ 開口部
１７３ｂ 開口部
１９１ ターゲット
１９２ プラズマ
１９３ ターゲット
１９４ プラズマ
１９５ マスク
４５０ 表示部
４５１ ウィンドウ
４５２ａ 画像
４５２ｂ 画像
４５３ ボタン
４５５ ウィンドウ
４５６ 文書情報
４５７ スクロールバー
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路部
５０７ 端子部
５０８ センサ回路部
５１０ トランジスタ
５１２ 抵抗素子
５３２ 基板
５４２ａ 電極
５４２ｂ 電極
５４４ 絶縁膜
５４６ 絶縁膜
５４８ 絶縁膜
５５０ 酸化物半導体膜
５５２ トランジスタ
５５４ トランジスタ
５５６ トランジスタ
５５８ 抵抗素子
５６２ 容量素子
５７２ 発光素子
５７２ｍ 発光素子
７０２ 基板
７０４ 導電膜
７０６ 絶縁膜
７０７ 絶縁膜
７０８ 酸化物半導体膜
７１２ａ 導電膜
７１２ｂ 導電膜
７１２ｃ 導電膜
７１４ 絶縁膜
７１６ 絶縁膜
７１８ 絶縁膜
７２０ 酸化物半導体膜
７２２ 絶縁膜
７２４ａ 導電膜
７２４ｂ 導電膜
７２６ 構造体
７２８ ＥＬ層
７３０ 導電膜
７５２ａ 開口部
７５２ｂ 開口部
７５２ｃ 開口部
８０２ 基板
８０３ 基板
８０６ 絶縁膜
８０７ 絶縁膜
８１４ 絶縁膜
８１６ 絶縁膜
８１９ａ 酸化物半導体膜
８２０ 酸化物半導体膜
８２０ｄ ドレイン領域
８２０ｉ チャネル領域
８２０ｓ ソース領域
８２４ 導電膜
８２９ 導電膜
８３２ 絶縁膜
８３４ 絶縁膜
８３６ 絶縁膜
８３８ 絶縁膜
８４０ 絶縁膜
８４３ 導電膜
８４３ａ 導電膜
８４３ｂ 導電膜
８４３ｃ 導電膜
８４６ スリット
８４８ 配向膜
８４８ａ 導電膜
８４８ｂ 導電膜
８５１ 液晶素子
８５１ａ 液晶素子
８５１ｂ 液晶素子
８５２ トランジスタ
８５２ａ トランジスタ
８５２ｂ トランジスタ
８５５ 容量素子
８５５ａ 容量素子
８６６ 着色膜
８６８ 導電膜
８６９ 構造体
８７０ 画素
８７０ａ 画素
８７０ｂ 画素
８７０ｃ 画素
８７１ 画素部
８７２ スリット
８７４ ゲートドライバ
８７５ コモン線
８７６ ソースドライバ
８７７ 走査線
８７８ 配向膜
８７９ 信号線
８８０ 液晶表示装置
８８１ 液晶層
９０４ 導電膜
９０６ 絶縁膜
９０７ 絶縁膜
９１２ 導電膜
９１４ 絶縁膜
９１６ 絶縁膜
９１８ 絶縁膜
９２０ 酸化物半導体膜
９３０ａ 開口部
９３０ｂ 開口部
９４０ 絶縁膜
９４２ シール材
９４４ 異方性導電膜
９５６ 絶縁膜
９５８ 導電膜
２０００ タッチパネル
２５０１ 表示装置
２５０２ｔ トランジスタ
２５０３ｃ 容量素子
２５０３ｔ トランジスタ
２５０４ 走査線駆動回路
２５０５ 画素
２５０９ ＦＰＣ
２５１０ 基板
２５１０ａ 絶縁層
２５１０ｂ 可撓性基板
２５１０ｃ 接着層
２５１１ 配線
２５１９ 配線
２５２１ 絶縁層
２５２２ 絶縁層
２５２８ 隔壁
２５２９ 液晶層
２５３０ａ スペーサ
２５３０ｂ スペーサ
２５３１ 絶縁層
２５５０ ＥＬ素子
２５５１ 液晶素子
２５６０ 封止層
２５６１ シール材
２５６７ 着色層
２５６８ 遮光層
２５６９ 反射防止層
２５７０ 基板
２５７０ａ 絶縁層
２５７０ｂ 可撓性基板
２５７０ｃ 接着層
２５８０ 発光モジュール
２５９０ 基板
２５９１ 電極
２５９２ 電極
２５９３ 絶縁層
２５９４ 配線
２５９５ タッチセンサ
２５９７ 接着層
２５９８ 配線
２５９９ 接続層
２６０１ パルス電圧出力回路
２６０２ 電流検出回路
２６０３ 容量
２６１１ トランジスタ
２６１２ トランジスタ
２６１３ トランジスタ
２６２１ 電極
２６２２ 電極
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライト
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ 携帯情報端末
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末
９５００ 表示装置
９５０１ 表示パネル
９５０２ 表示領域
９５０３ 領域
９５１１ 軸部
９５１２ 軸受部

Claims (2)

  1. 第１のトランジスタと、第２のトランジスタと、発光素子と、容量素子と、を有する画素を複数有し、
    前記第１のトランジスタは第１の酸化物半導体層を挟んで上下にゲートを有し、
    前記第２のトランジスタは第２の酸化物半導体層の上方のみにゲートを有し、
    前記第１のトランジスタの２つのゲートのうちの一方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの他方は、データ信号が入力される第１の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、ゲート信号が入力される第２の配線と電気的に接続され、
    前記第１のトランジスタの２つのゲートのうちの他方は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース及びドレインの一方は、前記発光素子のアノードとして機能する画素電極と電気的に接続され、
    前記第１のトランジスタのソース及びドレインの他方は、第３の配線と電気的に接続され、
    前記容量素子の一対の電極のうちの一方は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記容量素子の一対の電極のうちの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続される表示装置であって、
    前記画素の平面視において、前記第１の配線は、第１の方向に延びて配置され、
    前記画素の平面視において、前記第２の配線は、前記第１の方向と交差する第２の方向に延びて配置され、
    前記画素の平面視において、前記第３の配線は、前記第１の配線と交差する領域と、前記画素電極と交差する領域と、を有するように配置され、
    前記画素の平面視において、前記画素電極は、前記第１のトランジスタのチャネル形成領域と重なりを有するように配置され、前記第１の方向の幅が前記第２の方向の幅よりも大きい形状を有し、
    前記画素の平面視において、前記第１の酸化物半導体層は、前記第１の方向の幅が前記第２の方向の幅よりも大きい形状を有し、
    前記画素の平面視において、前記第１のトランジスタの２つのゲートのうちの他方と前記第１のトランジスタのソース及びドレインの一方とを電気的に接続する第１のコンタクトホールは、前記画素電極の下方に配置され、
    前記画素の平面視において、前記第１のトランジスタのソース及びドレインの一方と前記画素電極とを電気的に接続する第２のコンタクトホールは、前記画素電極の端部と前記画素電極に隣接する画素の画素電極の端部とを覆うように配置された構造体の下方に配置され、
    前記画素の平面視において、前記第２のトランジスタのソース及びドレインの一方と前記第１のトランジスタの２つのゲートのうちの一方とを電気的に接続する第３のコンタクトホールは、前記構造体の下方に配置され、
    前記画素の平面視において、前記第１のコンタクトホールと、前記第２のコンタクトホールと、前記第３のコンタクトホールとは、一の直線上に配置された領域を有する、表示装置。
  2. 第１のトランジスタと、第２のトランジスタと、発光素子と、容量素子と、を有する画素を複数有し、
    前記第１のトランジスタは第１の酸化物半導体層を挟んで上下にゲートを有し、
    前記第２のトランジスタは第２の酸化物半導体層の上方のみにゲートを有し、
    前記第１のトランジスタの２つのゲートのうちの一方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの他方は、データ信号が入力される第１の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、ゲート信号が入力される第２の配線と電気的に接続され、
    前記第１のトランジスタの２つのゲートのうちの他方は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース及びドレインの一方は、前記発光素子のアノードとして機能する画素電極と電気的に接続され、
    前記第１のトランジスタのソース及びドレインの他方は、第３の配線と電気的に接続され、
    前記容量素子の一対の電極のうちの一方は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記容量素子の一対の電極のうちの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続される表示装置であって、
    前記画素の平面視において、前記第１の配線は、第１の方向に延びて配置され、
    前記画素の平面視において、前記第２の配線は、前記第１の方向と交差する第２の方向に延びて配置され、
    前記画素の平面視において、前記第３の配線は、前記第１の配線と交差する領域と、前記画素電極と交差する領域と、を有するように配置され、
    前記画素の平面視において、前記画素電極は、前記第１のトランジスタのチャネル形成領域と重なりを有するように配置され、前記第１の方向の幅が前記第２の方向の幅よりも大きい形状を有し、
    前記画素の平面視において、前記第１の酸化物半導体層は、前記第１の方向の幅が前記第２の方向の幅よりも大きい形状を有し、
    前記画素の平面視において、前記第１のトランジスタの２つのゲートのうちの他方と前記第１のトランジスタのソース及びドレインの一方とを電気的に接続する第１のコンタクトホールは、前記画素電極の下方に配置され、
    前記画素の平面視において、前記第１のトランジスタのソース及びドレインの一方と前記画素電極とを電気的に接続する第２のコンタクトホールは、前記画素電極の端部と前記画素電極に隣接する画素の画素電極の端部とを覆うように配置された構造体の下方に配置され、
    前記画素の平面視において、前記第２のトランジスタのソース及びドレインの一方と前記第１のトランジスタの２つのゲートのうちの一方とを電気的に接続する第３のコンタクトホールは、前記構造体の下方に配置され、
    前記画素の平面視において、前記第１のコンタクトホールと、前記第２のコンタクトホールと、前記第３のコンタクトホールとは、一の直線上に配置された領域を有し、
    前記第１の酸化物半導体層と前記第１のトランジスタの２つのゲート電極のうちの他方との間の絶縁層は、前記第１のトランジスタのゲート絶縁層として機能する領域を有し、前記画素電極と接する領域を有さない、表示装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9852926B2 (en) 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
WO2017115214A1 (en) 2015-12-28 2017-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
CN105575893A (zh) * 2016-01-05 2016-05-11 京东方科技集团股份有限公司 显示基板及其制作方法和显示装置
JP2017143135A (ja) * 2016-02-09 2017-08-17 株式会社ジャパンディスプレイ 薄膜トランジスタ
US10333004B2 (en) 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN107623042A (zh) * 2017-09-21 2018-01-23 深圳市华星光电半导体显示技术有限公司 薄膜晶体管结构及其制作方法
JP6353151B1 (ja) * 2017-11-15 2018-07-04 タイズ株式会社 無機ｅｌシートを具備したネームプレート
US11476314B2 (en) 2018-03-29 2022-10-18 Sharp Kabushiki Kaisha Display device and production method for display device
CN110010626B (zh) * 2019-04-11 2022-04-29 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN110707105A (zh) * 2019-10-23 2020-01-17 成都中电熊猫显示科技有限公司 阵列基板的制作方法及阵列基板
KR20210130280A (ko) * 2020-04-20 2021-11-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140374743A1 (en) 2013-06-19 2014-12-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and formation method thereof
JP2015043088A (ja) 2009-03-05 2015-03-05 株式会社半導体エネルギー研究所 透過型の液晶表示装置
JP2015046594A (ja) 2013-08-02 2015-03-12 株式会社半導体エネルギー研究所 酸化物半導体膜および半導体装置
JP2016534390A (ja) 2013-08-26 2016-11-04 アップル インコーポレイテッド シリコン薄膜トランジスタ及び半導体酸化物薄膜トランジスタを有するディスプレイ

Family Cites Families (159)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3912340B2 (ja) 1997-02-17 2007-05-09 セイコーエプソン株式会社 表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4801278B2 (ja) 2001-04-23 2011-10-26 株式会社半導体エネルギー研究所 発光装置及びその作製方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP3718770B2 (ja) 2002-01-11 2005-11-24 株式会社日立製作所 アクティブマトリックス型の表示装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005158493A (ja) 2003-11-26 2005-06-16 Seiko Epson Corp 有機エレクトロルミネッセンス装置および電子機器
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR100699995B1 (ko) 2004-09-02 2007-03-26 삼성에스디아이 주식회사 유기 전계 발광 소자 및 그 제조 방법
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100741967B1 (ko) 2004-11-08 2007-07-23 삼성에스디아이 주식회사 평판표시장치
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007293329A (ja) 2006-03-31 2007-11-08 Canon Inc 表示装置
EP1843194A1 (en) 2006-04-06 2007-10-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP2008085053A (ja) * 2006-09-27 2008-04-10 Hitachi Displays Ltd 表示装置の製造方法および表示装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7920129B2 (en) 2007-01-03 2011-04-05 Apple Inc. Double-sided touch-sensitive panel with shield and drive combined layer
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101375831B1 (ko) 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
JP4816668B2 (ja) 2008-03-28 2011-11-16 ソニー株式会社 タッチセンサ付き表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
US7995041B2 (en) 2009-02-02 2011-08-09 Apple Inc. Integrated touch screen
US8217913B2 (en) 2009-02-02 2012-07-10 Apple Inc. Integrated touch screen
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR101907366B1 (ko) 2009-07-18 2018-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101913657B1 (ko) 2010-02-26 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101872927B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012059638A (ja) 2010-09-10 2012-03-22 Casio Comput Co Ltd 発光パネル及びその製造方法、発光装置、並びに、電子機器
KR101875774B1 (ko) 2011-08-10 2018-07-09 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조 방법
CN103050499B (zh) 2011-10-12 2016-11-16 上海天马微电子有限公司 平板型x射线图像传感器及其制造方法
TWI642193B (zh) 2012-01-26 2018-11-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8941113B2 (en) * 2012-03-30 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and manufacturing method of semiconductor element
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
US9006024B2 (en) * 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014021356A1 (en) 2012-08-03 2014-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014199899A (ja) 2012-08-10 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
US8937307B2 (en) 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5971708B2 (ja) 2012-08-27 2016-08-17 株式会社ジャパンディスプレイ タッチパネル内蔵型表示装置
US9535277B2 (en) 2012-09-05 2017-01-03 Semiconductor Energy Laboratory Co., Ltd. Conductive oxide film, display device, and method for forming conductive oxide film
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6131071B2 (ja) 2013-03-14 2017-05-17 株式会社ジャパンディスプレイ タッチパネル内蔵型表示装置
US9893088B2 (en) 2013-05-29 2018-02-13 Joled Inc. Thin film transistor device, method for manufacturing same and display device
TWI624936B (zh) 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置
JP2015188062A (ja) * 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
TWI658597B (zh) * 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
CN104867981B (zh) 2014-02-21 2020-04-21 株式会社半导体能源研究所 半导体膜、晶体管、半导体装置、显示装置以及电子设备
WO2015132694A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Touch sensor, touch panel, and manufacturing method of touch panel
US9768315B2 (en) 2014-04-18 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having the same
JP6613044B2 (ja) 2014-04-22 2019-11-27 株式会社半導体エネルギー研究所 表示装置、表示モジュール、及び電子機器
JP6468686B2 (ja) 2014-04-25 2019-02-13 株式会社半導体エネルギー研究所 入出力装置
KR102333604B1 (ko) 2014-05-15 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치를 포함하는 표시 장치
CN106537604B (zh) 2014-07-15 2020-09-11 株式会社半导体能源研究所 半导体装置及其制造方法以及包括该半导体装置的显示装置
CN104867959B (zh) * 2015-04-14 2017-09-26 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015043088A (ja) 2009-03-05 2015-03-05 株式会社半導体エネルギー研究所 透過型の液晶表示装置
US20140374743A1 (en) 2013-06-19 2014-12-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and formation method thereof
JP2015025200A (ja) 2013-06-19 2015-02-05 株式会社半導体エネルギー研究所 酸化物半導体膜およびその作製方法
JP2015046594A (ja) 2013-08-02 2015-03-12 株式会社半導体エネルギー研究所 酸化物半導体膜および半導体装置
JP2016534390A (ja) 2013-08-26 2016-11-04 アップル インコーポレイテッド シリコン薄膜トランジスタ及び半導体酸化物薄膜トランジスタを有するディスプレイ

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