JP6783506B2 - グラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置 - Google Patents

グラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置 Download PDF

Info

Publication number
JP6783506B2
JP6783506B2 JP2015143930A JP2015143930A JP6783506B2 JP 6783506 B2 JP6783506 B2 JP 6783506B2 JP 2015143930 A JP2015143930 A JP 2015143930A JP 2015143930 A JP2015143930 A JP 2015143930A JP 6783506 B2 JP6783506 B2 JP 6783506B2
Authority
JP
Japan
Prior art keywords
layer
graphene
electrode
functional layer
functional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015143930A
Other languages
English (en)
Other versions
JP2016025356A (ja
Inventor
鎭盛 許
鎭盛 許
基榮 李
基榮 李
晟準 朴
晟準 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2016025356A publication Critical patent/JP2016025356A/ja
Application granted granted Critical
Publication of JP6783506B2 publication Critical patent/JP6783506B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L29/1606—
    • H01L29/7802—
    • H01L29/0895—
    • H01L29/24—
    • H01L29/267—
    • H01L29/66045—
    • H01L29/778—
    • H01L29/78684—
    • H01L29/7869—
    • H01L29/78696—
    • H01L31/028—
    • H01L31/113—
    • H01L33/26—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/30—Piezoelectric or electrostrictive devices with mechanical input and electrical output, e.g. functioning as generators or sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N39/00—Integrated devices, or assemblies of multiple devices, comprising at least one piezoelectric, electrostrictive or magnetostrictive element covered by groups H10N30/00 – H10N35/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H01L29/41725—
    • H01L29/41775—
    • H01L33/04—
    • H01L33/34—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells

Landscapes

  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Led Devices (AREA)
  • Light Receiving Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、グラフェン素子、その製造及び動作方法、並びに該グラフェン素子を含む電子装置に関する。
二次元物質（２Ｄ（two-dimensional） material）は、原子が所定の結晶構造をなしている単層（single-layer）または半層（half-layer）の固形物(solid material)であり、代表的な二次元物質として、グラフェン（graphene）がある。グラフェンは、炭素原子が六方晶系（hexagonal）構造をなしている単層（単原子層）構造物である。グラフェンは、シリコン（Ｓｉ）より１００倍以上速い電荷移動度（〜２×１０５ｃｍ２／Ｖｓ）を有し、銅（Ｃｕ）より１００倍以上大きい電流密度（約１０８Å／ｃｍ２）を有し、非常に大きいフェルミ速度（ＶＦ：fermi velocity）を有することができる。かようなグラフェンは、既存素子の限界を克服することができる次世代素材として注目されている。
前述のような理由で、グラフェンを適用した素子に対する研究が進められている。ところで、グラフェンを適用した素子に対する研究は、主に単一機能を有する素子に限られている。多様な機能が要求される電子素子を具現するためには、互いに異なる機能を有する複数の素子が必要であり、それらを連結（結合）しなければならないために、工程面及び設計面での多様な困難さが伴う。
本発明が解決しようとする課題は、多機能（multifunction）を有するグラフェン素子（graphene device）を提供することである。
本発明が解決しようとする別の課題は、グラフェンに所定の機能を有する機能性物質層を結合し、１つの素子でもって多様な機能を具現したグラフェン素子を提供することである。
本発明が解決しようとする別の課題は、スイッチング素子／電子素子（例えば、トランジスタ）の構造内に、メモリ素子（memory device）、圧電素子（piezoelectric device）及び光電素子（optoelectronic device）の特性（機能）のうち少なくとも一つを有するグラフェン素子を提供することである。
本発明が解決しようとする別の課題は、前記グラフェン素子の製造方法を提供することである。
本発明が解決しようとする別の課題は、前記グラフェン素子の動作方法を提供することである。
本発明が解決しようとする別の課題は、前記グラフェン素子を含む電子装置／電子回路／論理素子を提供することである。
本発明の一側面（aspect）によれば、グラフェン層と、前記グラフェン層の第１領域に電気的に連結された第１電極と、前記グラフェン層の第２領域に対応するように具備された第２電極と、前記グラフェン層と前記第２電極との間に具備されたものであり、不揮発性メモリ特性及び圧電特性のうち少なくとも一つを有する機能性層と、前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含むグラフェン素子（graphene device）が提供される。
前記機能性層は、抵抗変化物質、相変化物質、強誘電物質、マルチフェロイック（multiferroic）物質、多重安定性分子（multistable molecule）及び圧電物質のうち少なくとも一つを含むことができる。
前記機能性層は、遷移金属酸化物（ＴＭＯ：transition metal oxide）、カルコゲナイド（chalcogenide）物質、ペロブスカイト（perovskite）物質、二次元物質（２Ｄ material）及び有機物質のうち少なくとも一つを含むことができる。
前記グラフェン素子は、前記機能性層と前記グラフェン層との間に具備された第１挿入層と、前記機能性層と前記第２電極との間に具備された第２挿入層と、のうち少なくとも１層をさらに含むことができる。
前記第１挿入層及び第２挿入層は、半導体または絶縁体であることができる。
前記ゲート上に、前記ゲート絶縁層が具備され、前記ゲート絶縁層上に、前記グラフェン層が具備され、前記グラフェン層上に、互いに離隔された前記第１電極及び第２電極が具備され、前記グラフェン層と前記第２電極との間に、前記機能性層が具備される。
前記グラフェン層は、基板上に具備され、前記グラフェン層の第１領域上に、前記第１電極が具備され、前記グラフェン層の第２領域と前記基板との間に、前記第２電極が具備され、前記第２電極と前記グラフェン層との間に、前記機能性層が具備され、前記機能性層上側の前記グラフェン層上に、前記ゲート絶縁層及び前記ゲートが順に具備される。
前記機能性層は、ｎ型半導体またはｐ型半導体を含むことができる。
前記機能性層は、両極性（ambipolar）半導体を含むことができる。
前記機能性層は、側方に（laterally）配置された複層を含み、前記複層は、ｎ型半導体層及びｐ型半導体層を含むことができる。
前記機能性層は、垂直に積層された複層を含み、前記複層は、ｎ型半導体層及びｐ型半導体層を含むことができる。
前記機能性層は、相変化物質を含み、その場合、前記機能性層と前記第２電極との間に、加熱電極（heating electrode）が具備される。
前記機能性層は、光電変換特性（optoelectronic conversion characteristic）を有することができる。
前記グラフェン層と前記第２電極との間に、第２機能性層がさらに具備される。
前記第２機能性層は、例えば、光電変換特性（optoelectronic conversion characteristic）を有することができる。
前記ゲート、前記第１電極及び前記第２電極のうち少なくとも一つは、透明な物質によって形成される。
前記グラフェン素子は、多機能素子（multifunction device）であることができる。
本発明の他の側面によれば、第１グラフェン層及び第２グラフェン層と、前記第１グラフェン層及び第２グラフェン層にそれぞれ電気的に連結された第１電極要素及び第２電極要素と、前記第１グラフェン層の一部、及び前記第２グラフェン層の一部に対応するように具備された第３電極要素と、前記第３電極要素と前記第１グラフェン層との間に具備された第１機能性層と、前記第３電極要素と前記第２グラフェン層との間に具備された第２機能性層と、前記第１グラフェン層及び第２グラフェン層と離隔されたゲートと、前記ゲートと、前記第１グラフェン層及び第２グラフェン層との間にあるゲート絶縁層と、を含み、前記第１機能層及び第２機能性層のうち少なくとも１層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも１つの特性を有するグラフェン素子が提供される。
前記第１機能層及び第２機能性層のうち一方は、ｎ型半導体であり、前記第１機能層及び第２機能性層のうち他方は、ｐ型半導体であることができる。
前記グラフェン素子は、相補性（complementary）インバータ構造を有することができる。
前記グラフェン素子は、両極性（ambipolar）トランジスタ構造を有することができる。
前記第１機能層及び第２機能性層のうち少なくとも１層は、発光物質、光活性物質、抵抗変化物質、相変化物質、強誘電物質、マルチフェロイック（multiferroic）物質、多重安定性分子（multistable molecule）及び圧電物質のうち少なくとも一つを含むことができる。
前記第１機能層及び第２機能性層のうち少なくとも１層は、III−V族化合物、遷移金属酸化物（ＴＭＯ：transition metal oxide）、カルコゲナイド（chalcogenide）物質、ペロブスカイト（perovskite）物質、二次元物質（２Ｄ material）及び有機物質のうち少なくとも一つを含むことができる。
前記グラフェン素子は、前記第１機能性層と前記第１グラフェン層との間に具備された第１挿入層、前記第１機能性層と前記第３電極要素との間に具備された第２挿入層、前記第２機能性層と前記第２グラフェン層との間に具備された第３挿入層、及び前記第２機能性層と前記第３電極要素との間に具備された第４挿入層のうち少なくとも１層をさらに含むことができる。
本発明の他の側面によれば、グラフェン層と、前記グラフェン層の第１領域に電気的に連結された第１電極と、前記グラフェン層の第２領域に対応するように具備された第２電極と、前記グラフェン層と前記第２電極との間に側方に（laterally）配置された複層を含み、前記複層のうち少なくとも１層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも１つの特性を有する機能性層と、前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含むグラフェン素子が提供される。
前記複層は、第１層及び第２層を含み、前記第１層は、ｎ型半導体であり、前記第２層は、ｐ型半導体であることができる。
前記複層は、第１層及び第２層を含み、前記第１層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち１つの特性を有することができる。その場合、前記第２層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の１つの特性を有することができる。
前記グラフェン素子は、前記機能性層と前記グラフェン層との間に具備された第１挿入層と、前記機能性層と前記第２電極との間に具備された第２挿入層と、のうち少なくとも１層をさらに含むことができる。
本発明の他の側面によれば、グラフェン層と、前記グラフェン層の第１領域に電気的に連結された第１電極と、前記グラフェン層の第２領域に対応するように具備された第２電極と、前記グラフェン層と前記第２電極との間に垂直に積層された複層を含み、前記複層それぞれは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも１つの特性を有する機能性層と、前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含むグラフェン素子が提供される。
前記複層は、第１層及び第２層を含み、前記第１層は、ｎ型半導体であり、前記第２層は、ｐ型半導体であることができる。
前記複層は、第１層及び第２層を含み、前記第１層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち１つの特性を有することができる。前記第２層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の１つの特性を有することができる。
前記グラフェン素子は、前記機能性層と前記グラフェン層との間に具備された第１挿入層と、前記機能性層と前記第２電極との間に具備された第２挿入層と、のうち少なくとも１層をさらに含むことができる。
本発明の他の側面によれば、少なくとも１層のグラフェン層と、前記少なくとも１層のグラフェン層と電気的に連結された少なくとも１つの電極要素と、前記少なくとも１つの電極要素と、前記少なくとも１層のグラフェン層との間に配置された少なくとも１層の機能性層と、を含み、前記少なくとも１層の機能性層は、光電変換層、不揮発性メモリ層、圧電層、ｎ型半導体及びｐ型半導体のうち少なくとも一つであるグラフェン素子が提供される。
本発明の実施形態によれば、多機能（multifunction）を有するグラフェン素子を具現することができる。グラフェンに機能性物質層を結合し、優秀な性能を持ちながら、多様な機能を遂行することができるグラフェン素子を具現することができる。スイッチング素子／電子素子（例えば、トランジスタ）の構造内に、メモリ素子（memory device）、圧電素子（piezoelectric device）及び光電素子（optoelectronic device）の特性／機能のうち少なくとも一つを有するグラフェン素子を具現することができる。
前記グラフェン素子を利用して、多様な電子装置／電子回路／論理素子を具現することができる。
本発明の一実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 図１８の素子がインバータとして使用される場合の回路構成を示す回路図である。 本発明の他の実施形態によるグラフェン素子を示す断面図である。 本発明の一実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の一実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の一実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法について説明するための断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。 本発明の一実施形態によるグラフェン素子の動作時、電極間に印加される電圧Ｖｄｓ，Ｖｇｓについて説明するための断面図である。 グラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 グラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 グラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 グラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 グラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Ｖｄｓ，Ｖｇｓについて説明するための断面図である。 図３３のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 図３３のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 図３３のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 図３３のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Ｖｄｓ，Ｖｇｓについて説明するための断面図である。 図３８のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 図３８のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 図３８のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Ｖｄｓ，Ｖｇｓについて説明するための断面図である。 図４２のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 図４２のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Ｖｄｓ，Ｖｇｓについて説明するための断面図である。 図４５のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 図４５のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Ｖｄｓ，Ｖｇｓについて説明するための断面図である。 図４８のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。 図４８のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
以下、本発明の実施形態によるグラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置について、添付された図面を参照して詳細に説明する。添付された図面に図示された層や領域の幅及び厚みは、明細書の明確性のために多少誇張されて図示されている。詳細な説明全体にわたって、同一の参照番号は、同一の構成要素を示す。
図１は、本発明の一実施形態によるグラフェン素子を示す断面図である。本実施形態のグラフェン素子は、多機能（multifunction）グラフェン素子であることができる。
図１を参照すれば、本実施形態のグラフェン素子は、グラフェン層ＧＰ１０、及びそれに接した機能性層Ｆ１０を含むことができる。グラフェン層ＧＰ１０は、１〜１００層（または、１〜１０層）ほどのグラフェンを含むことができる。すなわち、グラフェン層ＧＰ１０は、単一グラフェンによって構成されるか、１００層ほど（または、１０層ほど）以内の複数のグラフェンが積層された構造を有することができる。機能性層Ｆ１０は、所定の機能を有する層であることができる。機能性層Ｆ１０については、追ってさらに詳細に説明する。
グラフェン層ＧＰ１０の第１領域に電気的に連結された第１電極Ｅ１０が具備される。グラフェン層ＧＰ１０の第２領域に対応するように具備された第２電極Ｅ２０が具備される。第１電極Ｅ１０は、ソース電極であり、第２電極Ｅ２０は、ドレイン電極であることができる。あるいは、第１電極Ｅ１０がドレイン電極であり、第２電極Ｅ２０がソース電極であることができる。グラフェン層ＧＰ１０と第２電極Ｅ２０との間に、機能性層Ｆ１０が具備される。グラフェン層ＧＰ１０を挟み、機能性層Ｆ１０と対向するゲートＧ１０が具備される。グラフェン層Ｇ１０とゲートＧ１０との間に、ゲート絶縁層ＧＩ１０が具備される。
必要によって、機能性層Ｆ１０とグラフェン層ＧＰ１０との間に、第１挿入層Ｎ１０が具備される。また、機能性層Ｆ１０と第２電極Ｅ２０との間に、第２挿入層Ｎ２０が具備される。第１挿入層Ｎ１０及び第２挿入層Ｎ２０は、半導体または絶縁体であることができる。また、第１挿入層Ｎ１０及び第２挿入層Ｎ２０は、二次元物質（２Ｄ（two-dimensional）material）で構成された層であり、二次元物質ではない他の物質（バルク物質）から構成された層であることができる。第１挿入層Ｎ１０及び第２挿入層Ｎ２０のうちいずれか１層だけ具備されるか、第１挿入層Ｎ１０及び第２挿入層Ｎ２０の両方を具備されることができる。第１挿入層Ｎ１０及び第２挿入層Ｎ２０をいずれも具備する場合、それらは、互いに異なる特性を有してもよく、同一特性を有しることができる。また、第１挿入層Ｎ１０及び第２挿入層Ｎ２０をいずれも具備しなくともよい。
本実施形態においては、ゲートＧ１０上に、ゲート絶縁層ＧＩ１０が具備され、ゲート絶縁層ＧＩ１０上に、グラフェン層ＧＰ１０が具備される。グラフェン層ＧＰ１０上に、互いに離隔された第１電極Ｅ１０及び第２電極Ｅ２０が具備される。グラフェン層ＧＰ１０と第２電極Ｅ２０との間に、機能性層Ｆ１０が具備される。そのとき、ゲートＧ１０は、一種の基板のような役割を果たす。または、ゲートＧ１０下に、別途の基板（図示せず）がさらに具備される。
機能性層Ｆ１０は、所定の機能を有する物質層であり、半導体あるいは誘電体（絶縁体）を含むことができる。機能性層Ｆ１０は、不揮発性メモリ特性（nonvolatile memory characteristic）、圧電特性（piezoelectric property）及び光電変換特性（optoelectronic conversion characteristic）のうち少なくとも１つの特性（機能）を有することができる。機能性層Ｆ１０が不揮発性メモリ特性を有する場合、機能性層Ｆ１０は、抵抗変化物質、相変化物質、強誘電物質、マルチフェロイック（multiferroic）物質及び多重安定性分子（multistable molecule）のうち少なくとも一つを含むことができる。機能性層Ｆ１０が圧電特性を有する場合、機能性層Ｆ１０は、所定の圧電物質を含むことができる。機能性層Ｆ１０が光電変換特性を有する場合、機能性層Ｆ１０は、発光（light emission）物質または光活性（photoactive）物質を含むことができる。具体的な例として、機能性層Ｆ１０は、遷移金属酸化物（transition metal oxide:ＴＭＯ）、カルコゲナイド（chalcogenide）物質、ペロブスカイト（perovskite）物質、III−V族化合物などを含むことができる。また、機能性層Ｆ１０は、二次元物質（２Ｄ material）または有機物質を含むことができる。機能性層Ｆ１０は、ＴｉＯｘ、ＴａＯｘ、ＮｉＯｘ、ＣｕＯｘ、ＺｎＯｘのような遷移金属酸化物を含むか、Ｇｅ−Ｓｂ−Ｔｅ、ＧｅＴｅ−Ｓｂ２Ｔｅ３のようなカルコゲナイド物質を含むか、ＳｒＴｉＯ３、ＢａＴｉＯ３、ＰＺＴ（lead zirconate titanate）のようなペロブスカイト物質を含むか、ＧａＮ、ＩｎＡｓのようなIII−V族化合物を含むか、酸化グラフェン（graphene oxide）のような炭素系化合物を含むか、ロタキサン（rotaxane）のような有機物質を含むことができる。前記ＴｉＯｘ、ＴａＯｘ、ＮｉＯｘ、ＣｕＯｘ、酸化グラフェンは、抵抗変化物質であり、前記Ｇｅ−Ｓｂ−Ｔｅ、ＧｅＴｅ−Ｓｂ２Ｔｅ３は、相変化物質であることができる。前記ＳｒＴｉＯ３、ＢａＴｉＯ３、ＰＺＴは、強誘電物質であり、ＰＺＴは、強誘電物質でありながら、圧電物質であることができる。前記ＺｎＯｘは、圧電特性を有し、前記ロタキサンは、多重安定性分子であることができる。前記ＧａＮ、ＩｎＡｓは、発光物質であることができる。また、機能性層Ｆ１０は、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２のような二次元物質を含むことができる。前記二次元物質は、光活性物質または発光物質であることができる。しかし、前述の具体的な物質は、例示的なものであり、その他に多様な物質が使用されることができる。すなわち、メモリ特性、圧電特性、光電変換特性のうち少なくともいずれか一つを有しながら、グラフェン層ＧＰ１０と共に、トランジスタのチャネルを形成することができる物質であるならば、いかなるものでも、機能性層Ｆ１０の物質として適用される。
前記「遷移金属酸化物」は、遷移金属と酸素とが結合された構造であり、多様な物質がここに含まれ、それらは、トランジスタのチャネル物質、抵抗性メモリ物質、強誘電物質、圧電物質、光電変換物質など多様な適用分野を有することができる。従って、適切に選択された遷移金属酸化物は、本発明の実施形態による多機能グラフェン素子の具現に有用に適用される。また、遷移金属酸化物は、二次元物質より製造の容易性、及び大面積工程への応用性側面で有利である。すなわち、二次元物質を利用する場合、転移（transfer）工程が要求され、大面積工程が困難な場合があるが、前記遷移金属酸化物を使用する場合、製造及び加工／取り扱いが容易であり、大面積工程への適用が容易である。従って、本発明の実施形態によれば、製造の容易性及び大面積応用性側面で有利なグラフェン素子を具現することができる。しかし、本実施形態において、機能性層Ｆ１０の物質は、前記遷移金属酸化物に限定されるものではなく、前述の多様な物質が機能性層Ｆ１０に適用される。
機能性層Ｆ１０が半導体である場合、機能性層Ｆ１０は、ｎ型半導体またはｐ型半導体を含むことができる。例えば、前述の例示物質のうち、ＴｉＯｘ、ＴａＯｘ、ＧａＮ、ＩｎＡｓなどは、ｎ型半導体であり、ＮｉＯｘ、ＣｕＯｘなどは、ｐ型半導体であることができる。ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＴｅ２などは、ｎ型半導体であり、ＷＳ２などは、ｐ型半導体であることができる。また、機能性層Ｆ１０は、両極性（ambipolar）半導体を含むことができる。例えば、ＷＳｅ２などは、両極性半導体であることができる。また、機能性層Ｆ１０は、ｎ型半導体及びｐ型半導体をいずれも含むことができる。その場合、機能性層Ｆ１０内において、ｎ型半導体及びｐ型半導体が側方に（laterally）配置されるか、垂直に（vertically）積層されることができる。それについては、追って図１１、図１３などを参照し、さらに詳細に説明する。一方、機能性層Ｆ１０の厚みは、数Åないし数千Åほどであることができる。例えば、機能性層Ｆ１０は、４Åないし２，０００Åほどの厚みを有することができる。
第１挿入層Ｎ１０及び第２挿入層Ｎ２０を使用する場合、それらは、半導体または絶縁体であることができる。例えば、第１挿入層Ｎ１０及び第２挿入層Ｎ２０のうち少なくとも１層は、ＡＬＤ（atomic layer deposition）方法で形成したＡｌ２Ｏ３層のような薄い絶縁層であるか、絶縁性二次元物質層であるｈ−ＢＮ（hexagonal boron nitride）層であることができる。または、第１挿入層Ｎ１０及び第２挿入層Ｎ２０のうち少なくとも１層は、遷移金属酸化物から形成されるか、有機半導体または二次元半導体であることができる。機能性層Ｆ１０の光電変換特性を利用する場合、すなわち、機能性層Ｆ１０が発光層や光活性層である場合、第１挿入層Ｎ１０及び第２挿入層Ｎ２０のうち少なくとも１層は、電荷（電子／正孔）の輸送（transport）の一助となる層であることができる。言い換えれば、第１挿入層Ｎ１０及び第２挿入層Ｎ２０のうち少なくとも１層は、電子輸送層や正孔輸送層であることができる。第１挿入層Ｎ１０が電子輸送層である場合、第２挿入層Ｎ２０は、正孔輸送層であり、その反対であることができる。しかし、ここで言及した第１挿入層Ｎ１０及び第２挿入層Ｎ２０の具体的な物質及び機能は、例示的なものであり、多様に変化する。
ゲートＧ１０と、第１電極Ｅ１０及び第２電極Ｅ２０とのうち少なくとも一つは、金属や金属化合物を含むか、グラフェンのような二次元導電体を含むか、金属、金属化合物及び二次元導電体のうち少なくとも二つの組み合わせを含むことができる。または、ゲートＧ１０と、第１電極Ｅ１０及び第２電極Ｅ２０とのうち少なくとも一つは、所定の有機物層内において、複数のＣＮＴ（carbon nanotube）、複数の金属ナノワイヤ（metal nanowire）、または複数のグラフェンフレーク（graphene flake）がネットワークされた構造を有することができる。その場合、グラフェン素子が反ったり、あるいは所定方向に伸びたりしても、ゲートＧ１０と、第１電極Ｅ１０及び第２電極Ｅ２０は、変形に対して柔軟に対応し、本来の機能を維持することができる。また、ゲートＧ１０と、第１電極Ｅ１０及び第２電極Ｅ２０とのうち少なくとも一つは、透明な物質によって構成されることができる。機能性層Ｆ１０の光電変換特性を利用する場合、少なくともゲートＧ１０と第２電極Ｅ２０とを透明な物質から形成することにより、機能性層Ｆ１０への光の接近、または機能性層Ｆ１０からの光の放出（抽出）を容易にすることができる。
ゲート絶縁層ＧＩ１０は、二次元絶縁体（例えば、ｈ−ＢＮ）から形成されるか、二次元物質ではない一般的な絶縁物質（例えば、シリコン酸化物、シリコン酸窒化物、アルミニウム酸化物、ハフニウム酸化物など）から形成される。ゲート絶縁層ＧＩ１０を二次元絶縁体であるｈ−ＢＮから形成する場合、ｈ−ＢＮ上にグラフェンを直接成長（direct growth）させることができるために、グラフェン層ＧＰ１０の形成が容易である。場合によっては、ゲート絶縁層ＧＩ１０は、有機絶縁体から形成され得る。
ゲートＧ１０、またはゲートＧ１０とその下に具備される基板（図示せず）がフレキシブル（flexible）またはストレッチャブル（stretchable）な特性を有するとき、グラフェン素子は、フレキシブル素子またはストレッチャブル素子として作動することができる。また、ゲートＧ１０またはゲートＧ１０と、その下に具備される基板（図示せず）とが透明であり、第１電極Ｅ１０及び第２電極Ｅ２０などの残りの構成要素も透明である場合、グラフェン素子は、透明素子（transparent device）にもなる。従って、本発明の実施形態によるグラフェン素子は、透明素子、フレキシブル素子、ストレッチャブル素子などに製造され、多様に活用される。
以下では、本発明の実施形態によるグラフェン素子の多様な機能／特性について、さらに具体的に説明する。
スイッチング素子（電子素子／トランジスタ）
本発明の実施形態において、第１電極Ｅ１０（例えば、ソース電極）と第２電極Ｅ２０（例えば、ドレイン電極）とに電圧を印加し、ゲートＧ１０に所定の電圧（ゲート電圧）を印加すれば、グラフェン素子は、スイッチング素子（電子素子／トランジスタ）として作動することができる。ゲートＧ１０に印加された電圧によって、グラフェン層ＧＰ１０の仕事関数が変わり、グラフェン層ＧＰ１０と機能性層Ｆ１０とのエネルギーバリア（barrier）（すなわち、電気的バリア）の高さが調節され、結果として、グラフェン素子のオン／オフ（on／off）が制御される。前記エネルギーバリアの高さを高める場合、第１電極Ｅ１０と第２電極Ｅ２０との間に電流が実質的に流れないオフ状態になり、前記エネルギーバリアの高さを低くする場合、第１電極Ｅ１０と第２電極Ｅ２０との間に電流が流れるオン状態になり得る。機能性層Ｆ１０がｎ型半導体であるならば、グラフェン素子は、ｎ型トランジスタとして作動し、機能性層Ｆ１０がｐ型半導体であるならば、グラフェン素子は、ｐ型トランジスタとして作動し、機能性層Ｆ１０が両極性半導体であるならば、グラフェン素子は、両極性トランジスタとして作動することができる。機能性層Ｆ１０が誘電層である場合でも、グラフェン層ＧＰ１０と機能性層Ｆ１０とのエネルギーバリアの高さ調節によって、グラフェン素子のオン／オフが制御される。機能性層Ｆ１０が誘電層である場合、機能性層Ｆ１０を比較的薄い厚み（例えば、約１０ｎｍ以下または約５ｎｍ以下）に形成することにより、トンネリング（tunneling）効果による導電特性を得ることができる。前述のような理由により、グラフェン層ＧＰ１０と機能性層Ｆ１０とが１つのチャネルを構成すると見ることができる。グラフェン層ＧＰ１０と機能性層Ｆ１０との間に、第１挿入層Ｎ１０が具備される場合、第１挿入層Ｎ１０が半導体であるならば、グラフェン層ＧＰ１０と第１挿入層Ｎ１０とのエネルギーバリアをゲートＧ１０で調節することにより、スイッチング素子（電子素子／トランジスタ）の特性を具現することができる。もし第１挿入層Ｎ１０が絶縁層である場合、第１挿入層Ｎ１０が非常に薄い厚み（例えば、約５ｎｍ以下）に形成されれば、グラフェン層ＧＰ１０と機能性層Ｆ１０とのエネルギーバリアが維持され、そのエネルギーバリアの高さを調節する原理が同一に利用される。また、第１挿入層Ｎ１０が絶縁層であるとき、第１挿入層Ｎ１０が非常に薄い厚み（例えば、約５ｎｍ以下）に形成されれば、第１挿入層Ｎ１０は、トンネリング層として作用することができる。第１挿入層Ｎ１０が具備される場合、グラフェン層ＧＰ１０、第１挿入層Ｎ１０及び機能性層Ｆ１０が１つのチャネルを構成すると見ることができる。第１挿入層Ｎ１０及び第２挿入層Ｎ２０がいずれも具備される場合、グラフェン層ＧＰ１０及び機能性層Ｆ１０、並びに第１挿入層Ｎ１０及び第２挿入層Ｎ２０が１つのチャネルを構成するといえる。そのように、本発明の実施形態によるグラフェン素子は、スイッチング素子（電子素子／トランジスタ）として機能することができるために、それを利用して、インバータ（inverter）など多様な論理素子を構成することができる。
不揮発性メモリ素子（nonvolatile memory device）
不揮発性メモリ素子としての作動のために、第１電極Ｅ１０と第２電極Ｅ２０との間にセット（set）電圧またはリセット（reset）電圧を印加すれば、機能性層Ｆ１０の抵抗が変化するか、相が変化するか、電気的双極子（electric dipole）の方向が変化するか、分子構造が変化することにより、グラフェン層ＧＰ１０と第２電極Ｅ２０との抵抗状態（すなわち、抵抗値）が変化する。前記機能性層Ｆ１０の抵抗の変化は、例えば、機能性層Ｆ１０内における導電性フィラメント（conducting filament）の生成または消滅によるものであり、かような原理で、抵抗性メモリ素子（resistive memory device）（すなわち、ＲＲＡＭ（resistive random access memory）が具現される。前記機能性層Ｆ１０の相の変化は、非晶質と結晶質との間の相変化を意味し、かような原理で、相変化メモリ素子（phase-change memory device）（すなわち、ＰＲＡＭ（phase-change random access memory）が具現される。前記機能性層Ｆ１０の電気的双極子の方向変化は、強誘電体の特性によるものであり、かような原理で、強誘電メモリ素子（ferroelectric memory device）（すなわち、ＦＲＡＭ（ferroelectric random access memory）が具現される。前記機能性層Ｆ１０の分子構造の変化は、多重安定性分子の特性によるものであり、かような原理で、分子メモリ素子（molecular memory device）／分子スイッチ（molecular switch）を具現することができる。かような不揮発性メモリ素子の具現において、ゲートＧ１０に所定の電圧を印加することにより、機能性層Ｆ１０の抵抗状態、言い換えれば、グラフェン層ＧＰ１０と第２電極Ｅ２０との抵抗状態を２以上の状態（例えば、４種の状態）にすることができる。それは、ゲートＧ１０に印加された電圧によっても、機能性層Ｆ１０の抵抗が影響を受けるからである。従って、ゲートＧ１０に適切な電圧を印加することにより、マルチ−レベル（multi-level）メモリ素子を具現することができる。また、ゲートＧ１０に所定の電圧を印加することにより、セット／リセット電圧を変化させることもできる。
圧電素子（piezoelectric device）
機能性層Ｆ１０が圧電特性を有する場合、機能性層Ｆ１０の機械的変形によって、機能性層Ｆ１０内に電気的エネルギーが発生する。すなわち、グラフェン素子の上下に圧力が加えられるか、両側に圧力が加えられれば、機能性層Ｆ１０内に電気エネルギーが発生し、グラフェン層ＧＰ１０と第２電極Ｅ２０との間、結果としては、第１電極Ｅ１０と第２電極Ｅ２０との間に電圧が生成される。グラフェン素子は、フレキシブル素子、ストレッチャブル素子またはローラブル（rollable）素子であることができるので、圧電素子への応用に適する。かような圧電素子の機能によって、グラフェン素子は、外部の振動を感知するセンサ（圧電センサ）、または外部の振動によって電気的エネルギーをハーベスティング（harvesting）するエネルギーハーベスタ（energy harvester）として活用される。
光電素子（optoelectronic device）
機能性層Ｆ１０が光電変換特性を有する場合、機能性層Ｆ１０は、光学的エネルギーを電気的エネルギーに変換する特性、または電気的エネルギーを光学的エネルギーに変換する特性を有することができる。機能性層Ｆ１０が光学的エネルギーを電気的エネルギーに変換する特性を有する場合、光が機能性層Ｆ１０に吸収され、電子と正孔とが発生し、電子と正孔とが第２電極Ｅ２０とグラフェン層ＧＰ１０とに移動し、電気的エネルギー（電気的信号）を得ることができる。かような原理を利用すれば、光発電素子（photovoltaic device）、光検出器（photodetector）またはフォトトランジスタ（phototransistor）を具現することができる。機能性層Ｆ１０が電気的エネルギーを光学的エネルギーに変換する特性を有する場合、グラフェン層ＧＰ１０と第２電極Ｅ２０との間に電圧を印加すれば、機能性層Ｆ１０で光が発生する。かような原理を利用すれば、ＬＥＤ（light emitting diode）、ＬＤ（laser diode）のような発光素子（luminous device，light emitting device）を具現することができる。従って、グラフェン素子は、発光トランジスタ（light emitting transistor）であるといえる。また、ゲートＧ１０に印加される電圧によって、機能性層Ｆ１０の発光特性または光発電特性が調節される。従って、本発明の実施形態によるグラフェン素子は、発光特性または光発電特性が容易に調節される素子であることができる。
機能性層Ｆ１０は、物質によって、バンドギャップ（bandgap）を大幅に調節することができる。すなわち、バンドギャップに対応する光の波長を紫外線（ultraviolet ray）領域（約４００ｎｍ以下）から、可視光線領域（約４００〜７００ｎｍ）、赤外線（infrared ray）領域（〜２，０００ｎｍ）まで変化させることができる。機能性層Ｆ１０のバンドギャップは、０．４〜４ｅＶの範囲を有することができる。また、機能性層Ｆ１０の厚みを増大させることにより、光吸収率を容易に増加させることができる。機能性層Ｆ１０が二次元物質である場合、制御することができるバンドギャップ幅が相対的に狭く、前記二次元物質が単一層（monolayer）ではなければ、間接バンドギャップ（indirect bandgap）が形成される。また、機能性層Ｆ１０が二次元物質である場合、機能性層Ｆ１０の厚み制御が容易ではない。かような点で、機能性層Ｆ１０を二次元物質ではない他の物質（bulk物質）から形成することが光電素子への応用に有利な部分がある。付け加えて、製造の容易性及び大面積工程への応用性側面でも、二次元物質より非二次元物質が有利である。
本発明の実施形態によれば、グラフェン層ＧＰ１０と機能性層Ｆ１０とを使用することに係わり、移動度（mobility）、オン／オフ比（on/off ratio）などの側面で、優秀な性能を有するスイッチング素子（電子素子／トランジスタ）だけではなく、その構造内に、多様な機能（例えば、メモリ機能、圧電機能、光電機能）のうち少なくとも一つを有する「多機能グラフェン素子」を具現することができる。言い換えれば、本発明の実施形態によるグラフェン素子は、スイッチング素子（トランジスタ）の機能を有しながら、それと共に、他の素子の機能、例えば、メモリ素子、圧電素子または光電素子の機能を有する多機能素子であることができる。前記グラフェン素子は、スイッチング素子（トランジスタ）の機能及びメモリ素子の機能を有するか、スイッチング素子（トランジスタ）の機能及び圧電素子の機能を有するか、スイッチング素子（トランジスタ）の機能及び光電素子の機能を有することができる。また、本発明の実施形態によるグラフェン素子は、スイッチング素子（トランジスタ）の機能を有しながら、メモリ素子、圧電素子及び光電素子の特性のうち少なくとも二つを同時に有することもできる。それは、機能性層Ｆ１０が、メモリ特性、圧電特性及び光電変換特性のうち一つ以上の特性を有することができるからである。また、複数の機能性層を使用して、複数の機能を具現することもできる。それについては、追って図１６及び図１７などを参照し、さらに詳細に説明する。
そのように、本発明の実施形態によれば、１つの素子内に、複数の機能を有する多機能素子を具現するので、それと係わって、多様な長所を有することができる。既存の単一機能を有する素子を使用する場合、多様な機能が要求される電子素子を具現するためには、互いに異なる機能を有する複数の素子が必要であり、それらを連結（結合）しなければならないために、工程面及び設計面で、多様な困難さが発生する。しかし、本発明の実施形態によるグラフェン素子は、１つの素子でもって多様な機能を具現するので、工程及び設計などの側面で、非常に有利な条件を有することができる。
本発明の他の実施形態によれば、図１のグラフェン素子の構造は、多様に変形される。その一例が図２に図示されている。
図２を参照すれば、基板ＳＵＢ１１上に、グラフェン層ＧＰ１１が具備される。グラフェン層ＧＰ１１の第１領域上に、第１電極Ｅ１１が具備される。グラフェン層ＧＰ１１の第２領域と基板ＳＵＢ１１との間に、第２電極Ｅ２１が具備される。第２電極Ｅ２１とグラフェン層ＧＰ１１との間に、機能性層Ｆ１１が具備される。機能性層Ｆ１１上側のグラフェン層ＧＰ１１上に、ゲート絶縁層ＧＩ１１及びゲートＧ１１が順に具備される。また、機能性層Ｆ１１とグラフェン層ＧＰ１１との間に、第１挿入層Ｎ１１、及び機能性層Ｆ１１と第２電極Ｅ２１との間に、第２挿入層Ｎ２１のうち少なくとも１層が選択的に（optionally）さらに具備される。図２のグラフェン層ＧＰ１１、機能性層Ｆ１１、第１電極Ｅ１１、第２電極Ｅ２１、ゲートＧ１１、ゲート絶縁層ＧＩ１１、第１挿入層Ｎ１１及び第２挿入層Ｎ２１の物質／特性は、それぞれ図１のグラフェン層ＧＰ１０、機能性層Ｆ１０、第１電極Ｅ１０、第２電極Ｅ２０、ゲートＧ１０、ゲート絶縁層ＧＩ１０、第１挿入層Ｎ１０及び第２挿入層Ｎ２０のそれと同一であるか、あるいは類似している。基板ＳＵＢ１１は、絶縁物質を含み、必要によって、フレキシブルであるか、あるいはストレッチャブルである。
図２の構造は、図３のようにも変形される。図３は、本発明の他の実施形態によるグラフェン素子の断面図である。
図３を参照すれば、基板ＳＵＢ１１’上に、第２電極Ｅ２１’が具備され、第２電極Ｅ２１’を覆う機能性層Ｆ１１’が具備される。機能性層Ｆ１１’上に、機能性層Ｆ１１’の一部（例えば、中央部）を露出させる開口部を有する絶縁層ＩＬ１１’が具備される。絶縁層ＩＬ１１’、及びそれと隣接した基板ＳＵＢ１１’領域上に、グラフェン層ＧＰ１１’が具備される。グラフェン層ＧＰ１１’は、絶縁層ＩＬ１１’の前記開口部によって露出された機能性層Ｆ１１’の部分に接することができる。第２電極Ｅ２１’上側のグラフェン層ＧＰ１１’上に、ゲート絶縁層ＧＩ１１’及びゲートＧ１１’が順に具備される。図示されていないが、機能性層Ｆ１１’と第２電極Ｅ２１’との間に、第１挿入層が具備され、機能性層Ｆ１１’とグラフェン層ＧＰ１１’との間に、第２挿入層が具備される。
図２の構造は、図４のようにも変形される。図４は、本発明の他の実施形態によるグラフェン素子の断面図である。図４の実施形態は、図２の構造に、絶縁層ＩＬ１１”が付加した構造であることができる。
図４を参照すれば、第１電極Ｅ１１下に、グラフェン層ＧＰ１１”を支える絶縁層ＩＬ１１”が具備される。絶縁層ＩＬ１１”は、基板ＳＵＢ１１とグラフェン層ＧＰ１１”との間に具備され、機能性層Ｆ１１または第１挿入層Ｎ１１と類似した高さを有することができる。絶縁層ＩＬ１１”は、第２電極Ｅ２１及び機能性層Ｆ１１の側面に接触する。絶縁層ＩＬ１１”によって、グラフェン層ＧＰ１１”は、平坦な構造または比較的平坦な構造を有することができる。
図５は、本発明の他の実施形態によるグラフェン素子を示す断面図である。本実施形態において、機能性層Ｆ１２は、基本的に、不揮発性メモリ特性または圧電特性を有することができる。
図５を参照すれば、ゲートＧ１２上に、ゲート絶縁層ＧＩ１２及びグラフェン層ＧＰ１２が具備される。グラフェン層ＧＰ１２の第１領域上に、第１電極Ｅ１２が具備される。グラフェン層ＧＰ１２の第２領域上に、第２電極Ｅ２２が具備される。グラフェン層ＧＰ１２と第２電極Ｅ２２との間に、機能性層Ｆ１２が具備される。機能性層Ｆ１２は、不揮発性メモリ特性または圧電特性を有することができる。機能性層Ｆ１２が不揮発性メモリ特性を有する場合、本実施形態のグラフェン素子は、ＲＲＡＭ、ＦＲＡＭ、分子メモリ（分子スイッチ）の単位素子にもなる。例えば、前記ＲＲＡＭを具現するために、機能性層Ｆ１２は、ＴｉＯｘ、ＴａＯｘ、ＮｉＯｘ、ＣｕＯｘ、酸化グラフェンなどを含み、前記ＦＲＡＭを具現するために、機能性層Ｆ１２は、ＳｒＴｉＯ３、ＢａＴｉＯ３、ＰＺＴなどのペロブスカイト物質を含み、前記分子メモリ（分子スイッチ）を具現するために、機能性層Ｆ１２は、ロタキサンのような多重安定性分子を含むことができる。機能性層Ｆ１２とグラフェン層ＧＰ１２との間に、エネルギーバリアが形成され、第１電極Ｅ１２と第２電極Ｅ２２との間に印加される電圧によって、機能性層Ｆ１２の抵抗状態が変化する。かような抵抗状態は、ゲートＧ１２に印加される電圧によって、２以上の多様な値を有することができる。機能性層Ｆ１２が圧電特性を有する場合、グラフェン素子は、外部の圧力やストレスなどによる機械的変形によって、第１電極Ｅ１２と第２電極Ｅ２２との間に電圧を発生させる素子（すなわち、圧電素子）にもなる。そのとき、機能性層Ｆ１２は、ＰＺＴのようなペロブスカイト物質を含むか、ＺｎＯｘのような遷移金属酸化物を含むことができる。また、本実施形態において、機能性層Ｆ１２は、二次元物質を含むことができる。図示されていないが、機能性層Ｆ１２とグラフェン層ＧＰ１２との間に、第１挿入層が具備され、機能性層Ｆ１２と第２電極Ｅ２２との間に、第２挿入層が具備される。
付け加えて、図５の素子は、光電素子（optoelectronic device）としても活用されるが、そのために、第２電極Ｅ２２及びゲートＧ１２のうち少なくとも一つは、透明な物質によって形成される。また、第１電極Ｅ１２も、透明な物質によって形成される。図６は、図５の素子を光電素子として活用する場合、光Ｌ１が機能性層Ｆ１２に入射するところを示している。図示されていないが、機能性層Ｆ１２は、発光特性を有することもできる。
図７は、本発明の他の実施形態によるグラフェン素子を示す断面図である。本実施形態において、機能性層Ｆ１３は、相変化物質を含み、それを含むグラフェン素子は、相変化メモリ特性を有することができる。
図７を参照すれば、グラフェン層ＧＰ１３と第２電極Ｅ２３との間に、機能性層Ｆ１３が具備される。機能性層Ｆ１３は、相変化物質を含むことができる。前記相変化物質は、例えば、Ｇｅ−Ｓｂ−Ｔｅ、ＧｅＴｅ−Ｓｂ２Ｔｅ３のようなカルコゲナイド物質を含むことができる。その場合、機能性層Ｆ１３と第２電極Ｅ２３との間に、加熱電極（heating electrode）Ｈ１３がさらに具備される。加熱電極Ｈ１３は、機能性層Ｆ１３及び第２電極Ｅ２３より狭い幅を有することができる。加熱電極Ｈ１３は、絶縁層ＩＬ１３内に具備される。すなわち、機能性層Ｆ１３と第２電極Ｅ２３との間に、絶縁層ＩＬ１３が具備され、絶縁層ＩＬ１３内に、機能性層Ｆ１３と第２電極Ｅ２３とを連結する加熱電極Ｈ１３が具備される。加熱電極Ｈ１３は、ロッド（rod）形態、またはそれと類似した形態を有することができる。加熱電極Ｈ１３は、機能性層Ｆ１３の一部領域を、さらに容易に加熱するために具備される。加熱電極Ｈ１３とコンタクトされた機能性層Ｆ１３の一部（以下、第１領域）が結晶化温度以上に加熱されれば、前記第１領域に結晶相が成長し、機能性層Ｆ１３の抵抗が低下する。また、前記第１領域の温度が融点（melting point）以上にあれば、前記第１領域に非晶質相が形成されながら、機能性層Ｆ１３の抵抗が増加する。そのように、機能性層Ｆ１３が相変化物質を含む場合、本実施形態のグラフェン素子は、ＰＲＡＭの単位素子となり得る。図７で未説明のゲートＧ１３、ゲート絶縁層ＧＩ１３、第１電極Ｅ１３は、図１の対応する要素と同一であるか、あるいは類似している。また、図示されていないが、機能性層Ｆ１３とグラフェン層ＧＰ１３との間に、挿入層がさらに具備されることができる。
付け加えて、図７の素子は、光電素子としても活用されるが、そのために、第２電極Ｅ２３及びゲートＧ１３のうち少なくとも一つは、透明な物質によって形成される。また、第１電極Ｅ１３も、透明な物質によって形成される。図８は、図７の素子を光電素子として活用する場合、光Ｌ１が機能性層Ｆ１３に入射するところを示している。図示されていないが、機能性層Ｆ１３は、発光特性を有することもできる。
図９は、本発明の他の実施形態によるグラフェン素子を示す断面図である。本実施形態のグラフェン素子は、ユニポーラ（unipolar）・トランジスタの特性を有することができる。
図９を参照すれば、グラフェン層ＧＰ１４と第２電極Ｅ２４との間の機能性層Ｆ１４は、ｎ型半導体またはｐ型半導体であることができる。ゲートＧ１４、ゲート絶縁層ＧＩ１４、第１電極Ｅ１４は、図１の対応する要素と同一であるか、あるいは類似している。機能性層Ｆ１４がｎ型半導体である場合、機能性層Ｆ１４の電子親和度（electron affinity）は、３．０〜４．５ｅＶほどであり、グラフェンのフェルミ（fermi）エネルギーレベル（約４．５ｅＶ）より、上方へ１．５ｅＶほどまで差がある。そのとき、グラフェン素子は、ｎ型トランジスタとして作動することができる。すなわち、ゲート電圧が、正（＋）の値であるとき、グラフェン素子がターンオン（turn-on）される。機能性層Ｆ１４がｐ型半導体である場合、機能性層Ｆ１４の電子親和度とバンドギャップとの和は、４．５〜６．０ｅＶほどであり、グラフェンのフェルミエネルギーレベル（約４．５ｅＶ）より、下方へ１．５ｅＶほどまで差がある。そのとき、グラフェン素子は、ｐ型トランジスタとして作動することができる。すなわち、ゲート電圧が負（−）の値であるとき、グラフェン素子がターンオンされる。
図９の素子は、光電素子として活用される。そのために、第２電極Ｅ２４及びゲートＧ１４のうち少なくとも一つは、透明な物質によって形成される。また、第１電極Ｅ１４も、透明な物質によって形成される。図１０は、図９の素子を光電素子として活用する場合、光Ｌ１が機能性層Ｆ１４に入射するところを示している。外部から光Ｌ１が機能性層Ｆ１４に吸収され、励起子（exciton）が発生し、電子と正孔とが第２電極Ｅ２４とグラフェン層ＧＰ１４との側に分離され、電気信号を得ることができる。そのとき、グラフェン層ＧＰ１４、機能性層Ｆ１４及び第２電極Ｅ２４の間のエネルギーバンド構造によって、前記電子と正孔との移動特性が異なる。かような本実施形態のグラフェン素子は、光発電素子、光検出器またはフォトトランジスタの機能を有することができる。本実施形態においては、グラフェン層ＧＰ１４と機能性層Ｆ１４とが１つのチャネルを形成するといえる。機能性層Ｆ１４の物質によって、機能性層Ｆ１４のバンドギャップが異なり、前記バンドギャップに該当する光の波長も異なる。前記光の波長の範囲は、例えば、３００ｎｍないし３，０００ｎｍほどであることができる。図示されていないが、機能性層Ｆ１４は、発光特性を有し、その場合、グラフェン素子は、発光素子として使用されることができる。
付け加えて、図９及び図１０のグラフェン素子としての機能性層Ｆ１４は、両極性半導体特性を有する物質を含むことができる。そのとき、機能性層Ｆ１４は、ｎ型半導体及びｐ型半導体の特性をいずれも有し、グラフェン素子は、両極性トランジスタとして動作することができる。
図１１は、本発明の他の実施形態によるグラフェン素子を示す断面図である。本実施形態のグラフェン素子は、両極性トランジスタの特性を有することができる。
図１１を参照すれば、機能性層Ｆ１５は、側方に配置された複層ｆ１，ｆ２を含むことができる。例えば、機能性層Ｆ１５は、側方に配置された第１層ｆ１及び第２層ｆ２を含むことができる。第１層ｆ１及び第２層ｆ２のうち一方は、ｎ型半導体であり、他方は、ｐ型半導体であることができる。図１１には、第１層ｆ１がｎ型半導体であり、第２層ｆ２がｐ型半導体である場合が図示されている。ゲートＧ１５、ゲート絶縁層ＧＩ１５、グラフェン層ＧＰ１５、第１電極Ｅ１５及び第２電極Ｅ２５は、図１の対応する要素と同一であるか、あるいは類似している。
図１１のグラフェン素子は、両極性素子として作動することができる。第１電極（ソース）Ｅ１５と第２電極（ドレイン）Ｅ２５との間に、所定の電圧を印加した状態で、ゲートＧ１５に、正（＋）の電圧を印加すれば、ｎ型半導体である第１層ｆ１に、チャネルが形成されながら、グラフェン素子がターンオンされ、ゲートＧ１５に、負（−）の電圧を印加すれば、ｐ型半導体である第２層ｆ２に、チャネルが形成されながら、グラフェン素子がターンオンされる。かような両極性素子への動作のためには、第１電極Ｅ１５と第２電極Ｅ２５との間に印加される前記電圧の大きさが小さく、順方向漏れ電流（forward leakage current）が少ないことが望ましい。
図１２は、図１１の素子を光電素子として活用する場合を示している。図１２において、第２電極Ｅ２５及びゲートＧ１５のうち少なくとも一つは、透明な物質によって形成される。また、第１電極Ｅ１５も、透明な物質によって形成される。光Ｌ１が機能性層Ｆ１５に入射し、それによって、電気的エネルギーが発生する。図１２の実施形態の場合、機能性層Ｆ１５に複層ｆ１，ｆ２を使用するために、吸収することができる光の範囲が広くなり、光電変換効率が上昇する。例えば、機能性層Ｆ１５で吸収することができる光の範囲は、紫外線領域から赤外線領域までであることができる。機能性層Ｆ１５は、側方に配置された３層以上の層を含むことができる。
図１３は、本発明の他の実施形態によるグラフェン素子を示す断面図である。本実施形態のグラフェン素子は、例えば、光電素子の機能を有することができる。
図１３を参照すれば、機能性層Ｆ１６は、垂直に積層された複層ｆ１０，ｆ２０を含むことができる。例えば、機能性層Ｆ１６は、垂直に積層された第１層ｆ１０及び第２層ｆ２０を含むことができる。第１層ｆ１０及び第２層ｆ２０のうち一方は、ｐ型半導体であり、他方は、ｎ型半導体であることができる。ここでは、第１層ｆ１０がｐ型半導体であり、第２層ｆ２０がｎ型半導体である場合が図示されている。機能性層Ｆ１６とグラフェン層ＧＰ１６との間に、第１挿入層Ｎ１６が具備され、機能性層Ｆ１６と第２電極Ｅ２６との間に、第２挿入層Ｎ２６が具備される。第１挿入層Ｎ１６及び第２挿入層Ｎ２６は、電荷（電子／正孔）輸送の一助となる役割を果たす。第１挿入層Ｎ１６及び第２挿入層Ｎ２６は、電子輸送層または正孔輸送層であり、有機半導体または無機半導体から形成される。または、第１挿入層Ｎ１６及び第２挿入層Ｎ２６は、ｈ−ＢＮのような二次元絶縁体から形成される。その場合、ｈ−ＢＮは、非常に薄い厚みを有するために、第１挿入層Ｎ１６及び第２挿入層Ｎ２６は、トンネリング層として作用することができる。第１挿入層Ｎ１６及び第２挿入層Ｎ２６の具備は、選択的であることができる。
図１４は、図１３のグラフェン素子が発光素子の機能を有する場合を示し、図１５は、図１３のグラフェン素子が光発電素子の機能を有する場合を示している。図１４において、参照番号Ｌ２は、機能性層Ｆ１６から放出される光を示している。第１電極Ｅ１６と第２電極Ｅ２６との間に、所定の電圧を印加すれば、電気発光（ＥＬ：electroluminescence）効果によって、機能性層Ｆ１６から光Ｌ２が放出される。そのとき、ゲートＧ１６に印加される電圧を調節し、発光特性を変化させたり、発光動作をオン／オフにしたりすることができる。図１５のグラフェン素子において、機能性層Ｆ１６に光Ｌ１が照射されることにより、機能性層Ｆ１６で電気的エネルギーが発生する。図１４において機能性層Ｆ１６は、無機発光物質または有機発光物質を含み、図１５において機能性層Ｆ１６は、無機光活性物質または有機光活性物質を含むことができる。前記無機発光物質は、例えば、ＧａＮ、ＩｎＡｓのようなIII−V族化合物を含むことができる。図１５のグラフェン素子は、光検出器またはフォトトランジスタなどに応用される。図１４及び図１５において、ゲートＧ１６及び第２電極Ｅ２６のうち少なくとも一つは、透明電極であり、第１電極Ｅ１６も、透明電極であることができる。
付け加えて、図１４及び図１５の構造において機能性層Ｆ１６は、垂直に配置された（積層された）３層以上の層を含むことができる。そのとき、機能性層Ｆ１６は、活性層（発光層または光活性層）、ｎ型半導体層、ｐ型半導体層などを含むことができる。
本発明の他の実施形態によれば、互いに異なる機能を有する複数の機能性層を使用することもできる。すなわち、第１機能を有する第１機能性層、及び第２機能を有する第２機能性層を１つの素子に適用し、必要によって、第３機能を有する第３機能性層をさらに適用することもできる。図１６及び図１７は、互いに異なる機能を有する複数の機能性層を使用する場合を例示的に示す断面図である。図１６及び図１７の構造は、それぞれ図１１及び図１３と類似している。
図１６を参照すれば、グラフェン層ＧＰ１７と第２電極Ｅ２７との間に、側方に配置された複数の機能性層Ｆ１７ａ，Ｆ１７ｂが具備される。複数の機能性層Ｆ１７ａ，Ｆ１７ｂは、例えば、第１機能性層Ｆ１７ａ及び第２機能性層Ｆ１７ｂを含むことができる。第１機能性層Ｆ１７ａは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち１つの特性を有し、第２機能性層Ｆ１７ｂは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の１つの特性を有することができる。その場合、図１６のグラフェン素子は、スイッチング素子（電子素子／トランジスタ）の機能を有しながら、光電変換特性、不揮発性メモリ特性及び圧電特性のうち、２つの機能をさらに有することができる。図１６において、参照番号Ｇ１７，ＧＩ１７，Ｅ１７は、それぞれゲート、ゲート絶縁層及び第１電極を示している。
図１７を参照すれば、グラフェン層ＧＰ１８と第２電極Ｅ２８との間に、垂直に積層された（配置された）複数の機能性層Ｆ１８ａ，Ｆ１８ｂが具備される。複数の機能性層Ｆ１８ａ，Ｆ１８ｂは、例えば、第１機能性層Ｆ１８ａ及び第２機能性層Ｆ１８ｂを含むことができる。第１機能性層Ｆ１８ａは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち１つの特性を有し、第２機能性層Ｆ１８ｂは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の１つの特性を有することができる。その場合、図１７のグラフェン素子は、スイッチング素子（電子素子／トランジスタ）の機能を有しながら、光電変換特性、不揮発性メモリ特性及び圧電特性のうち、２つの機能をさらに有することができる。図１７において、参照番号Ｇ１８，ＧＩ１８，Ｅ１８は、それぞれゲート、ゲート絶縁層及び第１電極を示している。
図１６及び図１７のグラフェン素子は、３層以上の機能性層を含むことができる。また、図１６の機能性層Ｆ１７ａ，Ｆ１７ｂの少なくとも一部と、図１７の機能性層Ｆ１８ａ，Ｆ１８ｂの少なくとも一部とを結合して使用することもできる。それを介して、多様なグラフェン素子を具現することができる。
図１８は、本発明の他の実施形態によるグラフェン素子を示す断面図である。
図１８を参照すれば、第１グラフェン層ＧＰ１と第２グラフェン層ＧＰ２とが具備される。第１グラフェンＧＰ１層及び第２グラフェン層ＧＰは、例えば、横に相互離隔して配置されることができる。第１グラフェン層ＧＰ１の第１領域に電気的に連結された第１電極要素Ｅ１が具備される。第２グラフェン層ＧＰ２の第１領域に電気的に連結された第２電極要素Ｅ２が具備される。第１グラフェン層ＧＰ１の一部（第２領域）、及び第２グラフェン層ＧＰ２の一部（第２領域）に対応する第３電極要素Ｅ３が具備される。第３電極要素Ｅ３は、第１電極要素Ｅ１と第２電極要素Ｅ２との間に、それらと離隔して配置されることができる。第３電極要素Ｅ３と第１グラフェン層ＧＰとの間に、第１機能性層Ｆ１が具備される。第３電極要素Ｅ３と第２グラフェン層ＧＰ２との間に、第２機能性層Ｆ２が具備される。第１機能層Ｆ１及び第２機能性層Ｆ２は、相互離隔されるが、互いに接触されることができる。ここでは、第１機能層Ｆ１及び第２機能性層Ｆ２が相互離隔された場合を図示している。その場合、第１機能層Ｆ１及び第２機能性層Ｆ２の間、及び第１グラフェンＧＰ１層及び第２グラフェン層ＧＰの間の空間を埋める絶縁層ＩＬ１が具備される。絶縁層ＩＬ１は、ｈ−ＢＮのような二次元絶縁体から形成されるか、二次元物質ではない他の絶縁体からも形成される。第１グラフェンＧＰ１層及び第２グラフェン層ＧＰと離隔されたゲートＧ１が具備される。ゲートＧ１と、第１グラフェンＧＰ１層及び第２グラフェン層ＧＰとの間に、ゲート絶縁層ＧＩ１が具備される。
本実施形態においては、ゲートＧ１上に、ゲート絶縁層ＧＩ１が具備され、ゲート絶縁層ＧＩ１上に、第１グラフェンＧＰ１層及び第２グラフェン層ＧＰが具備され、第１グラフェンＧＰ１層及び第２グラフェン層ＧＰの上に、第１電極要素Ｅ１、第２電極要素Ｅ２及び第３電極要素Ｅ３が具備される。第１機能性層Ｆ１は、第１グラフェン層ＧＰ１と第３電極要素Ｅ３との間に配置され、第２機能性層Ｆ２は、第２グラフェン層ＧＰ２と第３電極要素Ｅ３との間に配置されることができる。
第１機能層Ｆ１及び第２機能性層Ｆ２のうち少なくとも１層は、図１の機能性層Ｆ１０に対応する。従って、第１機能層Ｆ１及び第２機能性層Ｆ２のうち少なくとも１層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも１つの特性を有することができる。また、第１機能層Ｆ１及び第２機能性層Ｆ２は、互いに異なる物質を含み、互いに異なる物性を有することができる。例えば、第１機能層Ｆ１及び第２機能性層Ｆ２のうち一方、例えば、第１機能性層Ｆ１は、ｐ型半導体であり、第１機能層Ｆ１及び第２機能性層Ｆ２のうち他方、例えば、第２機能性層Ｆ２は、ｎ型半導体であることができる。その場合、本実施形態によるグラフェン素子は、相補性（complementary）インバータ構造を有することができる。
図１８のグラフェン素子が相補性インバータ構造を有する場合、第１電極Ｅ１は、電源端子（図示せず）に連結される。第２電極Ｅ２は、接地端子（図示せず）に連結される。言い換えれば、第２電極Ｅ２は、接地される。ゲートＧ１は、入力端子（図示せず）に連結される。第３電極Ｅ３は、出力端子（図示せず）に連結される。前記入力端子を介して、ゲート電極Ｇ１に印加される入力信号（電圧）によって、第１機能層Ｆ１及び第２機能性層Ｆ２のオン／オフ状態が制御され、前記出力端子を介して出力される信号が異なるようになる。例えば、前記入力端子に、「１」に対応する信号が入力されたとき、前記出力端子を介して、「０」に対応する信号が出力される。また、前記入力端子に「０」に対応する信号が入力されたとき、前記出力端子を介して、「１」に対応する信号が出力される。従って、図１８の素子は、インバータ機能を遂行することができる。
図１９は、図１８の素子がインバータとして使用される場合の回路構成を示す回路図である。
図１９を参照すれば、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが互いに連結されている。第１トランジスタＴＲ１は、ｐ型であり、第２トランジスタＴＲ２は、ｎ型であることができる。第１トランジスタＴＲ１は、図１８のゲートＧ１、第１グラフェン層ＧＰ１、第１電極Ｅ１、第３電極Ｅ３の一部及び第１機能性層Ｆ１から構成されることができる。第２トランジスタＴＲ２は、図１８のゲートＧ１、第２グラフェン層ＧＰ２、第２電極Ｅ２、第３電極Ｅ３の一部及び第２機能性層Ｆ２から構成されることができる。第１トランジスタＴＲ１のドレインに、電源端子ＶＤＤが連結される。第１トランジスタＴＲ１のソース、及び第２トランジスタＴＲ２のドレインに、出力端子ＶＯＵＴが共通して連結される。第２トランジスタＴＲ２のソースに、接地端子ＶＳＳが連結される。第１トランジスタＴＲ１及び第２トランジスタＴＲ２のゲート（共通ゲート）に、入力端子ＶＩＮが連結される。前述のように、入力端子ＶＩＮを介して、前記共通ゲートに印加される入力信号（電圧）によって、第１トランジスタＴＲ１及び第２トランジスタＴＲ２のオン／オフ状態が制御され、出力端子ＶＯＵＴを介して出力される信号が異なるようになる。インバータは、多様な論理素子及び電子回路の構成において、基本的な構成要素として適用されるために、本発明の実施形態によるインバータ機能を有するグラフェン素子は、多様な論理素子及び電子回路を構成するのに適用される。前記インバータを含む論理素子は、例えば、ＮＡＮＤ素子、ＮＯＲ素子、エンコーダ（encoder）、デコーダ（decorder）、ＭＵＸ（multiplexer）、ＤＥＭＵＸ（demultiplexer）、センスアンプ（sense amplifier）、オシレータ（oscillator）などであることができる。
図１８のグラフェン素子は、インバータ（図１９）のような論理素子（電子素子）の機能を遂行しながら、同時に、他の機能をさらに有することができる。例えば、図１８のグラフェン素子は、光電素子、メモリ素子、圧電素子のうち少なくとも１つの機能をさらに有することができる。図２０は、図１８のグラフェン素子を光電素子として活用する場合を示している。図２０の構造において、ゲートＧ１及び第３電極Ｅ３のうち少なくとも一つは、透明な物質によって形成される。第１電極Ｅ１及び第２電極Ｅ２も、透明な物質によって形成される。図２０において、参照番号Ｌ１は、第１機能層Ｆ１及び第２機能性層Ｆ２に入射する光を示している。
本発明の他の実施形態によれば、図１８の構造において，第１電極Ｅ１及び第２電極Ｅ２をいずれも「ソース電極」として使用して、第３電極Ｅ３を「ドレイン電極」として使用すれば、図１８の構造を１つのトランジスタとして使用することができる。そのとき、第１機能性層Ｆ１がｐ型半導体であり、第２機能性層Ｆ２がｎ型半導体である場合、図１８のグラフェン素子は、両極性トランジスタとして使用される。そのように、図１８のグラフェン素子を両極性トランジスタとして使用する場合、第１グラフェンＧＰ１層及び第２グラフェン層ＧＰは、互いに接触されることができる。また、第１機能層Ｆ１及び第２機能性層Ｆ２も、互いに接触されることができる。
図１８を参照して説明した実施形態において、第１機能層Ｆ１及び第２機能性層Ｆ２のうち少なくとも１層は、発光物質、光活性物質、抵抗変化物質、相変化物質、強誘電物質、マルチフェロイック物質、多重安定性分子及び圧電物質のうち少なくとも一つを含むことができる。第１機能層Ｆ１及び第２機能性層Ｆ２のうち少なくとも１層は、III−V族化合物、遷移金属酸化物（ＴＭＯ）、カルコゲナイド物質、ペロブスカイト物質、二次元物質及び有機物質のうち少なくとも一つを含むことができる。第１機能層Ｆ１及び第２機能性層Ｆ２のうち少なくとも１つの物質及び物性は、図１を参照して説明した機能性層Ｆ１０の物質及び物性と同一であるか、あるいは類似しているので、それについての詳細な説明は繰り返さない。
本発明の他の実施形態によれば、図１８のグラフェン素子は、第１機能性層Ｆ１と第１グラフェン層ＧＰ１との間に具備された第１挿入層（図示せず）、第１機能性層Ｆ１と第３電極要素Ｅ３との間に具備された第２挿入層（図示せず）、第２機能性層Ｆ２と第２グラフェン層ＧＰ２との間に具備された第３挿入層（図示せず）、及び第２機能性層Ｆ２と第３電極要素Ｅ３との間に具備された第４挿入層（図示せず）のうち少なくとも１層をさらに含むことができる。前記第１挿入層ないし第４挿入層の物質及び物性は、図１を参照して説明した第１挿入層Ｎ１０及び第２挿入層Ｎ２０のそれと同一であるか、あるいは類似しているので、それについての反復説明は排除する。
以下では、本発明の実施形態による多様なグラフェン素子の製造方法について説明する。
図２１Ａないし図２１Ｃは、本発明の一実施形態によるグラフェン素子の製造方法を示す断面図である。
図２１Ａを参照すれば、ゲート１００上に、ゲート絶縁層１１０を形成し、ゲート絶縁層１１０上に、グラフェン層１２０を形成することができる。ゲート絶縁層１１０は、蒸着（deposition）工程で形成し、グラフェン層１２０は、転移（transfer）工程で形成することができる。他の方法としては、Ｃｕ、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｒｕのような金属（触媒金属）をゲート１００として使用する場合、ゲート１００上にｈ−ＢＮを成長し、それをゲート絶縁層１１０として使用し、ゲート絶縁層１１０（ｈ−ＢＮ）１１０上にグラフェンを直接成長し、グラフェン層１２０を形成することができる。ゲート絶縁層１１０とグラフェン層１２０とのの形成方法は、多様に変化する。
図２１Ｂを参照すれば、グラフェン層１２０の一部上に，機能性層１４０を形成することができる。機能性層１４０は、スパッタリング（sputtering）法や蒸発（evaporation）法のような物理蒸着（physical vapor deposition：ＰＶＤ）で形成するか、化学蒸着（chemical vapor deposition：ＣＶＤ）、原子層堆積（atomic layer deposition：ＡＬＤ）、パルスレーザー堆積（pulsed laser deposition：ＰＬＤ）などで形成することができる。あるいは、他の基板（図示せず）上に機能性層１４０を蒸着／成長した後、それをグラフェン層１２０上に転移することも可能である。機能性層１４０は、図１などを参照して説明した機能性層Ｆ１０と同一の物質及び物性を有することができる。
図２１Ｃを参照すれば、グラフェン層１２０及び機能性層１４０上に、第１電極１６０Ａ及び第２電極１６０Ｂを形成することができる。第１電極１６０Ａは、機能性層１４０と離隔されたグラフェン層１２０の部分上に形成し、第２電極１６０Ｂは、機能性層１４０上に形成することができる。例えば、グラフェン層１２０及び機能性層１４０の上に所定の導電層を形成した後、前記導電層をパターニングし、第１電極１６０Ａ及び第２電極１６０Ｂを形成することができる。または、リフトオフ（lift-off）工程を利用して、第１電極１６０Ａ及び第２電極１６０Ｂを形成することもできる。それ以外にも、第１電極１６０Ａ及び第２電極１６０Ｂを形成する方法は多様に変形される。図２１Ｃの構造は、図５及び図９の構造に対応する。
図２１Ａないし図２１Ｃの製造方法を変形すれば、図１のような構造を形成することができる。例えば、図２２に図示されているように、グラフェン層１２０と機能性層１４０との間に、第１挿入層１３０を形成し、機能性層１４０と第２電極１６０Ｂとの間に、第２挿入層１５０を形成することができる。第１挿入層１３０及び第２挿入層１５０の物質及び役割は、図１を参照して説明した第１挿入層Ｎ１０及び第２挿入層Ｎ２０のそれと同一であるか、あるいは類似している。第１挿入層１３０及び第２挿入層１５０のうち少なくとも１層は、形成しないこともある。
図２１Ｃ及び図２２において、ゲート１００及び第２電極１６０Ｂは、透明な物質によっても形成される。また、第１電極１６０Ａも、透明な物質によって形成される。それを介して、機能性層１４０への光の接近や、機能性層１４０からの光の放出（抽出）を容易にし、グラフェン素子を光学素子として利用することができる。ここで、前記透明な物質（透明電極物質）は、例えば、グラフェンやＩＴＯ（indium tin oxide）などを含むことができる。
図２３Ａないし図２３Ｄは、本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
図２３Ａを参照すれば、ゲート１０１上に、ゲート絶縁層１１１及びグラフェン層１２１を順に形成することができる。それは、図２１Ａを参照して説明したところと同一であるか、あるいは類似している。
図２３Ｂを参照すれば、グラフェン層１２１の一部領域上に、第１機能性層１４１ａを形成することができる。第１機能性層１４１ａは、例えば、ｎ型半導体（または、ｐ型半導体）であることができる。または、第１機能性層１４１ａは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも１つの特性を有することができる。
図２３Ｃを参照すれば、グラフェン層１２１上に、第２機能性層１４１ｂを形成することができる。第２機能性層１４１ｂは、第１機能性層１４１ａの横に配置されることができる。第２機能性層１４１ｂは、第１機能性層１４１ａの側面に接触するように形成される。従って、第１機能層１４１ａ及び第２機能性層１４１ｂは、側方に配置されているといえる。第２機能性層１４１ｂは、例えば、ｐ型半導体（または、ｎ型半導体）であることができる。または、第２機能性層１４１ｂは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも１つの特性を有することができる。第１機能性層１４１ａが光電変換特性、不揮発性メモリ特性及び圧電特性のうち、いずれか１つの特性を有する場合、第２機能性層１４１ｂは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の１つの特性を有することができる。図２３Ｃにおいて、第１機能性層１４１ａ及び第２機能性層１４１ｂは、それぞれ図１１の第１層ｆ１及び第２層ｆ２に対応するか、図１６の第１機能性層Ｆ１７ａ及び第２機能性層Ｆ１７ｂに対応する。第１機能性層１４１ａ及び第２機能性層１４１ｂを合わせ、１層の機能性層１４１と見ることができる。
図２３Ｄを参照すれば、グラフェン層１２１及び機能性層１４１の上に、第１電極１６１Ａ及び第２電極１６１Ｂを形成することができる。それは、図２２Ｃにおいて、第１電極１６０Ａ及び第２電極１６０Ｂを形成するところと同一であるか、あるいは類似している。
図２４Ａないし図２４Ｅは、本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
図２４Ａを参照すれば、ゲート１０２上に、ゲート絶縁層１１２及びグラフェン層１２２を順に形成することができる。それは、図２１Ａを参照して説明したところと同一であるか、あるいは類似している。
図２４Ｂを参照すれば、グラフェン層１２２の一部領域上に、第１挿入層１３２を形成することができる。
図２４Ｃを参照すれば、第１挿入層１３２上に、第１機能性層１４２ａを形成することができる。次に、第１機能性層１４２ａ上に、第２機能性層１４２ｂを形成することができる。第１機能性層１４２ａ及び第２機能性層１４２ｂのうち一方は、ｐ型半導体であり、他方は、ｎ型半導体であることができる。従って、第１機能層１４２ａ及び第２機能性層１４２ｂは、ｐ／ｎ構造を形成するか、ｎ／ｐ構造を形成するといえる。または、第１機能性層１４２ａは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち、いずれか１つの特性を有し、第２機能性層１４２ｂは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の１つの特性を有することができる。第１機能性層１４２ａ及び第２機能性層１４２ｂは、それぞれ図１３の第１層ｆ１０及び第２層ｆ２０に対応するか、図１７の第１機能性層Ｆ１８ａ及び第２機能性層Ｆ１８ｂに対応する。第１機能性層１４２ａ及び第２機能性層１４２ｂを合わせ、１層の機能性層１４２と見るができる。
図２４Ｄを参照すれば、機能性層１４２上に、第２挿入層１５２を形成することができる。第２挿入層１５２は、図１３の第２挿入層Ｎ２６、または図１７の第２挿入層Ｎ２８に対応する。
図２４Ｅを参照すれば、グラフェン層１２２と第２挿入層１５２との上に、それぞれ第１電極１６２Ａ及び第２電極１６２Ｂを形成することができる。それは、図２１Ｃにおいて、第１電極１６０Ａ及び第２電極１６０Ｂを形成するところと同一であるか、あるいは類似している。
図２５Ａないし図２５Ｅは、本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
図２５Ａを参照すれば、ゲート１０３上に、ゲート絶縁層１１３及びグラフェン層１２３を順に形成することができる。それは、図２１Ａを参照して説明したところと同一であるか、あるいは類似している。
図２５Ｂを参照すれば、グラフェン層１２３上に、第１機能性層１４３ａ及び第２機能性層１４３ｂを含む機能性層１４３を形成することができる。第１機能性層１４３ａは、ｐ型半導体であり、第２機能性層１４３ｂは、ｎ型半導体であることができる。または、第１機能性層１４３ａがｎ型半導体であり、第２機能性層１４３ｂがｐ型半導体であることができる。または、第１機能層１４３ａ及び第２機能性層１４３ｂのうち少なくとも１層が、両極性半導体であることができる。第１機能層１４３ａ及び第２機能性層１４３ｂのうち少なくとも１層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち、いずれか１つの特性を有することができる。
図２５Ｃを参照すれば、機能性層１４３及びグラフェン層１２３をパターニングすることができる。それを介して、グラフェン層１２３から互いに離隔された第１グラフェン層１２３Ａ及び第２グラフェン層１２３Ｂを形成することができる。また、機能性層１４３から互いに離隔された第１機能層１４３Ａ及び第２機能性層１４３Ｂを形成することができる。第１機能層１４３Ａ及び第２機能性層１４３Ｂは、それぞれ第１グラフェン層１２３Ａ及び第２グラフェン層１２３Ｂに接触する。
図２５Ｄを参照すれば、第１グラフェン層１２３Ａ及び第２グラフェン層１２３Ｂの間、並びに第１機能層１４３Ａ及び第２機能性層１４３Ｂの間に、絶縁体５０を形成することができる。絶縁体５０は、図１８の絶縁層ＩＬ１と同一の物質または類似した物質から形成することができる。一例として、絶縁体５０は、ｈ−ＢＮのような二次元物質からも形成することができる。しかし、絶縁体５０の物質は、ｈ−ＢＮに限定されるものではなく、多様に変化する。
図２５Ｅを参照すれば、第１グラフェン層１２３Ａ及び第２グラフェン層１２３Ｂ、並びに第１機能性層１４３Ａ及び第２機能性層１４３Ｂの上に、複数の電極１６３Ａ，１６３Ｂ，１６３Ｃを形成することができる。それは、図２１Ｃにおいて、複数の電極１６０Ａ，１６０Ｂを形成するところと類似している。複数の電極１６３Ａ，１６３Ｂ，１６３Ｃは、第１グラフェン層１２３Ａに接触された第１電極１６３Ａ、第２グラフェン層１２３Ｂに接触された第２電極１６３Ｂ、及び２層の機能性層１４３Ａ，１４３Ｂ上に具備された第３電極１６３Ｃを含むことができる。第１機能性層１４３Ａは、第１グラフェン層１２３Ａと第３電極１６３Ｃとの間に具備され、第２機能性層１４３Ｂは、第２グラフェン層１２３Ｂと第３電極１６３Ｃとの間に具備される。図２５Ｅの構造は、図１８及び図２０の構造に対応する。従って、図２５Ｅの構造は、相補性インバータまたは両極性トランジスタの機能を有することができる。
図２６Ａないし図２６Ｄは、本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
図２６Ａを参照すれば、基板２００の一部上に、第２電極２１０を形成することができる。次に、基板２００上に、第２電極２１０を覆う機能性層２２０を形成することができる。
図２６Ｂを参照すれば、機能性層２２０上に、機能性層２２０の一部（例えば、中央部）を露出させる開口部Ｈ１を有する絶縁層２３０を形成することができる。前記開口部Ｈ１は、第２電極２１０の上側に位置することができる。
図２６Ｃを参照すれば、絶縁層２３０、及びその周囲の基板２００の上に、グラフェン層２４０を形成することができる。グラフェン層２４０は、開口部ＨＩ（図２６Ｂ）を介して露出された機能性層２２０と接することができる。
図２６Ｄを参照すれば、機能性層２２０上側のグラフェン層２４０上に、ゲート絶縁層２５０及びゲート２６０を形成することができる。また、グラフェン層２４０上に、ゲート２６０と離隔された第１電極２７０を形成することができる。
図示されていないが、機能性層２２０とグラフェン層２４０との間に、第１挿入層をさらに形成し、機能性層２２０と第２電極２１０との間に、第２挿入層をさらに形成することができる。前記第１挿入層及び第２挿入層の物質及び役割は、それぞれ図１の第１挿入層Ｎ１０及び第２挿入層Ｎ２０のそれと同一であるか、あるいは類似している。前記第１挿入層及び第２挿入層のうち少なくともいずれか１層は、形成しないこともある。
以下では、本発明の実施形態による多様なグラフェン素子の動作方法について説明する。
図２７は、本発明の一実施形態によるグラフェン素子の動作時、電極間に印加される電圧Ｖｄｓ，Ｖｇｓについて説明するための断面図である。本実施形態のグラフェン素子は、図５の構造を有することにより、ＲＲＡＭの機能を有するトランジスタ素子であることができる。
図２７を参照すれば、第１電極Ｅ１２と第２電極Ｅ２２との間に、第１電圧Ｖｄｓが印加され、第１電極Ｅ１２とゲートＧ１２との間に、第２電圧Ｖｇｓが印加される。そのとき、第１電極Ｅ１２は、ソース（source）電極であり、第２電極Ｅ２２は、ドレイン（drain）電極であることができる。第１電圧Ｖｄｓ及び第２電圧Ｖｇｓの符号及び強度などを制御し、グラフェン素子に対するオン／オフ動作及びメモリ動作を遂行することができる。第１電圧Ｖｄｓは、「ドレイン電圧」であり、第２電圧Ｖｇｓは、「ゲート（gate）電圧」とすることができる。そのとき、機能性層Ｆ１２Ａは、「抵抗変化層」であることができる。
図２８は、図２７のグラフェン素子の平衡（equilibrium）状態でのエネルギーバンドダイヤグラムである。平衡状態は、電極Ｅ１２，Ｅ２２，Ｇ１２に電圧が印加されていない状態であることができる。平衡状態では、図２８に図示されているように、各電極Ｅ１２，Ｅ２２，Ｇ１２のフェルミエネルギーレベル（ＥＦ：fermi energy level）が一致する。図２８において、参照符号ＥＶ及びＥＣは、それぞれ価電子帯最高エネルギーレベル（valence band maximum energy level）及び伝導帯最低エネルギーレベル（conduction band minimum energy level）を示している。かような表示は、図２９ないし図３２において同様である。図２８において、機能性層Ｆ１２Ａは、第１抵抗値を有するといい図２８の状態は、「第１抵抗状態Ｒ１」に対応するといえる。
図２９は、図２７のグラフェン素子をターンオンさせる原理について説明するためのエネルギーダイヤグラムである。ゲートＧ１２に、所定の正（＋）の電圧を印加すれば、すなわち、図２７において、第２電圧Ｖｇｓに所定の正（＋）の電圧を印加すれば、機能性層Ｆ１２Ａとグラフェン層ＧＰ１２とのエネルギーバリアが低くなりながら、第１電極（ソース電極）Ｅ１２と第２電極（ドレイン電極）Ｅ２２との間に電流に流れる。それは、前記グラフェン素子がトランジスタとしてターンオンされたことに対応する。ゲートＧ１２に印加される電圧によって、機能性層Ｆ１２Ａとグラフェン層ＧＰ１２とのエネルギーバリアの高さが制御され、トランジスタがオンまたはオフにもなる。
図３０ないし図３２は、ゲート電圧を使用して、グラフェン素子の抵抗状態（メモリ状態）を変化させる方法を示すエネルギーバンドダイヤグラムである。
図３０を参照すれば、第１電極Ｅ１２と第２電極Ｅ２２との間に、所定の電圧（セット電圧）を印加した状態で、ゲートＧ１２に、所定の正（＋）の電圧を印加すれば、すなわち、第２電圧Ｖｇｓに所定の正（＋）の電圧を印加すれば、機能性層Ｆ１２Ａは、第２抵抗値を有することができる。図３０の状態は「第２抵抗状態Ｒ２」に対応する。
図３１を参照すれば、第１電極Ｅ１２と第２電極Ｅ２２との間に、所定の電圧（セット電圧）を印加した状態で、ゲートＧ１２に電圧を印加しなければ、すなわち、第２電圧Ｖｇｓに０Ｖの電圧を印加すれば、機能性層Ｆ１２Ａのエネルギーバンドの傾きが増大しながら、機能性層Ｆ１２Ａは、第３抵抗値を有することができる。図３１の状態は「第３抵抗状態Ｒ３」に対応する。
図３２を参照すれば、第１電極Ｅ１２と第２電極Ｅ２２との間に、所定の電圧（セット電圧）を印加した状態で、ゲートＧ１２に所定の負（−）の電圧を印加すれば、すなわち、第２電圧Ｖｇｓに所定の負（−）の電圧を印加すれば、機能性層Ｆ１２Ａのエネルギーバンドの傾きがさらに増大しながら、機能性層Ｆ１２Ａは、第４抵抗値を有することができる。図３２の状態は「第４抵抗状態Ｒ４」に対応する。
図３０ないし図３２を参照して説明したように、ゲートＧ１２に印加する電圧を調節することにより、機能性層Ｆ１２Ａの抵抗状態を多様に変化させることができる。言い換えれば、ゲートＧ１２に印加する電圧を制御し、機能性層Ｆ１２Ａの両端に印加される電場（electric field）の強度を調節することにより、機能性層Ｆ１２Ａの抵抗値を変化させることができる。前記電場の強度が比較的小さい場合（図３０）、機能性層Ｆ１２内に生成される導電性フィラメント（conducting filament）の大きさが小さいか、あるいは個数が少ないために、機能性層Ｆ１２Ａは、比較的大きい抵抗値を有することができる。一方、前記電場の強度が比較的大きい場合（図３２）、機能性層Ｆ１２Ａ内に生成される導電性フィラメントが大きいか、あるいは個数が多いために、機能性層Ｆ１２Ａは、比較的低い抵抗値を有することができる。従って、図２８の抵抗状態をＲ１とし、図３０ないし図３２の抵抗状態を、それぞれＲ２、Ｒ３、Ｒ４とすれば、それら抵抗値の大きさは、「Ｒ１＞Ｒ２＞Ｒ３＞Ｒ４」であることができる。そのように、ゲートＧ１２に印加する電圧の大きさによって、グラフェン層ＧＰ１２と第２電極Ｅ２２との間に印加される電場の大きさが異なるので、それにより、ＲＲＡＭメモリ層（すなわち、機能性層Ｆ１２Ａ）に生成されるフィラメントの個数や大きさを調節することができる。従って、マルチステート（multi-state）またはマルチレベル（multi-level）のメモリ素子を具現することができる。
図３０ないし図３２は、第１電極Ｅ１２と第２電極Ｅ２２との間、すなわち、ソース電極とドレイン電極との間に、セット電圧を印加する場合に係わるものであり、リセット電圧は、前記セット電圧と反対の符号で印加される。
図３３は、本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Ｖｄｓ，Ｖｇｓについて説明するための断面図である。本実施形態のグラフェン素子は、図５の構造を有することにより、ＦＲＡＭの機能を有するトランジスタ素子であることができる。
図３３を参照すれば、第１電極Ｅ１２と第２電極Ｅ２２との間に、第１電圧Ｖｄｓが印加され、第１電極Ｅ１２とゲートＧ１２との間に、第２電圧Ｖｇｓが印加される。そのとき、第１電極Ｅ１２は、ソース電極であり、第２電極Ｅ２２は、ドレイン電極であることができる。第１電圧Ｖｄｓ及び第２電圧Ｖｇｓの符号及び強度などを制御し、グラフェン素子に対するオン／オフ動作及びメモリ動作を遂行することができる。第１電圧Ｖｄｓは、「ドレイン電圧」であり、第２電圧Ｖｇｓは、「ゲート電圧」とすることができる。そのとき、機能性層Ｆ１２Ｂは、「強誘電メモリ層」であることができる。
図３４は、図３３のグラフェン素子の平衡状態でのエネルギーバンドダイヤグラムである。平衡状態は、電極Ｅ１２，Ｅ２２，Ｇ１２に電圧が印加されていない状態であることができる。図３４において、機能性層Ｆ１２の電気的分極ＰＥは、０であることができる。
図３５は、図３３のグラフェン素子をターンオンさせる原理について説明するためのエネルギーダイヤグラムである。ゲートＧ１２に、所定の正（＋）の電圧を印加すれば、すなわち、図３３において、第２電圧Ｖｇｓに所定の正（＋）の電圧を印加すれば、機能性層Ｆ１２Ｂとグラフェン層ＧＰ１２とのエネルギーバリアが低くなりながら、第１電極（ソース電極）Ｅ１２と第２電極（ドレイン電極）Ｅ２２との間に電流に流れる。それは、前記グラフェン素子がトランジスタとしてターンオンされたところに対応する。ゲートＧ１２に印加される電圧によって、機能性層Ｆ１２Ｂとグラフェン層ＧＰ１２とのエネルギーバリアの高さが制御され、トランジスタがオンまたはオフにもなる。
図３６及び図３７は、図３３のグラフェン素子において、機能性層Ｆ１２Ｂが、第１分極及び第２分極を有する場合を示すエネルギーバンドダイヤグラムである。
図３６を参照すれば、第１電極Ｅ１２と第２電極Ｅ２２との間に、第１電圧を印加することにより、グラフェン層ＧＰ１２と第２電極Ｅ２２との間に、第１電場を印加し、結果として、機能性層Ｆ１２Ｂに、電気的双極子（dipole）を形成することができる。そのとき、機能性層Ｆ１２Ｂは、第２電極Ｅ２２側に、負（−）の極性を有し、グラフェン層ＧＰ１２側に、正（＋）の極性を有することができる。その場合、機能性層Ｆ１２Ｂは、第１分極を有するといえる。
図３７を参照すれば、第１電極Ｅ１２と第２電極Ｅ２２との間に、第２電圧を印加することにより、グラフェン層ＧＰ１２と第２電極Ｅ２２との間に、第２電場を印加し、結果として、機能性層Ｆ１２Ｂに、電気的双極子を形成することができる。前記第２電圧の方向は、前記第１電圧の方向と反対であり、前記第２電場の方向も、前記第１電場の方向と反対である。そのとき、機能性層Ｆ１２Ｂは、第２電極Ｅ２２側に、正（＋）の極性を有し、グラフェン層ＧＰ１２側に、負（−）の極性を有することができる。その場合、機能性層Ｆ１２Ｂは、第２分極を有するといえる。
図３６及び図３７のように、機能性層Ｆ１２Ｂに形成された双極子によって、機能性層Ｆ１２Ｂとグラフェン層ＧＰ１２とのエネルギーバリアの高さが変化する。結果として、グラフェン素子のスレショルド電圧（トランジスタのスレショルド電圧）が変化し、かような原理を利用して、前記グラフェン素子をメモリ素子として応用することができる。そのとき、使用する電圧は、一般的なフラッシュメモリで使用する電圧より小さいので、本実施形態によるメモリ素子（ＦＲＡＭ）は、低電力で駆動される。
図３８は、本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Ｖｄｓ，Ｖｇｓについて説明するための断面図である。本実施形態のグラフェン素子は、図５の構造を有することにより、圧電素子の機能を有するトランジスタ素子であることができる。
図３８を参照すれば、第１電極Ｅ１２と第２電極Ｅ２２との間に、第１電圧Ｖｄｓが印加され、第１電極Ｅ１２とゲートＧ１２との間に、第２電圧Ｖｇｓが印加される。そのとき、第１電極Ｅ１２は、ソース電極であり、第２電極Ｅ２２は、ドレイン電極であることができる。第１電圧Ｖｄｓ及び第２電圧Ｖｇｓの符号及び強度などを制御し、グラフェン素子に対するオン／オフ動作及びメモリ動作を遂行することができる。第１電圧Ｖｄｓは、「ドレイン電圧」であり、第２電圧Ｖｇｓは、「ゲート電圧」とすることができる。そのとき、機能性層Ｆ１２Ｃは、「圧電物質層」であることができる。
図３９は、図３８のグラフェン素子の平衡状態でのエネルギーバンドダイヤグラムである。平衡状態は、電極Ｅ１２，Ｅ２２，Ｇ１２に電圧が印加されていない状態であることができる。
図４０は、図３８のグラフェン素子をターンオンさせる原理について説明するためのエネルギーダイヤグラムである。ゲートＧ１２に、所定の正（＋）の電圧を印加すれば、すなわち、図３８において、第２電圧Ｖｇｓに所定の正（＋）の電圧を印加すれば、機能性層Ｆ１２Ｃとグラフェン層ＧＰ１２とのエネルギーバリアが低くなりながら、第１電極（ソース電極）Ｅ１２と第２電極（ドレイン電極）Ｅ２２との間に電流に流れる。それは、前記グラフェン素子がトランジスタとしてターンオンされたところに対応する。ゲートＧ１２に印加される電圧によって、機能性層Ｆ１２Ｃとグラフェン層ＧＰ１２とのエネルギーバリアの高さが制御され、トランジスタがオンまたはオフにもなる。
図４１は、図３８のグラフェン素子において、機能性層Ｆ１２Ｃの圧電特性によって、電気的エネルギーが発生する原理を示すエネルギーバンドダイヤグラムである。
図４１を参照すれば、機能性層Ｆ１２Ｃが機械的に変形されれば、すなわち、機能性層Ｆ１２Ｃが圧縮変形されるか、あるいは引っ張り変形されれば、圧電特性によって、機能性層Ｆ１２Ｃにおいて電気的エネルギーが発生する。すなわち、機能性層Ｆ１２Ｃから電圧／電流が発生する。かような原理を利用して、電気的エネルギーを蓄積するエネルギーハーベスタ（energy harvester）または圧電センサを具現することができる。そのとき、ゲートＧ１２に印加する電圧によって、圧電素子の特性が制御される。従って、本発明の実施形態によれば、特性制御が容易な圧電素子を具現することができる。
図４２は、本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Ｖｄｓ，Ｖｇｓについて説明するための断面図である。本実施形態のグラフェン素子は、図９の構造を有することにより、光検出器／フォトトランジスタ／光発電素子の機能を有する素子であることができる。
図４２を参照すれば、第１電極Ｅ１４と第２電極Ｅ２４との間に、第１電圧Ｖｄｓが印加され、第１電極Ｅ１４とゲートＧ１４との間に、第２電圧Ｖｇｓが印加される。そのとき、第１電極Ｅ１４は、ソース電極であり、第２電極Ｅ２４は、ドレイン電極であることができる。第１電圧Ｖｄｓは、「ドレイン電圧」であり、第２電圧Ｖｇｓは、「ゲート電圧」とすることができる。そのとき、機能性層Ｆ１４Ａは、「ｎ型半導体層」であり、「光活性層」であることができる。
図４３は、図４２のグラフェン素子の平衡状態でのエネルギーバンドダイヤグラムであり、光による電流発生原理について説明するための図面である。
図４３を参照すれば、機能性層Ｆ１４Ａに光が照射されれば、機能性層Ｆ１４Ａにおいて、電子ｅと正孔ｈとが生成され、それらが、第２電極Ｅ２４とグラフェン層ＧＰ１４とに分離されて電流が流れる（光検出器／フォトトランジスタ）。または、前記電子ｅと正孔ｈとの生成により、機能性層Ｆ１４Ａの両端間に電位差が発生する（光発電素子）。
図４４は、図４２のグラフェン素子のゲートＧ１４に電圧を印加したとき、エネルギーバンドダイヤグラムの変化を示している。
図４４を参照すれば、ゲートＧ１４に、所定の電圧を印加すれば、機能性層Ｆ１４Ａとグラフェン層ＧＰ１４とのエネルギーバリアが低下する。機能性層Ｆ１４Ａがｎ型半導体である場合、前記ゲートＧ１４に印加した電圧は、正（＋）の電圧であることができる。そのとき、機能性層Ｆ１４Ａによる内部電位（built-in potential）が低下する。一方、ゲートＧ１４に、所定の負（−）の電圧を印加すれば（図示せず）、前記内部電位が上昇し、機能性層Ｆ１４Ａとグラフェン層ＧＰ１４とのエネルギーバリアが増大する。ゲートＧ１４に印加された電圧によって、光によって生成される電子ｅと正孔ｈとの分離効率が調節される。
図４５は、図４２のグラフェン素子において、機能性層Ｆ１４Ｂがｐ型半導体層である場合を示している。前記グラフェン素子は、光検出器／フォトトランジスタ／光発電素子の機能を有する素子であることができる。
図４６は、図４５のグラフェン素子の平衡状態でのエネルギーバンドダイヤグラムであり、光による電流発生原理について説明するための図面である。
図４６を参照すれば、ｐ型半導体層である機能性層Ｆ１４Ｂに光が照射されれば、機能性層Ｆ１４Ｂにおいて、電子ｅと正孔ｈとが生成され、それらが、第２電極Ｅ２４とグラフェン層ＧＰ１４とに分離されて電流が流れる（光検出器／フォトトランジスタ）。または、前記電子ｅと正孔ｈとの生成によって、機能性層Ｆ１４Ｂの両端間に電位差が発生する（光発電素子）。
図４７は、図４５のグラフェン素子のゲートＧ１４に電圧を印加したとき、エネルギーバンドダイヤグラムの変化を示している。
図４７を参照すれば、ゲートＧ１４に、所定の電圧を印加すれば、機能性層Ｆ１４Ｂとグラフェン層ＧＰ１４とのエネルギーバリアが低下する。機能性層Ｆ１４Ｂがｐ型半導体である場合、前記ゲートＧ１４に印加した電圧は、負（−）の電圧であることができる。そのとき、機能性層Ｆ１４Ｂによる内部電位が低下する。一方、ゲートＧ１４に、所定の正（＋）の電圧を印加すれば（図示せず）、前記内部電位が上昇し、機能性層Ｆ１４Ｂとグラフェン層ＧＰ１４とのエネルギーバリアが増大する。ゲートＧ１４に印加された電圧によって、光によって生成される電子ｅと正孔ｈとの分離効率が調節される。
図４８は、本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Ｖｄｓ，Ｖｇｓについて説明するための断面図である。本実施形態のグラフェン素子は、図１３の構造を有することにより、発光素子の機能を有する素子（トランジスタ）であることができる。機能性層Ｆ１６Ａは、第１層ｆ１１及び第２層ｆ２２を含むことができる。
図４８を参照すれば、第１電極Ｅ１６と第２電極Ｅ２６との間に、第１電圧Ｖｄｓが印加され、第１電極Ｅ１６とゲートＧ１６との間に、第２電圧Ｖｇｓが印加される。かような第１電圧Ｖｄｓ及び第２電圧Ｖｇｓの印加は、図２７を参照して説明したところと類似している。
図４９は、図４８のグラフェン素子の平衡状態でのエネルギーバンドダイヤグラムである。
図５０は、図４８のグラフェン素子の機能性層Ｆ１６Ａで発光される原理を示すエネルギーバンドダイヤグラムである。
図５０を参照すれば、ゲートＧ１６に所定の電圧を印加し、グラフェン層Ｇ１６と、機能性層Ｆ１６Ａの第１層ｆ１１とのエネルギーバリアを低くし、第２電極Ｅ２６とグラフェン層ＧＰ１６との間に、すなわち、第２電極Ｅ２６と第１電極Ｅ１６との間に、電圧を印加すれば、電子ｅとホールｈとが機能性層Ｆ１６Ａの内部に移動して結合することにより、光が放出される。そのとき、前記ゲートＧ１６に印加する電圧は、所定の負（−）の電圧であることができる。もし反対符号の電圧をゲートＧ１６に印加すれば、グラフェン層Ｇ１６と機能性層Ｆ１６Ａとのエネルギーバリアが高くなりながら、発光されない。すなわち、ゲートＧ１６に印加する電圧によって、発光特性が制御される。
以上で説明したように、本発明の実施形態によれば、多機能を有するグラフェン素子を具現することができる。すなわち、グラフェンに機能性物質層を結合し、優秀な性能を有しながら、多様な機能を遂行することができるグラフェン素子を具現することができる。例えば、スイッチング素子／電子素子（例えば、トランジスタ）の構造内に、メモリ素子、圧電素子及び光電素子の特性／機能のうち少なくとも一つを有するグラフェン素子を具現することができる。かようなグラフェン素子は、多様な電子装置／電子回路／論理素子に適用される。
前述のところにおいて、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするより、具体的な実施形態の例示として解釈されなければならない。例えば、本発明が属する技術分野で当業者であるならば、図１ないし図２０のグラフェン素子の構成は、多様に変形されるということを理解することができるであろう。また、機能性層Ｆ１０は、メモリ特性、圧電特性、光電変換特性の外に、他の特性（機能）をさらに有するということを理解することができるであろう。同時に、図２１Ａないし図２１Ｃ、図２２、図２３Ａないし図２３Ｄ、図２４Ａないし図２４Ｅ、図２５Ａないし図２５Ｅ、及び図２６Ａないし図２６Ｄを参照して説明したグラフェン素子の製造方法、並びに図２７ないし図５０を参照して説明したグラフェン素子の動作方法も、多様に変化する可能性があるということを理解することができるであろう。そして、本発明の実施形態によるグラフェン素子は、多様な半導体素子及び電子装置に、さまざまな目的に適用されるということを理解することができるであろう。従って、本発明の範囲は、説明された実施形態によって決められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
本発明のグラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置は、例えば、メモリ関連、光検出関連、光発電関連、発光関連の技術分野に効果的に適用可能である。
１００〜１０３，Ｇ１０〜Ｇ１８ ゲート
１１０〜１１３，ＧＩ１０〜ＧＩ１８ ゲート絶縁層
１２０〜１２３，ＧＰ１０〜ＧＰ１８ グラフェン層
１３０，１３２，Ｎ１０〜Ｎ１８ 第１挿入層
１４０〜１４３， Ｆ１０〜Ｆ１８ 機能性層
１５０，１５２，Ｎ２０〜Ｎ２８ 第２挿入層
１６０Ａ〜１６３Ａ 第１電極
１６０Ｂ〜１６３Ｂ 第２電極
１６３Ｃ 第３電極
Ｅ１０〜Ｅ１８ 第１電極
Ｅ２０〜Ｅ２８ 第２電極

Claims (35)

  1. グラフェン層と、
    前記グラフェン層の第１領域に電気的に連結された第１電極と、
    前記グラフェン層の第２領域に対応するように具備された第２電極と、
    前記グラフェン層と前記第２電極との間に具備されたものであり、不揮発性メモリ特性及び圧電特性のうち少なくとも一つを有する機能性層と、
    前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、
    前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含み、
    前記第１領域と前記第２領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され、
    前記ゲート及び前記ゲート絶縁層は、前記グラフェン層全域に亘って延在し、
    前記第１電極及び前記機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳することを特徴とするグラフェン素子。
  2. 前記機能性層は、抵抗変化物質、相変化物質、強誘電物質、マルチフェロイック物質、多重安定性分子及び圧電物質のうち少なくとも一つを含むことを特徴とする請求項１に記載のグラフェン素子。
  3. 前記機能性層は、遷移金属酸化物（ＴＭＯ）、カルコゲナイド物質、ペロブスカイト物質、二次元物質及び有機物質のうち少なくとも一つを含むことを特徴とする請求項１又は２に記載のグラフェン素子。
  4. 前記機能性層と前記グラフェン層との間に具備された第１挿入層と、
    前記機能性層と前記第２電極との間に具備された第２挿入層と、のうち少なくとも１層をさらに含むことを特徴とする請求項１〜３の何れか一項に記載のグラフェン素子。
  5. 前記第１挿入層及び第２挿入層は、半導体層または絶縁体層であることを特徴とする請求項４に記載のグラフェン素子。
  6. 前記ゲート上に、前記ゲート絶縁層が具備され、
    前記ゲート絶縁層上に、前記グラフェン層が具備され、
    前記グラフェン層上に、互いに離隔された前記第１電極及び第２電極が具備され、
    前記グラフェン層と前記第２電極との間に、前記機能性層が具備されたことを特徴とする請求項１〜５の何れか一項に記載のグラフェン素子。
  7. 前記機能性層は、ｎ型半導体またはｐ型半導体を含むことを特徴とする請求項１〜６の何れか一項に記載のグラフェン素子。
  8. 前記機能性層は、両極性半導体を含むことを特徴とする請求項１〜７の何れか一項に記載のグラフェン素子。
  9. 前記機能性層は、側方に配置された複層を含み、
    前記複層は、ｎ型半導体層及びｐ型半導体層を含むことを特徴とする請求項１〜８の何れか一項に記載のグラフェン素子。
  10. 前記機能性層は、垂直に積層された複層を含み、
    前記複層は、ｎ型半導体層及びｐ型半導体層を含むことを特徴とする請求項１〜９の何れか一項に記載のグラフェン素子。
  11. 前記機能性層は、相変化物質を含み、
    前記機能性層と前記第２電極との間に具備された加熱電極をさらに含むことを特徴とする請求項１〜１０の何れか一項に記載のグラフェン素子。
  12. 前記機能性層は、光電変換特性を有することを特徴とする請求項１〜１１の何れか一項に記載のグラフェン素子。
  13. 前記グラフェン層と前記第２電極との間に、第２機能性層がさらに具備され、
    前記第２機能性層は、光電変換特性を有することを特徴とする請求項１〜１２の何れか一項に記載のグラフェン素子。
  14. 前記ゲート、前記第１電極及び前記第２電極のうち少なくとも一つは、透明な物質によって形成されることを特徴とする請求項１〜１３の何れか一項に記載のグラフェン素子。
  15. 前記グラフェン素子は、多機能素子であることを特徴とする請求項１〜１４の何れか一項に記載のグラフェン素子。
  16. 同一面上に離隔して配置された第１グラフェン層及び第２グラフェン層と、
    前記第１グラフェン層及び第２グラフェン層にそれぞれ電気的に連結された第１電極要素及び第２電極要素と、
    前記第１グラフェン層の一部、及び前記第２グラフェン層の一部に対応するように具備された第３電極要素と、
    前記第３電極要素と前記第１グラフェン層との間に具備された第１機能性層と、
    前記第３電極要素と前記第２グラフェン層との間に具備された第２機能性層と、
    前記第１グラフェン層及び第２グラフェン層と離隔されたゲートと、
    前記ゲートと、前記第１グラフェン層及び第２グラフェン層との間にあるゲート絶縁層と、を含み、
    前記第１機能性層及び第２機能性層のうち少なくとも１層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも１つの特性を有し、
    前記ゲート及び前記ゲート絶縁層は、前記第１グラフェン層及び第２グラフェン層全域に亘って延在し、
    前記第１電極要素及び前記第１機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳し、
    前記第２電極要素及び前記第２機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳することを特徴とするグラフェン素子。
  17. 前記第１機能性層及び第２機能性層のうち１層は、ｎ型半導体層であり、
    前記第１機能性層及び第２機能性層のうち他の１層は、ｐ型半導体層であることを特徴とする請求項１６に記載のグラフェン素子。
  18. 前記グラフェン素子は、相補性インバータ構造を有することを特徴とする請求項１６又は１７に記載のグラフェン素子。
  19. 前記グラフェン素子は、両極性トランジスタ構造を有することを特徴とする請求項１６〜１８の何れか一項に記載のグラフェン素子。
  20. 前記第１機能性層及び第２機能性層のうち少なくとも１層は、発光物質、光活性物質、抵抗変化物質、相変化物質、強誘電物質、マルチフェロイック物質、多重安定性分子及び圧電物質のうち少なくとも一つを含むことを特徴とする請求項１６〜１９の何れか一項に記載のグラフェン素子。
  21. 前記第１機能性層及び第２機能性層のうち少なくとも１層は、III−V族化合物、遷移金属酸化物（ＴＭＯ）、カルコゲナイド物質、ペロブスカイト物質、二次元物質及び有機物質のうち少なくとも一つを含むことを特徴とする請求項１６〜２０の何れか一項に記載のグラフェン素子。
  22. 前記第１機能性層と前記第１グラフェン層との間に具備された第１挿入層と、
    前記第１機能性層と前記第３電極要素との間に具備された第２挿入層と、
    前記第２機能性層と前記第２グラフェン層との間に具備された第３挿入層と、
    前記第２機能性層と前記第３電極要素との間に具備された第４挿入層と、のうち少なくとも１層をさらに含むことを特徴とする請求項１６〜２１の何れか一項に記載のグラフェン素子。
  23. グラフェン層と、
    前記グラフェン層の第１領域に電気的に連結された第１電極と、
    前記グラフェン層の第２領域に対応するように具備された第２電極と、
    前記グラフェン層と前記第２電極との間に、側方に配置された複層を含み、前記複層のうち少なくとも１層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも１つの特性を有する機能性層と、
    前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、
    前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含み、
    前記第１領域と前記第２領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され、
    前記ゲート及び前記ゲート絶縁層は、前記グラフェン層全域に亘って延在し、
    前記第１電極及び前記機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳することを特徴とするグラフェン素子。
  24. 前記複層は、第１層及び第２層を含み、
    前記第１層は、ｎ型半導体層であり、
    前記第２層は、ｐ型半導体層であることを特徴とする請求項２３に記載のグラフェン素子。
  25. 前記複層は、第１層及び第２層を含み、
    前記第１層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち１つの特性を有することを特徴とする請求項２３又は２４に記載のグラフェン素子。
  26. 前記第２層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の１つの特性を有することを特徴とする請求項２５に記載のグラフェン素子。
  27. 前記機能性層と前記グラフェン層との間に具備された第１挿入層と、
    前記機能性層と前記第２電極との間に具備された第２挿入層と、のうち少なくとも１層をさらに含むことを特徴とする請求項２３〜２６の何れか一項に記載のグラフェン素子。
  28. グラフェン層と、
    前記グラフェン層の第１領域に電気的に連結された第１電極と、
    前記グラフェン層の第２領域に対応するように具備された第２電極と、
    前記グラフェン層と前記第２電極との間に垂直に積層された複層を含み、前記複層それぞれは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも１つの特性を有する機能性層と、
    前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、
    前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含み、
    前記第１領域と前記第２領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され、
    前記ゲート及び前記ゲート絶縁層は、前記グラフェン層全域に亘って延在し、
    前記第１電極及び前記機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳することを特徴とするグラフェン素子。
  29. 前記複層は、第１層及び第２層を含み、
    前記第１層は、ｎ型半導体層であり、
    前記第２層は、ｐ型半導体層であることを特徴とする請求項２８に記載のグラフェン素子。
  30. 前記複層は、第１層及び第２層を含み、
    前記第１層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち１つの特性を有し、
    前記第２層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の１つの特性を有することを特徴とする請求項２８又は２９に記載のグラフェン素子。
  31. 前記機能性層と前記グラフェン層との間に具備された第１挿入層と、
    前記機能性層と前記第２電極との間に具備された第２挿入層と、のうち少なくとも１層をさらに含むことを特徴とする請求項２８〜３０の何れか一項に記載のグラフェン素子。
  32. 少なくとも１層のグラフェン層と、
    前記少なくとも１層のグラフェン層と電気的に連結された少なくとも１つの電極要素と、
    前記少なくとも１つの電極要素と、前記少なくとも１層のグラフェン層との間に配置された少なくとも１層の機能性層と、
    前記少なくとも１層のグラフェン層を挟み、前記少なくとも１層の機能性層と対向するゲートと、
    前記少なくとも１層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層と、
    を含み、
    前記少なくとも一つの電極要素は、前記少なくとも１層のグラフェン層の第１領域及び第２領域とそれぞれ連結される第１電極及び第２電極を含み、
    前記少なくとも１層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり、
    前記第１領域と前記第２領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され、
    前記ゲート及び前記ゲート絶縁層は、前記少なくとも１層のグラフェン層全域に亘って延在し、
    前記第１電極及び前記少なくとも１層の機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳することを特徴とするグラフェン素子。
  33. 前記少なくとも１層のグラフェン層は、単一グラフェン層であり、
    前記少なくとも１層の機能性層は、前記グラフェン層と前記第２電極との間に配置された単一機能性層であり、光電変換層、不揮発性メモリ層、圧電層、抵抗変化物質層、位相変化物質層、強誘電物質層及びマルチフェロイック物質層のうち少なくとも一つであることを特徴とする請求項３２に記載のグラフェン素子。
  34. 前記少なくとも１層のグラフェン層は、第１グラフェン層及び第２グラフェン層を含み、
    前記少なくとも１つの電極要素は、前記第１グラフェン層及び第２グラフェン層と電気的に連結された第１電極及び第２電極、並びに前記第１グラフェン層の領域と前記第２グラフェン層の領域とに対応する第３電極を含み、
    前記少なくとも１層の機能性層は、前記第３電極と、前記第１電極及び第２電極との間にそれぞれ配置された第１機能性層及び第２機能性層を含むことを特徴とする請求項３２又は３３に記載のグラフェン素子。
  35. 前記少なくとも１層のグラフェン層は、単一グラフェン層を含み、
    前記少なくとも１つの電極要素は、前記グラフェン層と電気的に連結された第１電極及び第２電極を含み、
    前記少なくとも１層の機能性層は、前記グラフェン層と前記第２電極との間に、側方にまたは垂直に配列された複層を含むことを特徴とする請求項３２〜３４の何れか一項に記載のグラフェン素子。
JP2015143930A 2014-07-18 2015-07-21 グラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置 Expired - Fee Related JP6783506B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0091314 2014-07-18
KR1020140091314A KR102237826B1 (ko) 2014-07-18 2014-07-18 그래핀 소자와 그 제조 및 동작방법과 그래핀 소자를 포함하는 전자장치

Publications (2)

Publication Number Publication Date
JP2016025356A JP2016025356A (ja) 2016-02-08
JP6783506B2 true JP6783506B2 (ja) 2020-11-11

Family

ID=55075255

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015143930A Expired - Fee Related JP6783506B2 (ja) 2014-07-18 2015-07-21 グラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置

Country Status (4)

Country Link
US (2) US10680066B2 (ja)
JP (1) JP6783506B2 (ja)
KR (1) KR102237826B1 (ja)
CN (1) CN105280813B (ja)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446705B2 (en) * 2014-08-28 2019-10-15 Konica Minolta Laboratory U.S.A., Inc. Two-dimensional layered material quantum well junction devices
TWI589041B (zh) * 2014-11-27 2017-06-21 國立臺灣大學 無機發光記憶體及其製造方法
US9859115B2 (en) * 2015-02-13 2018-01-02 National Taiwan University Semiconductor devices comprising 2D-materials and methods of manufacture thereof
EP3070741B1 (en) * 2015-03-18 2020-07-29 Emberion Oy An apparatus comprising a sensor arrangemenet and associated fabrication method
KR102335772B1 (ko) 2015-04-07 2021-12-06 삼성전자주식회사 측면 게이트와 2차원 물질 채널을 포함하는 전자소자와 그 제조방법
KR102395776B1 (ko) 2015-05-18 2022-05-09 삼성전자주식회사 이차원 물질을 포함하는 반도체소자 및 그 제조방법
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
KR102434697B1 (ko) * 2015-06-02 2022-08-22 삼성전자주식회사 2d 물질을 포함하는 광학소자 및 그 제조방법
EP3107127B1 (en) * 2015-06-15 2022-03-30 Nokia Technologies Oy Device for sensing radiation
US10062831B2 (en) * 2015-08-05 2018-08-28 The Boeing Company Structural health management apparatus and system
KR101938934B1 (ko) * 2016-03-02 2019-04-10 광주과학기술원 이득조절이 가능한 그래핀-반도체 쇼트키 접합 광전소자
CN105789323A (zh) * 2016-04-06 2016-07-20 清华大学 场效应晶体管以及制备方法
JP6775804B2 (ja) * 2016-05-12 2020-10-28 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． シリコン系誘電体上の六方晶窒化ホウ素の直接形成
US10319847B2 (en) * 2016-07-28 2019-06-11 International Business Machines Corporation Semiconductor device with a steep sub-threshold slope
KR102618541B1 (ko) 2016-08-04 2023-12-28 삼성전자주식회사 이차원 물질층을 포함하는 전자 소자
US9991122B2 (en) * 2016-08-31 2018-06-05 Micron Technology, Inc. Methods of forming semiconductor device structures including two-dimensional material structures
WO2018051739A1 (ja) * 2016-09-13 2018-03-22 ソニー株式会社 電磁波検出素子、電磁波センサ、電子機器及び構造体
KR102651544B1 (ko) * 2016-11-21 2024-03-28 삼성전자주식회사 광대역 다기능 광학소자와 그 제조 및 동작방법
EP3340492B1 (en) * 2016-12-23 2019-10-30 Vestel Elektronik Sanayi ve Ticaret A.S. Visible light communication using colour shift keying
WO2018163496A1 (ja) * 2017-03-10 2018-09-13 三菱電機株式会社 電磁波検出器、電磁波検出器アレイおよび電磁波検出方法
WO2018174514A1 (ko) * 2017-03-24 2018-09-27 광주과학기술원 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자 및 그 제조방법
CN106920860B (zh) * 2017-04-26 2018-04-20 京东方科技集团股份有限公司 光电转换器件、阵列基板、彩膜基板和显示装置
KR102059087B1 (ko) * 2017-05-19 2019-12-24 성균관대학교산학협력단 에너지 변환 소재
JP6505799B2 (ja) * 2017-09-20 2019-04-24 株式会社東芝 記憶装置
KR101984398B1 (ko) * 2017-10-13 2019-05-30 건국대학교 산학협력단 배리스터 기반의 광 검출기 및 이를 포함하는 이미지 센서
CN109686753B (zh) * 2017-10-18 2022-01-11 联华电子股份有限公司 半导体结构及其制作方法
GB2568110B (en) 2017-11-07 2019-12-04 Emberion Oy Photosensitive field-effect transistor
CN108231949B (zh) * 2017-12-14 2020-05-15 上海集成电路研发中心有限公司 一种红外敏感器件以及红外传感信号放大电路
CN108054209B (zh) * 2017-12-14 2020-08-11 北京华碳科技有限责任公司 场效应晶体管、制造场效应晶体管的方法及电子器件
US10784172B2 (en) * 2017-12-29 2020-09-22 Texas Instruments Incorporated Testing solid state devices before completing manufacture
CN108493255B (zh) * 2018-02-26 2021-03-02 上海电力学院 一种电场可控的二维材料肖特基二极管
CN108417636A (zh) * 2018-02-26 2018-08-17 上海电力学院 一种二维相变场效应晶体管及其制备方法
US10741707B2 (en) * 2018-03-23 2020-08-11 International Business Machines Corporation Graphene-contacted nanotube photodetector
CN108550650B (zh) * 2018-04-09 2020-01-10 上海集成电路研发中心有限公司 一种石墨烯红外传感器结构
US10475948B1 (en) * 2018-05-31 2019-11-12 International Business Machines Corporation Transparent ultraviolet photodetector
CN108847443B (zh) * 2018-06-06 2020-08-11 华南师范大学 一种互补型阻变存储器及其制备方法
WO2020012392A1 (en) * 2018-07-13 2020-01-16 Silanna UV Technologies Pte Ltd Semiconductor-metal contacts with spontaneous and induced piezoelectric polarization
JP7062545B2 (ja) * 2018-07-20 2022-05-06 キオクシア株式会社 記憶素子
CN109285945B (zh) * 2018-08-24 2021-01-29 中国科学院半导体研究所 基于二维铁电半导体的非易失存储器及其制备方法
KR102146419B1 (ko) * 2018-10-18 2020-08-20 성균관대학교산학협력단 2 차원 소재를 포함하는 선택 소자
CN109273598B (zh) * 2018-11-30 2022-03-22 北京印刷学院 一种银纳米线复合石墨烯忆阻器及其制备方法
CN109560104A (zh) * 2018-12-20 2019-04-02 上海集成电路研发中心有限公司 一种相变存储器及其制备方法
US11374171B2 (en) 2019-06-17 2022-06-28 Samsung Electronics Co., Ltd. Memristor and neuromorphic device comprising the same
CN112825259A (zh) * 2019-11-20 2021-05-21 三星电子株式会社 非易失性存储器及其操作方法
CN114846628A (zh) * 2019-12-17 2022-08-02 三菱电机株式会社 电磁波检测器以及电磁波检测器集合体
KR102334049B1 (ko) * 2019-12-31 2021-12-03 고려대학교 산학협력단 반도체 소자 및 트랜지스터
KR20210119591A (ko) * 2020-02-28 2021-10-06 경희대학교 산학협력단 그래핀의 엣지를 이용한 저전력 셀렉터
KR102347349B1 (ko) * 2020-02-28 2022-01-04 경희대학교 산학협력단 그래핀의 엣지를 이용한 수직구조 저항메모리
US20230147241A1 (en) * 2020-06-15 2023-05-11 Mitsubishi Electric Corporation Electromagnetic wave detector and electromagnetic wave detector array
CN115803897A (zh) * 2020-06-17 2023-03-14 三菱电机株式会社 电磁波检测器以及电磁波检测器组件
US12052918B2 (en) * 2020-06-24 2024-07-30 The Regents Of The University Of Michigan Organic electroluminescent device comprising two-dimensional emissive layer
KR20220008991A (ko) * 2020-07-14 2022-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
JP7123282B1 (ja) * 2020-10-26 2022-08-22 三菱電機株式会社 電磁波検出器および電磁波検出器アレイ
CN112635614B (zh) * 2020-12-21 2024-09-06 华南理工大学 一种采用栅调制石墨烯/半导体肖特基结的光电探测器及制备方法
KR102451562B1 (ko) * 2021-03-23 2022-10-06 한국과학기술원 터널링 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
GB2606716B (en) 2021-05-14 2024-02-28 Paragraf Ltd A method of manufacturing a light emitting device and a light emitting device
KR20230030347A (ko) * 2021-08-25 2023-03-06 삼성전자주식회사 2차원 물질을 포함하는 전자 소자 및 그 제조 방법
EP4456145A1 (en) * 2021-12-22 2024-10-30 National Institute Of Advanced Industrial Science and Technology Electronic/optical device and manufacturing method therefor
JP7422963B1 (ja) * 2022-04-25 2024-01-26 三菱電機株式会社 電磁波検出器
US20230378372A1 (en) * 2022-05-19 2023-11-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing semiconductor device
KR102688944B1 (ko) * 2022-09-28 2024-07-29 울산과학기술원 스핀-전하 변환 제어 소자 및 이의 제조 방법
WO2024100784A1 (ja) * 2022-11-09 2024-05-16 三菱電機株式会社 電磁波検出器および電磁波検出器集合体
WO2024151277A1 (en) * 2023-01-13 2024-07-18 Georgia Tech Research Corporation Semiconducting graphene platform
KR102675108B1 (ko) * 2023-12-15 2024-06-14 주식회사 에이배리스터컴퍼니 배리스터 소자

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03222373A (ja) * 1990-01-26 1991-10-01 Matsushita Electric Works Ltd 光電変換素子および光入力メモリ素子
JPH09232526A (ja) * 1996-02-27 1997-09-05 Mitsubishi Chem Corp 光情報処理素子
JP2002083781A (ja) 2000-09-06 2002-03-22 Univ Tohoku 半導体デバイス
WO2004010552A1 (en) * 2002-07-19 2004-01-29 President And Fellows Of Harvard College Nanoscale coherent optical components
EP1636829B1 (en) 2003-06-12 2016-11-23 Georgia Tech Research Corporation Patterned thin film graphite devices
US7141727B1 (en) 2005-05-16 2006-11-28 International Business Machines Corporation Method and apparatus for fabricating a carbon nanotube transistor having unipolar characteristics
KR100687750B1 (ko) * 2005-09-07 2007-02-27 한국전자통신연구원 안티몬과 셀레늄 금속합금을 이용한 상변화형 메모리소자및 그 제조방법
EP2161755A1 (en) 2008-09-05 2010-03-10 University College Cork-National University of Ireland, Cork Junctionless Metal-Oxide-Semiconductor Transistor
JP2010141046A (ja) 2008-12-10 2010-06-24 Toshiba Corp 不揮発性半導体メモリ及び半導体記憶装置
KR101156620B1 (ko) 2009-04-08 2012-06-14 한국전자통신연구원 그라핀 채널층을 가지는 전계 효과 트랜지스터
KR101015828B1 (ko) 2009-07-09 2011-02-23 고려대학교 산학협력단 비휘발성 메모리 장치 및 그 제조 방법
SG183900A1 (en) 2010-03-04 2012-10-30 Univ Florida Semiconductor devices including an electrically percolating source layer and methods of fabricating the same
JP2011192667A (ja) 2010-03-11 2011-09-29 Toshiba Corp トランジスタおよびその製造方法
WO2012078759A2 (en) * 2010-12-07 2012-06-14 University Of Florida Research Foundation, Inc. Active matrix dilute source enabled vertical organic light emitting transistor
JP2014515181A (ja) 2011-03-22 2014-06-26 ユニバーシティ・オブ・マンチェスター トランジスタデバイスおよびその作製材料
KR101835005B1 (ko) 2011-04-08 2018-03-07 삼성전자주식회사 반도체소자 및 그 제조방법
KR101813181B1 (ko) * 2011-08-26 2017-12-29 삼성전자주식회사 튜너블 배리어를 포함하는 그래핀 전계효과 트랜지스터를 구비한 인버터 논리소자
KR101920712B1 (ko) 2011-08-26 2018-11-22 삼성전자주식회사 튜너블 배리어를 구비한 그래핀 스위칭 소자
KR20130053097A (ko) 2011-11-15 2013-05-23 한밭대학교 산학협력단 인쇄기술을 이용한 낸드 플래시 유기메모리 및 이의 제조방법
KR101952363B1 (ko) * 2012-04-03 2019-05-22 삼성전자주식회사 그래핀 반도체 소자 및 그 제조 방법, 그래핀 반도체 소자를 포함하는 유기 발광 표시 장치 및 기억 소자
KR101919425B1 (ko) 2012-10-09 2018-11-19 삼성전자주식회사 그래핀 채널을 포함한 터널링 전계효과 트랜지스터
EP2926376B1 (en) 2012-11-30 2017-11-08 University of Florida Research Foundation, Inc. Ambipolar vertical field effect transistor
KR101920724B1 (ko) 2012-12-11 2018-11-21 삼성전자주식회사 그래핀을 포함하는 전자 소자
KR101919426B1 (ko) * 2013-01-08 2018-11-19 삼성전자주식회사 그래핀 전자 소자 및 그 제조 방법
US9373685B2 (en) 2013-02-15 2016-06-21 Samsung Electronics Co., Ltd. Graphene device and electronic apparatus
KR102140148B1 (ko) 2013-11-29 2020-07-31 삼성전자주식회사 이차원 물질을 포함하는 메모리소자와 그 제조방법 및 동작방법
US9281475B2 (en) * 2014-05-28 2016-03-08 Taiwan Semiconductor Manufacturing Company Limited Resistive random-access memory (RRAM) with multi-layer device structure
KR102214833B1 (ko) 2014-06-17 2021-02-10 삼성전자주식회사 그래핀과 양자점을 포함하는 전자 소자
US9276092B1 (en) * 2014-10-16 2016-03-01 Micron Technology, Inc. Transistors and methods of forming transistors

Also Published As

Publication number Publication date
US20200161432A1 (en) 2020-05-21
KR102237826B1 (ko) 2021-04-08
US10680066B2 (en) 2020-06-09
JP2016025356A (ja) 2016-02-08
US11177352B2 (en) 2021-11-16
US20160020280A1 (en) 2016-01-21
CN105280813B (zh) 2019-06-14
KR20160010217A (ko) 2016-01-27
CN105280813A (zh) 2016-01-27

Similar Documents

Publication Publication Date Title
JP6783506B2 (ja) グラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置
US8946789B2 (en) Semiconductor device, method of manufacturing the same, and electronic device including the semiconductor device
Hu et al. Ambipolar 2D semiconductors and emerging device applications
CN106887449B (zh) 一种显示面板
JP6637526B2 (ja) ヘテロ構造及び該ヘテロ構造に由来する電子デバイス
Chai et al. Nanoscale bipolar and complementary resistive switching memory based on amorphous carbon
JP6619159B2 (ja) グラフェン及び量子点を含む電子素子
Kim et al. One Transistor–One Resistor Devices for Polymer Non‐Volatile Memory Applications
KR101497744B1 (ko) 나노튜브 가능한, 게이트 전압이 제어된 발광 다이오드
KR102140148B1 (ko) 이차원 물질을 포함하는 메모리소자와 그 제조방법 및 동작방법
KR102156320B1 (ko) 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자
US8716766B2 (en) Graphene semiconductor device, manufacturing method thereof, organic light emitting display, and memory including graphene semiconductor device
CN101030622A (zh) 非易失存储器件和非易失存储器阵列
Liu et al. Ferroelectric memory based on nanostructures
US20170323929A1 (en) Memory Apparatus and Method of Production Thereof
JP2006303507A (ja) 有機薄膜トランジスタ及びその製造方法
CN102282673A (zh) 用于透明电子装置的透明存储器
US9053932B2 (en) Methods of preparing graphene and device including graphene
KR102116978B1 (ko) 그래핀 소자 및 그 제조 방법
Qin et al. Advances in two-dimensional heterojunction for sophisticated memristors
KR101445568B1 (ko) 비선형 특성을 향상시킨 저항 스위칭 메모리 소자 및 그 제조 방법
JP6505799B2 (ja) 記憶装置
KR102102252B1 (ko) 반도체소자 및 그 제조 방법
Chai et al. Resistive switching of carbon-based RRAM with CNT electrodes for ultra-dense memory
Xu et al. Nanomaterials in nonvolatile resistive memory devices

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180619

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190611

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191112

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20191120

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20191213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201022

R150 Certificate of patent or registration of utility model

Ref document number: 6783506

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees