KR20160010217A - 그래핀 소자와 그 제조 및 동작방법과 그래핀 소자를 포함하는 전자장치 - Google Patents

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그래핀 소자와 그 제조 및 동작방법과 그래핀 소자를 포함하는 전자장치에 관해 개시되어 있다. 개시된 그래핀 소자는 다기능 소자(multifunction device)일 수 있다. 상기 그래핀 소자는 그래핀층과 이와 접하는 기능성 물질층을 포함할 수 있다. 상기 그래핀 소자는 스위칭소자/전자소자의 구조 내에 메모리소자, 압전소자 및 광전소자의 기능 중 적어도 하나를 가질 수 있다. 상기 기능성 물질층은 저항변화 물질, 상변화 물질, 강유전성 물질, 다중강성(multiferroic) 물질, 다중안정성 분자(multistable molecule), 압전 물질, 발광 물질 및 광활성 물질 중 적어도 하나를 포함할 수 있다.

Description

그래핀 소자와 그 제조 및 동작방법과 그래핀 소자를 포함하는 전자장치{Graphene device, methods of manufacturing and operating the same, and electronic apparatus including graphene device}
그래핀 소자와 그 제조 및 동작방법과 상기 그래핀 소자를 포함하는 전자장치에 관한 것이다.
이차원 물질(two-dimensional material)(2D material)은 원자들이 소정의 결정 구조를 이루고 있는 단층(single-layer) 또는 반층(half-layer)의 고체로, 대표적인 이차원 물질로 그래핀(graphene)이 있다. 그래핀은 탄소 원자들이 육방정계(hexagonal) 구조를 이루고 있는 단층(단원자층) 구조물이다. 그래핀은 실리콘(Si) 보다 100배 이상 빠른 전하 이동도(∼2×105㎠/Vs)를 갖고, 구리(Cu)보다 100배 이상 큰 전류 밀도(약 108A/㎠)를 가지며, 매우 큰 페르미 속도(Fermi velocity)(VF)를 가질 수 있다. 이러한 그래핀은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
위와 같은 이유로, 그래핀을 적용한 소자에 대한 연구가 진행되고 있다. 그런데, 그래핀을 적용한 소자에 대한 연구는 주로 단일 기능을 갖는 소자에 국한되어 있다. 다양한 기능이 요구되는 전자소자를 구현하기 위해서는, 서로 다른 기능을 갖는 복수의 소자가 필요하고 이들을 연결(결합)해야 하기 때문에, 공정 및 설계 면에서 다양한 어려움이 발생한다.
다기능(multifunction)을 갖는 그래핀 소자(graphene device)를 제공한다.
그래핀에 소정의 기능을 갖는 기능성 물질층을 결합하여 하나의 소자로 다양한 기능을 구현한 그래핀 소자를 제공한다.
스위칭소자/전자소자(ex, 트랜지스터)의 구조 내에 메모리소자(memory device), 압전소자(piezoelectric device) 및 광전소자(optoelectronic device)의 특성(기능) 중 적어도 하나를 갖는 그래핀 소자를 제공한다.
상기 그래핀 소자의 제조방법을 제공한다.
상기 그래핀 소자의 동작방법을 제공한다.
상기 그래핀 소자를 포함하는 전자장치/전자회로/논리소자를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 그래핀층; 상기 그래핀층의 제1 영역에 전기적으로 연결된 제1 전극; 상기 그래핀층의 제2 영역에 대응하도록 구비된 제2 전극; 상기 그래핀층과 상기 제2 전극 사이에 구비된 것으로, 비휘발성 메모리 특성 및 압전 특성 중 적어도 하나를 갖는 기능성층; 상기 그래핀층을 사이에 두고 상기 기능성층과 마주하도록 구비된 게이트; 및 상기 그래핀층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하는 그래핀 소자(graphene device)가 제공된다.
상기 기능성층은 저항변화 물질, 상변화 물질, 강유전성 물질, 다중강성(multiferroic) 물질, 다중안정성 분자(multistable molecule) 및 압전 물질 중 적어도 하나를 포함할 수 있다.
상기 기능성층은 전이금속 산화물(transition metal oxide)(TMO), 칼코게나이드(chalcogenide) 물질, 페로브스카이트(perovskite) 물질, 이차원 물질(2D material) 및 유기 물질 중 적어도 하나를 포함할 수 있다.
상기 그래핀 소자는 상기 기능성층과 상기 그래핀층 사이에 구비된 제1 삽입층; 및 상기 기능성층과 상기 제2 전극 사이에 구비된 제2 삽입층; 중 적어도 하나를 더 포함할 수 있다.
상기 제1 및 제2 삽입층은 반도체 또는 절연체일 수 있다.
상기 게이트 상에 상기 게이트절연층이 구비될 수 있고, 상기 게이트절연층 상에 상기 그래핀층이 구비될 수 있고, 상기 그래핀층 상에 서로 이격된 상기 제1 및 제2 전극이 구비될 수 있으며, 상기 그래핀층과 상기 제2 전극 사이에 상기 기능성층이 구비될 수 있다.
상기 그래핀층은 기판 상에 구비될 수 있고, 상기 그래핀층의 제1 영역 상에 상기 제1 전극이 구비될 수 있고, 상기 그래핀층의 제2 영역과 상기 기판 사이에 상기 제2 전극이 구비될 수 있고, 상기 제2 전극과 상기 그래핀층 사이에 상기 기능성층이 구비될 수 있고, 상기 기능성층 위쪽의 상기 그래핀층 상에 상기 게이트절연층 및 상기 게이트가 순차로 구비될 수 있다.
상기 기능성층은 n형 반도체 또는 p형 반도체를 포함할 수 있다.
상기 기능성층은 양극성(ambipolar) 반도체를 포함할 수 있다.
상기 기능성층은 측방으로(laterally) 배치된 복수의 층을 포함할 수 있고, 상기 복수의 층은 n형 반도체층 및 p형 반도체층을 포함할 수 있다.
상기 기능성층은 수직하게 적층된 복수의 층을 포함할 수 있고, 상기 복수의 층은 n형 반도체층 및 p형 반도체층을 포함할 수 있다.
상기 기능성층은 상변화 물질을 포함할 수 있고, 이 경우, 상기 기능성층과 상기 제2 전극 사이에 히팅 전극(heating electrode)이 구비될 수 있다.
상기 기능성층은 광전 변환 특성(optoelectronic conversion characteristic)을 가질 수 있다.
상기 그래핀층과 상기 제2 전극 사이에 제2 기능성층이 더 구비될 수 있다.
상기 제2 기능성층은, 예컨대, 광전 변환 특성(optoelectronic conversion characteristic)을 가질 수 있다.
상기 게이트, 상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 투명한 물질로 형성될 수 있다.
상기 그래핀 소자는 다기능 소자(multifunction device)일 수 있다.
본 발명의 다른 측면에 따르면, 제1 및 제2 그래핀층; 상기 제1 및 제2 그래핀층에 각각 전기적으로 연결된 제1 및 제2 전극요소; 상기 제1 그래핀층의 일부 및 상기 제2 그래핀층의 일부에 대응하도록 구비된 제3 전극요소; 상기 제3 전극요소와 상기 제1 그래핀층 사이에 구비된 제1 기능성층; 상기 제3 전극요소와 상기 제2 그래핀층 사이에 구비된 제2 기능성층; 상기 제1 및 제2 그래핀층과 이격된 게이트; 및 상기 게이트와 상기 제1 및 제2 그래핀층 사이에 게이트절연층;을 포함하고, 상기 제1 및 제2 기능성층 중 적어도 하나는 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 적어도 하나의 특성을 갖는 그래핀 소자가 제공된다.
상기 제1 및 제2 기능성층 중 하나는 n형 반도체일 수 있고, 상기 제1 및 제2 기능성층 중 다른 하나는 p형 반도체일 수 있다.
상기 그래핀 소자는 상보성(complementary) 인버터 구조를 가질 수 있다.
상기 그래핀 소자는 양극성(ambipolar) 트랜지스터 구조를 가질 수 있다.
상기 제1 및 제2 기능성층 중 적어도 하나는 발광 물질, 광활성 물질, 저항변화 물질, 상변화 물질, 강유전성 물질, 다중강성(multiferroic) 물질, 다중안정성 분자(multistable molecule) 및 압전 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 기능성층 중 적어도 하나는 Ⅲ-Ⅴ족 화합물, 전이금속 산화물(transition metal oxide)(TMO), 칼코게나이드(chalcogenide) 물질, 페로브스카이트(perovskite) 물질, 이차원 물질(2D material) 및 유기 물질 중 적어도 하나를 포함할 수 있다.
상기 그래핀 소자는 상기 제1 기능성층과 상기 제1 그래핀층 사이에 구비된 제1 삽입층, 상기 제1 기능성층과 상기 제3 전극요소 사이에 구비된 제2 삽입층, 상기 제2 기능성층과 상기 제2 그래핀층 사이에 구비된 제3 삽입층, 및 상기 제2 기능성층과 상기 제3 전극요소 사이에 구비된 제4 삽입층 중 적어도 하나를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 그래핀층; 상기 그래핀층의 제1 영역에 전기적으로 연결된 제1 전극; 상기 그래핀층의 제2 영역에 대응하도록 구비된 제2 전극; 상기 그래핀층과 상기 제2 전극 사이에 측방으로(laterally) 배치된 복수의 층을 포함하고, 상기 복수의 층 중 적어도 하나는 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 적어도 하나의 특성을 갖는 기능성층; 상기 그래핀층을 사이에 두고 상기 기능성층과 마주하도록 구비된 게이트; 및 상기 그래핀층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하는 그래핀 소자가 제공된다.
상기 복수의 층은 제1층 및 제2층을 포함할 수 있고, 상기 제1층은 n형 반도체일 수 있고, 상기 제2층은 p형 반도체일 수 있다.
상기 복수의 층은 제1층 및 제2층을 포함할 수 있고, 상기 제1층은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 하나의 특성을 가질 수 있다. 이 경우, 상기 제2층은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 다른 하나의 특성을 가질 수 있다.
상기 그래핀 소자는 상기 기능성층과 상기 그래핀층 사이에 구비된 제1 삽입층; 및 상기 기능성층과 상기 제2 전극 사이에 구비된 제2 삽입층; 중 적어도 하나를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 그래핀층; 상기 그래핀층의 제1 영역에 전기적으로 연결된 제1 전극; 상기 그래핀층의 제2 영역에 대응하도록 구비된 제2 전극; 상기 그래핀층과 상기 제2 전극 사이에 수직하게 적층된 복수의 층을 포함하고, 상기 복수의 층 각각은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 적어도 하나의 특성을 갖는 기능성층; 상기 그래핀층을 사이에 두고 상기 기능성층과 마주하도록 구비된 게이트; 및 상기 그래핀층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하는 그래핀 소자가 제공된다.
상기 복수의 층은 제1층 및 제2층을 포함할 수 있고, 상기 제1층은 n형 반도체일 수 있고, 상기 제2층은 p형 반도체일 수 있다.
상기 복수의 층은 제1층 및 제2층을 포함할 수 있고, 상기 제1층은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 하나의 특성을 가질 수 있다. 상기 제2층은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 다른 하나의 특성을 가질 수 있다.
상기 그래핀 소자는 상기 기능성층과 상기 그래핀층 사이에 구비된 제1 삽입층; 및 상기 기능성층과 상기 제2 전극 사이에 구비된 제2 삽입층; 중 적어도 하나를 더 포함할 수 있다.
다기능(multifunction)을 갖는 그래핀 소자를 구현할 수 있다. 그래핀에 기능성 물질층을 결합하여 우수한 성능을 가지면서 다양한 기능을 수행할 수 있는 그래핀 소자를 구현할 수 있다. 스위칭소자/전자소자(ex, 트랜지스터)의 구조 내에 메모리소자(memory device), 압전소자(piezoelectric device) 및 광전소자(optoelectronic device)의 특성/기능 중 적어도 하나를 갖는 그래핀 소자를 구현할 수 있다.
상기 그래핀 소자를 이용해서 다양한 전자장치/전자회로/논리소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 18은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 19는 도 18의 소자가 인버터로 사용되는 경우의 회로구성을 보여주는 회로도이다.
도 20은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 21a 내지 도 21c는 본 발명의 일 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 22는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 설명하기 위한 단면도이다.
도 23a 내지 도 23d는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 24a 내지 도 24e는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 25a 내지 도 25e는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 26a 내지 도 26d는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 27은 본 발명의 일 실시예에 따른 그래핀 소자의 동작시 전극들 사이에 인가되는 전압(Vds, Vgs)을 설명하기 위한 단면도이다.
도 28 내지 도 32는 도 27의 그래핀 소자를 동작하는 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
도 33은 본 발명의 다른 실시예에 따른 그래핀 소자의 동작시 전극들 사이에 인가되는 전압(Vds, Vgs)을 설명하기 위한 단면도이다.
도 34 내지 도 37은 도 33의 그래핀 소자를 동작하는 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
도 38은 본 발명의 다른 실시예에 따른 그래핀 소자의 동작시 전극들 사이에 인가되는 전압(Vds, Vgs)을 설명하기 위한 단면도이다.
도 39 내지 도 41은 도 38의 그래핀 소자를 동작하는 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
도 42는 본 발명의 다른 실시예에 따른 그래핀 소자의 동작시 전극들 사이에 인가되는 전압(Vds, Vgs)을 설명하기 위한 단면도이다.
도 43 및 도 44는 도 42의 그래핀 소자를 동작하는 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
도 45는 본 발명의 다른 실시예에 따른 그래핀 소자의 동작시 전극들 사이에 인가되는 전압(Vds, Vgs)을 설명하기 위한 단면도이다.
도 46 및 도 47은 도 45의 그래핀 소자를 동작하는 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
도 48은 본 발명의 다른 실시예에 따른 그래핀 소자의 동작시 전극들 사이에 인가되는 전압(Vds, Vgs)을 설명하기 위한 단면도이다.
도 49 및 도 50은 도 48의 그래핀 소자를 동작하는 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
이하, 본 발명의 실시예에 따른 그래핀 소자와 그 제조 및 동작방법과 그래핀 소자를 포함하는 전자장치를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 그래핀 소자를 보여주는 단면도이다. 본 실시예의 그래핀 소자는 다기능(multifunction) 그래핀 소자일 수 있다.
도 1을 참조하면, 본 실시예의 그래핀 소자는 그래핀층(GP10) 및 이에 접한 기능성층(F10)을 포함할 수 있다. 그래핀층(GP10)은 1∼100층(또는, 1∼10층) 정도의 그래핀을 포함할 수 있다. 즉, 그래핀층(GP10)은 단일 그래핀으로 구성되거나, 약 100층(또는, 약 10층) 이내의 복수의 그래핀이 적층된 구조를 가질 수 있다. 기능성층(F10)은 소정의 기능(들)을 갖는 층일 수 있다. 기능성층(F10)에 대해서는 추후에 보다 상세히 설명한다.
그래핀층(GP10)의 제1 영역에 전기적으로 연결된 제1 전극(E10)이 구비될 수 있다. 그래핀층(GP10)의 제2 영역에 대응하도록 구비된 제2 전극(E20)이 구비될 수 있다. 제1 전극(E10)은 소오스전극일 수 있고, 제2 전극(E20)은 드레인전극일 수 있다. 혹은, 제1 전극(E10)이 드레인전극, 제2 전극(E20)이 소오스전극일 수도 있다. 그래핀층(GP10)과 제2 전극(E20) 사이에 기능성층(F10)이 구비될 수 있다. 그래핀층(GP10)을 사이에 두고 기능성층(F10)과 마주하는 게이트(G10)가 구비될 수 있다. 그래핀층(G10)과 게이트(G10) 사이에 게이트절연층(GI10)이 구비될 수 있다.
필요에 따라, 기능성층(F10)과 그래핀층(GP10) 사이에 제1 삽입층(N10)이 구비될 수 있다. 또한, 기능성층(F10)과 제2 전극(E20) 사이에 제2 삽입층(N20)이 구비될 수 있다. 제1 및 제2 삽입층(N10, N20)은 반도체 또는 절연체일 수 있다. 또한, 제1 및 제2 삽입층(N10, N20)은 이차원 물질(two-dimensional material)(2D material)로 구성된 층이거나 이차원 물질이 아닌 다른 물질(bulk 물질)로 구성된 층일 수 있다. 제1 및 제2 삽입층(N10, N20) 중 어느 하나만 구비시키거나, 이들을 모두 구비시킬 수 있다. 제1 및 제2 삽입층(N10, N20)을 모두 구비시키는 경우, 이들은 서로 다른 특성을 갖거나, 동일한 특성을 가질 수 있다. 또한, 제1 및 제2 삽입층(N10, N20)을 모두 구비시키지 않을 수도 있다.
본 실시예에서는 게이트(G10) 상에 게이트절연층(GI10)이 구비될 수 있고, 게이트절연층(GI10) 상에 그래핀층(GP10)이 구비될 수 있다. 그래핀층(GP10) 상에 서로 이격된 제1 및 제2 전극(E10, E20)이 구비될 수 있다. 그래핀층(GP10)과 제2 전극(E20) 사이에 기능성층(F10)이 구비될 수 있다. 이때, 게이트(G10)는 일종의 기판과 같은 역할을 할 수 있다. 또는, 게이트(G10) 아래에 별도의 기판(미도시)이 더 구비될 수 있다.
기능성층(F10)은 소정의 기능(들)을 갖는 물질층으로, 반도체 혹은 유전체(절연체)를 포함할 수 있다. 기능성층(F10)은 비휘발성 메모리 특성(nonvolatile memory characteristic), 압전 특성(piezoelectric property) 및 광전 변환 특성(optoelectronic conversion characteristic) 중 적어도 하나의 특성(기능)을 가질 수 있다. 기능성층(F10)이 비휘발성 메모리 특성을 갖는 경우, 기능성층(F10)은 저항변화 물질, 상변화 물질, 강유전성 물질, 다중강성(multiferroic) 물질 및 다중안정성 분자(multistable molecule) 중 적어도 하나를 포함할 수 있다. 기능성층(F10)이 압전 특성을 갖는 경우, 기능성층(F10)은 소정의 압전 물질을 포함할 수 있다. 기능성층(F10)이 광전 변환 특성을 갖는 경우, 기능성층(F10)은 발광(light emission) 물질 또는 광활성(photoactive) 물질을 포함할 수 있다. 구체적인 예로, 기능성층(F10)은 전이금속 산화물(transition metal oxide)(TMO), 칼코게나이드(chalcogenide) 물질, 페로브스카이트(perovskite) 물질, Ⅲ-Ⅴ족 화합물 등을 포함할 수 있다. 또한, 기능성층(F10)은 이차원 물질(2D material) 또는 유기 물질을 포함할 수 있다. 기능성층(F10)은 TiOx, TaOx, NiOx, CuOx, ZnOx 등과 같은 전이금속 산화물을 포함하거나, Ge-Sb-Te, GeTe-Sb2Te3 등과 같은 칼코게나이드(chalcogenide) 물질을 포함하거나, SrTiO3, BaTiO3, PZT(lead zirconate titanate) 등과 같은 페로브스카이트(perovskite) 물질을 포함하거나, GaN, InAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함하거나, 그래핀 옥사이드(graphene oxide)와 같은 탄소계 화합물을 포함하거나, 로탁산(rotaxane) 등과 같은 유기 물질을 포함할 수 있다. 상기 TiOx, TaOx, NiOx, CuOx, 그래핀 옥사이드(graphene oxide)는 저항변화 물질일 수 있고, 상기 Ge-Sb-Te, GeTe-Sb2Te3는 상변화 물질일 수 있다. 상기 SrTiO3, BaTiO3, PZT는 강유전 물질일 수 있고, PZT는 강유전 물질이면서 압전 물질일 수 있다. 상기 ZnOx는 압전 특성을 가질 수 있고, 상기 로탁산(rotaxane)은 다중안정성 분자(multistable molecule)일 수 있다. 상기 GaN, InAs는 발광 물질일 수 있다. 또한, 기능성층(F10)은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2 등과 같은 이차원 물질을 포함할 수도 있다. 상기 이차원 물질은 광활성 물질 또는 발광 물질일 수 있다. 그러나, 전술한 구체적인 물질들은 예시적인 것이고, 그 밖에 다양한 물질들이 사용될 수 있다. 즉, 메모리 특성, 압전 특성, 광전 변환 특성 중 적어도 어느 하나를 가지면서, 그래핀층(GP10)과 더불어 트랜지스터의 채널을 형성할 수 있는 물질이면 어느 것이든 기능성층(F10)의 물질로 적용될 수 있다.
상기한 '전이금속 산화물'은 전이금속과 산소가 결합된 구조로 다양한 물질이 이에 포함되고, 이들은 트랜지스터의 채널 물질, 저항성 메모리 물질, 강유전성 물질, 압전 물질, 광전 변환 물질 등 다양한 적용 분야를 가질 수 있다. 따라서, 적절히 선택된 전이금속 산화물은 본 발명의 실시예에 따른 다기능 그래핀 소자의 구현에 유용하게 적용될 수 있다. 또한, 전이금속 산화물은 이차원 물질보다 제조의 용이성 및 대면적 공정으로의 응용성 측면에서 유리할 수 있다. 즉, 이차원 물질을 이용할 경우, 전이(transfer) 공정이 요구될 수 있고 대면적 공정이 어려울 수 있지만, 상기 전이금속 산화물을 사용하는 경우, 제조 및 가공/취급이 용이하고 대면적 공정으로의 적용이 용이할 수 있다. 따라서, 본 발명의 실시예에 따르면, 제조의 용이성 및 대면적 응용성 측면에서 유리한 그래핀 소자를 구현할 수 있다. 그러나, 본 실시예에서 기능성층(F10)의 물질은 상기한 전이금속 산화물로 한정되지 않으며, 앞서 언급한 다양한 물질들이 기능성층(F10)에 적용될 수 있다.
기능성층(F10)이 반도체인 경우, 기능성층(F10)은 n형 반도체 또는 p형 반도체를 포함할 수 있다. 예컨대, 전술한 예시 물질들 중에서 TiOx, TaOx, GaN, InAs 등은 n형 반도체일 수 있고, NiOx, CuOx 등은 p형 반도체일 수 있다. MoS2, MoSe2, MoTe2, WTe2 등은 n형 반도체일 수 있고, WS2 등은 p형 반도체일 수 있다. 또한, 기능성층(F10)은 양극성(ambipolar) 반도체를 포함할 수도 있다. 예컨대, WSe2 등은 양극성 반도체일 수 있다. 또한, 기능성층(F10)은 n형 반도체와 p형 반도체를 모두 포함할 수 있다. 이 경우, 기능성층(F10) 내에서 n형 반도체와 p형 반도체가 측방으로(laterally) 배치되거나, 수직하게(vertically) 적층될 수 있다. 이에 대해서는 추후에 도 11, 도 13 등을 참조하여 보다 상세히 설명한다. 한편, 기능성층(F10)의 두께는 수 Å 내지 수천 Å 정도일 수 있다. 예컨대, 기능성층(F10)은 약 4Å 내지 약 2000Å 정도의 두께를 가질 수 있다.
제1 및 제2 삽입층(N10, N20)을 사용하는 경우, 이들은 반도체 또는 절연체일 수 있다. 예컨대, 제1 및 제2 삽입층(N10, N20) 중 적어도 하나는 ALD(atomic layer deposition) 방법으로 형성한 Al2O3층과 같은 얇은 절연층이거나, 절연성 이차원 물질층인 h-BN(hexagonal boron nitride)층일 수도 있다. 또는, 제1 및 제2 삽입층(N10, N20) 중 적어도 하나는 전이금속 산화물로 형성되거나, 유기 반도체 또는 이차원 반도체일 수도 있다. 기능성층(F10)의 광전 변환 특성을 이용하는 경우, 즉, 기능성층(F10)이 발광층이거나 광활성층인 경우, 제1 및 제2 삽입층(N10, N20) 중 적어도 하나는 전하(전자/정공)의 수송(transport)을 도와주는 층일 수 있다. 다시 말해, 제1 및 제2 삽입층(N10, N20) 중 적어도 하나는 전자수송층이거나 정공수송층일 수 있다. 제1 삽입층(N10)이 전자수송층인 경우, 제2 삽입층(N20)은 정공수송층일 수 있고, 그 반대일 수도 있다. 그러나 여기서 언급한 제1 및 제2 삽입층(N10, N20)의 구체적인 물질 및 기능은 예시적인 것이고, 다양하게 변화될 수 있다.
게이트(G10)와 제1 및 제2 전극(E10, E20) 중 적어도 하나는 금속이나 금속화합물을 포함하거나, 그래핀과 같은 이차원 도전체를 포함하거나, 금속과 금속화합물 및 이차원 도전체 중 적어도 두 개의 조합을 포함할 수 있다. 또는, 게이트(G10)와 제1 및 제2 전극(E10, E20) 중 적어도 하나는 소정의 유기물층 내에 복수의 CNT(carbon nanotube)나 복수의 금속 나노와이어(metal nanowire) 또는 복수의 그래핀 후레이크(graphene flake)가 네트워크된 구조를 가질 수 있다. 이 경우, 그래핀 소자가 휘어지거나 소정 방향으로 늘어나더라도, 게이트(G10)와 제1 및 제2 전극(E10, E20)은 변형에 대해 유연하게 대처할 수 있고, 본래의 기능을 유지할 수 있다. 또한, 게이트(G10)와 제1 및 제2 전극(E10, E20) 중 적어도 하나는 투명한 물질로 구성될 수 있다. 기능성층(F10)의 광전 변환 특성을 이용하는 경우, 적어도 게이트(G10)와 제2 전극(E20)을 투명한 물질로 형성함으로써, 기능성층(F10)으로의 광의 접근 또는 기능성층(F10)으로부터의 광의 발산(추출)을 용이하게 만들 수 있다.
게이트절연층(GI10)은 이차원 절연체(ex, h-BN)로 형성되거나, 이차원 물질이 아닌 일반적인 절연 물질(ex, 실리콘 산화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄 산화물 등)로 형성될 수 있다. 게이트절연층(GI10)을 이차원 절연체인 h-BN으로 형성하는 경우, h-BN 상에 그래핀을 직접 성장(direct growth) 시킬 수 있기 때문에, 그래핀층(GP10)의 형성이 용이할 수 있다. 경우에 따라, 게이트절연층(GI10)은 유기 절연체로 형성될 수도 있다.
게이트(G10) 또는 게이트(G10)와 그 아래 구비되는 기판(미도시)이 플렉서블(flexible) 또는 스트레처블(stretchable)한 특성을 가질 때, 그래핀 소자는 플렉서블 소자 또는 스트레처블 소자로 작동할 수 있다. 또한, 게이트(G10) 또는 게이트(G10)와 그 아래 구비되는 기판(미도시)이 투명하고, 제1 및 제2 전극(E10, E20) 등의 나머지 구성요소들도 투명할 경우, 그래핀 소자는 투명 소자(transparent device)가 될 수 있다. 따라서, 본 발명의 실시예에 따른 그래핀 소자는 투명 소자, 플렉서블 소자, 스트레처블 소자 등으로 제조되어 다양하게 활용될 수 있다.
이하에서는, 본 발명의 실시예에 따른 그래핀 소자의 다양한 기능/특성에 대해 보다 구체적으로 설명한다.
스위칭소자(전자소자/트랜지스터)
본 발명의 실시예에서 제1 전극(E10)(ex, 소오스전극)과 제2 전극(E20)(ex, 드레인전극) 사이에 전압을 인가하고, 게이트(G10)에 소정의 전압(게이트전압)을 인가하면, 그래핀 소자는 스위칭소자(전자소자/트랜지스터)로서 작동할 수 있다. 게이트(G10)에 인가된 전압에 따라, 그래핀층(GP10)의 일함수가 달라질 수 있고, 그래핀층(GP10)과 기능성층(F10) 사이의 에너지 배리어(barrier)(즉, 전기적 배리어)의 높이가 조절될 수 있으며, 결과적으로, 그래핀 소자의 온/오프(on/off)가 제어될 수 있다. 상기 에너지 배리어의 높이를 높여줄 경우, 제1 전극(E10)과 제2 전극(E20) 사이에 전류가 실질적으로 흐르지 않는 오프(off) 상태가 될 수 있고, 상기 에너지 배리어의 높이를 낮춰줄 경우 제1 전극(E10)과 제2 전극(E20) 사이에 전류가 흐르는 온(on) 상태가 될 수 있다. 기능성층(F10)이 n형 반도체이면, 그래핀 소자는 n형 트랜지스터로 작동할 수 있고, 기능성층(F10)이 p형 반도체이면, 그래핀 소자는 p형 트랜지스터로 작동할 수 있으며, 기능성층(F10)이 양극성 반도체이면, 그래핀 소자는 양극성 트랜지스터로 작동할 수 있다. 기능성층(F10)이 유전층인 경우라도, 그래핀층(GP10)과 기능성층(F10) 사이의 에너지 배리어의 높이 조절에 의해 그래핀 소자의 온/오프(on/off)가 제어될 수 있다. 기능성층(F10)이 유전층인 경우, 기능성층(F10)을 비교적 얇은 두께(ex, 약 10 nm 이하 또는 약 5 nm 이하)로 형성함으로써, 터널링(tunneling) 효과에 의한 도전 특성을 얻을 수 있다. 위와 같은 이유로, 그래핀층(GP10)과 기능성층(F10)이 하나의 채널을 구성한다고 볼 수 있다. 그래핀층(GP10)과 기능성층(F10) 사이에 제1 삽입층(N10)이 구비되는 경우, 제1 삽입층(N10)이 반도체이면, 그래핀층(GP10)과 제1 삽입층(N10) 사이의 에너지 배리어를 게이트(G10)로 조절함으로써, 스위칭소자(전자소자/트랜지스터)의 특성을 구현할 수 있다. 만약, 제1 삽입층(N10)이 절연층인 경우, 제1 삽입층(N10)이 매우 얇은 두께(ex, 약 5 nm 이하)로 형성되면, 그래핀층(GP10)과 기능성층(F10) 사이의 에너지 배리어가 유지될 수 있고, 이 에너지 배리어의 높이를 조절하는 원리가 동일하게 이용될 수 있다. 또한, 제1 삽입층(N10)이 절연층일 때, 제1 삽입층(N10)이 매우 얇은 두께(ex, 약 5 nm 이하)로 형성되면, 제1 삽입층(N10)은 터널링층으로 작용할 수 있다. 제1 삽입층(N10)이 구비되는 경우, 그래핀층(GP10)과 제1 삽입층(N10) 및 기능성층(F10)이 하나의 채널을 구성한다고 볼 수 있다. 제1 및 제2 삽입층(N10, N20)이 모두 구비되는 경우, 그래핀층(GP10)과 기능성층(F10) 그리고 제1 및 제2 삽입층(N10, N20)이 하나의 채널을 구성한다고 할 수 있다. 이와 같이, 본 발명의 실시예에 따른 그래핀 소자는 스위칭소자(전자소자/트랜지스터)로 기능할 수 있기 때문에, 이를 이용해서 인버터(inverter) 등 다양한 논리소자를 구성할 수 있다.
비휘발성 메모리소자( nonvolatile memory device )
비휘발성 메모리소자로의 작동을 위해, 제1 전극(E10)과 제2 전극(E20) 사이에 세트(set) 전압 또는 리세트(reset) 전압을 인가하면, 기능성층(F10)의 저항이 변화되거나, 상(phase)이 변화되거나, 전기적 쌍극자(electric dipole)의 방향이 변화되거나, 분자 구조가 변화됨으로써, 그래핀층(GP10)과 제2 전극(E20) 사이의 저항 상태(즉, 저항 값)가 변화될 수 있다. 상기 기능성층(F10)의 저항이 변화되는 것은, 예컨대, 기능성층(F10) 내에 도전성 필라멘트(conducting filament)의 생성 또는 소멸에 의한 것일 수 있고, 이러한 원리로 저항성 메모리소자(resistive memory device)(즉, resistive random access memory;RRAM)가 구현될 수 있다. 상기 기능성층(F10)의 상(phase)이 변화되는 것은 비정질과 결정질 사이의 상변화를 의미할 수 있고, 이러한 원리로 상변화 메모리소자(phase-change memory device)(즉, phase-change random access memory;PRAM)가 구현될 수 있다. 상기 기능성층(F10)의 전기적 쌍극자(electric dipole)의 방향이 변화되는 것은 강유전체의 특성에 의한 것일 수 있고, 이러한 원리로 강유전성 메모리소자(ferroelectric memory device)(즉, ferroelectric random access memory;FRAM)가 구현될 수 있다. 상기 기능성층(F10)의 분자 구조가 변화되는 것은 다중안정성 분자(multistable molecule)의 특성에 의한 것일 수 있고, 이러한 원리로 분자 메모리소자(molecular memory device)/분자 스위치(molecular switch)를 구현할 수 있다. 이러한 비휘발성 메모리소자를 구현함에 있어서, 게이트(G10)에 소정의 전압을 인가함으로써, 기능성층(F10)의 저항 상태, 다시 말해, 그래핀층(GP10)과 제2 전극(E20) 사이의 저항 상태를 두 가지 이상의 상태(예컨대, 네 가지 상태)로 만들 수 있다. 이는 게이트(G10)에 인가된 전압에 의해서도 기능성층(F10)의 저항이 영향을 받을 수 있기 때문이다. 따라서, 게이트(G10)에 적절한 전압을 인가함으로써, 멀티-레벨(multi-level) 메모리소자를 구현할 수 있다. 또한, 게이트(G10)에 소정의 전압을 인가함으로써, 세트/리세트(set/reset) 전압을 변화시킬 수도 있다.
압전소자( piezoelectric device )
기능성층(F10)이 압전 특성을 갖는 경우, 기능성층(F10)의 기계적 변형에 의해 기능성층(F10) 내에 전기적 에너지가 발생할 수 있다. 즉, 그래핀 소자의 위·아래로 압력이 가해지거나 양옆으로 압력이 가해지면, 기능성층(F10) 내에 전기 에너지가 발생하여 그래핀층(GP10)과 제2 전극(E20) 사이, 결과적으로는, 제1 전극(E10)과 제2 전극(E20) 사이에 전압이 생성될 수 있다. 그래핀 소자는 플렉서블(flexible) 소자, 스트레처블(stretchable) 소자 또는 롤어블(rollable) 소자일 수 있으므로, 압전소자로의 응용에 적합할 수 있다. 이러한 압전소자의 기능에 의해, 그래핀 소자는 외부의 진동을 감지하는 센서(압전센서) 또는 외부의 진동에 의해 전기적 에너지를 하베스팅(harvesting)하는 에너지 하베스터(energy harvester)로 활용될 수 있다.
광전소자( optoelectronic device )
기능성층(F10)이 광전 변환 특성을 갖는 경우, 기능성층(F10)은 광학적 에너지를 전기적 에너지로 변환하는 특성 또는 전기적 에너지를 광학적 에너지로 변환하는 특성을 가질 수 있다. 기능성층(F10)이 광학적 에너지를 전기적 에너지로 변환하는 특성을 갖는 경우, 빛이 기능성층(F10)에 흡수되어 전자와 정공이 발생하고, 전자와 정공이 제2 전극(E20)과 그래핀층(GP10)으로 이동하여 전기적 에너지(전기적 신호)를 얻을 수 있다. 이러한 원리를 이용하면, 광발전소자(photovoltaic device), 광검출기(photodetector) 또는 포토트랜지스터(phototransistor)를 구현할 수 있다. 기능성층(F10)이 전기적 에너지를 광학적 에너지로 변환하는 특성을 갖는 경우, 그래핀층(GP10)과 제2 전극(E20) 사이에 전압을 인가하면, 기능성층(F10)에서 빛이 발생할 수 있다. 이러한 원리를 이용하면, LED(light emitting diode), LD(laser diode)와 같은 발광소자(luminous device or light emitting device)를 구현할 수 있다. 따라서, 그래핀 소자는 발광 트랜지스터(light emitting transistor)라고 할 수 있다. 또한, 게이트(G10)에 인가되는 전압에 따라, 기능성층(F10)의 발광 특성 또는 광발전 특성이 조절될 수 있다. 따라서, 본 발명의 실시예에 따른 그래핀 소자는 발광 특성 또는 광발전 특성이 용이하게 조절될 수 있는 소자일 수 있다.
기능성층(F10)은 물질에 따라 밴드갭(bandgap)을 큰 폭으로 조절할 수 있다. 즉, 밴드갭에 대응하는 빛의 파장을 자외선(ultraviolet ray) 영역(약 400 nm 이하)에서 가시광선 영역(약 400∼700 nm), 적외선(infrared ray) 영역(∼2000 nm)까지 변화시킬 수 있다. 기능성층(F10)의 밴드갭은 0.4∼4 eV의 범위를 가질 수 있다. 또한, 기능성층(F10)의 두께를 증가시킴으로써, 광흡수율을 용이하게 증가시킬 수 있다. 기능성층(F10)이 이차원 물질인 경우, 제어할 수 있는 밴드갭 폭이 상대적으로 좁고, 상기 이차원 물질이 단일층(monolayer)이 아니면 간접 밴드갭(indirect bandgap)이 형성될 수 있다. 또한, 기능성층(F10)이 이차원 물질인 경우, 기능성층(F10)의 두께 제어가 용이하지 않을 수 있다. 이런 점에서, 기능성층(F10)을 이차원 물질이 아닌 다른 물질(bulk 물질)로 형성하는 것이 광전소자로의 응용에 유리한 부분이 있을 수 있다. 부가해서, 제조의 용이성 및 대면적 공정으로의 응용성 측면에서도 이차원 물질보다 비이차원 물질이 유리할 수 있다.
본 발명의 실시예에 따르면, 그래핀층(GP10)과 기능성층(F10)을 사용하는 것과 관련해서, 이동도(mobility), 온/오프 비(on/off ratio) 등의 측면에서 우수한 성능을 갖는 스위칭소자(전자소자/트랜지스터) 뿐 아니라, 이 구조 내에 다양한 기능(ex, 메모리 기능, 압전 기능, 광전 기능) 중 적어도 하나를 갖는 '다기능 그래핀 소자'를 구현할 수 있다. 다시 말해, 본 발명의 실시예에 따른 그래핀 소자는 스위칭소자(트랜지스터)의 기능을 가지면서, 그와 더불어 다른 소자의 기능, 예컨대, 메모리소자, 압전소자 또는 광전소자의 기능을 갖는 다기능 소자일 수 있다. 상기 그래핀 소자는 스위칭소자(트랜지스터)의 기능 및 메모리소자의 기능을 갖거나, 스위칭소자(트랜지스터)의 기능 및 압전소자의 기능을 갖거나, 스위칭소자(트랜지스터)의 기능 및 광전소자의 기능을 가질 수 있다. 또한, 본 발명의 실시예에 따른 그래핀 소자는 스위칭소자(트랜지스터)의 기능을 가지면서, 메모리소자, 압전소자 및 광전소자의 특성 중 적어도 두 개를 동시에 가질 수도 있다. 이는 기능성층(F10)이 메모리 특성, 압전 특성 및 광전 변환 특성 중 하나 이상의 특성을 가질 수 있기 때문이다. 또한, 복수의 기능성층을 사용하여, 복수의 기능을 구현할 수도 있다. 이에 대해서는, 추후에 도 16 및 도 17 등을 참조하여 보다 상세히 설명한다.
이와 같이 본 발명의 실시예에 따르면, 하나의 소자 내에 복수의 기능을 갖는 다기능 소자를 구현하므로, 이와 관련하여 다양한 장점을 가질 수 있다. 기존의 단일 기능을 갖는 소자를 사용할 경우, 다양한 기능이 요구되는 전자소자를 구현하기 위해서는, 서로 다른 기능을 갖는 복수의 소자가 필요하고 이들을 연결(결합)해야 하기 때문에, 공정 및 설계 면에서 다양한 어려움이 발생한다. 그러나, 본 발명의 실시예에 따른 그래핀 소자는 하나의 소자로 다양한 기능을 구현하므로, 공정 및 설계 등의 측면에서 매우 유리한 조건을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 도 1의 그래핀 소자의 구조는 다양하게 변형될 수 있다. 그 일례가 도 2에 도시되어 있다.
도 2를 참조하면, 기판(SUB11) 상에 그래핀층(GP11)이 구비될 수 있다. 그래핀층(GP11)의 제1 영역 상에 제1 전극(E11)이 구비될 수 있다. 그래핀층(GP11)의 제2 영역과 기판(SUB11) 사이에 제2 전극(E21)이 구비될 수 있다. 제2 전극(E21)과 그래핀층(GP11) 사이에 기능성층(F11)이 구비될 수 있다. 기능성층(F11) 위쪽의 그래핀층(GP11) 상에 게이트절연층(GI11) 및 게이트(G11)가 순차로 구비될 수 있다. 또한, 기능성층(F11)과 그래핀층(GP11) 사이에 제1 삽입층(N11) 및 기능성층(F11)과 제2 전극(E21) 사이에 제2 삽입층(N21) 중 적어도 하나가 선택적으로(optionally) 더 구비될 수 있다. 도 2의 그래핀층(GP11), 기능성층(F11), 제1 전극(E11), 제2 전극(E21), 게이트(G11), 게이트절연층(GI11), 제1 삽입층(N11) 및 제2 삽입층(N21)의 물질/특성은 각각 도 1의 그래핀층(GP10), 기능성층(F10), 제1 전극(E10), 제2 전극(E20), 게이트(G10), 게이트절연층(GI10), 제1 삽입층(N10) 및 제2 삽입층(N20)의 그것과 동일하거나 유사할 수 있다. 기판(SUB11)은 절연 물질을 포함할 수 있고, 필요에 따라, 플렉서블(flexible)하거나 스트레처블(stretchable) 할 수 있다.
도 2의 구조는 도 3과 같이 변형될 수도 있다. 도 3은 본 발명의 다른 실시예에 따른 그래핀 소자의 단면도이다.
도 3을 참조하면, 기판(SUB11') 상에 제2 전극(E21')이 구비될 수 있고, 제2 전극(E21')을 덮는 기능성층(F11')이 구비될 수 있다. 기능성층(F11') 상에 기능성층(F11')의 일부(ex, 중앙부)를 노출시키는 개구부를 갖는 절연층(IL11')이 구비될 수 있다. 절연층(IL11') 및 그와 인접한 기판(SUB11') 영역 상에 그래핀층(GP11')이 구비될 수 있다. 그래핀층(GP11')은 절연층(IL11')의 상기 개구부에 의해 노출된 기능성층(F11') 부분에 접할 수 있다. 제2 전극(E21') 위쪽의 그래핀층(GP11') 상에 게이트절연층(GI11') 및 게이트(G11')가 순차로 구비될 수 있다. 도시하지는 않았지만, 기능성층(F11')과 제2 전극(E21') 사이에 제1 삽입층이 구비될 수 있고, 기능성층(F11')과 그래핀층(GP11') 사이에 제2 삽입층이 구비될 수 있다.
도 2의 구조는 도 4와 같이 변형될 수도 있다. 도 4는 본 발명의 다른 실시예에 따른 그래핀 소자의 단면도이다. 도 4의 실시예는 도 2의 구조에 절연층(IL11")이 부가된 구조일 수 있다.
도 4를 참조하면, 제1 전극(E11) 아래에서 그래핀층(GP11")을 받쳐주는 절연층(IL11")이 구비될 수 있다. 절연층(IL11")은 기판(SUB11)과 그래핀층(GP11") 사이에 구비될 수 있고, 기능성층(F11) 또는 제1 삽입층(N11)과 유사한 높이를 가질 수 있다. 절연층(IL11")은 제2 전극(E21) 및 기능성층(F11)의 측면에 접촉될 수 있다. 절연층(IL11")에 의해 그래핀층(GP11")은 평탄한 구조 또는 비교적 평탄한 구조를 가질 수 있다.
도 5는 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다. 본 실시예에서 기능성층(F12)은 기본적으로 비휘발성 메모리 특성 또는 압전 특성을 가질 수 있다.
도 5를 참조하면, 게이트(G12) 상에 게이트절연층(GI12) 및 그래핀층(GP12)이 구비될 수 있다. 그래핀층(GP12)의 제1 영역 상에 제1 전극(E12)이 구비될 수 있다. 그래핀층(GP12)의 제2 영역 상에 제2 전극(E22)이 구비될 수 있다. 그래핀층(GP12)과 제2 전극(E22) 사이에 기능성층(F12)이 구비될 수 있다. 기능성층(F12)은 비휘발성 메모리 특성 또는 압전 특성을 가질 수 있다. 기능성층(F12)이 비휘발성 메모리 특성을 갖는 경우, 본 실시예의 그래핀 소자는 RRAM, FRAM, 분자 메모리(분자 스위치)의 단위 소자가 될 수 있다. 예컨대, 상기 RRAM을 구현하기 위해, 기능성층(F12)은 TiOx, TaOx, NiOx, CuOx, 그래핀 옥사이드(graphene oxide) 등을 포함할 수 있고, 상기 FRAM을 구현하기 위해, 기능성층(F12)은 SrTiO3, BaTiO3, PZT 등의 페로브스카이트(perovskite) 물질을 포함할 수 있으며, 상기 분자 메모리(분자 스위치)를 구현하기 위해, 기능성층(F12)은 로탁산(rotaxane) 등과 같은 다중안정성 분자(multistable molecule)를 포함할 수 있다. 기능성층(F12)과 그래핀층(GP12) 사이에 에너지 배리어가 형성될 수 있고, 제1 전극(E12)과 제2 전극(E22) 사이에 인가되는 전압에 따라 기능성층(F12)의 저항 상태가 변회될 수 있다. 이러한 저항 상태는 게이트(G12)에 인가되는 전압에 따라 두 개 이상의 다양한 값을 가질 수 있다. 기능성층(F12)이 압전 특성을 갖는 경우, 그래핀 소자는 외부의 압력이나 스트레스 등에 의한 기계적 변형에 의해 제1 전극(E12)과 제2 전극(E22) 사이에 전압을 발생시키는 소자(즉, 압전소자)가 될 수 있다. 이때, 기능성층(F12)은 PZT와 같은 페로브스카이트(perovskite) 물질을 포함하거나, ZnOx와 같은 전이금속 산화물을 포함할 수 있다. 또한, 본 실시예에서 기능성층(F12)은 이차원 물질을 포함할 수도 있다. 도시하지는 않았지만, 기능성층(F12)과 그래핀층(GP12) 사이에 제1 삽입층이 구비될 수 있고, 기능성층(F12)과 제2 전극(E22) 사이에 제2 삽입층이 구비될 수 있다.
부가해서, 도 5의 소자는 광전소자(optoelectronic device)로도 활용될 수 있는데, 이를 위해, 제2 전극(E22) 및 게이트(G12) 중 적어도 하나는 투명한 물질로 형성될 수 있다. 또한, 제1 전극(E12)도 투명한 물질로 형성될 수 있다. 도 6은 도 5의 소자를 광전소자로 활용하는 경우, 광(L1)이 기능성층(F12)으로 입사하는 것을 보여준다. 도시하지는 않았지만, 기능성층(F12)은 발광 특성을 가질 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다. 본 실시예에서 기능성층(F13)은 상변화 물질을 포함할 수 있고, 이를 포함하는 그래핀 소자는 상변화 메모리 특성을 가질 수 있다.
도 7을 참조하면, 그래핀층(GP13)과 제2 전극(E23) 사이에 기능성층(F13)이 구비될 수 있다. 기능성층(F13)은 상변화 물질을 포함할 수 있다. 상기 상변화 물질은, 예컨대, Ge-Sb-Te, GeTe-Sb2Te3 등과 같은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 이 경우, 기능성층(F13)과 제2 전극(E23) 사이에 히팅 전극(heating electrode)(H13)이 더 구비될 수 있다. 히팅 전극(H13)은 기능성층(F13) 및 제2 전극(E23)보다 좁은 폭을 가질 수 있다. 히팅 전극(H13)은 절연층(IL13) 내에 구비될 수 있다. 즉, 기능성층(F13)과 제2 전극(E23) 사이에 절연층(IL13)이 구비되고, 절연층(IL13) 내에 기능성층(F13)과 제2 전극(E23)을 연결하는 히팅 전극(H13)이 구비될 수 있다. 히팅 전극(H13)은 로드(rod) 형태 또는 그와 유사한 형태를 가질 수 있다. 히팅 전극(H13)은 기능성층(F13)의 일부 영역을 보다 용이하게 가열하기 위해 구비될 수 있다. 히팅 전극(H13)과 콘택된 기능성층(F13)의 일부(이하, 제1 영역)가 결정화 온도 이상으로 가열되면, 상기 제1 영역에 결정상이 성장하여 기능성층(F13)의 저항이 감소할 수 있다. 또한, 상기 제1 영역의 온도가 녹는점(melting point) 이상이 되면, 상기 제1 영역에 비정질상이 형성되면서 기능성층(F13)의 저항이 증가할 수 있다. 이와 같이, 기능성층(F13)이 상변화 물질을 포함하는 경우, 본 실시예의 그래핀 소자는 PRAM의 단위 소자가 될 수 있다. 도 7에서 미설명된 게이트(G13), 게이트절연층(GI13), 제1 전극(E13) 등은 도 1의 대응하는 요소들과 동일하거나 유사할 수 있다. 또한, 도시하지는 않았지만, 기능성층(F13)과 그래핀층(GP13) 사이에 삽입층이 더 구비될 수 있다.
부가해서, 도 7의 소자는 광전소자(optoelectronic device)로도 활용될 수 있는데, 이를 위해, 제2 전극(E23) 및 게이트(G13) 중 적어도 하나는 투명한 물질로 형성될 수 있다. 또한, 제1 전극(E13)도 투명한 물질로 형성될 수 있다. 도 8은 도 7의 소자를 광전소자로 활용하는 경우, 광(L1)이 기능성층(F13)으로 입사하는 것을 보여준다. 도시하지는 않았지만, 기능성층(F13)은 발광 특성을 가질 수도 있다.
도 9는 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다. 본 실시예의 그래핀 소자는 유니폴라(unipolar) 트랜지스터의 특성을 가질 수 있다.
도 9를 참조하면, 그래핀층(GP14)과 제2 전극(E24) 사이의 기능성층(F14)은 n형 반도체 또는 p형 반도체일 수 있다. 게이트(G14), 게이트절연층(GI14), 제1 전극(E14) 등은 도 1의 대응하는 요소들과 동일하거나 유사할 수 있다. 기능성층(F14)이 n형 반도체인 경우, 기능성층(F14)의 전자친화도(electron affinity)는 3.0∼4.5 eV 정도로 그래핀의 페르미(Fermi) 에너지레벨(약 4.5 eV)보다 위쪽으로 약 1.5 eV 까지 차이가 있다. 이때, 그래핀 소자는 n형 트랜지스터로 작동할 수 있다. 즉, 게이트전압이 양(+)의 값일 때, 그래핀 소자가 턴-온(turn-on) 될 수 있다. 기능성층(F14)이 p형 반도체인 경우, 기능성층(F14)의 전자친화도(electron affinity)와 밴드갭(bandgap)의 합은 4.5∼6.0 eV 정도로 그래핀의 페르미(Fermi) 에너지레벨(약 4.5 eV)보다 아래쪽으로 약 1.5 eV 까지 차이가 있다. 이때, 그래핀 소자는 p형 트랜지스터로 작동할 수 있다. 즉, 게이트전압이 음(-)의 값일 때, 그래핀 소자가 턴-온(turn-on) 될 수 있다.
도 9의 소자는 광전소자(optoelectronic device)로 활용될 수 있다. 이를 위해, 제2 전극(E24) 및 게이트(G14) 중 적어도 하나는 투명한 물질로 형성될 수 있다. 또한, 제1 전극(E14)도 투명한 물질로 형성될 수 있다. 도 10은 도 9의 소자를 광전소자로 활용하는 경우, 광(L1)이 기능성층(F14)으로 입사하는 것을 보여준다. 외부에서 광(L1)이 기능성층(F14)에 흡수되어 엑시톤(exciton)이 발생할 수 있고, 전자와 정공이 제2 전극(E24)과 그래핀층(GP14) 쪽으로 분리되어 전기 신호를 얻을 수 있다. 이때, 그래핀층(GP14)과 기능성층(F14) 및 제2 전극(E24) 사이의 에너지 밴드 구조에 따라, 상기 전자와 정공의 이동 특성이 달라질 수 있다. 이러한 본 실시예의 그래핀 소자는 광발전소자(photovoltaic device), 광검출기(photodetector) 또는 포토트랜지스터(phototransistor)의 기능을 가질 수 있다. 본 실시예에서는 그래핀층(GP14)과 기능성층(F14)이 하나의 채널을 형성한다고 할 수 있다. 기능성층(F14)의 물질에 따라, 기능성층(F14)의 밴드갭(bandgap)은 달라질 수 있고, 상기 밴드갭에 해당되는 빛의 파장도 달라질 수 있다. 상기 빛의 파장의 범위는, 예컨대, 300 nm 내지 3000 nm 정도일 수 있다. 도시하지는 않았지만, 기능성층(F14)은 발광 특성을 가질 수 있고, 이 경우, 그래핀 소자는 발광소자로 사용될 수 있다.
부가해서, 도 9 및 도 10의 그래핀 소자에서 기능성층(F14)은 양극성(ambipolar) 반도체 특성을 갖는 물질을 포함할 수 있다. 이때, 기능성층(F14)은 n형 반도체 및 p형 반도체의 특성을 모두 가질 수 있고, 그래핀 소자는 양극성 트랜지스터로 동작할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다. 본 실시예의 그래핀 소자는 양극성(ambipolar) 트랜지스터의 특성을 가질 수 있다.
도 11을 참조하면, 기능성층(F15)은 측방으로(laterally) 배치된 복수의 층(f1, f2)을 포함할 수 있다. 예컨대, 기능성층(F15)은 측방으로 배치된 제1층(f1) 및 제2층(f2)을 포함할 수 있다. 제1층(f1) 및 제2층(f2) 중 어느 하나는 n형 반도체일 수 있고, 다른 하나는 p형 반도체일 수 있다. 도 11에는 제1층(f1)이 n형 반도체이고, 제2층(f2)이 p형 반도체인 경우가 도시되어 있다. 게이트(G15), 게이트절연층(GI15), 그래핀층(GP15), 제1 전극(E15) 및 제2 전극(E25)은 도 1의 대응하는 요소들과 동일하거나 유사할 수 있다.
도 11의 그래핀 소자는 양극성 소자로 작동할 수 있다. 제1 전극(소오스)(E15)과 제2 전극(드레인)(E25) 사이에 소정의 전압을 인가한 상태에서, 게이트(G15)에 양(+)의 전압을 인가하면 n형 반도체인 제1층(f1)에 채널이 형성되면서 그래핀 소자가 턴-온(turn-on) 될 수 있고, 게이트(G15)에 음(-)의 전압을 인가하면 p형 반도체인 제2층(f2)에 채널이 형성되면서 그래핀 소자가 턴-온(turn-on) 될 수 있다. 이러한 양극성 소자로의 동작을 위해서는, 제1 전극(E15)과 제2 전극(E25) 사이에 인가되는 상기 전압의 크기가 작고, 순방향 누설 전류(forward leakage current)가 작은 것이 바람직할 수 있다.
도 12는 도 11의 소자를 광전소자(optoelectronic device)로 활용하는 경우를 보여준다. 도 12에서 제2 전극(E25) 및 게이트(G15) 중 적어도 하나는 투명한 물질로 형성될 수 있다. 또한, 제1 전극(E15)도 투명한 물질로 형성될 수 있다. 광(L1)이 기능성층(F15)으로 입사하여 그에 따라 전기적 에너지가 발생할 수 있다. 도 12의 실시예의 경우, 기능성층(F15)에 복수의 층(f1, f2)을 사용하기 때문에, 흡수할 수 있는 빛의 범위가 넓어질 수 있고, 광전 변환 효율이 증가할 수 있다. 예컨대, 기능성층(F15)에서 흡수할 수 있는 빛의 범위는 자외선에서 적외선 영역까지일 수 있다. 기능성층(F15)은 측방으로 배치된 세 개 이상의 층을 포함할 수도 있다.
도 13은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다. 본 실시예의 그래핀 소자는, 예컨대, 광전소자(optoelectronic device)의 기능을 가질 수 있다.
도 13을 참조하면, 기능성층(F16)은 수직하게 적층된 복수의 층(f10, f20)을 포함할 수 있다. 예컨대, 기능성층(F16)은 수직하게 적층된 제1층(f10) 및 제2층(f20)을 포함할 수 있다. 제1층(f10) 및 제2층(f20) 중 하나는 p형 반도체일 수 있고, 다른 하나는 n형 반도체일 수 있다. 여기서는, 제1층(f10)이 p형 반도체이고, 제2층(f20)이 n형 반도체인 경우가 도시되어 있다. 기능성층(F16)과 그래핀층(GP16) 사이에 제1 삽입층(N16)이 구비될 수 있고, 기능성층(F16)과 제2 전극(E26) 사이에 제2 삽입층(N26)이 구비될 수 있다. 제1 및 제2 삽입층(N16, N26)은 전하(전자/정공)의 수송을 돕는 역할을 할 수 있다. 제1 및 제2 삽입층(N16, N26)은 전자수송층 또는 정공수송층으로, 유기 반도체 또는 무기 반도체로 형성될 수 있다. 또는, 제1 및 제2 삽입층(N16, N26)은 h-BN과 같은 이차원 절연체로 형성될 수 있다. 이 경우, h-BN은 매우 얇은 두께를 갖기 때문에, 제1 및 제2 삽입층(N16, N26)은 터널링층(tunneling layer)으로 작용할 수 있다. 제1 및 제2 삽입층(N16, N26)을 구비시키는 것은 선택적인(optional) 것일 수 있다.
도 14는 도 13의 그래핀 소자가 발광소자(light emitting device)의 기능을 갖는 경우를 보여주고, 도 15는 도 13의 그래핀 소자가 광발전소자(photovoltaic device)의 기능을 갖는 경우를 보여준다. 도 14에서 참조번호 L2는 기능성층(F16)에서 방출되는 광을 나타낸다. 제1 전극(E16)과 제2 전극(E26) 사이에 소정의 전압을 인가하면, 전기발광(electroluminescence)(EL) 효과에 의해 기능성층(F16)에서 광(L2)이 방출될 수 있다. 이때, 게이트(G16)에 인가되는 전압을 조절하여, 발광 특성을 변화시키거나, 발광 동작을 온/오프(on/off) 할 수 있다. 도 15의 그래핀 소자에서는 기능성층(F16)에 광(L1)이 조사됨에 따라, 기능성층(F16)에서 전기적 에너지가 발생될 수 있다. 도 14에서 기능성층(F16)은 무기 발광 물질 또는 유기 발광 물질을 포함할 수 있고, 도 15에서 기능성층(F16)은 무기 광활성 물질 또는 유기 광활성 물질을 포함할 수 있다. 상기 무기 발광 물질은, 예컨대, GaN, InAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 도 15의 그래핀 소자는 광검출기(photodetector) 또는 포토트랜지스터(phototransistor) 등으로 응용될 수 있다. 도 14 및 도 15에서 게이트(G16) 및 제2 전극(E26) 중 적어도 하나는 투명 전극일 수 있고, 제1 전극(E16)도 투명 전극일 수 있다.
부가해서, 도 14 및 도 15의 구조에서 기능성층(F16)은 수직하게 배치된(적층된) 세 개 이상의 층을 포함할 수도 있다. 이때, 기능성층(F16)은 활성층(발광층 또는 광활성층), n형 반도체층, p형 반도체층 등을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 서로 다른 기능을 갖는 복수의 기능성층을 사용할 수도 있다. 즉, 제1 기능을 갖는 제1 기능성층 및 제2 기능을 갖는 제2 기능성층을 하나의 소자에 적용할 수 있고, 필요에 따라, 제3 기능을 갖는 제3 기능성층을 더 적용할 수도 있다. 도 16 및 도 17은 서로 다른 기능을 갖는 복수의 기능성층을 사용하는 경우를 예시적으로 보여주는 단면도이다. 도 16 및 도 17의 구조는 각각 도 11 및 도 13과 유사할 수 있다.
도 16을 참조하면, 그래핀층(GP17)과 제2 전극(E27) 사이에 측방으로 배치된 복수의 기능성층(F17a, F17b)이 구비될 수 있다. 복수의 기능성층(F17a, F17b)은, 예컨대, 제1 기능성층(F17a) 및 제2 기능성층(F17b)을 포함할 수 있다. 제1 기능성층(F17a)은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 하나의 특성을 가질 수 있고, 제2 기능성층(F17b)은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 다른 하나의 특성을 가질 수 있다. 이 경우, 도 16의 그래핀 소자는 스위칭소자(전자소자/트랜지스터)의 기능을 가지면서, 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 두 개의 기능을 더 가질 수 있다. 도 16에서 참조번호 G17, GI17, E17은 각각 게이트, 게이트절연층 및 제1 전극을 나타낸다.
도 17을 참조하면, 그래핀층(GP18)과 제2 전극(E28) 사이에 수직으로 적층된(배치된) 복수의 기능성층(F18a, F18b)이 구비될 수 있다. 복수의 기능성층(F18a, F18b)은, 예컨대, 제1 기능성층(F18a) 및 제2 기능성층(F18b)을 포함할 수 있다. 제1 기능성층(F18a)은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 하나의 특성을 가질 수 있고, 제2 기능성층(F18b)은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 다른 하나의 특성을 가질 수 있다. 이 경우, 도 17의 그래핀 소자는 스위칭소자(전자소자/트랜지스터)의 기능을 가지면서, 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 두 개의 기능을 더 가질 수 있다. 도 17에서 참조번호 G18, GI18, E18은 각각 게이트, 게이트절연층 및 제1 전극을 나타낸다.
도 16 및 도 17의 그래핀 소자는 세 개 이상의 기능성층을 포함할 수도 있다. 또한, 도 16의 기능성층(F17a, F17b)의 적어도 일부와 도 17의 기능성층(F18a, F18b)의 적어도 일부를 결합하여 사용할 수도 있다. 이를 통해, 다양한 그래핀 소자를 구현할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 18을 참조하면, 제1 그래핀층(GP1)과 제2 그래핀층(GP2)이 구비될 수 있다. 제1 및 제2 그래핀층(GP1, GP2)은, 예컨대, 옆으로 상호 이격하여 배치될 수 있다. 제1 그래핀층(GP1)의 제1 영역에 전기적으로 연결된 제1 전극요소(E1)가 구비될 수 있다. 제2 그래핀층(GP2)의 제1 영역에 전기적으로 연결된 제2 전극요소(E2)가 구비될 수 있다. 제1 그래핀층(GP1)의 일부(제2 영역) 및 제2 그래핀층(GP2)의 일부(제2 영역)에 대응하는 제3 전극요소(E3)가 구비될 수 있다. 제3 전극요소(E3)는 제1 전극요소(E1)와 제2 전극요소(E2) 사이에, 이들과 이격하여 배치될 수 있다. 제3 전극요소(E3)와 제1 그래핀층(GP1) 사이에 제1 기능성층(F1)이 구비될 수 있다. 제3 전극요소(E3)와 제2 그래핀층(GP2) 사이에 제2 기능성층(F2)이 구비될 수 있다. 제1 및 제2 기능성층(F1, F2)은 상호 이격될 수 있지만, 서로 접촉될 수도 있다. 여기서는, 제1 및 제2 기능성층(F1, F2)이 상호 이격된 경우를 도시하였다. 이 경우, 제1 및 제2 기능성층(F1, F2) 사이 및 제1 및 제2 그래핀층(GP1, GP2) 사이의 공간을 메우는 절연층(IL1)이 구비될 수 있다. 절연층(IL1)은 h-BN과 같은 이차원 절연체로 형성되거나, 이차원 물질이 아닌 다른 절연체로 형성될 수 있다. 제1 및 제2 그래핀층(GP1, GP2)과 이격된 게이트(G1)가 구비될 수 있다. 게이트(G1)와 제1 및 제2 그래핀층(GP1, GP2) 사이에 게이트절연층(GI1)이 구비될 수 있다.
본 실시예에서는 게이트(G1) 상에 게이트절연층(GI1)이 구비될 수 있고, 게이트절연층(GI1) 상에 제1 및 제2 그래핀층(GP1, GP2)이 구비될 수 있으며, 제1 및 제2 그래핀층(GP1, GP2) 상에 제1 내지 제3 전극요소(E1, E2, E3)가 구비될 수 있다. 제1 기능성층(F1)은 제1 그래핀층(GP1)과 제3 전극요소(E3) 사이에, 제2 기능성층(F2)은 제2 그래핀층(GP2)과 제3 전극요소(E3) 사이에 배치될 수 있다.
제1 및 제2 기능성층(F1, F2) 중 적어도 하나는 도 1의 기능성층(F10)에 대응될 수 있다. 따라서, 제1 및 제2 기능성층(F1, F2) 중 적어도 하나는 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 적어도 하나의 특성을 가질 수 있다. 또한, 제1 및 제2 기능성층(F1, F2)은 서로 다른 물질을 포함할 수 있고, 서로 다른 물성을 가질 수 있다. 예컨대, 제1 및 제2 기능성층(F1, F2) 중 하나, 예컨대, 제1 기능성층(F1)은 p형 반도체일 수 있고, 제1 및 제2 기능성층(F1, F2) 중 다른 하나, 예컨대, 제2 기능성층(F2)은 n형 반도체일 수 있다. 이 경우, 본 실시예에 따른 그래핀 소자는 상보성(complementary) 인버터 구조를 가질 수 있다.
도 18의 그래핀 소자가 상보성 인버터 구조를 갖는 경우, 제1 전극(E1)은 전원단자(미도시)에 연결될 수 있다. 제2 전극(E2)은 접지단자(미도시)에 연결될 수 있다. 다시 말해, 제2 전극(E2)은 접지될 수 있다. 게이트(G1)는 입력단자(미도시)에 연결될 수 있다. 제3 전극(E3)은 출력단자(미도시)에 연결될 수 있다. 상기 입력단자를 통해 게이트전극(G1)에 인가되는 입력 신호(전압)에 따라, 제1 및 제2 기능성층(F1, F2)의 온/오프(on/off) 상태가 제어될 수 있고, 상기 출력단자를 통해 출력되는 신호가 달라질 수 있다. 예컨대, 상기 입력단자에 '1'에 대응하는 신호가 입력되었을 때, 상기 출력단자를 통해 '0'에 대응하는 신호가 출력될 수 있다. 또한, 상기 입력단자에 '0'에 대응하는 신호가 입력되었을 때, 상기 출력단자를 통해 '1'에 대응하는 신호가 출력될 수 있다. 따라서, 도 18의 소자는 인버터 기능을 수행할 수 있다.
도 19는 도 18의 소자가 인버터로 사용되는 경우의 회로구성을 보여주는 회로도이다.
도 19를 참조하면, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)가 서로 연결되어 있다. 제1 트랜지스터(TR1)는 p형일 수 있고, 제2 트랜지스터(TR2)는 n형일 수 있다. 제1 트랜지스터(TR1)는 도 18의 게이트(G1), 제1 그래핀층(GP1), 제1 전극(E1), 제3 전극(E3)의 일부 및 제1 기능성층(F1)으로 구성될 수 있다. 제2 트랜지스터(TR2)는 도 18의 게이트(G1), 제2 그래핀층(GP2), 제2 전극(E2), 제3 전극(E3)의 일부 및 제2 기능성층(F2)으로 구성될 수 있다. 제1 트랜지스터(TR1)의 드레인에 전원단자(VDD)가 연결될 수 있다. 제1 트랜지스터(TR1)의 소오스 및 제2 트랜지스터(TR2)의 드레인에 출력단자(VOUT)가 공통으로 연결될 수 있다. 제2 트랜지스터(TR2)의 소오스에 접지단자(VSS)가 연결될 수 있다. 제1 및 제2 트랜지스터(TR1, TR2)의 게이트(공통 게이트)에 입력단자(VIN)가 연결될 수 있다. 앞서 설명한 바와 같이, 입력단자(VIN)를 통해 상기 공통 게이트에 인가되는 입력 신호(전압)에 따라, 제1 및 제2 트랜지스터(TR1, TR2)의 온/오프(on/off) 상태가 제어될 수 있고, 출력단자(VOUT)를 통해 출력되는 신호가 달라질 수 있다. 인버터는 다양한 논리소자 및 전자회로를 구성하는데 있어서 기본적인 구성요소로 적용될 수 있기 때문에, 본 발명의 실시예에 따른 인버터 기능을 갖는 그래핀 소자는 다양한 논리소자 및 전자회로를 구성하는데 적용될 수 있다. 상기 인버터를 포함하는 논리소자는, 예컨대, NAND 소자, NOR 소자, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer), 센스 엠프(sense amplifier), 오실레이터(oscillator) 등일 수 있다.
도 18의 그래핀 소자는 인버터(도 19)와 같은 논리소자(전자소자)의 기능을 수행하면서, 동시에, 다른 기능을 더 가질 수 있다. 예컨대, 도 18의 그래핀 소자는 광전소자, 메모리소자, 압전소자 중 적어도 하나의 기능을 더 가질 수 있다. 도 20은 도 18의 그래핀 소자를 광전소자로 활용하는 경우를 보여준다. 도 20의 구조에서 게이트(G1) 및 제3 전극(E3) 중 적어도 하나는 투명한 물질로 형성될 수 있다. 제1 및 제2 전극(E1, E2)도 투명한 물질로 형성될 수 있다. 도 20에서 참조번호 L1은 제1 및 제2 기능성층(F1, F2)으로 입사하는 광을 나타낸다.
본 발명의 다른 실시예에 따르면, 도 18의 구조에서 제1 전극(E1)과 제2 전극(E2)을 모두 '소오스전극'으로 사용하고, 제3 전극(E3)을 '드레인전극'으로 사용하면, 도 18의 구조를 하나의 트랜지스터로 사용할 수 있다. 이때, 제1 기능성층(F1)이 p형 반도체이고, 제2 기능성층(F2)이 n형 반도체인 경우, 도 18의 그래핀 소자는 양극성(ambipolar) 트랜지스터로 사용될 수 있다. 이와 같이, 도 18의 그래핀 소자를 양극성 트랜지스터로 사용할 경우, 제1 및 제2 그래핀층(GP1, GP2)은 서로 접촉될 수도 있다. 또한, 제1 및 제2 기능성층(F1, F2)도 서로 접촉될 수 있다.
도 18을 참조하여 설명한 실시예에서, 제1 및 제2 기능성층(F1, F2) 중 적어도 하나는 발광 물질, 광활성 물질, 저항변화 물질, 상변화 물질, 강유전성 물질, 다중강성(multiferroic) 물질, 다중안정성 분자(multistable molecule) 및 압전 물질 중 적어도 하나를 포함할 수 있다. 제1 및 제2 기능성층(F1, F2) 중 적어도 하나는 Ⅲ-Ⅴ족 화합물, 전이금속 산화물(transition metal oxide)(TMO), 칼코게나이드(chalcogenide) 물질, 페로브스카이트(perovskite) 물질, 이차원 물질(2D material) 및 유기 물질 중 적어도 하나를 포함할 수 있다. 제1 및 제2 기능성층(F1, F2) 중 적어도 하나의 물질 및 물성은 도 1을 참조하여 설명한 기능성층(F10)의 물질 및 물성과 동일하거나 유사할 수 있으므로, 이에 대한 자세한 설명은 반복하지 않는다.
본 발명의 다른 실시예에 따르면, 도 18의 그래핀 소자는 제1 기능성층(F1)과 제1 그래핀층(GP1) 사이에 구비된 제1 삽입층(미도시), 제1 기능성층(F1)과 제3 전극요소(E3) 사이에 구비된 제2 삽입층(미도시), 제2 기능성층(F2)과 제2 그래핀층(GP2) 사이에 구비된 제3 삽입층(미도시), 및 제2 기능성층(F2)과 제3 전극요소(E3) 사이에 구비된 제4 삽입층(미도시) 중 적어도 하나를 더 포함할 수 있다. 상기 제1 내지 제4 삽입층의 물질 및 물성 등은 도 1을 참조하여 설명한 제1 및 제2 삽입층(N10, N20)의 그것과 동일하거나 유사할 수 있으므로, 이에 대한 반복 설명은 배제한다.
이하에서는, 본 발명의 실시예들에 따른 다양한 그래핀 소자의 제조방법을 설명한다.
도 21a 내지 도 21c는 본 발명의 일 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 21a를 참조하면, 게이트(100) 상에 게이트절연층(110)을 형성하고, 게이트절연층(110) 상에 그래핀층(120)을 형성할 수 있다. 게이트절연층(110)은 증착(deposition) 공정으로 형성할 수 있고, 그래핀층(120)은 전이(transfer) 공정으로 형성할 수 있다. 다른 방법으로는, Cu, Ni, Fe, Co, Pt, Ru 등과 같은 금속(촉매 금속)을 게이트(100)로 사용하는 경우, 게이트(100) 상에 h-BN을 성장하여 이를 게이트절연층(110)으로 사용할 수 있고, 게이트절연층(h-BN)(110) 상에 그래핀을 직접 성장하여 그래핀층(120)을 형성할 수 있다. 게이트절연층(110)과 그래핀층(120)의 형성방법은 다양하게 변화될 수 있다.
도 21b를 참조하면, 그래핀층(120)의 일부 상에 기능성층(140)을 형성할 수 있다. 기능성층(140)은 스퍼터링(sputtering)이나 증발(evaporation) 법과 같은 PVD(physical vapor deposition)로 형성하거나, CVD(chemical vapor deposition), ALD(atomic layer deposition), PLD(pulsed laser deposition) 등으로 형성할 수 있다. 혹은, 다른 기판(미도시) 상에 기능성층(140)을 증착/성장한 후, 이를 그래핀층(120) 상에 전이(transfer) 할 수도 있다. 기능성층(140)은 도 1 등을 참조하여 설명한 기능성층(F10)과 동일한 물질 및 물성을 가질 수 있다.
도 21c를 참조하면, 그래핀층(120) 및 기능성층(140) 상에 제1 전극(160A) 및 제2 전극(160B)을 형성할 수 있다. 제1 전극(160A)은 기능성층(140)과 이격된 그래핀층(120) 부분 상에 형성할 수 있고, 제2 전극(160B)은 기능성층(140) 상에 형성할 수 있다. 예컨대, 그래핀층(120) 및 기능성층(140) 상에 소정의 도전층을 형성한 후, 상기 도전층을 패터닝하여 제1 전극(160A) 및 제2 전극(160B)을 형성할 수 있다. 또는, 리프트오프(lift-off) 공정을 이용해서 제1 전극(160A) 및 제2 전극(160B)을 형성할 수도 있다. 그 밖에도 제1 전극(160A) 및 제2 전극(160B)을 형성하는 방법은 다양하게 변형될 수 있다. 도 21c의 구조는 도 5 및 도 9의 구조에 대응될 수 있다.
도 21a 내지 도 21c의 제조방법을 변형하면, 도 1과 같은 구조를 형성할 수 있다. 예컨대, 도 22에 도시된 바와 같이, 그래핀층(120)과 기능성층(140) 사이에 제1 삽입층(130)을 형성하고, 기능성층(140)과 제2 전극(160B) 사이에 제2 삽입층(150)을 형성할 수 있다. 제1 및 제2 삽입층(130, 150)의 물질 및 역할을 도 1을 참조하여 설명한 제1 및 제2 삽입층(N10, N20)의 그것과 동일하거나 유사할 수 있다. 제1 및 제2 삽입층(130, 150) 중 적어도 하나는 형성하지 않을 수도 있다.
도 21c 및 도 22에서 게이트(100) 및 제2 전극(160B)은 투명한 물질로 형성될 수 있다. 또한, 제1 전극(160A)도 투명한 물질로 형성될 수 있다. 이를 통해, 기능성층(140)으로의 광의 접근이나 기능성층(140)으로부터의 광의 발산(추출)을 용이하게 만들 수 있고, 그래핀 소자를 광학 소자로 이용할 수 있다. 여기서, 상기한 투명한 물질(투명 전극 물질)은, 예컨대, 그래핀이나 ITO(indium tin oxide) 등을 포함할 수 있다.
도 23a 내지 도 23d는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 23a를 참조하면, 게이트(101) 상에 게이트절연층(111) 및 그래핀층(121)을 차례로 형성할 수 있다. 이는 도 21a를 참조하여 설명한 바와 동일하거나 유사할 수 있다.
도 23b를 참조하면, 그래핀층(121)의 일부 영역 상에 제1 기능성층(141a)을 형성할 수 있다. 제1 기능성층(141a)은, 예컨대, n형 반도체(또는, p형 반도체)일 수 있다. 또는, 제1 기능성층(141a)은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 적어도 하나의 특성을 가질 수 있다.
도 23c를 참조하면, 그래핀층(121) 상에 제2 기능성층(141b)을 형성할 수 있다. 제2 기능성층(141b)은 제1 기능성층(141a) 옆에 배치될 수 있다. 제2 기능성층(141b)은 제1 기능성층(141a)의 측면에 접촉되도록 형성될 수 있다. 따라서, 제1 및 제2 기능성층(141a, 141b)은 측방으로(laterally) 배치되었다고 할 수 있다. 제2 기능성층(141b)은, 예컨대, p형 반도체(또는, n형 반도체)일 수 있다. 또는, 제2 기능성층(141b)은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 적어도 하나의 특성을 가질 수 있다. 제1 기능성층(141a)이 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 어느 하나의 특성을 갖는 경우, 제2 기능성층(141b)은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 다른 하나의 특성을 가질 수 있다. 도 23c에서 제1 기능성층(141a) 및 제2 기능성층(141b)은 각각 도 11의 제1층(f1) 및 제2층(f2)에 대응하거나, 도 16의 제1 기능성층(F17a) 및 제2 기능성층(F17b)에 대응될 수 있다. 제1 기능성층(141a) 및 제2 기능성층(141b)을 합하여 하나의 기능성층(141)으로 여길 수 있다.
도 23d를 참조하면, 그래핀층(121) 및 기능성층(141) 상에 제1 전극(161A) 및 제2 전극(161B)을 형성할 수 있다. 이는 도 22c에서 제1 전극(160A) 및 제2 전극(160B)을 형성하는 것과 동일하거나 유사할 수 있다.
도 24a 내지 도 24e는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 24a를 참조하면, 게이트(102) 상에 게이트절연층(112) 및 그래핀층(122)을 차례로 형성할 수 있다. 이는 도 21a를 참조하여 설명한 바와 동일하거나 유사할 수 있다.
도 24b를 참조하면, 그래핀층(122)의 일부 영역 상에 제1 삽입층(132)을 형성할 수 있다.
도 24c를 참조하면, 제1 삽입층(132) 상에 제1 기능성층(142a)을 형성할 수 있다. 다음, 제1 기능성층(142a) 상에 제2 기능성층(142b)을 형성할 수 있다. 제1 기능성층(142a) 및 제2 기능성층(142b) 중 하나는 p형 반도체일 수 있고, 다른 하나는 n형 반도체일 수 있다. 따라서, 제1 및 제2 기능성층(142a, 142b)은 p/n 구조를 형성하거나, n/p 구조를 형성한다고 할 수 있다. 또는, 제1 기능성층(142a)은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 어느 하나의 특성을 가질 수 있고, 제2 기능성층(142b)은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 다른 하나의 특성을 가질 수 있다. 제1 기능성층(142a) 및 제2 기능성층(142b)은 각각 도 13의 제1층(f10) 및 제2층(f20)에 대응되거나, 도 17의 제1 기능성층(F18a) 및 제2 기능성층(F18b)에 대응될 수 있다. 제1 기능성층(142a) 및 제2 기능성층(142b)을 합하여 하나의 기능성층(142)으로 여길 수 있다.
도 24d를 참조하면, 기능성층(142) 상에 제2 삽입층(152)을 형성할 수 있다. 제2 삽입층(152)은 도 13 또는 도 17의 제2 삽입층(N26, N28)에 대응될 수 있다.
도 24e를 참조하면, 그래핀층(122)과 제2 삽입층(152) 상에 제1 전극(162A) 및 제2 전극(162B)을 형성할 수 있다. 이는 도 21c에서 제1 전극(160A) 및 제2 전극(160B)을 형성하는 것과 동일하거나 유사할 수 있다.
도 25a 내지 도 25e는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 25a를 참조하면, 게이트(103) 상에 게이트절연층(113) 및 그래핀층(123)을 차례로 형성할 수 있다. 이는 도 21a를 참조하여 설명한 바와 동일하거나 유사할 수 있다.
도 25b를 참조하면, 그래핀층(123) 상에 제1 기능성층(143a) 및 제2 기능성층(143b)을 포함하는 기능성층(143)을 형성할 수 있다. 제1 기능성층(143a)은 p형 반도체일 수 있고, 제2 기능성층(143b)은 n형 반도체일 수 있다. 또는, 제1 기능성층(143a)이 n형 반도체일 수 있고, 제2 기능성층(143b)이 p형 반도체일 수도 있다. 또는, 제1 및 제2 기능성층(143a, 143b) 중 적어도 하나가 양극성 반도체일 수도 있다. 제1 및 제2 기능성층(143a, 143b) 중 적어도 하나는 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 어느 하나의 특성을 가질 수 있다.
도 25c를 참조하면, 기능성층(143) 및 그래핀층(123)을 패터닝할 수 있다. 이를 통해, 그래핀층(123)으로부터 서로 이격된 제1 및 제2 그래핀층(123A, 123B)을 형성할 수 있다. 또한, 기능성층(143)으로부터 서로 이격된 제1 및 제2 기능성층(143A, 143B)을 형성할 수 있다. 제1 및 제2 기능성층(143A, 143B)은 각각 제1 및 제2 그래핀층(123A, 123B)에 접촉될 수 있다.
도 25d를 참조하면, 제1 및 제2 그래핀층(123A, 123B) 사이 및 제1 및 제2 기능성층(143A, 143B) 사이에 절연체(50)를 형성할 수 있다. 절연체(50)는 도 18의 절연층(IL1)과 동일한 물질 또는 유사한 물질로 형성할 수 있다. 일례로, 절연체(50)는 h-BN과 같은 이차원 물질로 형성할 수 있다. 그러나, 절연체(50)의 물질은 h-BN으로 한정되지 않고, 다양하게 변화될 수 있다.
도 25e를 참조하면, 제1 및 제2 그래핀층(123A, 123B)과 제1 및 제2 기능성층(143A, 143B) 상에 복수의 전극(163A, 163B, 163C)을 형성할 수 있다. 이는 도 21c에서 복수의 전극(160A, 160B)을 형성하는 것과 유사할 수 있다. 복수의 전극(163A, 163B, 163C)은 제1 그래핀층(123A)에 접촉된 제1 전극(163A) 및 제2 그래핀층(123B)에 접촉된 제2 전극(163B), 그리고, 두 개의 기능성층(143A, 143B) 상에 구비된 제3 전극(163C)을 포함할 수 있다. 제1 기능성층(143A)은 제1 그래핀층(123A)과 제3 전극(163C) 사이에 구비될 수 있고, 제2 기능성층(143B)은 제2 기능성층(123B)과 제3 전극(163C) 사이에 구비될 수 있다. 도 25e의 구조는 도 18 및 도 20의 구조에 대응될 수 있다. 따라서, 도 25e의 구조는 상보성 인버터 또는 양극성 트랜지스터의 기능을 가질 수 있다.
도 26a 내지 도 26d는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 26a를 참조하면, 기판(200)의 일부 상에 제2 전극(210)을 형성할 수 있다. 다음, 기판(200) 상에 제2 전극(210)을 덮는 기능성층(220)을 형성할 수 있다.
도 26b를 참조하면, 기능성층(220) 상에 기능성층(220)의 일부(ex, 중앙부)를 노출시키는 개구부(H1)를 갖는 절연층(230)을 형성할 수 있다. 상기 개구부(H1)는 제2 전극(210) 위쪽에 위치할 수 있다.
도 26c를 참조하면, 절연층(230) 및 그 주위의 기판(200) 상에 그래핀층(240)을 형성할 수 있다. 그래핀층(240)은 개구부(도 26b의 H1)를 통해 노출된 기능성층(220)과 접할 수 있다.
도 26d를 참조하면, 기능성층(220) 위쪽의 그래핀층(240) 상에 게이트절연층(250) 및 게이트(260)를 형성할 수 있다. 또한, 그래핀층(240) 상에 게이트(260)와 이격된 제1 전극(270)을 형성할 수 있다.
도시하지는 않았지만, 기능성층(220)과 그래핀층(240) 사이에 제1 삽입층을 더 형성할 수 있고, 기능성층(220)과 제2 전극(210) 사이에 제2 삽입층을 더 형성할 수 있다. 상기 제1 및 제2 삽입층의 물질 및 역할을 각각 도 1의 제1 및 제2 삽입층(N10, N20)의 그것과 동일하거나 유사할 수 있다. 상기 제1 및 제2 삽입층 중 적어도 어느 하나는 형성하지 않을 수도 있다.
이하에서는, 본 발명의 실시예들에 따른 다양한 그래핀 소자의 동작방법을 설명한다.
도 27은 본 발명의 일 실시예에 따른 그래핀 소자의 동작시 전극들 사이에 인가되는 전압(Vds, Vgs)을 설명하기 위한 단면도이다. 본 실시예의 그래핀 소자는 도 5의 구조를 갖는 것으로, RRAM의 기능을 갖는 트랜지스터 소자일 수 있다.
도 27을 참조하면, 제1 전극(E12)과 제2 전극(E22) 사이에 제1 전압(Vds)이 인가될 수 있고, 제1 전극(E12)과 게이트(G12) 사이에 제2 전압(Vgs)이 인가될 수 있다. 이때, 제1 전극(E12)은 소오스전극일 수 있고, 제2 전극(E22)은 드레인전극일 수 있다. 제1 전압(Vds) 및 제2 전압(Vgs)의 부호 및 세기 등을 제어하여, 그래핀 소자에 대한 온/오프(on/off) 동작 및 메모리 동작을 수행할 수 있다. 제1 전압(Vds)은 '드레인전압'이라 할 수 있고, 제2 전압(Vgs)은 '게이트전압'이라 할 수 있다. 이때, 기능성층(F12A)은 '저항변화층'일 수 있다.
도 28은 도 27의 그래핀 소자의 평형(equilibrium) 상태에서의 에너지 밴드 다이어그램이다. 평형 상태는 전극들(E12, E22, G12)에 전압이 인가되지 않은 상태일 수 있다. 평형 상태에서는, 도 28에 도시된 바와 같이, 각 전극(E12, E22, G12)의 페르미 에너지레벨(Fermi energy level)(EF)이 일치한다. 도 28에서 참조부호 EV 및 EC는 각각 가전대 최고 에너지레벨(valence band maximum energy level) 및 전도대 최저 에너지레벨(conduction band minimum energy level)을 나타낸다. 이러한 표시는 도 29 내지 도 32에서 동일하다. 도 28에서 기능성층(F12A)은 제1 저항값을 갖는다고 할 수 있고, 도 28의 상태는 '제1 저항상태(R1)'에 대응된다고 할 수 있다.
도 29는 도 27의 그래핀 소자를 턴-온(turn-on)시키는 원리를 설명하기 위한 에너지 다이어그램이다. 게이트(G12)에 소정의 양(+)의 전압을 인가하면, 즉, 도 27에서 제2 전압(Vgs)으로 소정의 양(+)의 전압을 인가하면, 기능성층(F12A)과 그래핀층(GP12) 사이의 에너지 배리어가 낮아지면서, 제1 전극(소오스전극)(E12)과 제2 전극(드레인전극)(E22) 사이에 전류에 흐를 수 있다. 이는 상기 그래핀 소자가 트랜지스터로서 턴-온(turn-on)된 것에 대응될 수 있다. 게이트(G12)에 인가되는 전압에 따라, 기능성층(F12A)과 그래핀층(GP12) 사이의 에너지 배리어의 높이가 제어될 수 있고, 트랜지스터가 온(on) 또는 오프(off) 될 수 있다.
도 30 내지 도 32는 게이트전압을 사용해서 그래핀 소자의 저항상태(메모리상태)를 변화시키는 방법을 보여주는 에너지 밴드 다이어그램이다.
도 30을 참조하면, 제1 전극(E12)과 제2 전극(E22) 사이에 소정의 전압(세트 전압)을 인가한 상태에서, 게이트(G12)에 소정의 양(+)의 전압을 인가하면, 즉, 제2 전압(Vgs)으로 소정의 양(+)의 전압을 인가하면, 기능성층(F12A)은 제2 저항값을 가질 수 있다. 도 30의 상태는 '제2 저항상태(R2)'에 대응될 수 있다.
도 31을 참조하면, 제1 전극(E12)과 제2 전극(E22) 사이에 소정의 전압(세트 전압)을 인가한 상태에서, 게이트(G12)에 전압을 인가하지 않으면, 즉, 제2 전압(Vgs)으로 0V의 전압을 인가하면, 기능성층(F12A)의 에너지 밴드의 기울기가 증가하면서, 기능성층(F12A)은 제3 저항값을 가질 수 있다. 도 31의 상태는 '제3 저항상태(R3)'에 대응될 수 있다.
도 32를 참조하면, 제1 전극(E12)과 제2 전극(E22) 사이에 소정의 전압(세트 전압)을 인가한 상태에서, 게이트(G12)에 소정의 음(-)의 전압을 인가하면, 즉, 제2 전압(Vgs)으로 소정의 음(-)의 전압을 인가하면, 기능성층(F12A)의 에너지 밴드의 기울기가 더욱 증가하면서, 기능성층(F12A)은 제4 저항값을 가질 수 있다. 도 32의 상태는 '제4 저항상태(R4)'에 대응될 수 있다.
도 30 내지 도 32를 참조하여 설명한 바와 같이, 게이트(G12)에 인가하는 전압을 조절함으로써, 기능성층(F12A)의 저항 상태를 다양하게 변화시킬 수 있다. 다시 말해, 게이트(G12)에 인가하는 전압을 제어하여, 기능성층(F12A)의 양단에 인가되는 전기장(electric field)의 세기를 조절함으로써, 기능성층(F12A)의 저항값을 변화시킬 수 있다. 상기 전기장의 세기가 비교적 작은 경우(도 30), 기능성층(F12) 내에 생성되는 도전성 필라멘트(conducting filament)의 크기가 작거나 개수가 적기 때문에, 기능성층(F12A)은 비교적 큰 저항값을 가질 수 있다. 한편, 상기 전기장의 세기가 비교적 큰 경우(도 32), 기능성층(F12A) 내에 생성되는 도전성 필라멘트의 크기가 크거나 개수가 많기 때문에, 기능성층(F12A)은 비교적 낮은 저항값을 가질 수 있다. 따라서, 도 28의 저항상태를 R1이라고 하고, 도 30 내지 도 32의 저항상태를 각각 R2, R3, R4 라고 하면, 이들의 저항값 크기는 "R1 ＞ R2 ＞ R3 ＞ R4"일 수 있다. 이와 같이, 게이트(G12)에 인가하는 전압의 크기에 따라, 그래핀층(GP12)과 제2 전극(E22) 사이에 인가되는 전기장의 크기가 달라지므로, 이에 따라, RRAM 메모리층(즉, 기능성층(F12A))에 생성되는 필라멘트의 개수나 크기를 조절할 수 있다. 따라서, 멀티-스테이트(multi-state) 또는 멀티-레벨(multi-level)의 메모리소자를 구현할 수 있다.
도 30 내지 도 32는 제1 전극(E12)과 제2 전극(E22) 사이, 즉, 소오스전극과 드레인전극 사이에 세트(set) 전압을 인가하는 경우에 대한 것이고, 리세트(reset) 전압은 상기 세트 전압과 반대의 부호로 인가될 수 있다.
도 33은 본 발명의 다른 실시예에 따른 그래핀 소자의 동작시 전극들 사이에 인가되는 전압(Vds, Vgs)을 설명하기 위한 단면도이다. 본 실시예의 그래핀 소자는 도 5의 구조를 갖는 것으로, FRAM의 기능을 갖는 트랜지스터 소자일 수 있다.
도 33을 참조하면, 제1 전극(E12)과 제2 전극(E22) 사이에 제1 전압(Vds)이 인가될 수 있고, 제1 전극(E12)과 게이트(G12) 사이에 제2 전압(Vgs)이 인가될 수 있다. 이때, 제1 전극(E12)은 소오스전극일 수 있고, 제2 전극(E22)은 드레인전극일 수 있다. 제1 전압(Vds) 및 제2 전압(Vgs)의 부호 및 세기 등을 제어하여, 그래핀 소자에 대한 온/오프(on/off) 동작 및 메모리 동작을 수행할 수 있다. 제1 전압(Vds)은 '드레인전압'이라 할 수 있고, 제2 전압(Vgs)은 '게이트전압'이라 할 수 있다. 이때, 기능성층(F12B)은 '강유전성 메모리층'일 수 있다.
도 34는 도 33의 그래핀 소자의 평형(equilibrium) 상태에서의 에너지 밴드 다이어그램이다. 평형 상태는 전극들(E12, E22, G12)에 전압이 인가되지 않은 상태일 수 있다. 도 34에서 기능성층(F12)의 전기적 분극(PE)은 0 일 수 있다.
도 35는 도 33의 그래핀 소자를 턴-온(turn-on)시키는 원리를 설명하기 위한 에너지 다이어그램이다. 게이트(G12)에 소정의 양(+)의 전압을 인가하면, 즉, 도 33에서 제2 전압(Vgs)으로 소정의 양(+)의 전압을 인가하면, 기능성층(F12B)과 그래핀층(GP12) 사이의 에너지 배리어가 낮아지면서, 제1 전극(소오스전극)(E12)과 제2 전극(드레인전극)(E22) 사이에 전류에 흐를 수 있다. 이는 상기 그래핀 소자가 트랜지스터로서 턴-온(turn-on)된 것에 대응될 수 있다. 게이트(G12)에 인가되는 전압에 따라, 기능성층(F12B)과 그래핀층(GP12) 사이의 에너지 배리어의 높이가 제어될 수 있고, 트랜지스터가 온(on) 또는 오프(off) 될 수 있다.
도 36 및 도 37은 도 33의 그래핀 소자에서 기능성층(F12B)이 제1 분극 및 제2 분극을 갖는 경우를 보여주는 에너지 밴드 다이어그램이다.
도 36을 참조하면, 제1 전극(E12)과 제2 전극(E22) 사이에 제1 전압을 인가함으로써, 그래핀층(GP12)과 제2 전극(E22) 사이에 제1 전기장을 인가할 수 있고, 결과적으로, 기능성층(F12B)에 전기적 쌍극자(dipole)를 형성할 수 있다. 이때, 기능성층(F12B)은 제2 전극(E22) 측에 음(-)의 극성을 가질 수 있고, 그래핀층(GP12) 측에 양(+)의 극성을 가질 수 있다. 이 경우, 기능성층(F12B)은 제1 분극을 갖는다고 할 수 있다.
도 37을 참조하면, 제1 전극(E12)과 제2 전극(E22) 사이에 제2 전압을 인가함으로써, 그래핀층(GP12)과 제2 전극(E22) 사이에 제2 전기장을 인가할 수 있고, 결과적으로, 기능성층(F12B)에 전기적 쌍극자(dipole)를 형성할 수 있다. 상기 제2 전압의 방향은 상기 제1 전압의 방향과 반대일 수 있고, 상기 제2 전기장의 방향도 상기 제1 전기장의 방향과 반대일 수 있다. 이때, 기능성층(F12B)은 제2 전극(E22) 측에 양(+)의 극성을 가질 수 있고, 그래핀층(GP12) 측에 음(-)의 극성을 가질 수 있다. 이 경우, 기능성층(F12B)은 제2 분극을 갖는다고 할 수 있다.
도 36 및 도 37과 같이 기능성층(F12B)에 형성된 쌍극자(dipole)에 의해 기능성층(F12B)과 그래핀층(GP12) 사이의 에너지 배리어의 높이가 변화될 수 있다. 결과적으로, 그래핀 소자의 문턱전압(트랜지스터의 문턱전압)이 변화될 수 있고, 이러한 원리를 이용해서 상기 그래핀 소자를 메모리소자로 응용할 수 있다. 이때, 사용하는 전압은 일반적인 플레쉬 메모리(flash memory)에서 사용하는 전압보다 작을 수 있으므로, 본 실시예에 따른 메모리소자(FRAM)는 저전력으로 구동될 수 있다.
도 38은 본 발명의 다른 실시예에 따른 그래핀 소자의 동작시 전극들 사이에 인가되는 전압(Vds, Vgs)을 설명하기 위한 단면도이다. 본 실시예의 그래핀 소자는 도 5의 구조를 갖는 것으로, 압전소자의 기능을 갖는 트랜지스터 소자일 수 있다.
도 38을 참조하면, 제1 전극(E12)과 제2 전극(E22) 사이에 제1 전압(Vds)이 인가될 수 있고, 제1 전극(E12)과 게이트(G12) 사이에 제2 전압(Vgs)이 인가될 수 있다. 이때, 제1 전극(E12)은 소오스전극일 수 있고, 제2 전극(E22)은 드레인전극일 수 있다. 제1 전압(Vds) 및 제2 전압(Vgs)의 부호 및 세기 등을 제어하여, 그래핀 소자에 대한 온/오프(on/off) 동작 및 메모리 동작을 수행할 수 있다. 제1 전압(Vds)은 '드레인전압'이라 할 수 있고, 제2 전압(Vgs)은 '게이트전압'이라 할 수 있다. 이때, 기능성층(F12C)은 '압전 물질층'일 수 있다.
도 39는 도 38의 그래핀 소자의 평형(equilibrium) 상태에서의 에너지 밴드 다이어그램이다. 평형 상태는 전극들(E12, E22, G12)에 전압이 인가되지 않은 상태일 수 있다.
도 40은 도 38의 그래핀 소자를 턴-온(turn-on)시키는 원리를 설명하기 위한 에너지 다이어그램이다. 게이트(G12)에 소정의 양(+)의 전압을 인가하면, 즉, 도 38에서 제2 전압(Vgs)으로 소정의 양(+)의 전압을 인가하면, 기능성층(F12C)과 그래핀층(GP12) 사이의 에너지 배리어가 낮아지면서, 제1 전극(소오스전극)(E12)과 제2 전극(드레인전극)(E22) 사이에 전류에 흐를 수 있다. 이는 상기 그래핀 소자가 트랜지스터로서 턴-온(turn-on)된 것에 대응될 수 있다. 게이트(G12)에 인가되는 전압에 따라, 기능성층(F12C)과 그래핀층(GP12) 사이의 에너지 배리어의 높이가 제어될 수 있고, 트랜지스터가 온(on) 또는 오프(off) 될 수 있다.
도 41은 도 38의 그래핀 소자에서 기능성층(F12C)의 압전 특성에 의해 전기적 에너지가 발생하는 원리를 보여주는 에너지 밴드 다이어그램이다.
도 41을 참조하면, 기능성층(F12C)이 기계적으로 변형되면, 즉, 기능성층(F12C)이 압축 변형되거나 인장 변형되면, 압전 특성에 의해 기능성층(F12C)에서 전기적 에너지가 발생할 수 있다. 즉, 기능성층(F12C)으로부터 전압/전류가 발생할 수 있다. 이러한 원리를 이용해서, 전기적 에너지를 축적하는 에너지 하베스터(energy harvester) 또는 압전센서를 구현할 수 있다. 이때, 게이트(G12)에 인가하는 전압에 따라, 압전소자의 특성이 제어될 수 있다. 따라서, 본 발명의 실시예에 따르면, 특성 제어가 용이한 압전소자를 구현할 수 있다.
도 42는 본 발명의 다른 실시예에 따른 그래핀 소자의 동작시 전극들 사이에 인가되는 전압(Vds, Vgs)을 설명하기 위한 단면도이다. 본 실시예의 그래핀 소자는 도 9의 구조를 갖는 것으로, 광검출기/포토트랜지스터/광발전소자의 기능을 갖는 소자일 수 있다.
도 42를 참조하면, 제1 전극(E14)과 제2 전극(E24) 사이에 제1 전압(Vds)이 인가될 수 있고, 제1 전극(E14)과 게이트(G14) 사이에 제2 전압(Vgs)이 인가될 수 있다. 이때, 제1 전극(E14)은 소오스전극일 수 있고, 제2 전극(E24)은 드레인전극일 수 있다. 제1 전압(Vds)은 '드레인전압'이라 할 수 있고, 제2 전압(Vgs)은 '게이트전압'이라 할 수 있다. 이때, 기능성층(F14A)은 'n형 반도체층'일 수 있고, '광활성층'일 수 있다.
도 43은 도 42의 그래핀 소자의 평형(equilibrium) 상태에서의 에너지 밴드 다이어그램으로서, 광에 의한 전류 발생 원리를 설명하기 위한 도면이다.
도 43을 참조하면, 기능성층(F14A)에 광이 조사되면, 기능성층(F14A)에서 전자(e)와 정공(h)이 생성되고, 이들이 제2 전극(E24)과 그래핀층(GP14)으로 분리되어 전류가 흐를 수 있다(광검출기/포토트랜지스터). 또는, 상기 전자(e)와 정공(h)의 생성에 의해, 기능성층(F14A)의 양단 사이에 전위차가 발생할 수 있다(광발전소자).
도 44는 도 42의 그래핀 소자의 게이트(G14)에 전압을 인가했을 때, 에너지 밴드 다이어그램의 변화를 보여준다.
도 44를 참조하면, 게이트(G14)에 소정의 전압을 인가하면, 기능성층(F14A)과 그래핀층(GP14) 사이의 에너지 배리어가 감소할 수 있다. 기능성층(F14A)이 n형 반도체인 경우, 상기 게이트(G14)에 인가한 전압은 양(+)의 전압일 수 있다. 이때, 기능성층(F14A)에 의한 내부 전위(built-in potential)는 감소할 수 있다. 한편, 게이트(G14)에 소정의 음(-)의 전압을 인가하면(미도시), 상기 내부 전위(built-in potential)가 증가하고, 기능성층(F14A)과 그래핀층(GP14) 사이의 에너지 배리어가 증가할 수 있다. 게이트(G14)에 인가된 전압에 따라, 광에 의해 생성되는 전자(e)와 정공(h)의 분리 효율이 조절될 수 있다.
도 45는 도 42의 그래핀 소자에서 기능성층(F14B)이 p형 반도체층인 경우를 보여준다. 상기 그래핀 소자는 광검출기/포토트랜지스터/광발전소자의 기능을 갖는 소자일 수 있다.
도 46은 도 45의 그래핀 소자의 평형(equilibrium) 상태에서의 에너지 밴드 다이어그램으로서, 광에 의한 전류 발생 원리를 설명하기 위한 도면이다.
도 46을 참조하면, p형 반도체층인 기능성층(F14B)에 광이 조사되면, 기능성층(F14B)에서 전자(e)와 정공(h)이 생성되고, 이들이 제2 전극(E24)과 그래핀층(GP14)으로 분리되어 전류가 흐를 수 있다(광검출기/포토트랜지스터). 또는, 상기 전자(e)와 정공(h)의 생성에 의해, 기능성층(F14B)의 양단 사이에 전위차가 발생할 수 있다(광발전소자).
도 47은 도 45의 그래핀 소자의 게이트(G14)에 전압을 인가했을 때, 에너지 밴드 다이어그램의 변화를 보여준다.
도 47을 참조하면, 게이트(G14)에 소정의 전압을 인가하면, 기능성층(F14B)과 그래핀층(GP14) 사이의 에너지 배리어가 감소할 수 있다. 기능성층(F14B)이 p형 반도체인 경우, 상기 게이트(G14)에 인가한 전압은 음(-)의 전압일 수 있다. 이때, 기능성층(F14B)에 의한 내부 전위(built-in potential)는 감소할 수 있다. 한편, 게이트(G14)에 소정의 양(+)의 전압을 인가하면(미도시), 상기 내부 전위(built-in potential)가 증가하고, 기능성층(F14B)과 그래핀층(GP14) 사이의 에너지 배리어가 증가할 수 있다. 게이트(G14)에 인가된 전압에 따라, 광에 의해 생성되는 전자(e)와 정공(h)의 분리 효율이 조절될 수 있다.
도 48은 본 발명의 다른 실시예에 따른 그래핀 소자의 동작시 전극들 사이에 인가되는 전압(Vds, Vgs)을 설명하기 위한 단면도이다. 본 실시예의 그래핀 소자는 도 13의 구조를 갖는 것으로, 발광소자의 기능을 갖는 소자(트랜지스터)일 수 있다. 기능성층(F16A)은 제1층(f11) 및 제2층(f22)을 포함할 수 있다.
도 48을 참조하면, 제1 전극(E16)과 제2 전극(E26) 사이에 제1 전압(Vds)이 인가될 수 있고, 제1 전극(E16)과 게이트(G16) 사이에 제2 전압(Vgs)이 인가될 수 있다. 이러한 제1 및 제2 전압(Vds, Vgs)의 인가는 도 27을 참조하여 설명한 바와 유사할 수 있다.
도 49는 도 48의 그래핀 소자의 평형(equilibrium) 상태에서의 에너지 밴드 다이어그램이다.
도 50은 도 48의 그래핀 소자의 기능성층(F16A)에서 발광되는 원리를 보여주는 에너지 밴드 다이어그램이다.
도 50을 참조하면, 게이트(G16)에 소정의 전압을 인가하여 그래핀층(G16)과 기능성층(F16A)의 제1층(f11) 사이의 에너지 배리어를 낮추고, 제2 전극(E26)과 그래핀층(GP16) 사이에, 즉, 제2 전극(E26)과 제1 전극(E16) 사이에 전압을 인가하면, 전자(e)와 홀(h)이 기능성층(F16A) 내부로 이동하여 결합함으로써, 광이 방출될 수 있다. 이때, 상기 게이트(G16)에 인가하는 전압은 소정의 음(-)의 전압일 수 있다. 만약, 반대 부호의 전압을 게이트(G16)에 인가하면, 그래핀층(G16)과 기능성층(F16A) 사이의 에너지 배리어가 높아지면서, 발광되지 않을 수 있다. 즉, 게이트(G16)에 인가하는 전압에 따라, 발광 특성이 제어될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 다기능(multifunction)을 갖는 그래핀 소자를 구현할 수 있다. 즉, 그래핀에 기능성 물질층을 결합하여 우수한 성능을 가지면서 다양한 기능을 수행할 수 있는 그래핀 소자를 구현할 수 있다. 예컨대, 스위칭소자/전자소자(ex, 트랜지스터)의 구조 내에 메모리소자(memory device), 압전소자(piezoelectric device) 및 광전소자(optoelectronic device)의 특성/기능 중 적어도 하나를 갖는 그래핀 소자를 구현할 수 있다. 이러한 그래핀 소자는 다양한 전자장치/전자회로/논리소자에 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 20의 그래핀 소자의 구성은 다양하게 변형될 수 있음을 알 수 있을 것이다. 또한, 기능성층(F10 등)은 메모리 특성, 압전 특성, 광전 변환 특성 이외에 다른 특성(기능)을 더 가질 수 있음을 알 수 있을 것이다. 아울러, 도 21a 내지 도 21c, 도 22, 도 23a 내지 도 23d, 도 24a 내지 도 24e, 도 25a 내지 도 25e, 그리고, 도 26a 내지 도 26d를 참조하여 설명한 그래핀 소자의 제조방법과 도 27 내지 도 50을 참조하여 설명한 그래핀 소자의 동작방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 그리고, 본 발명의 실시예에 따른 그래핀 소자는 다양한 반도체소자 및 전자장치에 여러 가지 목적으로 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
E10∼E18 : 제1 전극 E20∼E28 : 제2 전극
F10∼F18 : 기능성층 G10∼G18 : 게이트
GI10∼GI18 : 게이트절연층 GP10∼GP18 : 그래핀층
N10∼N18 : 제1 삽입층 N20∼N28 : 제2 삽입층
100∼103 : 게이트 110∼113 : 게이트절연층
120∼123 : 그래핀층 130, 132 : 제1 삽입층
140∼143 : 기능성층 150, 152 : 제2 삽입층
160A∼163A : 제1 전극 160B∼163B : 제2 전극
163C : 제3 전극

Claims (32)

  1. 그래핀층;
    상기 그래핀층의 제1 영역에 전기적으로 연결된 제1 전극;
    상기 그래핀층의 제2 영역에 대응하도록 구비된 제2 전극;
    상기 그래핀층과 상기 제2 전극 사이에 구비된 것으로, 비휘발성 메모리 특성 및 압전 특성 중 적어도 하나를 갖는 기능성층;
    상기 그래핀층을 사이에 두고 상기 기능성층과 마주하도록 구비된 게이트;
    상기 그래핀층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하는 그래핀 소자(graphene device).
  2. 제 1 항에 있어서,
    상기 기능성층은 저항변화 물질, 상변화 물질, 강유전성 물질, 다중강성(multiferroic) 물질, 다중안정성 분자(multistable molecule) 및 압전 물질 중 적어도 하나를 포함하는 그래핀 소자.
  3. 제 1 항에 있어서,
    상기 기능성층은 전이금속 산화물(transition metal oxide)(TMO), 칼코게나이드(chalcogenide) 물질, 페로브스카이트(perovskite) 물질, 이차원 물질(2D material) 및 유기 물질 중 적어도 하나를 포함하는 그래핀 소자.
  4. 제 1 항에 있어서,
    상기 기능성층과 상기 그래핀층 사이에 구비된 제1 삽입층; 및
    상기 기능성층과 상기 제2 전극 사이에 구비된 제2 삽입층; 중 적어도 하나를 더 포함하는 그래핀 소자.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 삽입층은 반도체 또는 절연체인 그래핀 소자.
  6. 제 1 항에 있어서,
    상기 게이트 상에 상기 게이트절연층이 구비되고,
    상기 게이트절연층 상에 상기 그래핀층이 구비되고,
    상기 그래핀층 상에 서로 이격된 상기 제1 및 제2 전극이 구비되며,
    상기 그래핀층과 상기 제2 전극 사이에 상기 기능성층이 구비된 그래핀 소자.
  7. 제 1 항에 있어서,
    상기 그래핀층은 기판 상에 구비되고,
    상기 그래핀층의 제1 영역 상에 상기 제1 전극이 구비되고,
    상기 그래핀층의 제2 영역과 상기 기판 사이에 상기 제2 전극이 구비되고,
    상기 제2 전극과 상기 그래핀층 사이에 상기 기능성층이 구비되고,
    상기 기능성층 위쪽의 상기 그래핀층 상에 상기 게이트절연층 및 상기 게이트가 순차로 구비된 그래핀 소자.
  8. 제 1 항에 있어서,
    상기 기능성층은 n형 반도체 또는 p형 반도체를 포함하는 그래핀 소자.
  9. 제 1 항에 있어서,
    상기 기능성층은 양극성(ambipolar) 반도체를 포함하는 그래핀 소자.
  10. 제 1 항에 있어서,
    상기 기능성층은 측방으로(laterally) 배치된 복수의 층을 포함하고,
    상기 복수의 층은 n형 반도체층 및 p형 반도체층을 포함하는 그래핀 소자.
  11. 제 1 항에 있어서,
    상기 기능성층은 수직하게 적층된 복수의 층을 포함하고,
    상기 복수의 층은 n형 반도체층 및 p형 반도체층을 포함하는 그래핀 소자.
  12. 제 1 항에 있어서,
    상기 기능성층은 상변화 물질을 포함하고,
    상기 기능성층과 상기 제2 전극 사이에 구비된 히팅 전극(heating electrode)을 더 포함하는 그래핀 소자.
  13. 제 1 항에 있어서,
    상기 기능성층은 광전 변환 특성(optoelectronic conversion characteristic)을 갖는 그래핀 소자.
  14. 제 1 항에 있어서,
    상기 그래핀층과 상기 제2 전극 사이에 제2 기능성층이 더 구비되고,
    상기 제2 기능성층은 광전 변환 특성(optoelectronic conversion characteristic)을 갖는 그래핀 소자.
  15. 제 1 항에 있어서,
    상기 게이트, 상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 투명한 물질로 형성된 그래핀 소자.
  16. 제 1 항에 있어서,
    상기 그래핀 소자는 다기능 소자(multifunction device)인 그래핀 소자.
  17. 제1 및 제2 그래핀층;
    상기 제1 및 제2 그래핀층에 각각 전기적으로 연결된 제1 및 제2 전극요소;
    상기 제1 그래핀층의 일부 및 상기 제2 그래핀층의 일부에 대응하도록 구비된 제3 전극요소;
    상기 제3 전극요소와 상기 제1 그래핀층 사이에 구비된 제1 기능성층;
    상기 제3 전극요소와 상기 제2 그래핀층 사이에 구비된 제2 기능성층;
    상기 제1 및 제2 그래핀층과 이격된 게이트; 및
    상기 게이트와 상기 제1 및 제2 그래핀층 사이에 게이트절연층;을 포함하고,
    상기 제1 및 제2 기능성층 중 적어도 하나는 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 적어도 하나의 특성을 갖는 그래핀 소자.
  18. 제 17 항에 있어서,
    상기 제1 및 제2 기능성층 중 하나는 n형 반도체이고,
    상기 제1 및 제2 기능성층 중 다른 하나는 p형 반도체인 그래핀 소자.
  19. 제 18 항에 있어서,
    상기 그래핀 소자는 상보성(complementary) 인버터 구조를 갖는 그래핀 소자.
  20. 제 17 항에 있어서,
    상기 그래핀 소자는 양극성(ambipolar) 트랜지스터 구조를 갖는 그래핀 소자.
  21. 제 17 항에 있어서,
    상기 제1 및 제2 기능성층 중 적어도 하나는 발광 물질, 광활성 물질, 저항변화 물질, 상변화 물질, 강유전성 물질, 다중강성(multiferroic) 물질, 다중안정성 분자(multistable molecule) 및 압전 물질 중 적어도 하나를 포함하는 그래핀 소자.
  22. 제 17 항에 있어서,
    상기 제1 및 제2 기능성층 중 적어도 하나는 Ⅲ-Ⅴ족 화합물, 전이금속 산화물(transition metal oxide)(TMO), 칼코게나이드(chalcogenide) 물질, 페로브스카이트(perovskite) 물질, 이차원 물질(2D material) 및 유기 물질 중 적어도 하나를 포함하는 그래핀 소자.
  23. 제 17 항에 있어서,
    상기 제1 기능성층과 상기 제1 그래핀층 사이에 구비된 제1 삽입층,
    상기 제1 기능성층과 상기 제3 전극요소 사이에 구비된 제2 삽입층,
    상기 제2 기능성층과 상기 제2 그래핀층 사이에 구비된 제3 삽입층, 및
    상기 제2 기능성층과 상기 제3 전극요소 사이에 구비된 제4 삽입층 중 적어도 하나를 더 포함하는 그래핀 소자.
  24. 그래핀층;
    상기 그래핀층의 제1 영역에 전기적으로 연결된 제1 전극;
    상기 그래핀층의 제2 영역에 대응하도록 구비된 제2 전극;
    상기 그래핀층과 상기 제2 전극 사이에 측방으로(laterally) 배치된 복수의 층을 포함하고, 상기 복수의 층 중 적어도 하나는 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 적어도 하나의 특성을 갖는 기능성층;
    상기 그래핀층을 사이에 두고 상기 기능성층과 마주하도록 구비된 게이트;
    상기 그래핀층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하는 그래핀 소자.
  25. 제 24 항에 있어서,
    상기 복수의 층은 제1층 및 제2층을 포함하고,
    상기 제1층은 n형 반도체이고,
    상기 제2층은 p형 반도체인 그래핀 소자.
  26. 제 24 항에 있어서,
    상기 복수의 층은 제1층 및 제2층을 포함하고,
    상기 제1층은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 하나의 특성을 갖는 그래핀 소자.
  27. 제 26 항에 있어서,
    상기 제2층은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 다른 하나의 특성을 갖는 그래핀 소자.
  28. 제 24 항에 있어서,
    상기 기능성층과 상기 그래핀층 사이에 구비된 제1 삽입층; 및
    상기 기능성층과 상기 제2 전극 사이에 구비된 제2 삽입층; 중 적어도 하나를 더 포함하는 그래핀 소자.
  29. 그래핀층;
    상기 그래핀층의 제1 영역에 전기적으로 연결된 제1 전극;
    상기 그래핀층의 제2 영역에 대응하도록 구비된 제2 전극;
    상기 그래핀층과 상기 제2 전극 사이에 수직하게 적층된 복수의 층을 포함하고, 상기 복수의 층 각각은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 적어도 하나의 특성을 갖는 기능성층;
    상기 그래핀층을 사이에 두고 상기 기능성층과 마주하도록 구비된 게이트;
    상기 그래핀층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하는 그래핀 소자.
  30. 제 29 항에 있어서,
    상기 복수의 층은 제1층 및 제2층을 포함하고,
    상기 제1층은 n형 반도체이고,
    상기 제2층은 p형 반도체인 그래핀 소자.
  31. 제 29 항에 있어서,
    상기 복수의 층은 제1층 및 제2층을 포함하고,
    상기 제1층은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 하나의 특성을 갖고,
    상기 제2층은 광전 변환 특성, 비휘발성 메모리 특성 및 압전 특성 중 다른 하나의 특성을 갖는 그래핀 소자.
  32. 제 29 항에 있어서,
    상기 기능성층과 상기 그래핀층 사이에 구비된 제1 삽입층; 및
    상기 기능성층과 상기 제2 전극 사이에 구비된 제2 삽입층; 중 적어도 하나를 더 포함하는 그래핀 소자.
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