JP2014515181A - トランジスタデバイスおよびその作製材料 - Google Patents

トランジスタデバイスおよびその作製材料 Download PDF

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Abstract

本発明は、グラフェンを主成分としたヘテロ構造体およびグラフェンを含むトランジスタデバイスに関する。ヘテロ構造は、ｉ）第１のグラフェン層と、ｉｉ）スペーサ層と、ｉｉｉ）第３のグラフェンを含む。トランジスタは（ｉ）グラフェン層を含む電極と（ｉｉ）絶縁障壁層を備える。

Description

本発明は、概してグラフェン層を含む電極を備えたトランジスタデバイスに関する。本発明はまた、該デバイスを構成することができるグラフェンヘテロ構造体に関する。特に、本発明は（ｉ）グラフェン層を含む電極、および（ｉｉ）絶縁障壁層を含むトランジスタに関する。一変形例において、絶縁障壁層は少なくとも１つの窒化ホウ素（ＢＮ）層および／または少なくとも１つの二硫化モリブデン層を含む。このため、いくつかの実施形態において、本発明のトランジスタは窒化ホウ素／グラフェンヘテロ構造体を含む。しかしながら、本発明によるトランジスタを大規模製造する場合、絶縁障壁が以下に示すような異なる材料で形成される可能性が予測される。
グラフェンの研究における重要な挑戦は、その優れた特性を活用する革新的な方法を発見することである。特に注目されているのは、シリコンベースの電子機器の代替物としてグラフェンを用いる可能性についてであるが、エネルギーギャップが存在しないために、オフ状態における低電力消費を達成することが非常に難しいという問題がある。
グラフェン系電界効果トランジスタ（ＦＥＴｓ）の性能は、グラフェンの、中性点（ＮＰ）における金属電導性およびクライントンネル現象による電位障壁により電子輸送が妨げられないことによって阻害されており、これにより、達成しうるＯＮ／ＯＦＦ（スイッチ）比が約１０３まで制限され、現在までに常温において達成されているＯＮ／ＯＦＦ比は１００未満まで制限されている（A. K. Geim, Graphene: status and prospects. Science 324, 1530-1534 (2009)）。これらの低い比は、単独の高周波トランジスタおよびアナログ電子機器には十分であるが（Y. Wu et al., High-frequency, scaled graphene transistors on diamond-like carbon. Nature 472, 74-78 (2011)）、これらによりグラフェン系集積回路の現実的な可能性には根本的な問題が存在する（１〜７）。可能性のある解決策として、二分子層グラフェン（E. V. Castro et al, Biased bilayer graphene: semiconductor with a gap tunable by electric field effect. Phys. Rev. Lett. 99, 216802 (2007)）、ナノリボン、量子ドット、または化学的誘導体を用いてグラフェン内にバンドギャップを形成することが挙げられるが、グラフェンの電子的品質を損なうことなく高いＯＮ／ＯＦＦ比を達成することは困難であることが証明されている。
そのため、本発明の目的は、新たなグラフェントランジスタ構造物、すなわち、グラフェン電極から薄い絶縁障壁を介して量子トンネル現象をベースとした電界効果トランジスタを提供することである。
本出願では、グラフェンの高伝導性および一原子層厚という利点のみならず、ディラック様スペクトルに伴う低状態密度の利点をもつトンネルバイポーラ電界効果トランジスタを実証する。
本発明のトランジスタは、いくつかの実施形態において、原子レベルで薄い窒化ホウ素または二硫化モリブデンをトンネル障壁として含むグラフェンヘテロ構造体である。本発明のトランジスタは、１ｍＡ／μｍ２を超える高いトンネル電流およびほぼ１０４に等しい常温ＯＮ／ＯＦＦ比を可能にし、このＯＮ／ＯＦＦ比は、デバイス構造を最適化（例えば、絶縁障壁層の組成物および厚さを変更することにより）することによりさらに向上させることが可能な値である。これらの三端子トンネルデバイスは高周波動作および大規模集積の可能性をもっている。
本発明のデバイスの動作は、グラフェンにおけるトンネル状態密度（ＤｏＳ）ならびにグラフェン電極に近接するトンネル障壁の有効高さΔおよび形状の電圧調整能力に依存する。
そのため、本明細書により、グラフェンの低状態密度およびその一原子層の厚さを活用するバイポーラ電界効果トランジスタを開示する。本発明のデバイスは、垂直輸送障壁として作用する、原子レベルで薄い窒化ホウ素もしくは二硫化モリブデンまたは以下に記載する他の材料を含むグラフェンヘテロ構造体である。これらの材料は、常温スイッチ比がそれぞれほぼ５０、ほぼ１０，０００に等しい。こうしたデバイスは高周波動作および大規模集積の可能性をもっている。また、グラフェンとともに用いる材料を適切に選択することによって所望のスイッチ比を「設計する」ことができる可能性がある。
本明細書において、グラフェンについての言及は、ハニカム格子状に配置された炭素原子の１原子厚の平面シートであると理解できる。同様に、窒化ホウ素についての言及は、ハニカム格子状に配置された原子の１原子厚の窒化およびホウ素の平面シートを意味すると理解できる。しかしながら、これらの材料は、１原子層より多い、例えばグラフェンまたは窒化ホウ素の２または３原子層をもつシートの形で用いることもできる。同様に、二流化モリブデンなどの以下に記載の他の材料が、１原子層よりも多いシートの形で存在してもよい。
第１の態様によると、本発明は、
第１のグラフェン層と、
第２のグラフェン層と、
第１のグラフェン層と第２のグラフェン層の間に配置されたスペーサ層とを含むグラフェンヘテロ構造体を提供する。
第２の態様によると、本発明は、
ソース電極と、
ドレイン電極と、
ソース電極およびドレイン電極に接触し、双方の間に配置される絶縁障壁と、を含み、絶縁障壁は１つ以上の材料からなる１〜３０層からなり、
ソース電極およびドレイン電極のうち少なくとも一方がグラフェンの層を含み、他方の電極が導電性材料の層を含む、トランジスタを提供する。
トランジスタはさらにゲート電極を含む必要があるが、本発明の場合、ゲート電極の位置および性質はあまり重要ではない。本発明のトランジスタは、ソースおよびドレイン電極の互いの配置およびこれらの電極の少なくともいずれか１つがグラフェンからなるということからその類い希な特長を享受する。
ある実施形態において、ソース電極およびドレイン電極はいずれもグラフェンの層を含む。例えば、第２の態様のトランジスタデバイスは、第１の態様のヘテロ構造体を含んでもよい。このような場合、トランジスタのソース電極はヘテロ構造体の第１のグラフェン層であり、トランジスタのドレイン電極はヘテロ構造体の第２のグラフェン層の第２のグラフェン層であってもよい。あるいは、トランジスタのソース電極がヘテロ構造体の第２のグラフェン層であって、トランジスタのドレイン電極がヘテロ構造体の第１のグラフェン層であってもよい。ヘテロ構造体のスペーサ層は、トランジスタの絶縁障壁に対応する。本明細書において用いられる、「スペーサ層」および「絶縁障壁」の用語は、交換可能である。
（ヘテロ構造体）
上で用いられるグラフェンという用語は、「純粋な」、すなわち化学的に修飾されていないグラフェンおよび機能性グラフェンの両方を含む。そのため、上部および／または下部電極をなす個々のグラフェン層はグラフェンまたは機能性グラフェンであってもよい。また、グラフェンは熱処理などの物理的手段により修飾してもよい。以下、簡潔にするために、グラフェンおよび修飾したグラフェンの両方をまとめて単にグラフェンと呼ぶ。
グラフェンの層同士を離間させることにより、グラフェンの層間の相互作用を調査し、活用することができる（詳しくは実験例１参照）。グラフェン層の一方または両方におけるキャリア移動度は、２．５ｍ２／Ｖｓ、５ｍ２／Ｖｓ、または１０ｍ２／Ｖｓと高いことが好ましい。グラフェンヘテロ構造体は、スペーサ層を通過するリーク電流が検出できない（＞１ＧΩ）ことが好ましい。
好ましくは、スペーサ層は窒化ホウ素を含む（より好ましくは窒化ホウ素からなる）。さらに好ましくは、スペーサ層は六方晶窒化ホウ素を含む（より好ましくは窒化ホウ素からなる）。スペーサ層は、例えば六方晶窒化ホウ素結晶であってもよい。
六方晶窒化ホウ素はスペーサ層の材料として好適であるが、それは、グラフェン用の原子レベルで平滑で不活性な基質として作用することができるからである。また、六方晶形の窒化ホウ素は薄くすることが可能であるため、グラフェンの層同士を近くに配置することができるとともに、さらにグラフェンの層間のリーク電流を防止するのに有効な障壁を提供することができる。グラフェンの層同士を近くに配置することにより、調査し、活用することができる輸送特性（例えば、特異なクーロンドラッグ特性）が生ずる（詳しくは実験例１参照）。２層のグラフェンを近くに配置するとともにリーク電流を防止するための有効な障壁を提供することは、例えば、リーク電流を低減するために一般的に低温を保つ必要のある公知のＧａＡｓ／ＡｌＧａＡｓ二重量子井戸構造とは異なる。以下により詳しく説明するとおり、六方晶形の窒化ホウ素以外の材料（例えば酸化アルミニウム）を本発明のスペーサ層として用いることができる。各材料によりもたらされる効果は特有の性質により左右され、いくつかの材料は他の材料よりも適切である。例えば、ｈＢＮよりも望ましい代替材料もあれば、望ましくないものもある。これらの材料の適性に影響をおよぼす重要な特徴の１つは、平坦な構造を採用しうるかということおよび／または大規模装備に適しているかどうかということである。
現時点において、ＢＮ、特に六方晶ＢＮ上におけるグラフェンの成長は、予測不可能であり、達成困難である。本発明は、初めて、生産可能で特徴的なＢＮグラフェン複合構造体を提供することに成功した。
実際には、例えば、構造体の形成を試みる際に発見された大きな問題の１つは、グラフェンをｈＢＮ上に成膜すると、捕獲された吸着質（恐らく炭化水素）を含む多数の「泡」が生じるという事実に関する。これにより、グラフェンの電気特性およびヘテロ構造体全体に重大な影響が及ぶ可能性がある。この問題は、従来、先行技術においては予期されていなかった。しかしながら、このような泡がデバイスの活性部分に存在する場合、顕著な電荷不均一性を生じ、実質的にデバイスを使用不能にする可能性がある。本発明では、この問題およびスペーサ層を備えるグラフェン系トランジスタを提供する際の他の問題を克服した。
スペーサ層は第１のグラフェン層に直接隣接する、すなわち間に層を挟まないことが好ましい。第２のグラフェン層はスペーサ層に直接隣接する、すなわち間に層を挟まないことが好ましい。
好ましくは、スペーサ層は１０ｎｍ以下の厚さをもち、さらに好ましくは２ｎｍ〜４ｎｍの厚さをもち、また、約３ｎｍと等しい厚さをもってもよい。これらの厚さにおいて、スペーサ層（特に、スペーサ層が六方晶形の窒化ホウ素である場合）は薄く、さらに常温におけるリーク電流を防止することができる（例えば六方晶窒化ホウ素をスペーサ層の材料として用いる場合）。用途により、電流漏れ（例えば常温における）が問題とならない場合の用途においては、スペーサ層は３ｎｍ未満、２ｎｍ未満または１原子厚の厚さであってもよい。
第１のグラフェン層は単層のグラフェンであることが好ましく、すなわち単一原子厚であることが好ましい。第２のグラフェン層は単層のグラフェンであることが好ましく、すなわち単一原子厚であることが好ましい。しかしながら、第１および／または第２のグラフェン層は複数層のグラフェンを含むことも可能である。例えば、第１および／または第２のグラフェン層は２層のグラフェン（いわゆる「二分子層グラフェン」）または３層のグラフェン（いわゆる「三分子層グラフェン」）も含みうる。３層を超えるグラフェンでは、グラフェン層の電気的性質が有用でなくなることが考えられる。したがって、第１および／または第２のグラフェン層は、グラフェンが断絶しているかまたは３層の厚さを超えるかの構造的欠陥を有さない限り、３層以下のグラフェンを含むことが好ましい。
第１のグラフェン層および／または第２のグラフェン層は、層を（例えばエッチングにより、例えば電子ビームリソグラフィおよび／または酸素プラズマエッチングによって）例えば部分的に除去することにより成形して構造体を形成することが好ましい。構造体は、構造体を外部装置に接続するための１つ以上の接触領域を含んでもよい。第２のグラフェン層を成形して第１のグラフェン層により形成された構造体に対応する構造体を形成してもよく、成形して他の構造体を形成してもよい。第１および／または第２のグラフェン層内に形成される構造体は例えばホールバー構造でもよいが、他の構造も同様に適用可能である。例えば、単純に、単一導電路の構造でもよい。ホールバー構造はよく知られており、下記実験例においていくつかの例が示される。ホールバー構造によって、グラフェンヘテロ構造体の特性を検査することが可能になりうる（例えば実験例１参照）。
グラフェンヘテロ構造体は例えば金属からなる１つ以上の接触部を含み、例えば、第１および／または第２のグラフェン層を外部の電子機器に接続しうる。１つ以上の接触部のそれぞれが、第１および／または第２のグラフェン層（上記参照）内に形成される構造体に含まれる１つ以上の接続領域のそれぞれの上に配置されてもよい。
好ましくは、スペーサ層は直線状に配列されるかまたは第１のグラフェン層に対する開口を備えることにより第１のグラフェン層の一部分のみを覆い、第１のグラフェン層（上記参照）内に形成される構造体に含まれる１つ以上の接触領域がスペーサ層により覆われないことが好ましい。これにより、例えば電子ビームリソグラフィによって第２のグラフェン層をグラフェン層上に成膜した後、１つ以上の接触部を、第１のグラフェン層および／または第２のグラフェン層内に形成される構造体に含まれる１つ以上の接触領域上に成膜することができる。接触部は、グラフェンの第１の層内に形成される構造体およびグラフェンの第２の層内に形成される構造体に含まれる１つ以上の接触領域上に一度のリソグラフィによって成膜することができ、好都合である。
グラフェンヘテロ構造体は、第１のグラフェン層が配置される基層を含んでもよい。第１のグラフェン層は基層に直接隣接する、すなわち間に層を挟まないことが好ましい。好ましくは、基層は窒化ホウ素を含む（より好ましくは窒化ホウ素からなる）。さらに好ましくは、基層は六方晶窒化ホウ素を含む（より好ましくは六方晶窒化ホウ素からなる）。基層は、例えば六方晶窒化ホウ素結晶であってもよい。六方晶窒化ホウ素は基層として好適であるが、これは、グラフェン用の原子レベルで平滑で不活性な基質だからである。六方晶窒化ホウ素以外の材料（例えば酸化アルミニウム）は、原理上は基層として用いることができると考えられる。しかしながら、これらの他の材料は、平坦でなく、また／あるいは窒化ホウ素がもつ他の有用な特性をもたないため好適ではない。
グラフェンヘテロ構造体は、基層（または第１の封入層）が配置される基板を含んでもよい。基層（または第１のグラフェン層）は基板に直接隣接する、すなわち間に層を挟まないことが好ましい。好ましくは、基板としてはシリコンウェハ、好ましくは酸化シリコンウェハが挙げられ、例えば、基板はＳｉＯ２絶縁層を有する。
さらに、本発明の第１の態様は、
第１のグラフェン層と、
第２のグラフェン層と、
第１のグラフェン層と第２のグラフェン層の間に配置されたスペーサ層とを含むグラフェンヘテロ構造体を製造する方法を提供しうる。
この方法は、本発明の第２の態様に関して記載されるデバイスの特徴のいずれかを実施するかまたはそのいずれかに対応する工程を含んでもよい。
例えば、この方法は、
第１のグラフェン層上にスペーサ層を成膜する工程と、
スペーサ層が第１のグラフェン層とスペーサ層の間に位置するよう、スペーサ層上に第２のグラフェン層を成膜する工程とを含んでもよい。
別の例として、スペーサ層は窒化ホウ素を含む（より好ましくは窒化ホウ素からなる）ことが好ましい。さらに好ましくは、スペーサ層は六方晶窒化ホウ素を含む（より好ましくは六方晶窒化ホウ素からなる）。スペーサ層は、例えば六方晶窒化ホウ素結晶であってもよい。
別の例として、スペーサ層は、第１のグラフェン層に直接隣接するよう成膜することが好ましい。同様に、第２のグラフェン層は、スペーサ層に直接隣接するよう成膜することが好ましい。
別の例として、スペーサ層は１０ｎｍ以下の厚さをもち、より好ましくは２ｎｍ〜４ｎｍの厚さをもつように成膜し、また、約３ｎｍと等しい厚さをもってもよい。
別の例として、第１のグラフェン層は単層のグラフェンとなるように成膜することが好ましく、すなわち単一原子厚であることが好ましい。第２のグラフェン層は単層のグラフェンとなるように成膜することが好ましく、すなわち単一原子厚であることが好ましい。
別の例として、この方法において、第１および／または第２のグラフェン層を（例えばエッチングにより、例えばリソグラフィおよび／または酸素プラズマエッチングによって）例えば部分的に除去することにより成形して構造体を形成することが好ましい。第１のグラフェン層の成形は、第１のグラフェン層の成膜後、スペーサ層の成膜前に行うことが好ましい。第２のグラフェン層の成形は、第２のグラフェン層の成膜後に行うことが好ましい。第１および／または第２のグラフェン層内に形成される構造体は例えばホールバー構造でもよいが、他の構造も同様に適用可能である。例えば、単純に、単一導電路の構造でもよい。ホールバー構造はよく知られており、下記実験例においていくつかの例が示される。ホールバー構造によって、グラフェンヘテロ構造体の特性を検査することが可能になりうる（例えば実験例１参照）。
別の例として、この方法において、例えば金属からなる１つ以上の接触部を成膜することにより、例えば、第１および／または第２のグラフェン層を外部の電子機器に接続してもよい。１つ以上の接触部は、第１および／または第２のグラフェン層（上記参照）内に形成される構造体に含まれる１つ以上の接続領域上に（例えば配置されるように）成膜してもよい。
別の例として、スペーサ層は、第１のグラフェン層の一部分のみを覆えばよく、第１のグラフェン層（上記参照）内に形成される構造体に含まれる１つ以上の接続領域はスペーサ層に覆われなくてもよい。スペーサ層は、第１のグラフェン層上に成膜する前に、例えば光マスクアライナを用いて位置合わせすることが好ましい。
別の例として、この方法において、第１のグラフェン層を基層上に成膜してもよい。この工程は、スペーサ層の成膜および第２のグラフェン層の成膜の前に行うことが好ましい。好ましくは、第１のグラフェン層は、基層に直接隣接するよう成膜することが好ましい。好ましくは、基層は窒化ホウ素を含む（より好ましくは窒化ホウ素からなる）。さらに好ましくは、基層は六方晶窒化ホウ素を含む（より好ましくは六方晶窒化ホウ素からなる）。基層は、例えば六方晶窒化ホウ素結晶であってもよい。
別の例として、この方法において、スペーサ層（または第１のグラフェン層）を基板上に成膜してもよい。この工程は、スペーサ層の成膜、第２のグラフェン層の成膜、かつ（該当する場合）第１のグラフェン層の成膜の前に行うことが好ましい。基層（または第１のグラフェン層）は、基板に直接隣接するよう成膜することが好ましい。好ましくは、基板としてはシリコンウェハ、好ましくは酸化シリコンウェハが挙げられ、例えば、基板はＳｉＯ２絶縁層を有する。
基層（または第１のグラフェン層）は、例えば、当該技術分野でよく知られた技術である剥離（機械的劈開）によって機械的に基板上に成膜してもよい。
基層（または第１のグラフェン層）は剥離により基板上に成膜することができるが、この技術は第１のグラフェン層を基層上に、スペーサ層を第１のグラフェン層上に、または第２のグラフェン層をスペーサ層上に成膜するのにはさほど適していない。例えば剥離によって各層を位置合わせすることが困難になり、かつ／あるいは汚損を生じる場合がある。
したがって、第１のグラフェン層を、キャリア層上に配置された第１のグラフェン層を含む前駆体構造を用いる方法により基層上に成膜してもよく、その方法は、
第１のグラフェン層が基層に面した（したがってキャリア層は基層に面しない）状態で前駆体構造を基層上に成膜する工程と、
次に（すなわち、前駆体構造を基層上に成膜した後）、第１のグラフェン層からキャリア層を除去する工程とを含む。
同様に、キャリア層上に配置されたスペーサ層を含む前駆体構造を用いてスペーサ層を第１のグラフェン層上に成膜してもよく、この方法は、
スペーサ層が第１のグラフェン層に面した（したがってキャリア層は第１のグラフェン層に面しない）状態で前駆体構造を第１のグラフェン層上に成膜する工程と、
次に（すなわち、前駆体構造を第１のグラフェン層上に成膜した後）、スペーサ層からキャリア層を除去する工程とを含む。
同様に、キャリア層上に配置された第２のグラフェン層を含む前駆体構造を用いて第２のグラフェン層をスペーサ層上に成膜してもよく、この方法は、
第２のグラフェン層がスペーサ層に面した（したがってキャリア層はスペーサ層に面しない）状態で前駆体構造をスペーサ層上に成膜する工程と、
次に（すなわち、前駆体構造をスペーサ層上に成膜した後）、第２のグラフェン層からキャリア層を除去する工程とを含む。この方法は、本発明の第３の態様に記載されるか、またはこれに関する追加的な工程を含んでもよい。
この方法では、各層のうちいずれか１つ以上を成膜した後に（特に、第１のグラフェン層、スペーサ層、第２のグラフェン層のうち１つ以上を成膜した後に）、グラフェンヘテロ構造体を、例えば３００℃にほぼ等しい温度でかつ／あるいはアルゴン‐水素雰囲気で、例えばアニールにより浄化することが好ましく、これにより例えば残留物および／または他の汚染を取り除く。
以下に記載する実験例においてグラフェンおよび窒化ホウ素は、バルク結晶から機械的に劈開したが、この技術は大規模実施には適さず、適切な成長方法に取って代わられる可能性が高い。グラフェンおよび窒化ホウ素作製工程の選択に応じ、上述の順序で層を直接成長させ、あるいは個別に作製された層を組み立ててもよい。
この方法は、１つ以上の付加的層を含めるよう、１つ以上の付加的工程を含んでもよい。例えば、上記方法により得られたグラフェン系複合構造体に付加的なグラフェン層または他の材料の層を加えてもよい。
（トランジスタデバイス）
第２の態様によると、本発明は、
ソース電極と、
ドレイン電極と、
ソース電極およびドレイン電極に接触する絶縁障壁と、を含み、絶縁障壁は半導体材料の１〜３０層からなり、
ソース電極およびドレイン電極のうち少なくとも一方がグラフェンの層を含み、他方の電極が導電性材料の層を含む、トランジスタを提供する。
絶縁障壁はソース電極とドレイン電極の間に配置され、双方の電極と接触している。例えば、この態様において、本発明は、ソース電極と、ドレイン電極と、前記ソース電極および前記ドレイン電極に接触し、双方の間に配置される絶縁障壁と、を含み、前記絶縁障壁は１つ以上の半導体材料からなる１〜３０層からなり、前記ソース電極および前記ドレイン電極のうち少なくとも一方がグラフェンの層を含み、他の２の電極が導電性材料の層を含む、トランジスタを提供する。
本発明のトランジスタは、少なくとも３層を含むサンドイッチ状の構造をもち、より一般的には以下に示すように多数の付加的層をさらに含む。その最も単純な形態において、本発明は、金属を含む任意の導電性材料、ただし好ましくはグラフェンで形成することができる上部電極、上部電極を（剥離）転写する絶縁障壁層、および下部電極層を含むトランジスタを対象とする。したがって、絶縁層は上部電極層と下部電極層の間に挟まれている。ソース電極およびドレイン電極の素性は、トランジスタに印加されるバイアスおよび絶縁層の材料によって決まる。
言及しやすくするために、縦型トランジスタの場合、電極を「上部」電極および「下部」電極と呼び、上部電極はトランジスタの上部、すなわち外表面（光学保護層により覆われてもいない場合）に存在する電極である。このような構造は図４に見ることができる。
上部電極は導電性材料であってもよい。好適な一実施形態において、上部電極はグラフェン層とすることができる。例えば、特に好適な一実施形態において、上部電極がグラフェン層であるとともに下部電極もグラフェンである。別の一実施形態において、上部電極は金属であり、例えば、不純物半導体とすることもできる。
一実施形態において、中間層またはスペーサ層としてもしられる絶縁障壁層は窒化ホウ素を含む。別の実施形態において、絶縁障壁は半導体、例えばＳｉ、ＧｅまたはＧａＡｓもしくはＡｌＧａＡｓなどのＩＩＩ−Ｖ族半導体である。別の実施形態において、絶縁障壁は遷移金属のカルコゲナイドまたはジカルコゲナイド、すなわちｄブロック元素である。カルコゲナイドまたはジカルコゲナイド化合物は酸化物、硫化物、セレン化物、およびテルル化物を含み、好適なカルコゲナイドまたはジカルコゲナイド化合物は硫化物または酸化物である。特に好適な化合物としてＭｏＳ２およびＨｆＯ２が挙げられる。一実施形態において、機械的に転写した六方晶ＢＮおよびＭｏＳ２層をその絶縁層に用いた。あるいは、絶縁障壁は有機半導体または誘電体である。絶縁障壁の他の適切な材料としては窒化ガリウムまたは窒化シリコンなどの窒化物が挙げられ、窒化シリコンがより好ましい。他の適切な材料として、ＳｉＯ２および酸化アルミニウムなどの酸化物が挙げられる。絶縁障壁層は１つ以上の上に列挙した材料の層を含みうる。絶縁障壁層は、異なる材料の２層以上を組み合わせて形成してもよい。例えば、絶縁障壁層は六方晶ＢＮの１つ以上の層およびＭｏＳ２の１つ以上の層で形成してもよい。
理想的には、中間バリア層は化学的に安定した材料である。中間バリア層の材料の性質はトランジスタのスイッチ比に影響を及ぼす。例えば、ＭｏＳ２を用いると、常温または常温に近い温度で最高１０，０００のスイッチ比を得ることができる。
ある実施形態において、絶縁障壁は層状材料であり、１原子層〜約５０原子層、より好ましくは上限が約３０原子層の厚さをもつ。例えば、絶縁障壁の厚さは最大約１５ｎｍであり、より一般的には最大１０ｎｍである。一原子層は、層の組成によって、通常約０．３５ｎｍの厚さとなる。
ある実施形態において、トランジスタはさらに下部電極層を配置する下地層を含む。下地層はグラフェンなどの下部電極層の特性を高める役割を果たす絶縁体である。下地層は、粗さ、ひずみ、電気的伝導性および均質性、ならびに化学的または熱的安定性の特性のうち１つ以上を改善する機能を果たす。下地層はまた、グラフェン成長の基質の役割を果たすこともできる。下地層に相応しい材料は六方晶形の窒化ホウ素（ｈ−ＢＮ）を含む。
さらなる実施形態において、下地層自体は、ゲート絶縁体として作用する材料の層の上に設置する。ゲート絶縁体として、任意の公知のゲート絶縁材を用いることができる。例としては、ＳｉＯ２、窒化シリコン、酸化アルミニウム、ＨｆＯ２などが挙げられる。
さらなる実施形態において、ゲート絶縁体およびゲート絶縁体上のトランジスタの層は、ゲート導体またはゲート電極として作用する材料の層の上に設置される。ゲート導体またはゲート電極は十分に平坦な表面をもつ任意の導電性材料で形成することができ、例えば、金属または高濃度不純物半導体であってもよい。特に適切なゲート導体は高濃度不純物添加シリコンであり、一実施形態においては、これを追加的な支持体の必要なく用いることができる。あるいは、ゲート導体は、必要に応じて追加基板の上に作製してもよい。
そのため、一実施形態において、本発明のトランジスタは図４に示すような構造をもちうる。このトランジスタは、上部電極、中間（スペーサ）層、グラフェン層、下地層、ゲート絶縁体層、およびゲート導体層を含むサンドイッチ構造である。
絶縁障壁層、実際は本発明によるトランジスタデバイスの作製方法は、例えば、ＣＶＤ、ＰＥ−ＣＶＤ、ＭＢＥ、ＡＬＤ、熱蒸着もしくは電子ビーム蒸着、ならびにスパッタ法もしくは溶液からの成膜を含む半導体（絶縁体）の成長および成膜方法の任意の従来技術を用いることができる。
ある実施形態において、絶縁障壁は１〜３０の層を含む。一実施形態において、この材料は窒化ホウ素である。ある好適な実施形態において、絶縁障壁は窒化ホウ素などの材料の３〜８の層、例えば材料の３、４、５、６、７または８の層からなる。ある好適な実施形態は絶縁障壁が３層の材料である。別の実施形態は、絶縁障壁が４〜８の層である。絶縁障壁は以下に記載する多数の材料のうちの１つ以上である。例えば、一実施形態において、絶縁障壁は六方晶形の窒化ホウ素、例えば六方晶形の窒化ホウ素結晶を含む。別の実施形態において、絶縁障壁はジカルコゲナイドの１〜３０の層、より好ましくは３〜８の層からなる。
ある実施形態において、グラフェン結晶をバルクグラファイトから抽出し、トランジスタ積層を形成するために機械的に転写した。ただし、グラフェン層は上記の基板上に直接成長させることもでき（図４の場合のように）、基板上に転写または他の層とともにグラフェンを形成した別の基板から基板上に転写させることもできる。グラフェンを成長させる方法の例としては、ＣＶＤ（化学蒸着）、ＰＥ−ＣＶＤ（プラズマ化学蒸着）、ＭＢＥ（分子線エピタキシャル成長）、ＡＬＤ（原子層堆積）、ＤＡＳ、その他が挙げられる。グラフェンはまたトランジスタの性能を改善させるために化学的に修飾または機能化することができる。
グラフェンの化学的機能化により状態密度（ＤＯＳ）および障壁の要素を変化させることができ、これによりトランジスタの特徴を変化させる。この点において、適切に機能化された（または部分的に機能化された）グラフェン成分を選択することによりトランジスタの特性を調整することが可能になる。ある実施形態において、グラフェンまたは機能化されたグラフェン成分をグラフェンとする。さらなる実施形態において、グラフェンまたは機能化されたグラフェン成分は、事前に化学的に修飾されていないグラフェンである。グラフェンの化学的機能化によりトランジスタの作製を補助することもできる。文献に記載されるように、水素、ハロゲン、および酸素含有基などの官能基を導入するための公知の方法を用いてグラフェンに化学的修飾を施すことができる。
ある実施形態において、ソース電極はグラフェンの層を含む。
ある実施形態において、ドレイン電極はグラフェンの層を含む。
ある実施形態において、ソース電極がグラフェンの層を含み、ドレイン電極もグラフェンの層を含む。
ある実施形態において、トランジスタはまたソース電極を覆う封入層を含む。ある実施形態において、封入層は１〜１００ｎｍ、例えば２０〜５０ｎｍの厚さをもつ。
別の実施形態において、トランジスタはまたドレイン電極を覆う封入層を含む。ある実施形態において、この封入層は１〜１００ｎｍ、例えば２０〜５０ｎｍの厚さをもつ。ある実施形態において、この封入層はＢＮを含む。
ソースおよび／またはドレイン電極を封入することにより、電極が環境の影響を受けにくくする。電極がグラフェンの層を含む場合、これは非常に重要であるが、電荷キャリア移動度μが向上した電極を得られるためである。したがって、グラフェン電極の電荷キャリア移動度μは好ましくは常温（例えば、２０℃）においてほぼ１００，０００ｃｍ２Ｖ−１ｓ−１程度以上となりうる。ある実施形態において、この封入層はＢＮを含む。
六方晶窒化ホウ素は絶縁障壁に適切な材料であるが、それはグラフェン電極用の原子レベルで平滑で不活性な基質として作用することができるからである。六方晶窒化ホウ素を用いることにより、とりわけ、常温であっても、１μｍの常温弾道輸送距離および高い電荷キャリア移動度μを示すグラフェンヘテロ構造体を得ることができる。
ある実施形態では、ドレイン電極／ソース電極および絶縁障壁はすべて互いに直接隣接しており、すなわち間に層を挟まない。
ドレイン電極／ソース電極のグラフェン層は単層のグラフェンであることが好ましく、すなわち単一原子厚であることが好ましい。しかしながら、グラフェン層は複数層のグラフェンを含むことも可能である。例えば、グラフェン層は２層のグラフェン（いわゆる「二分子層グラフェン」）または３層のグラフェン（いわゆる「三分子層グラフェン」）も含みうる。上述の３層のグラフェンでは、グラフェン層の電気的性質が有用でない場合もある。一つには、これはトランジスタ内に存在する他の材料に依存するということがある。したがって、一実施形態において、グラフェン層は４層以上のグラフェンを含まないことが好ましい。
ドレイン電極／ソース電極のグラフェン層は、層を（例えばエッチングにより、例えば電子ビームリソグラフィおよび酸素プラズマエッチングによって）例えば部分的に除去することにより成形して構造体を形成することが好ましい。構造体は、構造体を外部装置に接続するための１つ以上の接触領域を含んでもよい。
ドレイン電極／ソース電極の層のグラフェン層は例えば金属からなる１つ以上の接触部を含み、例えば、グラフェン層を外部の電子機器に接続しうる。１つ以上の接触部のそれぞれが、グラフェン層内に形成される構造体に含まれる１つ以上の接続領域のそれぞれの上に配置されてもよい。
本発明のトランジスタはソース電極（または封入ソース電極）が配置される基板を含んでもよい。一実施形態において、ソース電極（封入ソース電極）は基板に直接隣接する、すなわち間に層を挟まないことが好ましい。基板はシリコンウェハ、好ましくは酸化シリコンウェハを含むことが好ましく、その場合、例えば基板は５０ｎｍ〜５００ｎｍ、例えば８０ｎｍ〜４００ｎｍにほぼ等しい厚さをもつＳｉＯ２を有する。
本発明を以下の図面により説明する。
（ａ）は、多層の試料のデバイス概略図である。（ｂ）は、多層の試料の光学像である。（ｃ）は、量子キャパシタンス（丸）および異なるスペーサ厚のシミュレーションの実験結果（実線）を示す図である。 （ａ）は、対称な場合の層間電圧（実線）の関数としてドラッグを示す図である。（ｂ）は、非対称の場合のドラッグ抵抗を示す図である。（ｃ）は、バックゲート電圧の関数としてＲ ｄｒａｇを示図である。 異なるＶ ｉｎｔに対するドラッグ抵抗の温度依存性を示す図である。 挿入図は、３つの異なる温度におけるＲ ｄｒａｇ（Ｖ ｉｎｔ）を示す。 対数目盛でＲ ｄｒａｇ（ｎ）を示す図である。 （ａ）〜（ｄ）は、本発明によるトランジスタの動作を示す図である。 グラフェンをトンネル電極として用い、ＧｒＢおよびＧｒＴ層に対する面内抵抗率ρの動きをＶ ｇの関数として示す図である。 トンネル障壁としての６±１層のｈＢＮをもつグラフェン−ｈＢＮデバイスのトンネル特性を示す図である。 本発明の第２の態様のトランジスタの一実施形態の構造を示す図である。 本発明の第２の態様によるｈＢＮ−グラフェン−ｈＢＮ−グラフェン−ｈＢＮデバイスを示す図である。 本発明の第２の態様によるトランジスタにおける２つのグラフェン電極の電荷キャリア濃度の非線形依存性をゲート電圧の関数として示す図である。 本発明の第２の態様による２つの異なる４ｈＢＮ層デバイスのゼロゲート電圧におけるトンネル特性およびその理論との比較を示す図である。 本発明の第２の態様による別のｈＢＮ−グラフェン−ｈＢＮ−グラフェン−ｈＢＮ電界効果デバイスを示す図である。 本発明の第２の態様によるグラフェンＭｏＳ２デバイスのＩ−Ｖ特性を示す図である。
発明を実施するため形態
（実験例１）
（非弱相互作用二層ＢＮ−グラフェンヘテロ構造体におけるクーロンドラッグ）
多層窒化ホウ素／グラフェンヘテロ構造体の作製。開発された技術により、キャリア移動度を１０ｍ２／Ｖｓと高く保ちつつグラフェンを２つの六方晶ＢＮ結晶の間に封入することができる。近接して離間された２つの、独立して接続されたグラフェン層に関する輸送研究の結果を示す。小規模の層間剥離により、クーロンドラッグは、従来研究されている弱相互作用レジームの範囲を超えた特異な挙動を示す。
数年の活発な輸送に関する研究を経てなお、グラフェン電子電子（「ｅ‐ｅ」）相互作用について分かっていることは僅かである。シート抵抗にあまり寄与しないため、従来のトランジスタ構造における電子電子相互作用の直接測定は複雑な分析を要する。近接して離間された２つのグラフェン片の輸送特性を観察することにより、例えば励起子凝縮を含む多様な新たな相互作用現象を解明することができる。電子ドラッグは、２つの２次元の電子ガス（「２ＤＥＧ」）の電子密度の変動の間に起こる散乱により引き起こされるため、層内密度励起および層間電子電子相互作用の調査に非常に有用な手段である。
本実験例では、高品質ＢＮ／グラフェンヘテロ構造体について報告し、その輸送特性について研究する。本実験例の試料におけるドラッグ効果を考察する。本発明により、リーク電流がほとんど無い状態で、２つのグラフェン層をわずか数ナノメータ厚のＢＮ結晶により離間して、これらのグラフェン層を、比較対象となりうるＧａＡｓ／ＡｌＧａＡｓヘテロ構造の場合よりも１桁分近く配置することが可能になる。これにより、２つの層の間に電圧を印加することにより２・１０１２と高いキャリア濃度を達成することができる。そのため、下層に大きな影響を与える従来のＳｉバックゲートと組み合わせて、上層（ｎｔ）および下層（ｎｂ）の濃度を独立して制御することができる。この技術の別の利点は、本発明の試料における常温までの高い移動度であるが、これはグラフェン層が化学的に不活性かつ原子レベルで平坦な六方晶窒化ホウ素層のみと接触していることによる。
試料作製は、標準的な機械的剥離技術を用いてＢＮ結晶をＳｉ／ＳｉＯ２ウェハ上に成膜することから始まる（ＰＮＡＳ）。次に、清浄で均一なＢＮ片を選択し、その上に大型のグラフェン結晶を転写する。酸素プラズマエッチングを用いてこのグラフェン片をホールバー状に成形した後、その上に、数層分の厚さのＢＮスペーサをさらに転写する。スペーサはホールバー構造のみを覆い、グラフェン『リード』を覆わないように位置合わせする（図４（ａ）参照）。最後に、上部グラフェン層を転写して、その後標準的な接触部の成膜を行う。下部片の部分が開いたままであるため、接触部は電子ビームリソグラフィを一度行うことにより両層に形成することができる。下部のメサ構造に続き、慎重にエッチングすることにより上層を成形することができる。転写の各段階の前に、表面を清浄するため、Ａｒ／Ｈ２内で３００°Ｃのアニールを数時間行っておく。
図１（ａ）は多層の試料のデバイス概略図を示す。図１（ａ）に図示した層の順序は、厚いＢＮ基層（青）、下部グラフェン（灰色）、薄いＢＮスペーサ（赤）、上部グラフェン層（濃い灰色）である。
図１（ｂ）は多層の試料の光学像である。赤線はＢＮスペーサの端部を示す。これらの条件において、ＢＮ上のグラフェンにはほとんどコントラストがないが、ＢＮ基層を部分的にエッチングしたことにより下部ホールバーが見える。スケールバーは５μｍである。
図１（ｃ）は、量子キャパシタンス（丸）および異なるスペーサ厚のシミュレーションの実験結果（実線）を示す。
転写方法ではＳｉ／ＰＭＧＩ／ＰＭＭＡ積層上に標準的な切片成膜を行い、その後弱アルカリ溶液でＰＭＧＩ剥離層をエッチングにより除去することによりＰＭＭＡ膜をリフトオフする。この一連の工程中、切片のある上部ＰＭＭＡ表面は乾いたままである。次に、この膜を支持部（金属リング）上に持ち上げ、下を向けてターゲット基板上に一直線になるように配置する。この位置合わせは光マスクアライナを用いて、約２μｍの精度で行う。転写の後、ＰＭＭＡキャリア膜をアセトンで溶解する。転写した切片のアニールは有機種および気体種の微細な泡の形成を伴うことが多いため、リソグラフィはこのような泡の間のホールバーに合わせて行う。
２ｎｍ、２．８ｎｍ、３．６ｎｍの異なるスペーサ厚（ｄ）３つの試料を調べた。試料は非常に類似する挙動を示したが、ここで得られた結果の多くは、重大なリーク問題なくしてより高いキャリア濃度を得るために、より厚いデバイスに対して計測されたものである。ＢＮ中間層を介したリークは、低バイアスでは検出することができず（＞１ＧΩ）、最も厚いデバイスでは０．６Ｖで約１ｎＡまで急激に上昇する。デバイス表面のＡＦＭの研究により、層が、１Å未満のＲＭＳ粗さで、平坦で均一に離間されることが確認される。各構造体には下層に対する接触部が１０個あり、上部に対する接触部が少なくとも６個ある。下部層のキャリア移動度（最高１５ｍ２Ｖ−１ｓ−１）は上部のそれよりも優れている（２．５ｍ２Ｖ−１ｓ−１〜５ｍ２Ｖ−１ｓ−１）。
層間スペーサの品質が良好であることにより、電荷密度を制御するためにグラフェン層間に電圧Ｖ ｉｎｔを用いることができる。主に下層に影響を及ぼすバックゲートとともに、異なる組み合わせの上部（ｎ ｔ）層および下部（ｎ ｂ）層の濃度を達成することができる。ただし、キャリア密度は電圧Ｖ ｉｎｔの一次関数ではなくなる。
このことを調査するために、本発明のデバイスのキャパシタンスを調べた（図１（ｃ））。これは、
（Ｂが磁場、Ｒ Ｈがホール抵抗）から電荷キャリア濃度ｎ（Ｖ ｉｎｔｅｒ）を測定することにより行った。次にキャパシタンス（単位面積当たり）は微分
により得られた。この方法は（例えばＮＰに近すぎない）グラフェン層に一種類のキャリアが存在すれば有効である。図４（ｃ）に示す結果から、Ｃは、金属板をもつコンデンサに期待されるように一定ではないことが分かる。この偏差は、グラフェン内の電荷キャリアが低濃度であることにより生じるとともに直列容量として機能する量子キャパシタンスＣｑの寄与による。Ｔ＝０で、異常を無視すると、
（ｖＦ＝１．１・１０６ｍ／ｃはフェルミ速度）となる。総容量は、
（ε＝４．８はＢＮの誘電率で、係数２は両方のプレートをグラフェンで形成したことによる）となる。厚さを唯一の適合変数として用い、ＡＦＭ測定と一致する約４ｎｍのｄが得られた
ここで、ε＝４．８は、ｖＦを１．１×１０＾６としたときの交流電流値である。
２ＤＥＧが非常に近接しているため、各層の電子密度の変動間の散乱事象時に運動量移行が起こる。これらの層の一つに駆動電流Ｉａを流すと（活性層）、他の層（非活性層）でドラッグ電流が発生する。両層が同じキャリア型（ｎ‐ｎ、ｐ‐ｐ）かつｎ‐ｐに反対（ｐ‐ｎ）の構成ある場合には、これら２つの電流は同じ方向になる。そのため、開回路構成のドラッグ抵抗Ｒ ｄｒａｇ＝Ｖｐ／Ｉａは、ｎ‐ｎ（ｐ‐ｐ）の場合負となり、いずれかの層の平均濃度がゼロである場合にはゼロとなる。
本発明のデバイスで観察されるごく僅かな真性ドーピング（推定）のために、ゼロのゲート電圧により両層でＥ Ｆ＝０となる。次に、上層Ｖ ｉｎｔに定電圧を印加すると（下層は接地する）、逆の符号の等しい電荷密度ｎ＝ｎ ｔ＝−ｎ ｂが生じる。ドラッグ測定では、下層を活性層として用い、上層を非活性層として用いているが、活性・非活性層を交換してもドラッグ抵抗は大きくは変化しない（５％以内）。予想どおり、測定されたドラッグ抵抗は、駆動電流（２０Ｋを超える温度、最高０．５μＡ）と無関係であり、ＡＣ／ＤＣの両構造で等しい。
図２（ａ）は、対称な場合（ｎ＝ｎ ｔ＝−ｎ ｂ）の層間電圧（実線）の関数としてドラッグを示す図である。破線は、Ｂ＝０．５Ｔの上層でのＲ ｘｙを示す（同じＶ ｉｎｔ軸、縦軸は図示しない）。水平な点線はＲ ｘｙ＝０であることを示す。図は各上下層におけるフェルミエネルギーを示す。Ｔ＝１２４Ｋである。
図２（ｂ）は、非対称の場合のドラッグ抵抗を示す図であり、両層の同じ型のキャリアに対して負となり（黒の曲線：正孔、赤の曲線：電子）、ｐ‐ｎ（ｎ‐ｐ）構成に対し正となる。これらの図は青い曲線に関連している。Ｔ＝１２４Ｋである。
図２（ｃ）は、異なるＶ ｉｎｔに対するバックゲート電圧の関数としてＲ ｄｒａｇを示す。Ｔ＝１１０Ｋである。これらの図は黒い曲線に関連している。
図２（ａ）は、層間電圧Ｖ ｉｎｔの関数として測定した、Ｖ ｂａｃｋ＝０、すなわちｎ＝ｎ ｔ＝−ｎ ｂのときのＲ ｄｒａｇを示す。電気的中性（ＥＮ）点Ｖ ｉｎｔ＝０において、空間的不均一性によりグラフェンが、不規則に熱で崩された電子‐正孔溜まり系にまで壊され、平均Ｒ ｄｒａｇがゼロに近づく。より濃度が均一になると、Ｒ ｄｒａｇが急峻に上昇し、最大に達すると、遮蔽により層間相互作用が減弱化することにより低下する。
Ｖ ｉｎｔにおける不均一領域の大きさを推測するために、移動度が低い場合の上層のＲ ｘｙを測定する（図２（ａ）の破線）。Ｒ ｘｙの最大値および最低値は、有限温度および電位の乱れにより２つの型のキャリアが存在するとき、Ｒ ｘｙが１／ｎとして低下する場合の均一な濃度のレジームから不均一なレジームへの交差点に対応する。Ｖ ｉｎｔ＝±０．０５Ｖにおいて縦の破線により示されるこれらの位置は、ドラッグ抵抗Ｒ ｄｒａｇ（グラフ内で縦の点線で示される）のピークとほぼ完全に一致する。したがって、中央のＲ ｄｒａｇ（Ｖ ｉｎｔ）が落ち込んだ部分は、低エネルギーにおけるガスの不均一性に直接的に関係すると考えられる。
有限のバックゲート電圧Ｖ ｂａｃｋを印加すると、両層は同じ型のキャリアを有し、すなわち図２（ｂ）に示すようにドラッグ抵抗は負となる。Ｖ ｉｎｔを導入することにより、１片における濃度は上昇し、もう一片における濃度は飽和することになる。最終的に、これらの層の１つのＥＮ点はフェルミ準位と一致し、このＥＮ点において、Ｒ ｄｒａｇが０を越えて符号が変わることになる。各層における移動度は異なるため、２つの変化は対称ではない。このような変化の大きさもまた電位の乱れに関係する。
ドラッグ抵抗はまたＶ ｂａｃｋの関数として測定することもできる。図２（ｃ）は異なる組み合わせのキャリア型（Ｖ ｉｎｔ＝０、５０、−１００ｍＶ）に対する、このような測定を示す。部分的な遮蔽により、バックゲート電圧は２層の濃度に異なる影響を及ぼす。さらなる報告は、対称的に定義された濃度ｎ ｔ、ｎ ｂおよび直感的な明解さのために、図２（ａ）で示す測定に類似する測定に焦点を当てたものである。
図３は、異なるＶ ｉｎｔに対するドラッグ抵抗の温度依存性を示す。実線は二乗に対応する傾きを示す。図３（挿入図）は、３つの異なる温度におけるＲ ｄｒａｇ（Ｖ ｉｎｔ）を示す。
クーロンドラッグは層間散乱過程により生じるため、散乱事象で使用可能な位相空間により制御される。文献におけるグラフェンに適用されるクーロンドラッグの一般理論は、波数ベクトル
および周波数ωに依存する、遮蔽された層間相互作用
における二次摂動論に基づく。弾道レジームでは、（完全に本発明の実験の状態である）平均自由行程ｌ＞＞ｄのとき、ドラッグ抵抗率が以下のように推定される。
（１）
図３の挿入図は実験に基づく、ドラッグ効果のＴ依存性を示し、すなわちＲ ｄｒａｇは温度の低下とともに低下し、Ｔが約３０Ｋになるとメゾスコピックレジームが始まる。異なる値の層間電圧に対し推定されるＲ ｄｒａｇ（Ｔ）は、対数目盛で図３に示される。曲線は、高濃度で傾きγが２に近い実験精度の範囲で線形的になる。
二次元従属からの偏差は、例えば、補助的なドラッグメカニズムに由来すると考えられる。さらに、仮想的なフォノンおよびプラスモンのドラッグ増大という、２つの、可能性のある追加的なドラッグメカニズムがある。別のありうる理由として、Ｃ（Ｔ）またはｋ Ｂ Ｔによるキャリア濃度の変化が挙げられる。
次に、Ｔ ２における係数の濃度依存性について論じる。同一のグラフェン層の場合、以下の一般式により遮蔽された層間相互作用を求めることができる。
（２）
（グラフェンの分極関数Π（ｑ，ω）は文献から導き出すことができ、裸のクーロン相互作用のフーリエ成分νｃ（ｑ）は、本発明の構造における静電気問題の解決策から求められる。以下の誘電率分布をもつ３領域媒体では、

フーリエ関数は以下の式をとる。）
（３）
グラフェンにおけるドラッグに対する従前の理論的研究は、層間距離が遮蔽された電子密度変動の大きさκｄ＞＞１（
がトーマス・フェルミ遮蔽半径の逆数、εが媒体の平均誘電率）よりもはるかに大きい場合の弱い相互作用のレジームを説明した。グラフェンにおけるクーロンドラッグの理論によると、ドラッグ抵抗Ｒ ｄｒａｇはＴ ２ ｄ −４ ｎ ｔ −３／２ ｎ ｂ −３／２ に比例する。
明らかに、本発明は理論的研究の限界を超えている。本発明のデバイスにおけるキャリア濃度において２・１０１２ｃｍ−２の場合、変数κｄは１に近くなり、その他の場合には常にこれより低くなる。本発明の実験結果との比較によりｎ−３従属からの顕著な逸脱が明らかになった。図４はｎの関数として対数目盛でグラフ化された図２（ａ）のドラッグ抵抗を示す。傾きが増大し、高濃度においてほぼｎ −２に達することが分かる。この傾きの挙動は正および負のｎの両方（実線および破線の曲線）を再現し、温度には依存しない（異なる色は異なる温度を指す）。変数κｄとともに傾きが増大することは、κｄ＞＞１が成り立つ場合、最終的に３に達することを示唆する。
この式（１）〜（３）に基づく計算結果は、図４において実線の緑線で示され、実際、実験結果に近くなっている。なお、反対の限界κｄ＜＜１では、ドラッグ抵抗率の濃度依存性は
となる。
図４はＲ ｄｒａｇ（ｎ）を対数目盛で示す。異なる色は異なる温度に対応し、実線および破線は、それぞれ正および負のｎである。紫の実線は、ｎ −１の基準である。本実験例の計算結果は緑の実線で示され、ｎ −２に近くなっている。
（実験例２）
本実験例の『概念実証』ＦＥＴの構造および動作原理を図５に示す。
トンネル電流は、状態密度（ＤＯＳ）および障壁の要素（形状および高さ）の関数である。オフ状態（すなわちゲート電圧なし）において、両グラフェン層のフェルミ準位は、ＤＯＳが非常に低い電気的中性点に近づく。図（１ｂ）から分かるとおり、バイアスが印加されない場合には障壁は乱されない。
オン状態において、ゲート電圧を印加することにより、フェルミエネルギーシフトに移行する両層のキャリアが誘導される。グラフェンではＤＯＳが線形であることから、フェルミエネルギーシフトは非常に高い。これは、有効障壁の高さ（フェルミエネルギー準位から計算される）が著しく変化することを意味している。このことは図５（ｃ）に示される。
現在のところ、これにより、トンネル電流に影響を及ぼす３つの因子のうちの２つである（ｉ）上昇したフェルミエネルギーにおける高いＤＯＳ、および（ｉｉ）主に線形のＤＯＳによる低い有効トンネル障壁が説明される。しかし、ゲート電界が下部グラフェン層によって完全には遮蔽されないことがトンネル電流に影響を及ぼす第３の因子として存在する。この『侵入』電界により、上層における電荷キャリアが誘導される。『侵入』電界はまた、障壁自体の特性を変化させ、これにより高いトンネル電流が生じる。実際、電界の侵入により障壁の形状が変化する。
結論として、より高いＤＯＳ、より低い有効障壁（いずれもＥｆの急激な変化、すなわちグラフェンの線形のＤＯＳによる）、および障壁形状の変化というオン状態電流における３つの寄与がある。障壁形状の変化は電界侵入によるものであり、この寄与の大きさは主に、中間絶縁層（スペーサ層または中間層とも呼ばれる）を形成する材料に依存する。
このことは、電子については図５（Ａ）、５（Ｂ）、５（Ｃ）、５（Ｄ）に示される。図５は、次のようにグラフェントンネル電界効果トランジスタを示す。（Ａ）本実験例の実験用デバイスの概略構造。最も基本的な種類のＦＥＴでは、１つのグラフェン電極（ＧｒＢ）のみが必須であり、外部電極は金属により形成することができる。（Ｂ）対応する、ゲート電圧を印加しないバンド構造。（Ｃ）有限ゲート電圧Ｖ ｇ およびゼロバイアスＶ ｂ のための同じバンド構造。（Ｄ）Ｖ ｇ およびＶ ｂ の両方が有限である。円錐状の部分はグラフェンのディラック様スペクトルを示し、簡単にするために、電子に対するトンネル障壁について考える。
ただし、グラフェンのスペクトルは対称であるため、トランジスタは電子または正孔のいずれでも動作する。とはいえ、障壁は対称ではないため、異なる材料を中間層に用いた場合、優先的極性が存在することには注意すべきである。上部グラフェン電極を他の導体と交換するとさらなる非対称が生じるため、スイッチ比を向上または調整するために（中間層および上部電極の）材料を異なる組合せで用いることができる。したがって、中間層および上部電極に適切な材料を選択することによりスイッチ比を制御することが可能である。例えば、二流化モリブデンなどの材料を中間層として用いることにより、約１００００の非常に高いスイッチ比を達成することができた。この高いスイッチ比は、低い線形の状態密度により、非常に急速に低いグラフェンシートを満たすキャリア分布数によるものである。
特徴付けを簡便にするため、ソースおよびドレイン電極の両方を多端子ホールバー構造のグラフェン層で形成した。これにより、トンネル電流−電圧曲線（Ｉ−Ｖ）のみならず、グラフェン電極の挙動を評価することができ、トランジスタ動作についてさらなる情報を得ることができる。トンネル障壁は六方晶窒化ホウ素（ｈＢＮ）であり、コアグラフェン−ｈＢＮ−グラフェン構造はｈＢＮに封入されることによりグラフェン電極の高品質をもたらす。ゲート電極として作用する酸化Ｓｉウェハの上にサンドイッチ全体を配置する（図１（Ａ）および１（Ｂ））。
ゲート電圧Ｖ ｇ をＳｉ基板と下部グラフェン層（ＧｒＢ）の間に印加すると、図１（Ｃ）に模式的に示すように、下部および上部電極の両方におけるキャリア濃度ｎ Ｂおよびｎ Ｔは、単分子層グラフェンによる弱い遮蔽によって増加する。グラフェン層におけるフェルミエネルギーＥ Ｆ の増加により、このエネルギーにおいて大部分がトンネリングする電子に対してΔが減少する。さらに、図示するとおり、ＧｒＢを介して侵入する電界により障壁の形状が変化するため、有効高さはまたＮＰに対して減少する。さらに、Ｅ Ｆ がＮＰから離れるほどトンネルリングするＤｏＳが増加することにより、トンネル電流Ｉが増加する。パラメータによっては、上記３つの寄与のいずれかにより、Ｖ ｇ の変化にともなうＩの変化に影響を及ぼしうる。
このデバイス構成においてグラフェンを使用することが非常に重要であることを主張するが、それは、これにより、放物線状の分散を示す従来の２次元ガスと比較して、Ｅ Ｆ が大幅に増加する、Ｖ ｇ の任意の変化に対するグラフェンの低いＤｏＳを最大限に利用するからである（S. Luryi, Quantum capacitance devices. App. Phys. Lett. 52, 501-503 (1988)参照）。これにより、ΔおよびトンネリングするＤｏＳの両方にはるかに大きな変化がもたらされる。
図５（Ａ）に示すデバイスを作製するために、まず、標準的な剥離（劈開）技術（K. S. Novoselov et al., Two-dimensional atomic crystals. Proc. Natl. Acad. Sci USA102, 10451-10453 (2005)）を用いて、酸化Ｓｉウェハ（３００ｎｍのＳｉＯ２）上に相対的に厚いｈＢＮ結晶を用意した。この結晶は、原子レベルで平坦な高品質基板の役割を果たした。次に、ドライ転写法（C. R. Dean et al., Boron nitride substrates for high-quality graphene electronics. Nature Nano5, 722-726 (2010)）を用いて、単層グラフェン（ＧｒＢ）を選択したｈＢＮ結晶（厚さ２０ｎｍ〜５０ｎｍ）上に剥離転写した。金属接触部（５ｎｍＴｉ／５０ｎｍＡｕ）を成膜し、エッチングを行って多端子ホールバーメサを形成した後、構造体をフォーミングガス内において３５０℃でアニールした。数原子厚のｈＢＮ結晶を、光学指標およびラマン指標を用いて識別し、同じ方法を用いてＧｒＢ上に剥離転写した。
このｈＢＮ層はトンネル障壁の機能を果たした。配置、アニール、およびホールバーの画定のすべての工程を繰り返して、第２の（上部）グラフェン電極（ＧｒＴ）を形成した。最後に、厚いｈＢＮ結晶により、多層構造体全体を封入した（図５（Ａ）、図Ｓ１）。１〜３０ｈＢＮ層の厚さｄのトンネル障壁をもつデバイスを調べた。トンネルＦＥＴの基本原理を説明するために、４〜７層からなるトンネル障壁をもつ４つのデバイスから得られたデータに注目し、他のｄで観察された変化について検討する。
図６はトンネル電極としてのグラフェンを示す。（Ａ）Ｖ ｇ の関数としてのソースおよびドレイングラフェン層の抵抗率。（Ｂ〜Ｄ）標準式ｎ＝Ｂ／ｅρ ｘｙ （Ｂは磁場であり、ｅは電子電荷）を用いて、測定したホール抵抗率ρ ｘｙ から計算した、ゲート電圧により誘発された２層内のキャリア濃度。ＮＰの近くでは、電子−正孔溜まりの不均質レジームでは上記式が有効でないため、スパイク（点線曲線で示される）が見られる。図示したデバイスは４層ｈＢＮ障壁をもつ。
図２（Ａ）はＧｒＢおよびＧｒＴ層に対する面内抵抗率ρの動きを、Ｖ ｇ の関数として示す。これらの曲線は封入グラフェンに対する低残留ドーピングを示す（ＧｒＢおよびＧｒＴに対しそれぞれ≒０、＜１０１１ｃｍ−２）。両層内で、ρはＶ ｇ に強く依存し、ＧｒＢがＳｉゲート電極により誘起された電界を遮蔽しないことを示す。遮蔽効率はホール効果測定により数値化することができる（図６（Ｂ）〜（Ｄ））。ゲートが両層で低濃度においてほぼ同量の電荷を誘発する、すなわち、ｎ Ｂが小さい場合、遮蔽が低いことを示している。ＧｒＢにおける濃度が増加するにしたがい、ｎ Ｂ（Ｖ ｇ ）およびｎ Ｔ（Ｖ ｇ ）の依存性がそれぞれ超線形、準線形となる（図６（Ｂ）および６（Ｃ））。これは、ｎ Ｂが増加することにより、ＧｒＢにより遮蔽されるゲート誘起電界の割合がますます高くなることによる。したがって、より多くの電子が下部グラフェン電極に蓄積し、上部電極に到達する電子は減少する。予想通り、両層に蓄積する電荷の合計はＶ ｇ において線形になる（図６（Ｄ））。グラフェン層の量子容量を含む、対応する順序回路について、観察された２つのグラフェン層間の電荷の再分布を説明することができる（図Ｓ２）。なお、放物線状のバンドでは、ｎ Ｂとｎ ｔの比はＶ ｇ から独立しており、そのため、トンネル障壁に侵入する電界は、ゼロｎ Ｂの限界においても大幅に減少する。
図７は、トンネル障壁として６±１層のｈＢＮをもつグラフェン−ｈＢＮデバイスのトンネル特性を示す。（Ａ）（１０Ｖの工程における）Ｖ ｇ に対するＩ−Ｖ特性。なお、有限ドーピングにより、最低トンネル導電率はＶ ｇ ≒３Ｖにおいて達成される。挿入図は、Ｖ ｇ ＝５Ｖにおける実験Ｉ−Ｖ（赤線曲線）を２つのグラフェン層における線形のＤｏＳを考慮し、運動量の保存はないものと想定した理論（暗色）と比較する。
さらなる実験曲線の例およびそのフィッティングは補助資料（１８）に見ることができる。（Ｂ）Ｖ ｇ の関数としてのゼロバイアス導電率。記号は実験データであり、実線曲線は本実験例のモデリングである。曲線は残留化学ドーピングにより、ゼロＶ ｇ に対しわずかにシフトしている。すべての計算において、ｍ＝０．５ｍ ０、Δ≒１．５ｅＶ（２９、３０）でトンネリングする正孔を想定し、原子間力顕微鏡法により測定したｄを用いた。Ｉおよびσの両方は、調査したデバイスでは典型的に１０μｍ２〜１００μｍ２のトンネル領域ごとに標準化する。温度は２４０Ｋである。
ＧｒＢとＧｒＴの間に印加したＶ ｂ により、デバイス領域に対応する薄いｈＢＮ障壁を流れるトンネル電流が増加する。図７（Ａ）は本実験例のデバイスのうちの１つの、様々なＶ ｇ におけるＩ-Ｖ特性を示す。まず、ゼロＶ ｇ の場合を考える。低いＶ ｂ において、Ｉは線形バイアスであり、このｈＢＮ厚さにおけるトンネル抵抗率ρＴ＝Ｖ ｂ ／Ｉ≒１００ＧΩ・μｍ２を生じる。高電圧（約０．１Ｖを超えるＶ ｂ ）では、Ｉはより急速に増加する。Ｉ−Ｖ曲線は、グラフェンーｈＢＮの不整合界面においてエネルギーの保存を想定するが、運動量の保存を想定せずに、量子トンネル効果の基準式（J. G. Simmons, Generalized formula for the electric tunnel effect between similar electrodes separated by a thin insulating film. J. App. Phys 34, 1793-1803 (1963)）によって説明することができる（図７（Ａ）の挿入図、図Ｓ３）。
以下に示すとおり、電子と正孔のトンネリングを実験的に区別し、トンネルリングが正孔によるものであることを発見することができる。これは、伝導帯がディラック点から４ｅＶよりも離れている場合に、グラフェンのディラック点と１．５ｅＶとほぼ等しいｈＢＮ価電子帯の頂点とが離れていることを示唆する、グラフェン−ｈＢＮ界面に対する最近の理論と合致する。本実験例のデータのΔ＝１．５ｅＶと一致する場合、トンネル質量がｍ≒０．５ｍ０（ｍ０は自由電子の質量）となり、ｈＢＮ内の正孔に対する有効質量と一致する。さらに、本実験例の解析は、バイアスの印加にともなうトンネル確率の変化が顕著であるが、二次的効果である場合にＩが主にトンネルＤｏＳの変化により変化することを示す。これは、本実験例の、相対的に低いρＴをもつ原子レベルで薄い障壁では、Δ［Ｅ Ｆ （Ｖ ｂ ）］の変化に対し指数関数的な感度をもつレジームを採らないことによる。
トランジスタ動作を説明するために、図７（Ａ）はゲート電圧のＩへの影響をグラフ化する。Ｖ ｇ はトンネル電流大幅に向上させ、その変化は低バイアスにおいて最も大きくなる。電界効果は、最高±５０Ｖ（典型的にほぼ６０Ｖに等しい電圧における本実験例のＳｉＯ２ゲート誘電体の電気絶縁破壊により設定された限界値）のすべてのゲート電圧に対しやや漸進的である。この挙動を定量化するために、図７（Ｂ）は低バイアストンネル導電率σＴ＝Ｉ／Ｖ ｂ をＶ ｇ の関数としてグラフ化する。Ｖ ｇ の影響は明らかに非対称的であり、σＴが、負のＶ ｇ （正孔）ではほぼ２０の倍数で変化し、正のＶ ｇ （電子）では６の倍数で変化する。他のデバイスにおける正孔トンネリングの最大ほぼ５０の変化を観察したところ、すべて同様に非対称であった（図Ｓ４）。また、デバイスのＩ−Ｖ曲線は、Δ＞＞熱エネルギーに予想されるように、常温と液体ヘリウム温度の間にわずかな変化を示した。
観察したσＴ（Ｖ ｇ ）の挙動を解析するために、σＴ∝ＤｏＳＢ（Ｖ ｇ ）×ＤｏＳＴ（Ｖ ｇ ）×Ｔ（Ｖ ｇ ）（指数は２つのグラフェン層を指し、Ｔ（Ｖ ｇ ）はｈＢＮ障壁の透過係数）の関係を用いてゼロバイアス導電率をモデル化した。図７（Ｂ）に示した結果曲線は、自己整合的に同じ、上記のトンネル要素ｍおよびΔを用いて、計測データの主な特徴を定性的に説明している。ゼロに近いＶ ｇ では、ＮＰに近い状態からのトンネリングに応じて、両グラフェン層におけるトンネルＤｏＳが、残留ドーピング、乱れ、および温度により小さくなっているがゼロではない。いずれかの極性のゲート電圧を印加することにより、ＤｏＳがより高くなり、ひいてはσＴが高くなる。図７（Ｂ）における両極のσＴ（Ｖ ｇ ）の漸進的な増加は、したがってＤｏＳの増加によるものである。ただし、Ｖ ｇ は透過係数にも影響を及ぼす。Ｖ ｇ の変化にともなうＥ Ｆ のシフトにより、有効障壁高さΔが、電荷キャリアの符号の一方では減少し、他方の符号では増加する（図５（Ｂ））。これは、図７（Ｂ）における、実験および計算の両方のσＴ（Ｖ ｇ ）における非対称性を説明しており、これはＴ（Ｖ ｇ ）の変化に起因するものである。本実験例のデバイスでは、Ｔ（Ｖ ｇ ）に対するＶ ｇ の効果は相対的に弱く（非指数関数的）、トンネルＤｏＳの変化による影響と同程度であることを明らかにしている。非対称の符号は、ｈＢＮ障壁の高さが、グラフェン−ｈＢＮバンド構造の計算に合致して、正孔よりも電子で低くなることを暗示する。高いバイアスにおいてＩのＶ ｇ に対する依存性が弱いことは、高濃度ドーピング（Ｖ ｂ ＝０．５Ｖがｎ Ｂ≒１０１３ｃｍ−２に対応する）においてトンネルＤｏＳおよびＥ Ｆ がより漸進的に増加する点でも理解できる。
本実験例の結果および解析は、高いＶ ｇ を用いるかまたはデバイスのｄを大きくすることにより高いＯＮ／ＯＦＦ比を達成することができるため、トンネル現象はバイアスに指数関数的に依存し、ＤｏＳではなくむしろ障壁の高さによって制御されることを示唆する。前者の方法は、約１Ｖ／ｎｍにおける誘電体の電気絶縁破壊により制限される（本実験例のＳｉＯ２厚さではＶ ｇ ≒３００Ｖ）。このような電圧に図８（Ｂ）に示す解析を外層することにより、最高品質のＳｉＯ２を用いた場合に、本実験例の４〜７層デバイスではＯＮ／ＯＦＦ比が１０４を超える可能性があることを発見した。しかしながら、Ｅ Ｆ がΔと同程度になりσＴ（Ｖ ｇ ）の変化が指数関数的に速い場合に、このレジームに入るためには非現実的に大きなＶ ｇ が必要なままである。そのため、代替的な選択肢を試み、より薄いｈＢＮ障壁およびより厚いｈＢＮ障壁両方を用いたデバイスを調査した。
１〜３ｈＢＮ層について、量子トンネル現象にしたがって層の数の減少とともにゼロバイアスσＴの指数関数的な増加が見られ、より導電性の高いレジームに予想されるようにＶ ｇ のＩに対する影響が小さくなることが観察される。一方、ｈＢＮ障壁が厚くなると、電気絶縁破壊が起こりやすくなる。それにもかかわらず、ｄ≒６ｎｍ〜９ｎｍのデバイスでは、絶縁破壊を伴わないトンネル電流を観測することができた。数ボルトのバイアスにおいて顕著な電流（＞１０ｐＡ）が見られ、Ｖ ｂ に対し指数関数的に増加した。より厚いデバイスのＩ−Ｖ特性は、上記で用いたのと同じ正孔トンネル現象要素を用いてフィッティングすることができ、電気絶縁破壊の発生ではなく量子トンネル現象を示す。残念ながら、Ｖ ｇ により、トンネル電流における顕著な変化（５０％を超える）を起こすことはできなかった。このようにゲート電圧に対して反応しないことは未だ解明されていないが、ゲートの影響を遮蔽する電荷トラップによる可能性がある。
ゲート電圧に対するトンネル電流の指数関数的依存性を達成するための別の方法は、グラフェンで実現しうるのと同程度の一般的なＥ Ｆ でありうる、より小さいΔをもつ障壁誘電体を用いることである。このような候補となる材料の１つが、約１．３ｅＶのバンドギャップをもち、ｈＢＮおよびグラフェンと同様の単層または数層の状態で得ることができるＭｏＳ２である。本実験例の第１のｈＢＮ―グラフェン―ＭｏＳ２―グラフェン―ｈＢＮデバイスにより、特定の種類の論理回路に回路には十分である１０，０００に近いＯＮ／ＯＦＦ比が実証される。
図８は、発明の一実施形態によるグラフェン縦型ＦＥＴの構造を示す。図８において、種々の構成層は、ＧＣ＝ゲート導体、ＧＩ＝ゲート絶縁体、ＵＬ＝下地層材料、Ｇｒ１＝グラフェン層、ＩＮ＝中間絶縁層（スペーサ層または中間層とも呼ぶ）、およびＴＥ＝上部電極として表示される。この構造は、必要に応じて、上部保護層（図８には図示しない）をさらに含んでもよい。
（縦型グラフェンヘテロ構造体に基づくトンネル電界効果トランジスタ）
実施例１（実験構造）
本実施例のデバイスはｈＢＮの薄い層を間に挟んで積み重なった２つのグラフェンホールバーを含む。図９は調査したデバイスのうちの１つを示す。図９（Ａ）の青緑色の領域は、酸化Ｓｉウェハ（茶色がかった紫）の上の厚いｈＢＮ結晶である。ｈＢＮ層は基板の役割を果たし、下部グラフェン電極の品質を保証する。実際のグラフェン−ｈＢＮ−グラフェン−ｈＢＮのサンドイッチは非常に透明度が高く光学顕微鏡で撮影したこの画像上では事実上不可視である（図９（Ａ））。とはいえ、Ａｕリード線の間の中央部にメサ形構造体を認めることができるかもしれない。多層ホールバー構造が図９（Ｂ）に示される。これは同じデバイスの電子顕微鏡写真であるが、Ａｕ接触部の成膜前のものである。種々の層の彩色化した画像を電子ビームリソグラフィの最終工程のための設計段階で用いた。（後に成膜される）Ａｕリード線は、紫色で示し、２つのグラフェンメサをオレンジ色および緑色で示す。トンネル障壁として用いるｈＢＮ結晶は、薄灰色の不規則な形状の区画として示される。その厚さを原子間力顕微鏡法ラマン顕微鏡法、および光学コントラストを用いて測定した。
図９は、本発明によるｈＢＮ−グラフェン−ｈＢＮ−グラフェン−ｈＢＮデバイスを示す図である。（Ａ）は最終デバイスの光学画像である。（Ｂ）は同じデバイスの、Ａｕリード線を蒸着する前の最終設計段階の電子顕微鏡写真である。グラフェンで形成される２つの１０端子ホールバーは緑色およびオレンジ色で示される。空間スケールはホールバーの幅で表され、このデバイスでは２μｍであった。作製には、グラフェンおよびｈＢＮ結晶に対する４回のドライ転写および位置合わせ、４回の非連続的な電子ビームリソグラフィ工程、３回のプラズマエッチング工程、および２回の個別の金属成膜を施す必要がある。
実施例２（グラフェン電極を貫通する電界の侵入）
上記の図５（Ａ）に示す構造について考える。距離Ｄで隔てられたＳｉと下部グラフェン電極の間の外部電界、はＦ ｇ ＝Ｖ ｇ ／Ｄである（ＳｉＯ２およびｈＢＮの双方の誘電率はほぼ同等であり、簡潔にするために、その両方がεに等しいものと想定する）。ＧｒＢとＧｒＴの間の電界Ｆ ｂ およびグラフェンプレートの誘起キャリア密度ｎ Ｔ、ｎ Ｂは以下の式の関係をもつ。
ε（Ｆ ｂ −Ｆ ｇ）＝４πｎ Ｂ ｅ
−εＦ ｂ ＝４πｎ Ｔ ｅ
２つのグラフェン電極の間のバイアス電圧Ｖ ｂ は以下の式で表される。
ｅＶ ｂ ＝ｅＦ ｂ ｄ−μ（ｎ Ｔ）＋μ（ｎ Ｂ）
（ｄはｈＢＮ厚さ、μ（ｎ）は対応するグラフェン層における化学ポテンシャルを示す。）簡単にするため、グラフェン電極が化学的にドープされておらず、そのため、電圧を印加しない場合、ｎ Ｔ＝ｎ Ｂ＝０であると想定する。
電子正孔対称性を考慮すると、μ（−ｎ）＝−μ（ｎ）、以下の式が得られる。
（Ｓ１）
（この式により、所与のＶ ｇ に対しＧｒＴにおける電界により誘起されるｎ Ｔを求めることができる。）従来の２次元（２Ｄ）電子ガスでは、
であり、トンネル障壁の古典的な容量を指す、式（Ｓ１）の第１項が、原子間距離よりも大きいすべての現実的なｄに対し支配的である。低ＤｏＳでディラック様スペクトルをもつグラフェンにおいて、
であり、これにより、量子容量の点から説明できる、定性的に異なる挙動を示す。
上の式を用いてバイアスＶ ｂ およびゲート電圧Ｖ ｇ の関数としてｎ Ｔおよびｎ Ｂを求め、その結果を用いてＩ−Ｖ特性（上述の図７の理論曲線参照）をモデル化する。ｎ Ｔおよびｎ Ｂを決定する中間段階における実験と理論の一致を説明するために、図１０は、図２（Ｂ）および２（Ｃ）に示す、上部および下部グラフェン層のキャリア濃度ｎ（Ｖ ｇ ）と同じ実験データｎ（Ｖ ｇ ）を示し、これらを式（Ｓ１）を解くことにより予想される挙動と比較する。
図１０は、２つのグラフェン電極の電荷キャリア濃度の非線形依存性をゲート電圧の関数として示す。記号は実験データである（赤の記号は下部グラフェン層、青の記号は上部グラフェン層）。対応する色の実線曲線が本実施例のモデリングである。フィッティングパラメータは用いない。
実施例３（デバイス動作のモデリング）
トンネル接合のＩ−Ｖ曲線は一般的に以下の式により表される。
（Ｓ２）
（ｆ（Ｅ）はフェルミ分布関数である。）低温では、フェルミ関数の差により、
（式中μは化学ポテンシャルであり、具体的にはｅＶ＞０の場合を考える）
に不可欠な関連するエネルギーＥが制限される。上の式は、現実的なグラフェン−ｈＢＮ界面に最も可能性の高い、面内運動量保存がない場合を想定している。界面の弾性散乱、特に、格子不整合による不可避な質量項の増減にはいくつか可能性のあるメカニズムがある。なお、面内運動量が保存される場合には、弾性トンネル現象は２つの２Ｄ系間で禁制である。
チャネルごとのトンネル伝導率が導電量子ｅ ２／ｈよりも大幅に低い場合（本実施例の場合のように）、透過確率Ｔは指数関数的に小さくなり、以下に示すトンネル電子のエネルギーＥに強く依存する。
（Ｓ３）
（式中、Ａは、界面において整合する波動関数の詳細に強く依存する平滑関数である。本実施例のモデリングでは、Ａ＝定数であると仮定する。）
次に、Ｗ（Ｅ）のいくつかの関数形式を検討する。等方性の障壁の場合、障壁材料の各バンドについての分散式
（Ｅはｚ方向にトンネリングする電子のエネルギーである。）
を解く必要がある。エネルギーギャップ内においてはｋ ｚ に実数解はありえず、トンネル確率を左右する所与のＥならびに任意のｋ ｘ およびｋ ｙ に対する最小のＩｍｋ ｚ は、以下の式で表される。

放物線状のバンドの場合、

（Δは障壁の高さ（本実施例において、価電子帯の距離）でありｍは有効質量である。）
となる。
層状結晶の場合、そのバンド構造は以下のように最も単純な近似により説明することができる。
（Ｓ４）
（τ（ｋ ｚ ）＝２ｔ ⊥ｃｏｓ（ｋ ｚ ｌ）の場合、ｔ ⊥は層間結合を指し、ｌは層間距離（ｈＢＮの場合はｌ≒３．４Å）である。）
対応するトンネル確率の式を解くことにより、ギャップ内のｋ ｚ が以下のとおりになることが分かる。
価電子帯の頂部は

（具体的には、ｔ ⊥＞０を選択する）
に対応し、トンネル波動ベクトルの最適値は以下のとおりとなる。
（Ｓ５）
（式中、Δ＝Ｅ−Ｅ ｍａｘである。）
Δ＞＞２ｔ ⊥の場合、この式は

と単純化することができ、トンネル確率Ｔ∝（ｔ ⊥／Δ）２ｎ（ｎ＝ｄ／ｌはトンネル障壁内の原子層の数）が求められる。反対の限界値Δ＜＜２ｔ ⊥では、
（ただし、
はトンネル方向の有効質量である）が得られる。これにより、トンネル現象がバンドギャップ端から遠すぎない位置で生ずるという条件で、標準的な対称性モデルを層状結晶に適用可能であることが分かる。
式（Ｓ４）は、積層順序に左右されるｈＢＮの現実のバンド構造を単純化したものである。ｈＢＮ結晶は通常ＡＡ’積層を有する。πおよびσのバンドの混在を無視することにより析解による解をもたらす次の近似式では、以下の分散関係［Ｓ４］を求めることができる。
（Ｓ６）
（Ｅ ｇ はホウ素部位と窒素部位の間のエネルギー差である。）この場合、以下の式が見出される。
（Ｓ７）
（ただし、

。）式（Ｓ７）は、

の置換により式（Ｓ５）と異なり、強固に積層された材料を貫通する垂直トンネリングを説明するための等式Ｉｍｋ ｚ ∝ｌｎ（Δ）の一般妥当性を示す。（Ｓ５）および（Ｓ７）は、本実施例の実験データに同様によく適合する。標準的な２乗のエネルギー依存性を示す等方性結晶と比較し、層状結晶にわたるトンネル指数は弱く（対数的に）のみＥに依存することは特筆に値する。Δの変化がわずかな場合、この差は重要ではない（以下参照）。
最後に、トンネル障壁の矩形形状（図５（Ｄ））を変化させるような強い電界の場合、上のＷの式をＷＫＢ近似で以下のとおり一般化することができる。
実施例４（層状対等方性障壁）
上の記載においては、簡潔にするために、本発明のトンネル障壁が、強固に積層された材料で形成されるということを無視することを選択した。この単純化により、標準的なトンネル理論に言及することができた。しかしながら、この想定は本発明デバイスパラメータでは、層状および等方性の材料について計算されたＩ−Ｖ特性間に差が見られなかったという事実からも正当化されるため、これら２つの場合を区別しないこととする。
本発明のトンネル障壁の積層構造に重要でないことを説明するために、図１１は２つのデバイスの、実験によるＩ−Ｖ曲線を示し、それらを層状の場合と等方性の場合に予想される挙動で比較する。低バイアスにおける場合を除いて、大きな差は見られなかった（図１１（Ａ））。低バイアスにおける実験の曲線の厳密な形状は試料ごとに異なる（図１１（Ａ）および１１（Ｂ）参照）ため、その差については議論しない。
図１１は、本発明の２つの異なる４ｈＢＮ層デバイスのゼロゲート電圧におけるトンネル特性およびその理論との比較を示す。（Ａ）赤の実線曲線は図７の実験データである。２つの破線曲線は本実施例の等方性障壁（Δおよびｍは本文のとおり）および同じ高さの層状障壁のモデリングであり、上の段落の式からｔ ⊥＝０．６ｅＶである。なお、ｔ ⊥≒０．６ｅＶはｍ＝０．５ｍ ０に対応する。（Ｂ）名目上同様のデバイス（簡単のため、実験データは記号で示す）。曲線は同じく、層状および等方性の場合のトンネル理論である。フィッティングパラメータは、Ｉの絶対値を決定する式（Ｓ３）の定数Ａである。理論曲線の関数形式がほぼ一致することにより、本文中の従来のトンネル確率式を使用することの正当性が認められる。
（デバイス動作の追加実施例）
図９に示すような６つの多端子デバイスおよび各グラフェン電極に１つか２つのみのオーミック接触部が取り付けられた、１０つ未満のより単純なトンネルＦＥＴを調査した。後者のタイプは、グラフェン電極の特性についてあまり多くの情報を提供しないが、それらのトンネル特性を調査するには１つの接触部でも十分である。同じ厚さのｈＢＮをもつデバイスは、上述のとおり定性的に類似する挙動を示した。他の試料での再現性の程度を説明するために、図１２は４つのｈＢＮ層からなるトンネル障壁をもつ別のデバイスで観察された挙動のグラフを示す。非線形Ｉ−Ｖ特性が上に示された特性と定性的に類似し、それらのゲート電圧に対する反応も類似していることが分かるだろう。
図１２は本発明の別のｈＢＮ−グラフェン−ｈＢＮ−グラフェン−ｈＢＮ電界効果デバイスを示す。（Ａ）（５Ｖの工程における）トンネル特性Ｉ−Ｖおよびゲート電圧に対する反応（本文の図７参照）。挿入図は、ゼロゲート電圧における実験Ｉ−Ｖ（赤線曲線）を２つのグラフェン層における線形のＤｏＳを考慮し、運動量の保存はないものと想定した理論（暗色）と比較する。温度は３００Ｋである。（Ｂ）低バイアストンネルリングの変化（記号）および４つのｈＢＮ層に適合した理論（実線）を示す。本文におけるデバイスに関する大きな差は、ゲートの影響を損なうより強い乱れおよび化学的ドーピングに起因する可能性のある、低ゲート電圧における弱い反応である。電子正孔非対称性もまた本文で説明した正孔のトンネリングを示唆する。
４つ以上のｈＢＮの原子層をもつ多数のデバイスについて見られた唯一一貫した差は、名目上同じｄに対し１００の倍数で変化しうるσＴの絶対値であった。より厚いｈＢＮの層の数を測定する際に生じうる誤差に起因するかもしれないが、バイアスおよびゲート電圧に対するデバイスの反応をより慎重に分析すると、これらの変動はｈＢＮの厚さが不均一であることに起因する可能性が高いことが明らかになった。いくつかのデバイスにおいて、１つまたは２つの層が局所的に（サブミクロンレベルの区画において）欠損するために、トンネル電流がこれらの薄い領域に集中すると考えられる。グラファイトは数層のグラフェン結晶においてまばらな筋状の薄い部分を残して劈開することが知られており、グラフェンが欠損した区画は光学顕微鏡で見ることができるが、ｈＢＮでは求められる分解能を達成しない。
（数層のＭｏＳ２を障壁として用いた縦型トランジスタ）
ＯＮ／ＯＦＦ比を高める１つのありうる方法は、より小さいΔをもつ材料を用いることである。この方法では、ゲート電圧に対するトンネル電流の指数関数的依存性を許容しうる、より厚い障壁（ただしＥ Ｆ のシフトが障壁端部に近い）を用いることが可能かもしれない。材料の候補の１つはＭｏＳ２である。ＭｏＳ２は単層まで劈開させることができる層状半導体である。ＭｏＳ２は、ｈＢＮよりも大幅に低い、約１．３ｅＶに等しい間接バンドギャップをもつ。ＭｏＳ２を利用して、上記と同様の方法を用いて種々のグラフェン−ＭｏＳ２デバイスを用意した。
６層ＭｏＳ２障壁をもつトランジスタのＩ−Ｖ特性を図１３（Ａ）に示す。一定の低バイアスにおけるゲート電圧の関数としての導電率の測定結果を図１３（Ｂ）にグラフで示す。明確に指数関数的な依存性となり、このデバイスでは約１０，０００のＯＮ／ＯＦＦ比が達成された。観察された比をさらに向上させ、ＭｏＳ２を通る垂直輸送に貢献するメカニズムが本当にトンネリングであるかどうかを実証するにはさらなる研究が必要である。
図１３は、本発明のグラフェンＭｏＳ２デバイスのＩ−Ｖ特性を示す。ＭｏＳ２の厚さは６層である。（Ａ）異なる曲線は、印加される異なるゲート電圧に対応する。黒の曲線は−４０Ｖ、赤の曲線は−２０Ｖ、青の曲線は０Ｖ、紫の曲線は＋２０、緑の曲線は＋４０Ｖにそれぞれ対応する。（Ｂ）０．２Ｖのバイアス電圧でゲート電圧の関数として計測された導電率を示す。相対的に制限された範囲のゲート電圧に対しても７×１０３未満のＯＮ／ＯＦＦ比が観察された。
本発明のトンネルデバイスが、高速グラフェン系アナログ電子機器に有効な方法を提供すると結論する。このＯＮ／ＯＦＦ比は、常温の平面グラフェンＦＥＴで実証されたＯＮ／ＯＦＦ比を、すでに１０倍上回っている（例えばF. Schweirz, Graphenetransistors. Nature Nano 5, 487-497 (2010)参照）。ナノメートルレベルの厚さの障壁を通過するトンネル電子の輸送時間は非常に短い（数ｆｓ）ことが予想されサブミクロンの平面ＦＥＴにおける電子輸送時間を超える。また、トンネルＦＥＴの横寸法を集積回路に求められる１０ｎｍレベルまで減少させることもできるだろう。
またさらに、構成の最適化ならびに高品質のゲート誘電体および、とりわけ、より低いトンネル障壁（Δ＜達成可能な最大のＥ Ｆ ）を用いることによりＯＮ／ＯＦＦ比を大幅に向上させることに根本的な制約はないようである。他の半導体（ジカルコゲナイドの薄層など）を用いることにより、電流が指数関数的にＶ ｇ に反応するトンネルレジームが提供される。説明されたデバイスの電気特性は、その限界および範囲、ならびに適用の可能性について調査するさらなる研究に値すると考えられる。
本明細書および請求項において用いられる場合、「を含む」および「を含んでいる」という用語ならびにこれらの変形は、特定の要素、工程、または整数が含まれていることを意味する。これらの用語は他の要素、工程、または整数の存在を排除するものとして理解するべきではない。
上述の明細書、または以下の請求項、または添付図面において開示され、開示される機能を果たすよう特定の形式で表現された要素、または開示される結果を得るための方法もしくは工程は、本発明を様々な形で実現するべく、別の方法またはこのような要素の組み合わせで適宜使用される。
本発明を上記の実施例に関連付けて説明してきたが、多くの等価な変更および変形は、開示された広範な概念から逸脱することなく、本発明に接した当業者にとって明白なものである。したがって、本明細書に与えられる特許の範囲は、明細書および図面を参照して本明細書に記載の実施形態に限定せずに解釈される添付の請求項によってのみ限定されるべきである。

Claims (36)

  1. 第１のグラフェン層と、
    第２のグラフェン層と、
    前記第１のグラフェン層と前記第２のグラフェン層の間に配置されたスペーサ層とを含むグラフェンヘテロ構造体。
  2. 前記スペーサ層が六方晶窒化ホウ素からなる、請求項１に記載のグラフェンヘテロ構造体。
  3. 前記スペーサ層が前記第１のグラフェン層に直接隣接し、前記第２のグラフェン層が前記スペーサ層に直接隣接する、請求項１または２に記載のグラフェンヘテロ構造体。
  4. 前記スペーサ層が１０ｎｍ以下の厚さをもつ、請求項１〜３のいずれか一に記載のグラフェンヘテロ構造体。
  5. 前記スペーサ層が２ｎｍ〜４ｎｍの厚さをもつ、請求項４に記載のグラフェンヘテロ構造体。
  6. 前記第１のグラフェン層が単層のグラフェンであり、前記第２のグラフェン層が単層のグラフェンである、請求項１〜５のいずれか一に記載のグラフェンヘテロ構造体。
  7. 前記第１のグラフェン層および／または前記第２のグラフェン層が、一の構造体を形成するよう成形される、請求項１〜６のいずれか一に記載のグラフェンヘテロ構造体。
  8. 前記グラフェンヘテロ構造体が、１つ以上の接触部を含み、前記１つ以上の接触部のそれぞれが、前記第１のグラフェン層および／または前記第２のグラフェン層内に形成される構造体に含まれる１つ以上の接続領域のそれぞれの上に配置される、請求項１〜７のいずれか一に記載のグラフェンヘテロ構造体。
  9. 前記スペーサ層が、前記第１のグラフェン層の一部分のみを覆うように前記第１のグラフェン層と一直線になるよう設けられ、好ましくは前記第１のグラフェン層内に形成される構造体に含まれる１つ以上の接続領域は前記スペーサ層に覆われない、請求項１〜８のいずれか一に記載のグラフェンヘテロ構造体。
  10. 前記グラフェンヘテロ構造体が、前記第１のグラフェン層が配置される基層を含む、請求項１〜９のいずれか一に記載のグラフェンヘテロ構造体。
  11. 前記基層が六方晶窒化ホウ素からなる、請求項１０に記載のグラフェンヘテロ構造体。
  12. 前記グラフェンヘテロ構造体が、前記基層が配置される基板を含む、請求項１０または１１に記載のグラフェンヘテロ構造体。
  13. 第１のグラフェン層上にスペーサ層を成膜する工程と、
    前記スペーサ層上に第２のグラフェン層を成膜して、前記スペーサ層が前記第１のグラフェン層と前記第２のグラフェン層の間に位置するようにする工程とを含む、グラフェンヘテロ構造体の製造方法。
  14. 前記第１のグラフェン層を基層上に成膜する工程を含む、請求項１３に記載の方法。
  15. 前記基層を基板上に成膜する工程を含む、請求項１４に記載の方法。
  16. 前記基層が剥離により前記基板の上に成膜される、請求項１５に記載の方法。
  17. 前記第１のグラフェン層が、前駆体構造を用いて前記基層上に成膜され、前記前駆体構造はキャリア層上に配置された前記第１のグラフェン層を含む、請求項１４〜１６のいずれか一に記載の方法であって：
    前記第１のグラフェン層が前記基層に面した状態で、前記前駆体構造を前記基層上に成膜する工程と、
    次に前記第１のグラフェン層から前記キャリア層を除去する工程とを含む、方法。
  18. 前記スペーサ層が、前駆体構造を用いて前記第１のグラフェン層上に成膜され、前記前駆体構造はキャリア層上に配置された前記スペーサ層を含む、請求項１４〜１７のいずれか一に記載の方法であって：
    前記スペーサ層が前記第１のグラフェン層に面した状態で、前記前駆体構造を前記第１のグラフェン層上に成膜する工程と、
    次に前記スペーサ層から前記キャリア層を除去する工程とを含む、方法。
  19. 前記第２のグラフェン層が、前駆体構造を用いて前記スペーサ層上に成膜され、前記前駆体構造はキャリア層上に配置された前記第２のグラフェン層を含む、請求項１４〜１８のいずれか一に記載の方法であって：
    前記第２のグラフェン層が前記スペーサ層に面した状態で、前記スペーサ層上に前記前駆体構造を成膜する工程と、
    次に前記第２のグラフェン層から前記キャリア層を除去する工程とを含む、方法。
  20. 前記各層のうちいずれか１つ以上を成膜した後に、前記グラフェンヘテロ構造体をアニールにより浄化する、請求項１４〜１９のいずれか一に記載の方法。
  21. ソース電極と、
    ドレイン電極と、
    前記ソース電極および前記ドレイン電極に接触し、双方の間に配置される絶縁障壁と、を含み、前記絶縁障壁は１つ以上の材料からなる１〜３０層からなり、
    前記ソース電極および前記ドレイン電極のうち少なくとも一方がグラフェンの層を含み、他方の電極が導電性材料の層を含む、トランジスタ。
  22. 前記ソース電極がグラフェンの層を含む、請求項２１に記載のトランジスタ。
  23. 前記ドレイン電極がグラフェンの層を含む、請求項２１に記載のトランジスタ。
  24. 前記ソース電極がグラフェンの層を含み、前記ドレイン電極がグラフェンの層を含む、請求項２１に記載のトランジスタ。
  25. 前記絶縁障壁が窒化ホウ素を含む、請求項２１〜２４のいずれか一に記載のトランジスタ。
  26. 前記絶縁障壁が半導体である、請求項２１〜２４のいずれか一に記載のトランジスタ。
  27. 前記半導体がＳｉ、Ｇｅ、またはＩＩＩ−Ｖ族半導体である、請求項２６に記載のトランジスタ。
  28. 前記半導体がＧａＡｓまたはＡｌＧａＡｓである、請求項２７に記載のトランジスタ。
  29. 前記絶縁障壁が遷移金属のカルコゲナイドまたはジカルコゲナイドである、請求項２１〜２４のいずれか一に記載のトランジスタ。
  30. 前記絶縁障壁がＭｏＳ２およびＨｆＯ２である、請求項２９に記載のトランジスタ。
  31. 前記絶縁障壁が１層以上の六方晶ＢＮおよび１層以上のＭｏＳ２で形成される、請求項２１〜２４のいずれか一に記載のトランジスタ。
  32. 前記トランジスタが、下部電極層が配置される下地層をさらに含む、請求項２１〜３１のいずれか一に記載のトランジスタ。
  33. 前記トランジスタが、前記ソース電極を覆う封入層をさらに含む、請求項２１〜３２のいずれか一に記載のトランジスタ。
  34. 前記トランジスタが、前記ドレイン電極を覆う封入層をさらに含む、請求項２１〜３３のいずれか一に記載のトランジスタ。
  35. 前記トランジスタが、前記ソース電極が配置される基板をさらに含む、請求項２１〜３４のいずれか一に記載のトランジスタ。
  36. 前記トランジスタが、請求項１〜１２のいずれか一に記載のヘテロ構造体を含む、請求項２１〜３４のいずれか一に記載のトランジスタ。
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