KR20140027958A - 트랜지스터 소자 및 제조를 위한 물질들 - Google Patents

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Abstract

본 출원은 그래핀계 헤테로구조들 및 그래핀을 포함하는 트랜지스터 소자들에 관한 것이다. 상기 헤테로구조들은 i) 제1 그래핀층; ii) 스페이서층; 및 iii) 제2 그래핀층을 포함한다. 상기 트랜지스터들은 (i) 그래핀층을 포함하는 전극, 및 (ii) 절연 배리어층을 포함한다.

Description

트랜지스터 소자 및 제조를 위한 물질들{Transistor device and materials for making}
본 발명은 주로 그래핀을 포함하는 전극을 포함하는 트랜지스터 소자들에 관한 것이다. 본 발명은 또한 상기 소자들이 만들어질 수 있는 그래핀 헤테로구조들(graphene heterostructures)에 관한 것이다. 특히, 본 발명은 (i) 그래핀층을 포함하는 전극 및 (ii) 절연 배리어층을 포함하는 트랜지스터들에 관한 것이다. 일 변형예로서, 상기 절연 배리어층은 적어도 하나의 보론 질화물(boron nitride, BN) 층 및/또는 적어도 하나의 몰리브덴 이황화물(molybdenum disulfide) 층을 포함할 수 있다. 따라서, 일부 실시예들에서 본 발명의 트랜지스터들은 보론-질화물/그래핀 헤테로구조를 포함할 수 있다. 그러나, 본 발명에 따른 트랜지스터가 대규모로 제조될 때, 상기 절연 배리어가 아래에 설명되는 것들과 같은 다른 물질로 만들어질 것이 기대된다.
그래핀에 대한 연구에서 주요한 도전은 그 주목할 만한 특성들을 개발할 수 있는 혁신적인 방법들을 찾는 것이다. 실리콘계 전자 소자들에 대한 대안으로서 그래핀을 사용하는 것의 가능성이 특정한 관심사이지만, 에너지 갭의 부재(absence of energy gap)는 오프 상태에서 낮은 전력 소모를 달성하는 데 심각한 장애물이 되고 있다.
그래핀계 필드 효과 트랜지스터들(field effect transistors, FETs)의 성능은 중립점(neutrality point, NP)에서의 그래핀의 금속성 전도도 및 Klien 터널링에 기인한 포텐셜 배리어들(potential barriers)을 통한 방해받지 않는 전자 이동(electron transport)에 의해 방해되어 왔으며, 이는 달성 가능한 온-오프 스위칭 비율들을 ~103으로 제한하여, 상온에서 현재까지 달성된 값이 <100이다(A. K. Geim, Graphene: status and prospects. Science 324, 1530-1534 (2009)). 이러한 낮은 비율들은 개별적인 고주파수 트랜지스터들 및 아날로그 전자 소자들을 위하여 충분하나(Y. Wu et al., High-frequency, scaled graphene transistors on diamond-like carbon. Nature 472, 74-78 (2011)), 이들은 그래핀계 집적 회로들의 현실적인 가능성에 대하여 본질적인 문제점을 나타낸다[1-7]. 가능한 해결책은 예를 들어 이중층 그래핀(bilayer graphene)(E. V. Castro et al, Biased bilayer graphene: semiconductor with a gap tunable by electric field effect. Phys. Rev. Lett. 99, 216802 (2007)), 나노리본들(nanoribbons), 양자점들(quantum dots) 또는 화학 유도체들(chemical derivatives)을 사용하여 그래핀의 밴드갭을 열어주는 것이나, 그래핀의 전자적 품질을 저하시키지 않고 높은 온-오프 비율들을 얻는 것이 어려움이 증명되어 왔다.
따라서, 본 발명은 대안적인 그래핀 트랜지스터 구조(architecture), 즉 그래핀 전극으로부터 얇은 절연 배리어를 통한 양자 터널링(quantum tunneling)에 기초한 필드 효과 트랜지스터를 제공하는 것을 목표로 한다.
본 출원에서, 높은 전도도 및 그래핀의 일원자층 두께의 장점을 가질 뿐 아니라 Dirac 유사 스펙트럼(Dirac-like spectrum)과 관련된 낮은 상태 밀도(density of states)의 장점을 갖는 바이폴라(bipolar) 필드 효과 터널링 트랜지스터가 보여진다.
본 발명의 트랜지스터들은 그래핀 헤테로구조들이며, 일부 실시예들에서 이들은 원자적으로 얇은(atomically thin) 보론 질화물 또는 몰리브덴 이황화물을 터널 배리어(tunnel barrier)로 채용한다. 본 발명의 트랜지스터들은 > 1 mA/㎛2의 높은 터널 전류 및 ~104의 상온 온-오프 스위치 비율이 가능하며, 이 값은 소자 구조를 최적화함에 의해(예를 들어, 절연 배리어층의 조성 및 두께를 변화시킴에 의해) 더욱 향상될 수 있다. 이러한 3-터미널 터널링 소자들은 고주파수 작동 및 대규모 집적을 위한 잠재력을 갖는다.
본 발명의 소자의 작동은 그래핀 내의 터널링 상태 밀도들(DOS) 및 그래핀 전극에 인접한 터널 배리어의 유효 높이(Δ) 및 형상의 전압 튜닝성(tunability)에 의존한다.
따라서, 그래핀 내의 낮은 상태 밀도 및 그 일원자층 두께를 활용하는 바이폴라 필드 효과 트랜지스터가 여기 개시된다. 이러한 소자들은 수직 이동 배리어로서 기능하는, 원자적으로 얇은 보론 질화물 또는 몰리브덴 이황화물, 또는 아래 설명되는 다른 물질들을 구비하는 그래핀 헤테로구조들이다. 이들은 각각 ~50 및 ~10,000의 상온 스위칭 비율들을 나타낸다. 이러한 소자들은 고주파수 작동 및 대규모 집적을 위한 잠재력을 갖는다. 또한 그래핀과 결합되어 사용될 적합한 물질의 선택에 의해, 요구되는 스위칭 비율을 "디자인인(design in)" 할 수 있는 가능성이 존재한다.
본 개시를 통해, 그래핀은 허니콤 격자(honeycomb lattice) 내에 배열된 탄소 원자들의 일-원자(one-atom) 두께의 평면 시트(planar sheet)로 이해될 수 있다. 유사하게, 보론 질화물은 허니콤 격자 내에 배열된 보론 및 질소 원자들의 일-원자 두께의 평면 시트로 이해될 수 있다. 그러나, 이러한 물질들은 원자층 이상, 예를 들어, 그래핀 또는 보론 질화물의 2 또는 그 이상의 원자층들을 구비하는 시트 형태로 또한 사용될 수 있다. 유사하게, 몰리브덴 이황화물과 같은 아래에 설명된 다른 물질들은 일 원자층 이상을 구비하는 시트의 형태로 존재할 수 있다.
본 발명의 제1 측면에 따르면, 본 발명은 제1 그래핀층;
제2 그래핀층; 및
상기 제1 그래핀층 및 상기 제2 그래핀층 사이에 위치한 스페이서층;을 구비하는 그래핀 헤테로구조를 제공한다.
본 발명의 제2 측면에 따르면, 본 발명은 소스 전극;
드레인 전극; 및
상기 소스 전극 및 상기 드레인 전극 사이에 위치하며, 상기 양 전극들과 접촉하고, 하나 또는 그 이상의 물질들의 1 내지 30 층들을 포함하는, 절연 배리어(insulating barrier);를 포함하며,
상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 일 층의 그래핀을 포함하고, 다른 하나의 전극은 일 층의 도전 물질을 포함하는 것을 특징으로 하는 트랜지스터를 제공한다.
트랜지스터는 필수적으로 게이트 전극을 더 포함한다; 그러나, 본 발명의 경우에, 상기 게이트 전극의 위치 및 특징은 부수적이다. 본 발명의 상기 트랜지스터들은 상기 소스 및 드레인 전극의 서로에 대한 위치 및 이들 중 적어도 하나가 그래핀으로 형성되었다는 사실에 의한 독특한 장점들을 향유할 수 있다.
일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극은 모두 일 층의 그래핀을 포함할 수 있다. 따라서, 제2 측면의 상기 트랜지스터 소자들은 상기 제1 측면의 상기 헤테로구조들을 포함할 수 있다. 이러한 경우들에서, 상기 트랜지스터의 상기 소스 전극이 상기 헤테로구조의 상기 제1 그래핀층이며, 상기 트랜지스터의 상기 드레인 전극이 상기 헤테로구조의 상기 제2 그래핀층일 수 있다. 이와는 달리, 상기 트랜지스터의 상기 소스 전극이 상기 헤테로구조의 상기 제2 그래핀층이며, 상기 트랜지스터의 상기 드레인 전극이 상기 헤테로구조의 상기 제1 그래핀층일 수 있다. 상기 헤테로구조의 상기 스페이서층은 상기 트랜지스터의 상기 절연 배리어에 대응된다. 용어들 "스페이서층" 및 "절연 배리어"는 본 명세서 내에서 서로 변환 가능하도록 사용된다.
헤테로구조들
위에 사용된 용어 그래핀은 모두 "순수한(pristine)", 즉 화학적으로 개조되지 않은 그래핀 및 또한 기능화된(functionalised) 그래핀을 모두 포함한다. 상부 및/또는 하부 전극을 형성하는 개별적인 그래핀층들은 따라서 그래핀 또는 기능화된 그래핀일 수 있다. 상기 그래핀은 또한 열처리와 같은 물리적인 수단에 의해 변형될 수도 있다. 이하에서는 간결한 설명을 위해 그래핀과 기능화된 그래핀 모두를 단순히 그래핀으로 언급하도록 한다.
그래핀의 상기 층들을 위치시킴에 의해, 그래핀의 층들 사이의 상호작용들이 연구되고 활용될 수 있으며, 상세한 내용을 위해 실험예 1을 참조한다. 바람직하게는, 상기 그래핀 층들 중 하나 또는 모두 내의 캐리어 이동도(carrier mobility)는 2.5 m2/Vs, 5 m2/Vs 또는 10 m2/Vs 만큼 높다. 바람직하게는, 상기 그래핀 헤테로구조는 상기 스페이서층을 통한 누설 전류가 감지되지 않을 수 있다(>1GΩ).
바람직하게는, 상기 스페이서층은 보론-질화물을 포함한다(더욱 바람직하게는 보론-질화물로 형성된다). 더욱 바람직하게는, 상기 스페이서층은 육방정계 보론-질화물을 포함한다(더욱 바람직하게는 육방정계 보론-질화물로 형성된다). 상기 스페이서층은 예를 들어 육방정계 보론-질화물 결정일 수 있다.
육방정계 보론-질화물은 상기 스페이서층을 위한 물질로서 선호되며, 이는 그래핀을 위한 원자적으로 매끄럽고 불활성인 기판으로 작용할 수 있기 때문이다. 또한, 육방정계 보론-질화물은 그래핀의 상기 층들이 서로 가깝게 위치할 수 있도록 얇게 형성될 수 있는 한편, 그래핀의 상기 층들 사이의 누설 전류를 방지하는 효과적인 배리어를 여전히 제공할 수 있다. 그래핀의 상기 층들을 서로 가깝게 위치시키는 것은 이동 특성(transport properties)(예를 들어 비이상적인 쿨롱 드래그(Coulomb drag) 특성)을 발생시키며, 이는 연구되고 활용될 수 있는 것으로서 상세한 설명을 위하여 실험예 1을 참조한다. 그래핀의 두 층들을 서로 가깝게 위치시키는 한편, 누설 전류들을 방지하기 위하여 효과적인 배리어를 여전히 제공하는 것은 예를 들어 알려진 GaAs/AlGaAs 이중 양자 우물 구조들(double quantum well structures)과는 다르며, 이들은 누설 전류들의 감소를 위하여 일반적으로 저온들에서 유지될 필요가 있다. 아래에서 더욱 상세하게 논의되는 것과 같이, 육방정계 보론-질화물 이외의 물질들(예를 들어, 알루미늄 산화물)은 본 발명에서 상기 스페이서층으로 사용될 수 있다. 각각의 이점은 고유한 특별한 특성들에 의존하며, 일부 물질들은 다른 물질들보다 더욱 적합하다. 따라서 대안적인 물질들 중 일부는 hBN보다 우수하며, 일부는 열등하다. 이들의 적합성에 영향을 주는 이러한 물질들의 하나의 중요한 특징은 이들이 편평한 구조를 채용할 수 있는지 및/또는 대규모 실행을 위하여 용이한지 아닌지 여부이다.
BN, 그리고 특히 육방정계 BN 상의 그래핀의 성장은 예측 불가능하고 현 시점에서는 달성하기에 어렵다. 본 발명은 제조되고 특성화될 수 있는 BN 그래핀 복합체 구조들을 최초로 제공하는 데 성공하였다.
실제로, 구조들을 형성하기 위한 시도에서 발견된 주요한 문제점들 중 하나는, 예를 들어 hBN 상의 그래핀의 퇴적이 트랩된 흡착물들(trapped adsorbates)(짐작컨대, 탄화수소들(hydrocarbons))을 함유하는 다수의 "버블들(bubbles)"을 유발할 수 있다는 사실과 관련된다. 이는 그래핀의 전기적 특성 및 헤테로구조 전체에 대하여 심각한 영향을 줄 수 있다. 이러한 이슈들은 종래 기술에서 고려된 적이 없는 것이다. 그러나, 이러한 버블들이 소자의 활성 부분 내에 존재한다면, 중대한 전하 불균일성(charge inhomogeneity)을 유발할 것이고, 소자들을 효과적으로 무용하게 만들 것이다. 본 출원은 스페이서층을 구비하는 그래핀-계 트랜지스터를 제공할 때 이러한 문제점들 및 다른 문제점들을 극복하였다.
바람직하게는, 상기 스페이서층은 상기 제1 그래핀층에 직접 인접하여(directly next to), 즉 그 사이에 층들이 없이 놓여진다. 바람직하게는, 제2 그래핀층은 상기 스페이서층에 직접 인접하여, 즉 그 사이에 층들이 없이 놓여진다.
바람직하게는, 상기 스페이서층은 10 nm 이하의 두께를 가지며, 더욱 바람직하게는 2 내지 4 nm 범위의 두께를 가지고, 대략 3 nm과 동일한 두께를 가질 수 있다. 이러한 두께들에서, 상기 스페이서층(특히 상기 스페이서층이 육방정계 보론-질화물로 형성된다면)은 얇은 한편, 상온에서 누설 전류들을 방지할 수 있다(만약, 예를 들어 육방정계 보론-질화물이 상기 스페이서층을 위한 물질로 사용된다면). 일부 어플리케이션들을 위하여, 상기 스페이서층은 3 nm보다 작은 두께, 2 nm보다 작은 두께를 가질 수 있고, 또는 누설 전류(예를 들어 상온에서)가 문제가 되지 않는 어플리케이션들에서는 오직 일 원자 두께를 가질 수도 있다.
상기 제1 그래핀층은 바람직하게는 그래핀의 단일 시트(single sheet)이고, 즉 바람직하게는 일 원자 두께이다. 상기 제2 그래핀층은 그래핀의 단일 시트이며, 즉 바람직하게는 일 원자 두께이다. 그러나, 상기 제1 및/또는 제2 그래핀층이 그래핀의 다수의 시트들을 포함할 수도 있다. 예를 들어, 상기 제1 및/또는 제2 그래핀층은 그래핀의 두 개의 시트들(소위 "이중층 그래핀(bilayer graphene)") 또는 그래핀의 세 개의 시트들(소위 "삼중층 그래핀(trilayer graphene)")을 포함할 수 있다. 그래핀 세 개의 시트들 이상에서, 상기 그래핀층의 전기적 특성들이 덜 유용하게 되는 것으로 생각된다. 따라서, 바람직하게는 상기 제1 및/또는 제2 그래핀층은 그래핀이 불연속을 가질 수 있거나 세 층 이상의 두께일 수 있는 구조적 결함들(structural defects)을 제외하면 그래핀 세 개의 시트들 이하를 포함한다.
상기 제1 그래핀층 및/또는 제2 그래핀층은 바람직하게는, 예를 들어 상기 층의 일부분들을 제거함에 의해(예를 들어 에칭에 의해, 예를 들어 전자빔 리소그래피(electron-beam lithography) 및/또는 산소 플라즈마 에칭(oxygen plasma etching)에 의해) 형상화되어 구조를 형성한다. 상기 구조는 외부 소자와 상기 구조를 연결하기 위한 하나 또는 그 이상의 콘택 영역들을 포함할 수 있다. 상기 제2 그래핀층은 상기 제1 그래핀층에 의해 형성된 것과 대응되는 구조를 형성하도록 형상화될 수 있고, 다른 구조를 형성하도록 형상화될 수 있다. 상기 제1 및/또는 제2 그래핀층 내에 형성된 상기 구조는 예를 들어 홀 바(hall bar) 구조일 수 있으나, 다른 구조들이 동일하게 가능하며, 예를 들어 상기 구조는 단순히 단일 전도성 트랙(conductive track)일 수 있다. 홀 바 구조들은 잘 알려져 있으며, 일부 예시들이 아래에 설명된 실험예들에서 나타난다. 홀 바 구조들은 상기 그래핀 헤테로구조의 특성들이 연구되도록 할 수 있고, 예를 들어 실험예 1을 참조한다.
상기 그래핀 헤테로구조는 예를 들어 금속으로 형성된 하나 또는 그 이상의 콘택들을, 예를 들어 상기 제1 및/또는 제2 그래핀층이 외부의 전자소자들과 연결되도록 포함할 수 있다. 상기 하나 또는 그 이상의 콘택들 각각은 상기 제1 그래핀층 내에 형성된 구조 및/또는 상기 제2 그래핀층 내에 형성된 구조 내에 포함된 하나 또는 그 이상의 콘택 영역들 각각 상에 위치할 수 있다(위를 참조).
바람직하게는, 상기 스페이서층은 상기 제1 그래핀층의 일부분만을 덮고, 바람직하게는 상기 제1 그래핀층 내에 형성된 구조(위를 참조) 내에 포함된 하나 또는 그 이상의 콘택 영역들이 상기 스페이서층에 의해 커버되지 않도록, 상기 스페이서층이 상기 제1 그래핀층에 대하여 정렬되거나 개구부들(openings)을 가질 수 있다. 이는 상기 그래핀층 상에 예를 들어 전자빔 리소그래피에 의해 상기 제2 그래핀층이 퇴적된 이후에, 상기 제1 그래핀층 내에 형성된 구조 및/또는 상기 제2 그래핀층 내에 형성된 구조에 포함된 하나 또는 그 이상의 콘택 영역들 상에 하나 또는 그 이상의 콘택들이 퇴적되는 것을 가능하게 한다. 유리하게는, 단일한 리소그래피 구동으로 상기 제1 그래핀층 내에 형성된 구조 및/또는 상기 제2 그래핀층 내에 형성된 구조에 포함된 하나 또는 그 이상의 콘택 영역들 상에 콘택들이 퇴적될 수 있다.
상기 그래핀 헤테로구조는 그 상부에 상기 제1 그래핀층이 위치한 베이스층(base layer)을 포함할 수 있다. 바람직하게는, 상기 제1 그래핀층은 상기 베이스층에 직접 인접하여, 즉 그 사이에 층들이 없이 놓여진다. 상기 베이스층은 바람직하게는 보론-질화물을 포함하며(더욱 바람직하게는 보론-질화물로 형성된다). 더욱 바람직하게는, 상기 베이스층은 육방정계 보론-질화물을 포함하며(더욱 바람직하게는 육방정계 보론-질화물로 형성된다). 상기 베이스층은 예를 들어 육방정계 보론-질화물 결정일 수 있다. 육방정계 보론-질화물은 그래핀을 위한 원자적으로 매끄럽고 불활성인 기판이기 때문에 베이스층으로 선호된다. 육방정계 보론-질화물 이외의 물질들(예를 들어, 알루미늄 산화물)은 원칙적으로 상기 베이스층으로 사용될 수 있다고 생각된다. 그러나, 이러한 다른 물질들은 편평하지 않거나, 및/또는 보론 질화물이 갖는 다른 유용한 특성들을 갖지 못하기 때문에 선호되지 않는다.
상기 그래핀 헤테로구조는 상부에 상기 베이스층(또는 상기 제1 그래핀층)이 위치한 기판을 포함할 수 있다. 바람직하게는, 상기 베이스층(또는 제1 그래핀층)은 상기 기판에 직접 인접하여, 즉 그 사이에 층들이 없이 놓여진다. 상기 기판은 바람직하게는 실리콘 웨이퍼를 포함하며, 바람직하게는 산화된 실리콘 웨이퍼를 포함하여, 예를 들어 상기 기판이 SiO2 절연층을 갖는다.
본 발명의 제1 측면은 또한 그래핀 헤테로구조의 제조 방법을 제공하며, 상기 그래핀 헤테로구조는:
제1 그래핀층;
제2 그래핀층; 및
상기 제1 그래핀층 및 상기 제2 그래핀층 사이에 위치한 스페이서층을 포함한다.
상기 방법은 본 발명의 제2 측면과 연관되어 설명된 임의의 장치 특성을 실행하거나 대응되는 임의의 방법 단계를 포함할 수 있다.
예를 들어, 상기 방법은:
제1 그래핀층 상에 스페이서층을 퇴적하는 단계; 및
상기 스페이서층이 상기 제1 그래핀층 및 상기 스페이서층 사이에 위치하도록 상기 스페이서층 상에 제2 그래핀층을 퇴적하는 단계;를 포함할 수 있다.
다른 예시로서, 상기 스페이서층은 바람직하게는 보론-질화물을 포함한다(더욱 바람직하게는 보론-질화물로 형성된다). 더욱 바람직하게는, 상기 스페이서층은 육방정계 보론-질화물을 포함한다(더욱 바람직하게는 육방정계 보론-질화물로 형성된다). 상기 스페이서층은 예를 들어 육방정계 보론-질화물 결정일 수 있다.
다른 예시로서, 상기 스페이서층은 바람직하게는 상기 제1 그래핀층에 직접 인접하여 놓이도록 퇴적될 수 있다. 유사하게, 상기 제2 그래핀층은 바람직하게는 상기 스페이서층에 직접 인접하여 놓이도록 퇴적될 수 있다.
다른 예시로서, 상기 스페이서층은 바람직하게는 10 nm 또는 이보다 작은 두께를 갖도록 퇴적될 수 있고, 더욱 바람직하게는 2 내지 4 nm 범위의 두께, 그리고 대략 3 nm와 동일한 두께를 가질 수 있다.
다른 예시로서, 그래핀층의 상기 제1 층은 바람직하게는 그래핀의 단일 시트가 되도록, 즉 바람직하게 일 원자 두께이도록 퇴적된다. 그래핀층의 상기 제2 층은 바람직하게는 그래핀의 단일 시트가 되도록, 즉 바람직하게 일 원자 두께이도록 퇴적된다.
다른 예시로서, 상기 방법은 바람직하게는 구조를 형성하도록 예를 들어 상기 층의 일부분들을 제거함에 의해(예를 들어 에칭에 의해, 예를 들어 리소그래피 및/또는 산소 플라즈마 에칭에 의해) 상기 제1 그래핀층 및/또는 제2 그래핀층을 형상화하는 단계를 포함한다. 상기 제1 그래핀층의 형상화는 바람직하게는 상기 제1 그래핀층이 퇴적된 이후에, 그러나 상기 스페이서층이 퇴적되기 전에 수행된다. 상기 제2 그래핀층의 형상화는 바람직하게는 상기 제2 그래핀층이 퇴적된 이후에 수행된다. 상기 제1 및/또는 제2 그래핀층 내에 형성된 상기 구조는 예를 들어 홀 바 구조일 수 있으나, 다른 구조들도 동일하게 가능하며, 예를 들어 상기 구조는 단순히 단일 전도성 트랙일 수 있다. 홀 바 구조들은 잘 알려져 있으며, 일부 예시들은 아래에 설명된 실험예들 내에 도시된다. 홀 바 구조들은 상기 그래핀 헤테로구조의 특성들이 연구되도록 할 수 있고, 예를 들어 실험예 1을 참조한다.
다른 예시로서, 상기 방법은 예를 들어, 상기 제1 및/또는 제2 그래핀층을 외부의 전자소자들에 연결하도록 예를 들어 금속으로 형성된 하나 또는 그 이상의 콘택들을 퇴적하는 단계를 포함할 수 있다. 상기 하나 또는 그 이상의 콘택들은 상기 제1 그래핀층에 형성된 구조 및/또는 상기 제2 그래핀층 내에 형성된 구조(위를 참조) 내에 포함된 하나 또는 그 이상의 콘택 영역들 상에(즉, 그 상에 위치하도록) 퇴적될 수 있다.
다른 예시로서, 바람직하게는 상기 제1 그래핀층 내에 형성된 구조 내에 포함된 하나 또는 그 이상의 콘택 영역들이 상기 스페이서층에 의해 커버되지 않도록 상기 스페이서층이 상기 제1 그래핀층의 일부분만을 커버할 수 있다. 상기 스페이서층은 바람직하게는 상기 제1 그래핀층 상에 퇴적되기 전에 예를 들어 광학 마스크 정렬기(optical mask aligner)를 사용하여 정렬될 수 있다.
다른 예시로서, 상기 방법은 베이스층에 상기 제1 그래핀층을 퇴적하는 단계를 포함할 수 있다. 이는 바람직하게는 상기 스페이서층을 퇴적하는 단계 및 상기 제2 그래핀층을 퇴적하는 단계 이전에 수행된다. 바람직하게는, 상기 제1 그래핀층은 상기 베이스층에 직접 인접하여 놓여지도록 퇴적된다. 상기 베이스층은 바람직하게는 보론-질화물을 포함한다(더욱 바람직하게는 보론-질화물로 형성된다). 더욱 바람직하게는, 상기 베이스층은 육방정계 보론-질화물을 포함한다(더욱 바람직하게는 육방정계 보론-질화물로 형성된다). 상기 베이스층은 예를 들어 육방정계 보론-질화물 결정일 수 있다.
다른 예시로서, 상기 방법은 기판 상에 상기 베이스층(또는 제1 그래핀층)을 퇴적하는 단계를 포함할 수 있다. 이는 바람직하게는 상기 스페이서층을 퇴적하는 단계, 상기 제2 그래핀층을 퇴적하는 단계, 및(만약 적용 가능하다면) 상기 제1 그래핀층을 퇴적하는 단계 이전에 수행된다. 상기 베이스층(또는 제1 그래핀층)은 바람직하게는 상기 기판에 직접 인접하여 놓여지도록 퇴적된다. 상기 기판은 실리콘 웨이퍼를 포함하며, 바람직하게는 산화된 실리콘 웨이퍼를 포함하여 예를 들어 상기 기판이 SiO2 절연층을 갖는다.
상기 베이스층(또는 제1 그래핀층)은 상기 기판 상에 기계적으로, 예를 들어 박리(기계적 쪼갬)에 의해 퇴적될 수 있고, 이는 본 기술 분야에서 잘 알려진 기술이다.
상기 베이스층(또는 제1 그래핀층)이 박리에 의해 상기 기판 상에 퇴적될 수 있을지라도, 이러한 기술은 상기 베이스층 상에 상기 제1 그래핀층을 퇴적하거나, 상기 제1 그래핀층 상에 상기 스페이서층을, 또는 상기 스페이서층 상에 상기 제2 그래핀층을 퇴적하는 데 그다지 적합하지는 않으며, 여기서 박리는 상기 층들이 정렬되기 어렵게 만들 수 있고, 및/또는 예를 들어 오염을 유발할 수 있다.
따라서, 상기 제1 그래핀층은 전구체 구조를 사용한 방법에 따라 상기 베이스층 상에 퇴적될 수 있고, 상기 전구체 구조는 캐리어층 상에 위치한 상기 제1 그래핀층을 포함하며, 상기 방법은:
상기 제1 그래핀층이 상기 베이스층을 마주 보도록(그에 따라 상기 캐리어층이 상기 베이스층으로부터 반대 방향으로 보도록) 상기 베이스층 상에 상기 전구체 구조를 퇴적하는 단계; 및
이후(즉, 상기 베이스층 상에 상기 전구체 구조를 퇴적하는 단계 이후에) 상기 제1 그래핀층으로부터 상기 캐리어층을 제거하는 단계를 포함한다.
유사하게, 상기 스페이서층은 전구체 구조를 사용한 방법에 따라 상기 제1 그래핀층 상에 퇴적될 수 있고, 상기 전구체 구조는 캐리어층 상에 위치한 상기 스페이서층을 포함하며, 상기 방법은:
상기 스페이서층이 상기 제1 그래핀층을 마주 보도록(그에 따라 상기 캐리어층이 상기 제1 그래핀층으로부터 반대 방향으로 보도록) 상기 제1 그래핀층 상에 상기 전구체 구조를 퇴적하는 단계; 및
이후(즉, 상기 제1 그래핀층 상에 상기 전구체 구조를 퇴적하는 단계 이후에) 상기 스페이서층으로부터 상기 캐리어층을 제거하는 단계를 포함한다.
유사하게, 상기 제2 그래핀층은 전구체 구조를 사용한 방법에 따라 상기 스페이서층 상에 퇴적될 수 있고, 상기 전구체 구조는 캐리어층 상에 위치한 상기 제2 그래핀층을 포함하며, 상기 방법은:
상기 제2 그래핀층이 상기 스페이서층을 마주 보도록(그에 따라 상기 캐리어층이 상기 스페이서층으로부터 반대 방향으로 보도록) 상기 스페이서층 상에 상기 전구체 구조를 퇴적하는 단계; 및
이후(즉, 상기 스페이서층 상에 상기 전구체 구조를 퇴적하는 단계 이후에) 상기 제2 그래핀층으로부터 상기 캐리어층을 제거하는 단계를 포함한다. 상기 방법은 본 발명의 제3 측면에서 설명되거나 연관된 임의의 추가적인 단계들을 포함할 수 있다.
상기 방법은 바람직하게는, 상기 층들 중 어느 하나 또는 그 이상을 퇴적하는 단계 이후에(특히, 상기 제1 그래핀층, 상기 스페이서층 및 상기 제2 그래핀층 중 어느 하나 또는 그 이상을 퇴적하는 단계 이후에), 예를 들어 어닐링에 의해, 예를 들어 대략 300℃와 동일한 온도에서 및/또는 아르곤-수소 분위기 내에서, 예를 들어 잔류물 및/또는 다른 오염물을 제거하도록 상기 그래핀 헤테로구조를 세정하는 단계를 포함한다.
아래에 나열된 실험들에서 그래핀 및 보론 질화물이 벌크 결정으로부터 기계적으로 박리되었을지라도, 이러한 기술은 대규모 실행을 위하여 그다지 적합하지는 않을 수 있고, 적절한 성장 방법에 의해 대체될 것 같다. 그래핀 및 보론 질화물 제조 공정들의 선택에 따라, 설명된 층 시퀀스는 직접 성장될 수 있거나, 또는 별도로 제조된 층들로부터 조립될 수도 있다.
상기 방법은 하나 또는 그 이상의 추가 층들을 포함하도록 하나 또는 그 이상의 선택적인 추가 단계들을 포함할 수 있다. 따라서, 추가적인 그래핀층 및 다른 물질의 층들은 전술한 방법에 의해 얻어지는 상기 그래핀계 복합체 구조에 추가될 수 있다.
트랜지스터 소자들
본 발명의 제2 측면에 따르면, 본 발명은,
소스 전극;
드레인 전극; 및
상기 소스 전극 및 상기 드레인 전극 모두와 접촉하며, 반도체 물질 1 내지 30 층들을 포함하는, 절연 배리어(insulating barrier);를 포함하며,
상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 일 층의 그래핀을 포함하고, 다른 하나의 전극은 일 층의 도전 물질을 포함하는 트랜지스터를 제공한다.
상기 절연 배리어는 상기 소스 및 드레인 전극들 사이에 위치하며, 양 전극들과 접촉한다. 따라서, 이러한 측면에서 본 발명은 소스 전극; 드레인 전극; 및 상기 소스 전극 및 상기 드레인 전극 사이에 위치하며, 상기 양 전극들과 접촉하고, 하나 또는 그 이상의 반도체 물질들의 1 내지 30 층들을 포함하는 절연 배리어;를 포함하며, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 일 층의 그래핀을 포함하고, 다른 전극은 일 층의 도전 물질을 포함하는 트랜지스터를 제공한다.
본 발명의 상기 트랜지스터는 적어도 세 개의 층들을 포함하는 샌드위치와 같은 구조를 가지나, 더 일반적으로는 아래에 설명된 것과 같은 다수의 추가 층들을 또한 포함할 것이다. 가장 단순한 형태로, 본 발명은 금속을 포함하는 임의의 도전성 물질로 형성될 수 있으나, 바람직하게는 그래핀인 상부 전극(top electrode), 그 상부에 상기 상부 전극이 놓이는 절연 배리어층 및 하부 전극층(bottom electrode layer)을 포함하는 트랜지스터에 관한 것이다. 상기 절연층은 따라서 상기 상부 전극층 및 상기 하부 전극층 사이에 샌드위치된다. 상기 소스 전극 및 상기 드레인 전극의 식별은 상기 트랜지스터에 인가된 바이어스 및 상기 절연층의 물질에 의존할 것이다.
참조의 용이성을 위하여, 수직 트랜지스터의 경우에, 전극들을 "상부" 전극 및 "하부" 전극으로 언급하며, 상기 상부 전극이 상부에, 즉 트랜지스터의 외부 표면에(선택적인 보호층에 의해 커버되지 않는 한) 위치하는 전극으로 언급한다. 이러한 구조는 도 4에서 관찰할 수 있다.
상기 상부 전극은 임의의 도전 물질일 수 있다. 선호되는 일 실시예에서, 상기 상부 전극은 그래핀층일 수 있다. 따라서 특히 선호되는 일 실시예에서, 상기 상부 전극이 그래핀으로 형성되고 상기 하부 전극이 또한 그래핀으로 형성된다. 대안의 실시예에서, 상기 상부 전극은 금속이며, 예를 들어 도핑된 반도체일 수 있다.
일 실시예에서, 중간층(intermediate layer) 또는 스페이서층으로 또한 알려진 상기 절연 배리어층은 보론-질화물을 포함한다. 다른 실시예에서, 상기 절연 배리어는 반도체이며, 예를 들어 실리콘, 게르마늄 또는 갈륨 비소(GaAs) 또는 알루미늄 갈륨 비소(AlGaAs)와 같은 III-V 족 반도체이다. 다른 실시예에서, 상기 절연 배리어는 전이 금속, 즉 d-블록 원소(d-block element)의 칼코게나이드(chalcogenide) 또는 디칼코게나이드(dichalcogenide)이다. 상기 칼코게나이드 또는 디칼코게나이드 화합물들은 산화물들(oxides), 황화물들(sulphides), 셀렌화물들(selenides) 및 텔루르 화합물들(tellurides)을 포함하며, 선호되는 칼코게나이드 또는 디칼코게나이드 화합물들은 황화물들 또는 산화물들이다. 특히 선호되는 화합물들은 MoS2 및 HfO2이다. 일 실시예에서, 기계적으로 전달된 육방정계 BN 및 MoS2 층들은 상기 절연층들로 사용되었다. 이와는 달리, 상기 절연 배리어는 유기 반도체(organic semiconductor) 또는 유전체(dielectric)이다. 상기 절연 배리어를 위한 다른 적합한 물질들은 갈륨 질화물 또는 실리콘 질화물과 같은 질화물들을 포함하며, 실리콘 질화물이 선호된다. 다른 적합한 물질들은 SiO2 및 알루미늄 산화물과 같은 산화물들을 포함한다. 상기 절연 배리어층은 위에 나열된 물질들의 하나 또는 그 이상의 층들을 포함할 수 있다. 상기 절연 배리어층은 또한 다른 물질의 두 개 또는 그 이상의 층들의 혼합물로 형성될 수 있다. 예를 들어, 상기 절연 배리어층은 육방정계 BN의 하나 또는 그 이상의 층들 및 MoS2의 하나 또는 그 이상의 층들로 형성될 수 있다.
이상적으로, 상기 중간 배리어층은 화학적으로 안정한 물질이다. 상기 중간 배리어층의 물질의 특성은 상기 트랜지스터의 스위칭 비율에 영향을 준다. 예를 들어, MoS2을 사용하여 상온 또는 그 근처에서 10,000까지의 스위칭 비율들이 얻어질 수 있다.
일 실시예에서, 상기 절연 배리어는 층상 물질(layered material)이며, 1 원자층 내지 약 50 원자층들의 두께를 가지고, 더욱 바람직하게는 약 30 원자층들의 상한을 갖는다. 따라서, 상기 절연 배리어의 두께는 약 15 nm까지일 것이며, 더 일반적으로는 약 10 nm까지일 것이다. 상기 층의 조성에 의존하나, 일 원자층은 일반적으로 약 0.35 nm의 두께로 계산된다.
일 실시예에서, 상기 트랜지스터는 상부에 상기 하부 전극층이 위치한 하지층(underlayer)을 더 포함한다. 상기 하지층은 그래핀과 같은 상기 하부 전극층의 특성들을 향상시키도록 기능하는 절연체이다. 상기 하지층은 다음의 특성들 중 하나 또는 그 이상을 향상시키도록 기능한다: 거칠기, 스트레인(strain), 전기 전도도 및 균질성(homogeneity), 화학적 또는 열정 안정성. 또한 그래핀 성장을 위한 기판으로 작용할 수도 있다. 상기 하지층을 위하여 적합한 물질들은 육방정계 보론 질화물(h-BN)을 포함한다.
추가적인 실시예에서, 상기 하지층 자체가 게이트 절연체로 작용하는 물질층 상에 퇴적된다. 임의의 알려진 게이트 절연 물질이 게이트 절연체로 사용될 수 있다. 예시들은 SiO2, 실리콘 질화물, 알루미늄 산화물, HfO2 등을 포함한다.
추가적인 실시예에서, 상기 게이트 절연체 및 상기 게이트 절연체 상부의 상기 트랜지스터의 층들은 게이트 도전체 또는 게이트 전극으로 작용하는 물질층 상에 배치된다. 상기 게이트 도전체 또는 게이트 전극은 충분히 편평한 표면을 갖는 임의의 도전 물질로 형성될 수 있고, 예를 들어 금속 또는 고농도 도핑된 반도체일 수 있다. 특히 적당한 게이트 도전체는 고농도의 도핑된 실리콘이며, 일 실시예에서 이는 추가적인 지지체가 필요 없이 사용될 수 있다. 이와는 달리, 상기 게이트 도전체는 선택적으로 추가 기판 상에서 제조될 수 있다.
따라서, 일 실시예에서, 본 발명의 상기 트랜지스터는 도 4에 도시된 구조를 가질 수 있다. 이러한 트랜지스터는 상부 전극, 중간(스페이서)층, 그래핀층, 하지층, 게이트 절연층 및 게이트 도전층을 포함하는 샌드위치 구조이다.
본 발명에 따른 상기 절연 배리어층 및 실제로 트랜지스터의 제조 방법은 예를 들어 CVD, PE-CVD, MBE, ALD, 열 또는 전자빔 증발법(e-beam evaporation), 스퍼터링(sputtering), 또는 용액으로부터의 퇴적을 포함하는 임의의 통상적인 반도체(절연체) 성장 및 퇴적의 기술들을 사용할 수 있다.
일 실시예에서, 상기 절연 배리어는 1 내지 30 층들을 포함한다. 일 실시예에서, 이러한 물질은 보론-질화물이다. 바람직한 실시예에서, 상기 절연 배리어는 보론-질화물과 같은 물질의 3 내지 8 층들, 예를 들어 이러한 물질들의 3, 4, 5, 6, 7 또는 8 층들을 포함할 수 있다. 바람직한 실시예는 상기 절연 배리어를 위한 물질의 3 층들이다. 대안의 실시예는 상기 절연 배리어를 위한 4 내지 8 층들이다. 상기 절연 배리어는 아래 설명되는 다양한 물질들 중 하나 또는 그 이상일 수 있다. 따라서, 일 실시예에서, 상기 절연 배리어는 육방정계 보론-질화물, 예를 들어 육방정계 보론-질화물 결정을 포함한다. 대체 실시예에서, 상기 절연 배리어는 1 내지 30 층들, 더 바람직하게는 3 내지 8 층들의 디칼코게나이드를 포함한다.
일 실시예에서, 그래핀 결정들은 상기 트랜지스터 스택을 형성하기 위해 벌크 흑연으로부터 추출되고 기계적으로 전달된다. 그러나, 그래핀층은 전술한 기판(도 4에서의 경우와 같이) 상에 직접 성장되고, 그 상부로 전달되거나, 또는 상기 그래핀층이 제조된 다른 기판으로부터 그 상부에 다른 층들과 함께 전달될 수 있다. 그래핀을 성장시키는 방법들의 예시는 CVD(chemical vapour deposition, 화학 기상 증착), PE-CVD(plasma enhanced chemical vapour deposition, 플라즈마 증대 화학 기상 증착), MBE(molecular beam epitaxy, 분자빔 에피택시), ALD(atomic layer deposition, 원자층 증착), DAS 등을 포함한다. 그래핀은 상기 트랜지스터 성능 향상을 위하여 화학적으로 변형되거나(chemically modified) 기능화될 수 있다. 그래핀의 화학적 기능화는 상태 밀도들(DOS) 및 배리어 변수들을 변경시킬 수 있고, 이에 따라 상기 트랜지스터의 특성들이 달라진다. 이러한 관점에서, 적절히 기능화된(또는 부분적으로 기능화된) 그래핀 성분을 선택함에 의해 상기 트랜지스터의 특성들을 튜닝하는 것이 가능하다. 일 실시예에서, 그래핀 또는 기능화된 그래핀 성분은 그래핀이다. 추가적인 실시예에서, 그래핀 또는 기능화된 그래핀 성분은 이전에 화학적으로 변형된 적이 없던 그래핀이다. 그래핀의 화학적 기능화는 또한 상기 트랜지스터의 제조에 도움을 줄 수 있다. 화학적 변형은 문헌들에 설명된 것과 같이 수소, 할로겐들, 산소 함유기들(oxygen-containing groups) 등과 같은 작용기들(functional groups)을 그래핀 상에 도입하기 위한 임의의 알려진 방법들을 사용하여 달성될 수 있다.
일 실시예에서, 상기 소스 전극은 그래핀 층을 포함한다.
일 실시예에서, 상기 드레인 전극은 그래핀 층을 포함한다.
일 실시예에서, 상기 소스 전극은 그래핀 층을 포함하고, 상기 드레인 전극은 그래핀 층을 포함한다.
일 실시예에서, 상기 트랜지스터는 또한 상기 소스 전극을 커버하는 인캡슐레이션층을 포함한다. 일 실시예에서, 상기 인캡슐레이션층은 1 및 100 nm 사이의 두께, 예를 들어 20 및 50 nm 사이의 두께를 가진다.
다른 실시예에서, 상기 트랜지스터는 또한 상기 드레인 전극을 커버하는 인캡슐레이션층을 포함한다. 일 실시예에서, 상기 인캡슐레이션층은 1 및 100 nm 사이의 두께, 예를 들어 20 및 50 nm 사이의 두께를 가진다. 일 실시예에서 상기 인캡슐레이션층은 BN을 포함한다.
상기 소스 및/또는 드레인 전극을 캡슐화함에 의해, 상기 전극은 환경에 덜 민감하도록(susceptible) 만들어진다. 상기 전극이 상기 그래핀의 일 층을 포함할 때, 이는 향상된 전하 캐리어 이동도 μ를 갖는 전극을 유발할 수 있기 때문에 특히 중요할 수 있다. 따라서, 상기 그래핀 전극의 전하 캐리어 이동도 μ는 바람직하게는 상온에서(예를 들어, 20℃) 약 100,000 cm2V-1s-1의 오더이거나 더 클 수 있다. 일 실시예에서, 상기 인캡슐레이션층은 BN을 포함한다.
육방정계 보론-질화물은 상기 절연 배리어를 위한 적합한 물질이며, 이는 상기 그래핀 전극을 위한 원자적으로 매끄럽고 불활성인 기판으로 작용할 수 있기 때문이다. 육방정계 보론-질화물을 사용하는 것은 다른 것들 중에서도 1 ㎛ 거리의 상온 탄도성 이동(ballistic transport) 및 상온에서도 높은 전하 캐리어 이동도μ를 나타내는 그래핀 헤테로구조를 유발할 수 있다.
일 실시예에서, 상기 드레인 전극/소스 전극 및 상기 절연 배리어는 모두 서로 직접 인접하게, 즉 그 사이에 다른 층들이 없이 놓여진다.
상기 소스 전극/드레인 전극의 그래핀층은 바람직하게는 그래핀의 단일 시트이며, 즉 바람직하게는 일 원자 두께이다. 그러나, 상기 그래핀층이 그래핀의 다수의 시트들을 포함하는 것 또한 가능하다. 예를 들어, 상기 그래핀층은 두 개의 시트들(소위 "이중층 그래핀")을 포함하거나, 또는 그래핀의 세 개의 시트들(소위 "삼중층 그래핀")을 포함할 수도 있다. 그래핀 세 개의 시트들 이상에서, 상기 그래핀층의 전기적 특성들이 일부 경우들에서 덜 유용하게 될 수 있다. 부분적으로, 이는 상기 트랜지스터에 존재하는 다른 물질들에 의존한다. 따라서, 일 실시예에서, 상기 그래핀층은 바람직하게는 그래핀 세 개의 시트들 이하를 포함한다.
상기 소스 전극/드레인 전극의 그래핀층은 바람직하게는 예를 들어 상기 층의 일부분들을 제거함에 의해(예를 들어 에칭에 의해, 예를 들어 전자빔 리소그래피 및 산소 플라즈마 에칭에 의해) 형상화되어 구조를 형성한다. 상기 구조는 외부 소자와 상기 구조를 연결하기 위한 하나 또는 그 이상의 콘택 영역들을 포함할 수 있다.
상기 소스 전극/드레인 전극의 그래핀층은 예를 들어 금속으로 형성된 하나 또는 그 이상의 콘택들을, 예를 들어 상기 그래핀층이 외부의 전자소자들과 연결되도록 포함할 수 있다. 상기 하나 또는 그 이상의 콘택들 각각은 상기 그래핀층 내에 형성된 구조 내에 포함된 하나 또는 그 이상의 콘택 영역들 상에 각각 위치할 수 있다.
본 발명의 상기 트랜지스터는 상부에 상기 소스 전극(또는 캡슐화된 소스 전극)이 위치한 기판을 또한 포함할 수 있다. 바람직하게는, 상기 소스 전극(또는 캡슐화된 소스 전극)은 상기 기판에 직접 인접하여, 즉 그 사이에 층들이 없이 놓여진다. 상기 기판은 바람직하게는 실리콘 웨이퍼를 포함하며, 바람직하게는 산화된 실리콘 웨이퍼를 포함하여, 예를 들어 상기 기판이 대략 50 nm 및 500 nm 사이와 같은 두께, 예를 들어 80 nm 및 400 nm 사이의 두께를 갖는 SiO2 절연층을 갖는다.
본 발명은 다음의 도면들에 의해 설명될 것이다:
도 1a는 다중층 샘플의 소자 개략도이다.
도 1b는 다중층 샘플의 광학 이미지이다.
도 1c는 양자 커패시턴스에 관한 실험 결과들(원들) 및 다른 스페이서 두께들을 위한 시뮬레이션들(실선들)을 나타낸다.
도 2a는 대칭의 경우에 대하여 중간층 전압의 함수로서 드래그(drag)(실선)를 나타낸다.
도 2b는 비대칭의 경우에서의 드래그 저항을 나타낸다.
도 2c는 배면 게이트 전압(back gate voltage)의 함수로서 R drag을 나타낸다.
도 3은 다른 V int을 위한 드래그 저항의 온도 의존성을 나타낸다.
도 3(삽입도)는 세 가지 다른 온도들에서의 R drag(V int)을 나타낸다.
도 4는 R drag(n)을 대수 스케일(logarithmic scale)로 나타낸다.
도 5a 내지 도 5d는 본 발명에 따른 트랜지스터의 구동을 나타낸다.
도 6a는 터널링 전극으로서 그래핀을 사용한 경우, V g의 함수로서 GrB 및 GrT 층들을 위한 면내 저항 ρ의 거동을 나타낸다.
도 7은 터널 배리어로서 hBN 6±1 층들을 구비한 그래핀-hBN 소자를 위한 터널링 특성들을 나타낸다.
도 8은 본 발명의 제2 측면의 트랜지스터의 일 실시예의 구조를 나타낸다.
도 9는 본 발명의 제2 측면에 따른 hBN-그래핀-hBN-그래핀-hBN 소자를 나타낸다.
도 10은 본 발명의 제2 측면에 따른 트랜지스터의 두 개의 그래핀 전극들 내의 전하 캐리어 농도들의 비선형 의존성을 게이트 전압의 함수로서 나타낸다.
도 11은 본 발명의 제2 측면에 따른 두 개의 다른 4-hBN-층 소자들에 대한 게이트 전압 0에서의 터널링 I-V 특성들 및 이론과의 비교를 나타낸다.
도 12는 본 발명의 제2 측면에 따른 다른 hBN-그래핀-hBN-그래핀-hBN 필드 효과 소자를 나타낸다.
도 13은 본 발명의 제2 측면에 따른 그래핀 MoS2 소자의 I-V 특성들을 나타낸다.
실험예 1: 약하지 않게 상호작용하는 이중층 BN - 그래핀 헤테로구조들 내의 쿨롱 드래그( Coulomb Drag )
다중층 보론 질화물/그래핀 헤테로구조들의 제조. 개발된 기술은 캐리어 이동도를 10 m2/Vs 만큼 높게 유지하는 한편 두 개의 육방정계 BN 결정들 사이에 그래핀을 캡슐화하는(encapsulate) 것을 가능하게 했다. 두 개의 근접하게 위치하고, 독립적으로 콘택이 연결된 그래핀 층들 사이의 이동 연구들의 결과들이 개시된다. 작은 층간 분리(interlayer separation)에 기인하여, 쿨롱 드래그는 이전에 연구되었던 약한 상호작용 영역(weakly interacting regime)의 범위를 벗어나는 비이상적인 거동을 나타낸다.
수년간의 적극적인 이동 연구들 이후에도 그래핀 내의 전자-전자 상호작용들에 대하여 알려진 바가 거의 없다. 시트 저항(sheet resistance)에 대한 적은 기여에 기인하여, 통상적인 트랜지스터 구조들 내의 e-e 상호작용의 직접적 관찰들은 복잡한 분석을 요구한다. 두 개의 근접하게 위치한 그래핀 플레이크들의 이동 특성들의 관찰은, 예를 들어 엑시튼 응축(exciton condensation)을 포함하는 새로운 상호작용 현상의 다양성에 해결의 빛을 비출 수 있다. 전자 드래그가 두 개의 2-차원 전자 가스들(two-dimensional electron gases, 2DEGs)의 전자 밀도 변동들 사이의 산란에 의해 유발되기 때문에, 전자 드래그는 층내 여기들(excitations)의 밀도 및 층간 전자-전자 상호작용들을 입증하는 데 매우 유용한 도구이다. 본 실험에서는, 고품질 BN/그래핀 헤테로구조들에 대하여 보고하고, 이들의 이동 특성들에 대하여 연구한다. 본 실험의 샘플들 내에서 드래그 효과를 분석한다. 본 발명은 비교할 만한 GaAs/AlGaAs 헤테로구조들의 경우에서보다 두 개의 그래핀 층들이 한 자리수 크기 만큼 더 가깝게 위치하는 것을 가능하게 하며; 누설 전류들이 사라질 정도로 작게 유지되는 한편 이러한 그래핀 층들은 오직 수 나노미터 두께의 BN 결정에 의해 분리된다. 이는 두 층들 사이에 전압을 인가함에 의해 2×1012 만큼 높은 캐리어 농도들에 도달할 수 있도록 한다. 따라서, 주로 바닥 층에 영향을 주는 통상적인 Si 배면-게이트와 결합되어, 상부층의 농도(nt) 및 바닥층의 농도(nb)가 독립적으로 조절될 수 있다. 본 기술의 다른 장점은 그래핀 층들이 화학적으로 불활성이고, 원자적으로 편평한 육방정계 보론 질화물 시트들에만 접촉하고 있다는 점에 기인하여, 상온에까지 샘플들의 높은 이동도를 갖는다는 점이다. 샘플 제조는 표준 기계적 박리 기술(standard mechanical exfoliation technique, PNAS)을 사용하여 Si/SiO2 웨이퍼의 상부에 보론 질화물 결정들을 퇴적하는 데서 시작한다. 이후 깨끗하고 균일한 BN 플레이크를 선택하고, 그 상부에 큰 그래핀 결정을 전달한다. 이러한 그래핀 플레이크가 산소 플라즈마 에칭을 사용하여 홀 바(Hall bar)로 형상화된 이후에, 몇 개 층 두께의 BN 스페이서가 그 상부에 다시 전달된다. 스페이서가 홀-바 구조만을 커버하고, 그래핀 "도선들(leads)"을 커버하지 않도록 정렬된다(도 4a 참조). 최종적으로, 상부 그래핀 층이 전달되고, 이후 표준 콘택 퇴적이 뒤따른다. 바닥부 플레이크의 일부분이 아직도 노출되어(open) 있기 때문에, 하나의 전자빔 리소그래피 구동 내에서 양 층들에 대한 콘택들이 만들어질 수 있다. 상부층은 또한 바닥층의 메사 구조를 따라 주의깊은 에칭에 의해 형상화될 수 있다. 전달의 각각의 단계에 앞서, 표면을 세정하기 위하여 수 시간동안 Ar/H2 내에서 300℃ 어닐링이 수행된다.
도 1a는 다중층 샘플의 소자 개략도이다. 도 1a에 도시된 층 순서는 다음과 같다: 두꺼운 BN 하지층(청색), 바닥부 그래핀(회색), 얇은 BN 스페이서(적색) 및 상부 그래핀층(짙은 회색).
도 1b는 다중층 샘플의 광학 이미지이다. 적색선은 BN 스페이서의 에지들을 나타낸다. BN 상의 그래핀이 이러한 조건들에서 사라지는 콘트라스트(contrast)를 갖더라도, BN 하지층의 부분적인 에칭에 의해 바닥부 홀-바는 관찰될 수 있다. 스케일바는 5 ㎛이다.
도 1c는 양자 커패시턴스에 대한 실험 결과들(원들) 및 다른 스페이서 두께들에 대한 시뮬레이션들(실선들)을 나타낸다.
전달 공정은 Si/PMGI/PMMA 스택 상에 표준 플레이크를 퇴적하고, 및 뒤따라 약알칼리 용액 내에서 PMGI 완화층(release layer)을 에칭함에 의해 PMMA 막을 리프트오프(lift-off)하는 것을 포함한다. 플레이크를 구비한 상부 PMMA 표면은 이러한 공정 동안에 마른 채로 유지된다. 이후, 상기 막은 지지체(support)(금속 링) 상에 집어 올려지고, 타겟 기판 상으로 상면이 바닥을 향하도록(top-down) 정렬되어 놓여진다. 정렬은 ~2 ㎛의 정확성을 갖는 광학 마스크 정렬기를 사용하여 수행된다. 전달 이후에, PMMA 캐리어 막은 아세톤(acetone) 내에서 용해된다. 전달된 플레이크의 어닐링은 종종 유기 및 가스 종들의 미세 버블들의 형성을 수반하며, 따라서 이러한 버블들 사이에 홀-바를 맞추기 위해 리소그래피가 수행된다.
2, 2.8 및 3.6 nm의 다른 스페이서 두께들(d)을 갖는 세 가지 샘플들에 대하여 연구하였다. 샘플들이 매우 유사한 거동을 보임에도 불구하고, 현저한 누설 이슈들이 없는 더 높은 캐리어 농도들을 얻기 위하여, 여기 나타낸 결과들 대부분은 더욱 두꺼운 소자 상에서 측정되었다. BN 중간층(interlayer)를 통한 누설은 작은 바이어스들에서는 감지되지 않으며(>1 GΩ), 가장 두꺼운 소자에 대하여 0.6 V에서 ~ 1 nA까지 지수적으로 상승한다. 소자 표면의 AFM 연구들은 이러한 층들이 편평하며 1 Å 이하의 RMS 거칠기를 가지며, 균일하게 위치함을 확인한다. 각각의 구조는 바닥층에 10 개의 콘택들 및 상부층에 6 개의 콘택들을 구비한다. 바닥층의 캐리어 이동도(15 m2V-1s-1 까지)는 상부층의 캐리어 이동도(2.5 - 5 m2V-1s-1)보다 우수하다.
층간 스페이서의 우수한 품질은 전하 밀도를 조절하기 위하여 그래핀층들 사이에 전압 V int을 사용할 수 있도록 한다. 바닥층에 주로 영향을 주는 배면 게이트와 함께, 상부(nt) 및 바닥부(nb) 층 농도들의 다른 조합들이 달성될 수 있다. 그러나, 캐리어 밀도는 더 이상 전압 V int의 선형 함수가 아니다.
이를 연구하기 위하여, 소자들의 커패시턴스가 연구되었다(도 1c). 이는 홀 효과(Hall effect): n = eB / R H 　(여기서 B는 자기장, R H 는 홀 저항이다)로부터의 전하 캐리어들의 농도 n(V inter)를 측정함에 의해 수행되었다. 이후, 커패시턴스(단위 면적당)는 미분에 의해 얻어졌다: C = edn / dV inter. 이러한 방법은 그래핀 시트 내에 한 가지 종류의 캐리어들이 존재하는 경우에만 유효하다(즉, NP에 너무 가깝지 않은 경우). 도 4c에 나타낸 결과들은 C가 금속 플레이트들을 구비하는 커패시터에 대하여 예상되는 것과 같이 상수가 아님을 보여준다. 이러한 편차는 그래핀 내의 전하 캐리어들의 낮은 농도로부터 유래하며 직렬 커패시턴스로 작용하는 양자 커패시턴스 Cq　로부터 기여되기 때문이다. T = 0에서 무질서화(disordering)을 무시할 때,
Figure pct00001
이며, 이 때 vF　= 1.1×106　m/c 는 페르미 속도(Fermi velocity)이다. 총 커패시턴스는 C = (2 / C q 　+ d / εε 0 )- 1 이며, 여기서 BN의 유전상수 ε= 4.8이고, 인수 2는 그래핀으로 형성된 두 개의 플레이트들을 구비한 것에 기인한다. 두께를 유일한 피팅 변수(fit parameter)로 사용하여 d ~ 4 nm를 얻었으며 이는 AFM 측정들의 결과와 일치한다.
여기서, vF를 1.1×106으로 취했을 때, ε= 4.8는 AC 값이다.
2DEG들이 아주 근접하므로, 각각의 층의 전자 밀도에서의 변동들 사이의 산란 현상들(scattering events)에서 모멘텀 전달이 일어난다. 구동 전류 Ia를 이러한 층들 중 하나에 통과시키는 것은(능동) 다른 층 내에 생성되는 드래그 전류(수동)를 유발한다. 두 개의 전류들은 양 층들이 동일한 캐리어 종류(n-n, p-p)를 가지는 경우에 동일한 방향을 가지며, n-p (p-n) 구성의 경우에 반대 방향을 갖는다. 따라서, 오픈 회로 구성에서의 드래그 저항(R drag = V p / I a)은 n-n (p-p) 경우에 음의 값이고, p-n (n-p)의 경우에 양의 값이며, 층들 중 하나가 0의 평균 농도를 갖는 경우에 0이다.
본 출원의 소자들 내에서 관찰되는(추정값) 무시할 수 있는 고유 도핑(intrinsic doping)에 기인하여, 0의 게이트 전압은 양 층들을 위한 E F = 0을 유발한다. 이후, 일정한 전압 V int이 상부층에 인가되고(바닥층은 그라운드된다), 반대 부호들의 동일한 전하 밀도를 생성한다(n = n t = -n b). 능동 및 수동 층들의 교환(swapping)이 드래그 저항을 현저히 변화시키지는 않을지라도(5% 이내), 드래그 측정들을 위하여 바닥층은 능동층으로, 상부층은 수동층으로 사용된다. 기대되는 것과 같이, 측정된 드래그 저항은 구동 전류(20K 이상에서 0.5 μA까지)에 독립적이며, AC/DC 구성들 모두에서 동일하다.
도 2a는 대칭인 경우 n = n t 　= - n b 에 대하여 층간 전압의 함수로서 드래그(실선)를 나타낸다. 점선은 B = 0.5T에서의 상부층을 위한 R xy를 나타낸다(동일한 V int 스케일이며, 수직 스케일은 도시되지 않음). 수평의 점선은 R xy = 0을 나타낸다. 다이어그램들은 각각 바닥층 및 상부층 내의 페르미 에너지를 나타낸다. T = 124K 이다.
도 2b는 비대칭 경우에서의 드래그 저항을 나타낸다: 양 층들 내에 동일한 종류의 캐리어들의 경우 음의 값이며(검은 커브-정공들, 붉은 커브-전자들), p-n (n-p) 구성의 경우 양의 값이다. 다이어그램들은 청색 커브에 관련된다. T = 124K 이다.
도 2c는 다른 V int에 대하여 배면 게이트 전압의 함수로서 R drag을 나타낸다. T = 110K 이다. 다이어그램들은 흑색 커브에 관련된다.
도 2a는 층간 전압 V int의 함수로 측정된 R drag을 나타내며, 여기서 V back = 0, 즉 n = n t 　= - n b 이다. 전자 중립(electro-neutrality, EP)점에서(V int　= 0), 공간적인 불균일성은 그래핀을 랜덤한 열적으로 희미해진(smeared) 전자-정공 웅덩이들(puddles)의 시스템으로 나누고, 평균 R drag은 0에 접근한다. 더욱 균일한 농도가 성장할수록, R drag은 급격히 상승하며, 최대값에 도달하고, 이후 층간 상호작용의 차폐 유도된 약화(screening induced weakening)에 기인하여 감소한다.
V int에서의 불균일한 영역이 얼마나 큰지 추정하기 위하여, 이동도가 더 낮은 상부층에 대한 R xy을 측정하였다(도 2a의 점선). R xy의 최대값 및 최소값은 균일한 농도 영역으로부터의 교차점에 대응되며, 불균일한 영역까지는 R xy는 1/n로 감소하고, 여기서 유한한 온도 및 전위 무질서도에 기인하여 두 종류들의 캐리어들이 존재한다. V int = ± 0.05 V에서의 수직한 점선들에 의해 표시된 이들의 위치들은 드래그 저항 R drag(플롯 내에서 수직한 점선들에 의해 표시된)의 피크들과 거의 정확히 매치된다. 따라서, R drag(V int)의 중앙 딥(deep)은 낮은 에너지들에서의 가스 불균일성과 직접적으로 관련되어 있다고 믿어진다.
유한한 배면 게이트 전압 V back이 인가될 때, 양 층들은 모두 동일한 종류의 캐리어들을 가지며: 도 2b에 도시된 것과 같이 드래그 저항은 음의 값이다. V int를 도입하는 것은 하나의 플레이크 내에서 농도를 증가시키며, 다른 하나에서는 고갈시킬 것이다. 결국, 이러한 층들 중 하나를 위한 EN 점은 페르미 레벨에 매치될 것이고, - 이 지점에서 R drag은 0을 통과하여 부호가 바뀔 것이다. 이러한 변환의 크기는 다시 한번, 무질서도와 관련된다. 층들 내의 이동도가 달라지기 때문에, 두 개의 변환들은 대칭적이지 않다.
드래그 저항은 또한 V back의 함수로서 측정될 수 있다. 도 2c는 캐리어 종류들의 다른 조합들에 대한 측정들을 나타낸다: V int　= 0, 50, -100 mV. 부분적인 차폐에 의해, 배면 게이트 전압이 다른 방식으로 두 층들 내의 농도에 영향을 준다. 이후의 보고는 대칭적으로 한정된 농도들 n t, n b　및 직관적 명료함에 기인하여 도 2a에서 제공된 것과 유사한 측정들에 대하여 더욱 초점을 맞출 것이다.
도 3은 다른 V int을 위한 드래그 저항의 온도 의존성을 나타낸다. 실선은 인수(power) 2에 대응되는 기울기를 나타낸다. 도 3(삽입도)은 세 가지 다른 온도들에서의 R drag(V int)을 나타낸다.
쿨롱 드래그가 층간 산란 공정들로부터 유래하기 때문에, 이들은 산란 현상들이 가능한 위상 공간(phase space)에 의해 지배된다. 문헌에서 그래핀에 적용되는 쿨롱 드래그의 일반적인 이론은, 파동 벡터 (wave vector)
Figure pct00002
및 주파수 ω에 의존하는 차폐된(screened) 층간 상호작용
Figure pct00003
에서의 2차 동요(second-order perturbation) 이론에 기초한다. 탄도성 영역에 대하여, 평균 자유 행로(mean free path) l ≫ d 일 때(이는 명확히 본 실험 상황의 경우이다), 드래그 저항은 다음과 같이 계산될 수 있다:
Figure pct00004
(1)
도 3의 삽입도는 드래그 효과의 실험적인 온도 의존성을 나타낸다: R drag 는 온도가 떨어질수록 감소하고, T ~ 30K에서 메조스코픽(mesoscopic) 영역으로 들어간다. 층간 전압의 다른 값들에 대하여 추출된 R drag(T)이 대수 스케일(logarithmic scale)로서 도 3에 도시된다. 실험적 정확도 내에서 커브들은 선형이며, 높은 농도들에서 2에 가까운 기울기 γ을 갖는다.
제곱 의존도(square dependence)로부터의 편차는, 예를 들어 부수적인 드래그 메커니즘으로부터 유래할 수 있다고 생각된다. 두 가지 가능한 추가적인 드래그 메커니즘들이 존재하며: 이들은 가상 포논(virtual phonon) 및 플라즈몬 드래그 향상(plasmon drag enhancement)이다. 다른 가능한 이유는 C(T) 또는 k B T 에 기인한 캐리어 농도 변화이다.
이제 T 2에서 계수의 농도 의존성에 대해 논의하도록 한다. 동일한 그래핀 층들의 경우에, 차폐된 층간 상호작용이 다음의 일반적인 수식으로부터 얻어질 수 있다:
Figure pct00005
(2)
여기서, 그래핀에 대한 분극 함수 Π(q,ω)는 문헌으로부터 취해질 수 있고, 기본적인 쿨롱 상호작용의 푸리에 성분ν c(q)은 본 실험의 형상에 대한 정전 문제(electrostatic problem)의 해답으로부터 얻어져야 한다. 유전 상수 분포를 갖는 3-도메인 매체(3-domain medium)에 대하여:
Figure pct00006
일 때,
Figure pct00007
(3)
이다.
그래핀 내의 드래그에 관한 이전의 이론적 연구들은 약한 상호작용의 영역을 설명하였고, 이때, 층간 거리가 차폐된 전자 밀도 변동의 사이즈보다 훨씬 크며, κd ≫ 1, 여기서
Figure pct00008
은 역 Thomas-Fermi 차폐 반경이며, ε은 매체의 평균 유전 상수이다. 그래핀 내의 쿨롱 드래그 이론에 따르면, 드래그 저항 R drag 은 T 2 d -4 n t -3/2 n b -3/2에 비례한다.
명백히, 우리는 이론적 연구들의 한계 내에 있지 않는다. 본 실험의 소자들에서의 캐리어 농도 2×1012 cm- 2 에서, 변수 κd 는 1에 가까우며, 그렇지 않은 경우 항상 더 낮다. 실험 결과들과의 비교는 n-3 의존성으로부터의 상당한 편차를 나타낸다. 도 4는 n의 함수로서 대수 스케일로 그려진 도 2a로부터의 드래그 저항을 나타낸다. 기울기가 증가하여 고농도에서 거의 n -2 에 도달함을 확인할 수 있을 것이다. 기울기 거동은 양의 n 및 음의 n 모두에서 재현되고(실선 및 점선 커브들), 온도에 의존하지 않는다(다른 색상들이 다른 온도들을 나타냄). 변수 κd 에 따라 기울기가 증가한다는 점은 κd ≫ 1 가 만족될 때 최종적으로 3에 도달할 수 있다는 점을 암시한다.
수식 (1) 내지 (3)에 기초한 계산 결과들이 도 4에 녹색 실선으로 나타나며, 이들은 실제로 실험 결과들과 가깝다. 반대의 한계 κd ≪ 1에 대하여, 드래그 저항의 농도 의존성은,
Figure pct00009
이다.
도 4는 R drag(n)을 대수 스케일로 나타낸다. 다른 색상들은 다른 온도들에 대응되며, 실선 및 점선들은 각각 양의 n 및 음의 n에 대한 것이다. 보라색 실선은 n -1에 대한 가이드이다. 계산 결과들은 녹색 선에 의해 표시되며, n -2에 가깝다.
실험예 2
도 5에 "개념 증명(proof of concept)" FET의 구조 및 구동 원리가 도시된다.
터널링 전류는 상태 밀도(DOS) 및 배리어 변수들(형상 및 높이)의 함수이다. 오프 상태에서(즉, 게이트 전압이 없을 때), 양 그래핀 층들 내의 페르미 레벨은 전자-중립점에 가까우며, 여기서 DOS는 매우 낮다. 도 1b로부터 관찰할 수 있듯이 바이어스가 인가되지 않을 때, 배리어는 동요되지 않는다(undisturbed).
온 상태에서, 인가된 게이트 전압은 양 층들 내의 캐리어들을 유도하며, 이는 페르미 에너지 이동(shift)으로 전달된다. 그래핀 내에서 DOS가 선형이라는 사실에 기인하여, 페르미 에너지 이동은 매우 높다. 이는 유효 배리어 높이(이는 페르미 에너지 레벨로부터 세어진다)는 상당히 변화될 수 있다는 것을 의미한다. 이는 도 5c에 도시된다.
지금까지 터널링 전류에 영향을 주는 세 가지 요인들 중 두 가지를 살펴보았다: (1) 이동된 페르미 에너지에서의 더 높은 DOS, 및 (ii) 주로 선형인 DOS에 기인하는 더 작은 유효 터널링 배리어. 그러나, 터널링 전류에 영향을 주는 세번째 요인이 존재한다: 바닥부 그래핀층에 의해 게이트 전계가 완전히 차폐되지는 않는다는 사실이다. 이러한 "관통하는(penetrated)" 전계는 상부층 내의 전하 캐리어들을 유도한다. 이러한 "관통하는" 전계는 또한 배리어 자체의 특성들을 변화시키며, 이는 더 높은 터널링 전류를 유발한다. 사실상, 배리어의 형상은 필드 관통에 의해 변화된다.
결론적으로, 온 상태 전류에서 세 가지 기여들이 존재한다: 더 높은 DOS, 더 작은 유효 배리어(모두 EF의 급격한 변화, 즉 그래핀의 선형 DOS에 기인함) 및 배리어 형상의 변화. 배리어 형상의 변화는 필드 관통에 기인하고, - 이러한 기여의 크기는 중간 절연층(또한 스페이스층 또는 중간층으로도 불리는)을 형성하는 물질에 크게 의존한다.
이는 전자들에 대하여 도 5a 내지 도 5d에 도시된다. 따라서, 도 5는 그래핀 필드 효과 터널링 트랜지스터를 나타낸다. (A) 실험 소자들의 개략적인 구조이다. FET의 가장 기본적인 형태에서, 오직 하나의 그래핀 전극(GrB)이 필수적이며, 외부의 전극은 금속으로 만들어질 수 있다. (B) 게이트 전압이 인가되지 않은 상태의 상응하는 밴드 구조이다. (C) 유한한 게이트 전압 V g 및 0의 바이어스 V b에 대하여 동일한 밴드 구조이다. (D) V g 및 V b 모두가 유한하다. 원뿔들(cones)은 그래핀의 Dirac 유사 스펙트럼(Dirac-like spectrum)을 나타내며, 단순화를 위하여 전자들을 위한 터널 배리어로 간주한다.
그러나, 그래핀 스펙트럼이 대칭적이기 때문에, 트랜지스터는 전자들 또는 정공들 모두와 작용할 수 있다. 이는, 배리어가 대칭적이지 않아서, 다른 물질들이 중간층으로 사용될 때 선호되는 분극이 존재한다는 점에 주목해야 함을 말해준다. 상부 그래핀 전극을 다른 도전체로 교체하는 것은 더한 비대칭을 유발할 것이고, 따라서 물질들의 다른 조합들(중간층 및 상부 전극을 위한)은 스위칭 비율을 향상시키거나 튜닝하는데 사용될 수 있다. 따라서, 중간층 및 상부 전극을 위한 적합한 물질들을 선택함에 의해 스위칭 비율을 조절하는 것이 가능하다. 예를 들어, 중간층으로 몰리브덴 이황화물과 같은 물질을 사용함에 의해 약 10,000의 매우 높은 스위칭 비율을 달성하는 것이 가능했다. 높은 스위칭 비율은, 낮은 선형의 상태 밀도들에 의해 매우 빨리 채워지는(filling up) 더 낮은 그래핀 시트 내의 캐리어 총 수(population)에 기인한다.
분석 편의를 위하여, 소스 및 드레인 전극들 모두 다중 터미널(multiterminal)을 갖는 홀 바(Hall bar) 형상의 그래핀 층들로 형성하였다. 이는 터널 전류-전압 커브들(I-V) 뿐만 아니라 그래핀 전극들의 거동도 측정할 수 있게 하며, 이에 따라 트랜지스터 구동에 대한 추가적인 정보를 제공한다. 터널 배리어는 육방정계 보론 질화물(hexagonal boron-nitride, hBN)이며, 중심의 그래핀-hBN-그래핀 구조가 hBN 내에 밀봉되어 더 높은 품질의 그래핀 전극들이 가능하게 한다. 이러한 샌드위치 전체가 게이트 전극으로 작용하는 산화된 실리콘 웨이퍼의 상부에 위치한다(도 1a 및 도 1b).
도 1c에 개략적으로 도시된 것과 같이, 게이트 전압 V g이 Si 기판 및 바닥부 그래핀층(GrB) 사이에 인가될 때 하부 및 상부 전극들 내의 캐리어 농도들(n B, n T)은 그래핀 단일층에 의한 약한 차폐에 의해 증가한다. 그래핀 층들 내의 페르미 에너지(E F )의 증가는 대부분 이러한 에너지에서 전자 터널링을 위한 Δ의 감소를 가져온다. 게다가, 도면에서 나타나는 것과 같이, GrB를 통해 관통하는 전계가 배리어의 형상을 변화시키기 때문에 유효 높이는 또한 NP에 대하여 감소한다. 더욱이, E F 가 NP로부터 멀리 이동함에 따른 터널링 DOS의 증가는 터널 전류 I의 증가를 가져온다. 변수들에 따라, 전술한 세 가지 기여들 중 어떠한 것이라도 V g가 달라짐에 따른 I의 변화를 지배할 수 있다.
우리는 이러한 소자 구조 내에서 그래핀의 사용이 중요함을 강조하며, 이는 포물선 분산(parabolic dispersion)을 갖는 통상의 2-차원 가스와 비교할 때, 주어진 V g의 변화에 대하여 더욱 큰 E F 증가를 유발하는 그래핀의 낮은 DOS를 활용하기 때문이다[비교. S. Luryi, Quantum capacitance devices. App. Phys. Lett. 52, 501-503 (1988)]. 이는 Δ 및 터널링 DOS 모두의 더욱 큰 변화들로 변환된다.
도 5a에 나타낸 소자를 제조하기 위하여, 우선 표준 분열 기술(standard cleavage technique)(K. S. Novoselov et al ., Two-dimensional atomic crystals. Proc. Natl . Acad . Sci USA 102, 10451-10453 (2005))을 사용하여 산화된 실리콘 웨이퍼(SiO2 100　nm) 상부에 상대적으로 두꺼운 hBN 결정들을 준비하였다. 결정들은 고품질의 원자적으로 편평한 기판으로 작용하였다. 이후, 단일층 그래핀(GrB)이 건식 전달 공정(C. R. Dean et al ., Boron nitride substrates for high-quality graphene electronics. Nature Nano 5, 722-726 (2010))을 사용하여 선택된 hBN 결정(20-50 nm 두께) 상부로 전달되었다. 다중 터미널 홀 바 메사(Hall bar mesa)의 형성을 위한 금속 콘택들(5 nm Ti/50 nm Au)의 퇴적 및 에칭 이후에, 이러한 구조는 포밍 가스(forming gas)에서 350℃에서 어닐링되었다. 수 원자 두께의 hBN 결정이 광학 및 라만 시그너처들(raman signatures)을 사용하여 식별되었고, 동일한 공정들을 사용하여 GrB 상부로 전달되었다.
이러한 hBN 층은 터널 배리어로 작용하였다. 홀 바를 위치시키고, 어닐링하며 한정하는 전체 공정은 제2 (상부) 그래핀 전극(GrT)을 형성하기 위하여 반복되었다. 최종적으로, 두꺼운 hBN 결정은 전체 다중층 구조를 캡슐화하였다(도 5a, 도 S1). 1 내지 30 개의 hBN 층들의 두께를 갖는 터널 배리어들을 구비한 소자들로 테스트하였다. 터널링 FET들의 기본 원리를 나타내기 위하여, 4 내지 7 층들로 형성된 터널 배리어를 구비한 네 개의 소자들로부터 얻어진 데이터에 초점을 맞추고, 다른 d에 대하여 관찰된 변화들에 대해 논의한다.
도 6은 터널링 전극으로서의 그래핀을 나타낸다. (A) V g의 함수로서 도시된 소스 및 드레인 그래핀 층들의 비저항들(resistivities). (B-D) 게이트 전압에 의해 유도된 두 개의 층들 내의 캐리어 농도들, 그리고 이들은 표준 수식 n = B/eρ xy (B는 자기 필드, e는 전자 전하)을 사용하여 측정된 홀 비저항들 ρ xy로부터 계산된 값이다. NP에 근접하여 스파이크들(spikes)이 나타나며(점선에 의해 표시됨), 이는 전술한 수식이 전자-정공 웅덩이들의 불균일 영역에서 유효하지 않기 때문이다. 도시된 소자는 4 층의 hBN 배리어를 갖는다.
도 2a는 GrB 및 GrT 층들을 위한 면내 비저항(in-plane resistivity ρ)의 거동을 V g의 함수로서 나타낸다. 커브들은 캡슐화된 그래핀을 위하여 잔류 도핑이 거의 없음을 가리킨다(GrB 및 GrT을 위하여 각각 ∼0 및 < 1011 cm-2). 양 층들 내에서, ρ는 V g에 강하게 의존하며, GrB 가 Si 게이트 전극에 의해 유도된 전계를 차폐하지 못한다는 것을 나타낸다. 차폐 효율은 홀 효과 측정들에 의해 정량화될 수 있다(도 6b 내지 도 6d). 이들은 게이트가 낮은 농도들에서 양 층들 내에 대략 동일한 양의 전하를 유도함을 나타내며; 즉, n B가 작다면 차폐가 거의 되지 않음을 나타낸다. GrB 내의 농도가 증가할 때, n B(V g) 및 n T(V g ) 의존성들은 각각 선형보다 크고(super-linear) 선형보다 작다(sub-linear)(도 6b 및 도 6c). 이는 GrB에 의해 차폐되는 게이트 유도된 전계의 점점 더 큰 비율을 유발하는 n B의 증가에 기인한다. 그러므로, 더 많은 전자들이 바닥부 그래핀 전극 내에 축적되고, 점점 더 적은 전자들이 상부 전극에 도달한다. 기대되는 것과 같이, 양 층들 내에 축적되는 총 전하는 V g 에 선형이다(도 6d). 두 개의 그래핀 층들 사이에서 관찰된 전하의 재분배를 그래핀 층들의 양자 커패시턴스를 포함하는 상응하는 순차적인(sequential) 회로의 관점에서 설명할 수 있다(도 S2). 포물선 밴드의 경우, n B 및 n t 사이의 비율은 V g 에 독립적일 것이고, 따라서 터널 배리어 내부를 관통하는 전계는 0인 n B의 한계 내에서조차 현저히 감소할 것이라는 점에 주목하여야 한다.
도 7은 터널 배리어로서 hBN의 6±1 층들을 구비하는 그래핀-hBN 소자를 위한 터널링 특성들을 나타낸다. (A) 다른 V g 에 대한 I-V들(10V 폭들에서). 유한한 도핑으로 인해 최소 터널링 전도도는 V g ∼ 3 V에서 얻어진다는 점에 주의한다. 삽입도는 V g = 5 V에서의 실험적 I-V (적색 커브)를, 두 개의 그래핀 층들 내의 선형 DOS를 고려하고 모멘텀 보존이 없음을 가정한 이론값(흑색)과 비교한다. 실험의 곡선들의 추가적인 예시들 및 이들의 피팅 보충 자료 [18]에서 찾아볼 수 있다. (B) V g 의 함수로서의 제로 바이어스 전도도. 도형들은 실험 데이터이고, 실선은 모델링이다. 잔류(remnant) 화학적 도핑으로 인해, 커브는 0인 V g 에 대하여 약간 이동된다. 모든 계산들에서, m = 0.5m 0 및 Δ ∼ 1.5 eV을 갖는 정공 터널링을 가정하였고[29, 30], 원자력 현미경(atomic force microscopy)에 의하여 측정된 d를 사용하였다. I 및 σ 모두 터널 면적 당으로 정규화되었고(normalized), 이는 연구된 소자의 경우에 일반적으로 10 내지 100 ㎛2였다. 온도는 240K였다.
GrB 및 GrT 사이에 인가된 바이어스 전압 V b은 소자 면적에 따라 스케일된 얇은 hBN 배리어를 통한 터널 전류가 생기게 한다. 도 7a는 다양한 V g에서의 소자들 중 하나를 위한 I-V 특성들을 나타낸다. 우선, 0인 V g의 경우를 고려한다. 낮은 V b에서, I는 바이어스에 선형이며, 이러한 hBN 두께를 위하여 터널 비저항 ρT = V b / I ∼ 100 GΩ㎛2을 산출한다. 더 높은 전압들에서(~0.1 V 이상의 V b), I 은 더욱 급격히 증가한다. I-V 곡선들은, 미스매치된(mismatched) 그래핀-hBN 계면에서 모멘텀 보존을 가정하지 않고 에너지 보존을 가정한 표준 양자-터널링 식(J. G. Simmons,　Generalized formula for the electric tunnel effect between similar electrodes separated by a thin insulating film. J. App . Phys 34, 1793-1803 (1963))에 의해 설명될 수 있다(도 7a 내의 삽입도; 도 S3).
아래 나타낸 것과 같이, 전자 및 정공 터널링 사이를 실험적으로 구별할 수 있고, 터널링이 정공들에 기인한 것이라는 것을 발견할 수 있다. 이는 그래핀 내의 Dirac 포인트로부터 컨덕션 밴드(conduction band)가 > 4 eV 이상 떨어져 있는 반면, 그래핀 내의 Dirac 포인트와 hBN 밸런스 밴드(valence band)의 상부 사이의 분리가 약 ∼ 1.5 eV임을 제안한 그래핀-hBN 계면을 위한 최근의 이론에 일치한다. Δ = 1.5 eV으로 데이터를 피팅하여, 터널링 질량 m ∼ 0.5 m0 (m0는 자유 전자 질량임)을 얻으며, 이는 hBN 내의 정공들을 위한 유효 질량과 일치한다. 더욱이, 분석 결과는 I 이 터널링 DOS의 변화에 의하여 주로 달라지는 반면, 바이어스가 인가된 경우 터널링 확률의 변화는 중요하지만, 이차적인 효과임을 가리킨다. 이는 상대적으로 낮은 ρT을 갖는 전자적으로 얇은 배리어들의 경우에, Δ[E F (V b)]의 변화에 지수적으로 민감한 영역 내에 있지 않다는 사실로 인한 것이다.
트랜지스터 구동을 나타내기 위하여, 도 7a는 전류에 대한 게이트 전압의 영향을 도시한다. V g는 터널 전류를 현저히 향상시키고, 변화들은 낮은 바이어스에서 가장 강하다. 필드 효과는 ±50 V까지의 모든 게이트 전압들에 대하여 다소 점진적이며, 일반적으로 ~60 V에서 게이트 유전체의 전기적 항복에 의해 한계가 설정된다. 이러한 거동을 정량화하기 위하여, 도 7b는 낮은 바이어스 터널링 전도도 σT = I / V b를 V g의 함수로서 도시한다. V g의 영향은 명확히 비대칭이다: σT는 음의 V g(정공들)을 위하여 ∼20의 인수로 변화하고, 양의 V g(전자들)을 위하여 6의 인수로 변화한다. 본 실험의 다른 소자들에서 정공 터널링을 위하여 ∼50까지의 변화들 및 항상 동일한 비대칭임을 관찰하였다(도 S4). 또한, Δ >> 열에너지의 경우에서 기대되는 것과 같이, 소자들의 I-V 곡선들은 상온 및 액체 헬륨 온도들 사이에서 거의 변화를 보이지 않았다.
σT(V g)의 관찰된 거동을 분석하기 위하여, 관계식 σT ∝ DoSB(V g)×DoST(V g)×T( V g)을 사용하여 제로 바이어스 전도도를 모델링하였고, 여기서 지수들은 두 개의 그래핀층들을 가리키며, T(V g)는 hBN 배리어를 통한 투과 계수(transmission coefficient)이다. 도 7b에 도시된 결과 커브는, 앞서 주어진 일관되게 동일한 터널링 변수들 m 및 Δ을 사용하여 측정된 데이터에서의 주요 특징들을 정성적으로 설명한다. 0에 가까운 V g에서, NP에 가까운 상태들로부터의 터널링에 대응하여, 잔류의 도핑, 무질서 및 온도로 인하여 양 그래핀 층들 내의 터널링 DOS는 작고 0이 아니다. 어느 하나의 분극의 게이트 전압 인가는 더 높은 DOS를 유발하며, 이에 따라 더 높은 σT을 유발한다. 따라서, 도 7b에서의 양 분극들을 위한 σT(V g)의 점진적인 증가는 증가하는 DOS에 기인한다. 그러나, V g는 또한 투과 계수에 영향을 준다. 변화하는 V g에 따른 E F 의 이동에 의해, 유효 배리어 높이 Δ는 전하 캐리어들의 하나의 부호를 위하여 감소하며, 다른 하나의 부호를 위하여 증가한다(도 5b). 이는 도 7b에서 실험 및 계산된 σT(V g) 모두에서의 비대칭을 설명하고: 이는 T(V g)의 변화에 기인한다. 이는 본 실험의 소자에서 T(V g)에 대한 V g의 효과는 상대적으로 약하고(지수적이지 않고), 터널링 DOS의 변화에 의한 효과와는 비교할 만한다는 것을 명확히 보여준다. 비대칭의 부호는 hBN 배리어 높이가 전자들을 위해서보다는 정공들을 위해서 더 낮음을 암시하며, 이는 그래핀-hBN 밴드 구조의 계산들과 일치한다. 높은 바이어스에서의 V g에 대한 I의 더 약한 의존성은 또한 높은 도핑에서의 터널링 DOS 및 E F 의 더욱 점진적 증가의 관점에서 이해된다(V b = 0.5 V는 n B ∼ 1013 cm-2에 대응된다).
본 실험의 결과들 및 분석은 더 높은 V g 또는 더 큰 d를 갖는 소자들을 만드는 것에 의해 더 높은 온-오프 비율들이 달성될 수 있음을 암시하며, 이에 따라 터널링은 바이어스에 지수적으로 의존하고, DOS보다는 배리어 높이에 의해 조절된다. 전술한 경로(route)는 ~1 V/nm에서 유전체의 전기적 항복(electrical breakdown)에 의해 제한된다(본 실험의 SiO2 두께에 대하여 V g ∼ 300V). 도 8b에 도시된 분석을 이러한 전압까지 추정함(extrapolating)에 의해, 가장 높은 품질의 SiO2이 사용된다면 4 내지 7 층의 소자들을 위하여 온-오프 비율들 > 104이 가능할 것이라는 점을 발견한다. 그러나, E F 이 Δ와 비교할 만해지고, σT(V g)의 변화들이 지수적으로 빠른 영역으로 들어가기 위하여 여전히 비현실적으로 큰 V g가 요구될 것이다. 그러므로, 대안책에 대하여 시도하였고, 더 얇고 더 두꺼운 hBN 배리어들을 구비하는 소자들을 연구하였다.
1 내지 3 개의 hBN 층들을 위하여, 제로 바이어스 σT는 양자 터널링과 일관되게, 층들의 개수 감소에 따라 지수적으로 증가함을 발견하며, 더 전도성인 영역에 대하여 기대되는 것과 같이, I 에 대한 V g의 더 약한 영향을 관찰한다. 반면에, 더 두꺼운 hBN 배리어들은 전기적 항복을 당하기 쉽다. 그럼에도 불구하고, d ∼ 6 내지 9 nm 을 갖는 몇몇 소자들에서, 항복 없이 터널 전류를 측정할 수 있었다. 상당한 전류(> 10 pA)가 수 볼트의 바이어스에서 나타났고, V b에 따라 지수적으로 증가했다. 더 두꺼운 소자들의 I-V 특성들은 앞서 사용된 동일한 정공-터널링 변수들을 사용하여 피팅될 수 있었고, 이에 따라 전기적 항복의 개시(onset)보다는 양자 터널링을 나타냈다. 불행히도, 터널 전류에서 V g에 의해 현저한 변화들(50%를 초과하는)이 유도되지 않았다. 이러한 게이트 전압에 대한 둔감성(insensitivity)은 여전히 이해되어야 하나, 아마도 게이트의 영향을 차폐하는 전하 트랩들에 기인할 것이다.
게이트 전압에 대한 터널링 전류의 지수적인 의존성을 달성할 수 있는 대안의 방법은 더 작은 Δ을 구비하는 배리어 유전체를 사용하는 것이고, 이는 그래핀 내에서 실현 가능한 전형적인 E F 와는 비교할만할 것이다. 이러한 후보 물질들 중 하나는 MoS2이고, 이는 약 1.3 eV의 밴드갭을 가지며, hBN 및 그래핀과 유사하게 단일층 또는 수 개의 층들 상태로 얻어질 수 있다. 본 실험의 최초의 hBN-그래핀- MoS2-그래핀-hBN 소자들은 10,000에 가까운 온-오프 비율을 나타내며, 이는 로직 회로들(logic circuits)의 특정 종류들을 위하여 충분하다.
도 8은 본 발명의 일 실시예에 따른 그래핀 수직 FET의 구조를 나타낸다. 도 8에서, 다양한 성분 층들은 다음과 같이 식별된다: GC = 게이트 전도체, GI = 게이트 유전체, UL = 하지층 물질, Gr1 = 그래핀층, IN = 중간 절연층 (또한 스페이서층 또는 중간층으로도 불림) 및 TE = 상부 전극. 이러한 구조는 또한 필요하다면 상부 보호층(top protective layer)(도 8에 도시되지 않음)을 포함할 수도 있다.
수직 그래핀 헤테로구조들에 기초한 필드 효과 터널링 트랜지스터
실험예 1. 실험 구조들
본 실험의 소자는 각각의 상부에 배치된 두 개의 그래핀 홀 바들, 그 사이에 구비된 hBN의 박막을 포함한다. 도 9는 연구된 소자들 중 하나를 나타낸다. 도 9a의 청록색 영역은 산화된 Si 웨이퍼(진보라색) 상부의 두꺼운 hBN 결정이다. 바닥부 그래핀 전극의 품질을 보장하기 위하여 hBN 층은 기판으로 기능한다. 실제의 그래핀-hBN-그래핀-hBN 샌드위치는 매우 투명하고, 광학 현미경에서 취해진 이러한 이미지 상에서 실제적으로 보이지 않는다(도 9a). 그럼에도 불구하고, Au 도선들 사이의 중앙 영역 내에서 메사 구조(mesa structure)를 알아볼 수 있을 것이다. 다중층 홀 바 형상은 도 9b에 도시된다. 이는 동일한 소자의 Au 콘택들을 퇴적하기 전의 전자 현미경 사진이다. 다양한 층들의 색상 이미지는 전자빔 리소그래피의 마지막 회를 위한 설계 단계에서 사용되었다. Au 도선들(이후에 퇴적되는)은 보라색으로 도시되며, 두 개의 그래핀 메사들은 황색 및 녹색으로 도시된다. 터널 배리어로 사용된 hBN 결정은 불규칙한 형상의 옅은 회색 조각으로 관찰될 수 있다. 그 두께는 원자력 현미경, 라만 현미경 및 광학 콘트라스트(optical contrast)를 사용하여 결정되었다.
도 9는 본 발명에 따른 hBN-그래핀-hBN-그래핀-hBN 소자를 나타낸다. (A) 최종 소자의 광학 이미지이다. (B) 동일한 소자의 Au 도선들의 증발 이전의 최종 설계 단계에서의 전자 현미경 사진이다. 그래핀으로 형성된 두 개의 10-터미널 홀 바들이 녹색 및 황색으로 도시된다. 홀 바의 폭에 의해 공간 스케일이 주어지고, 이러한 소자의 경우 2 ㎛였다. 제조를 위해 그래핀 및 hBN 결정들의 건식 전달들 및 정렬들 4 회, 전자빔 리소그래피의 비연속적 4 회, 플라즈마 에칭 3 회 및 별도의 금속 퇴적들 2 회가 요구되었다.
실험예 2. 그래핀 전극을 통한 전계의 관통
전술한 도 5a에 도시된 형상을 고려한다. 거리 D에 의해 분리된 Si 및 바닥부 그래핀 전극들 사이의 외부 전계는 F g = V g / D이다(SiO2 및 hBN 모두를 위한 유전 상수들은 유사하며, 간략히 ε로 동일하다고 가정한다). GrB 및 GrT 사이의 전계 F b와 그래핀 플레이트들 사이에 유도된 캐리어 밀도들(n T, n B)은 다음의 수식에 의해 관련된다,
ε(F b - F g ) = 4π n B e
-εF b = 4π n T e
두 개의 그래핀 전극들 사이의 바이어스 전압 V b은 다음에 의해 주어지며,
eV b = eF b d - μ(n T) + μ(n B),
여기서, d는 hBN 두께이고, μ(n)는 대응하는 그래핀 층들 내의 화학 포텐셜들이다. 단순화를 위하여, 그래핀 전극들은 화학적으로 도핑되지 않았다고 가정하고, 이에 따라 인가된 전압들이 존재하지 않는 경우 n T = n B = 0이다.
전자-정공 대칭 μ(-n) = -μ(n)을 고려할 때, 다음의 수식을 얻을 수 있고,
Figure pct00010
(S1)
이는 주어진 V g을 위하여 GrT 내에서 필드 효과에 의해 유도되는 n T을 결정할 수 있게 한다. 통상적인 2차원(2D) 전자 가스의 경우에, μ(n) ∝ n 및 수식 (S1)에서의 첫 번째 항목(이들은 터널 배리어의 고전적인 커패시턴스를 설명하며)은 임의의 현실적인 d, 원자간 거리들보다 더 큰 d에 대하여 지배적이다. 낮은 DOS 및 Dirac 유사 스펙트럼을 갖는 그래핀에서,
Figure pct00011
이고, 이는 양자 커패시턴스의 관점에서 설명될 수 있는 정성적으로 다른 거동을 유발한다.
전술한 표현식들은 바이어스 V b 및 제이트 전압 V g의 함수로서 n T 및 n B을 찾기 위하여 채용되었고, 그 결과들은 I-V 특성들을 모델링하는 데 사용되었다(상술한 도 7의 이론 곡선들을 참조하라). n T 및 n B을 결정하기 위한 중간 단계에서 실험 및 이론 사이의 일치를 나타내기 위하여, 도 10은 도 2b 및 도 2c에서와 같이 상부 및 바닥부 그래핀층 내의 캐리어 농도들 n(V g)을 위한 동일한 실험 데이터를 나타내며, 이들을 수식 (S1)으로부터 예상되는 거동과 비교한다.
도 10은 두 개의 그래핀 전극들 내의 전하 캐리어 농도들의 비선형 의존성을 게이트 전압의 함수로 나타낸다. 도형들은 실험 데이터들이다(바닥부 그래핀 층을 위하여 적색 도형; 상부 그래핀 층을 위하여 청색 도형). 대응되는 색상의 실선들은 모델링이다. 피팅 변수들은 사용되지 않는다.
실험예 3. 소자 구동의 모델링
터널 접합(tunnel junction)을 위한 I-V 곡선들은 일반적으로 아래의 수식에 의해 설명된다:
Figure pct00012
(S2)
여기서, f(E)는 페르미 분배 함수이다. 낮은 온도들에서, 페르미 함수들의 차이는 연관된 에너지 적분을 μ < E < μ + eV로 제한하며, 여기서 μ는 화학 포텐셜이고, 특히 eV > 0인 경우에 대하여 고려한다. 전술한 수식은 면-내 모멘텀 보존(in-plane momentum conservation)이 없는 것을 가정하며, 이는 가장 가능성 있는 현실적인 그래핀-hBN 계면들의 경우일 것이다. 계면에서 탄성 산란(elastic scattering) 및 특히, 격자 미스매치에 기인한 질량 항의 불가피한 변동들을 위한 몇 가지 가능한 메커니즘들이 존재한다. 면-내 모멘텀이 보존된다면, 두 개의 2D 시스템들 사이의 탄성 터널링이 금지된다는 것에 주목해야 한다.
만약 채널당 터널링 컨덕턴스가 양자 전도도 e 2/h (본 실험의 경우에서)보다 훨씬 작다면, 투과 확률 T 은 지수적으로 작으며, 터널링 전자들의 에너지 E 에 강하게 의존하며,
Figure pct00013
(S3)
여기서, A는 계면에서 파동-함수 매칭의 세부사항들에 의존하는 매끄러운 함수이다. 모델링에서, A = 상수로 가정한다.
이제 W(E)의 일부 기능적인 형태들에 대하여 논의하도록 한다. 등방성 배리어(isotropic barrier)의 경우에, 배리어 물질의 각각의 밴드를 위하여 분산식 E = ε n(k x , k y , k z)을 풀어야 할 필요가 있고, 여기서 E는 z 방향으로 터널링하는 전자들의 에너지이다. k z 을 위한 실수(real)의 해답은 에너지 갭 내부에서 가능하지 않으며, 주어진 E 및 임의의 k x 및 k y에 대한 최소의 Imk z 은 다음과 같이 주어지며,
Figure pct00014
,
이들은 터널링 확률을 지배한다.
포물선 밴드들의 경우에,
Figure pct00015
이며, 여기서 Δ는 배리어 높이이고(본 실험의 경우에, 밸런스 밴드까지의 거리), m 은 유효 질량이다.
층상의 결정들의 경우, 이들의 밴드 구조가 다음과 같은 가장 간략한 근사로 설명될 수 있고,
Figure pct00016
(S4)
여기서 τ(k z) =2t ⊥ cos(k z l); t ⊥는 층간 커플링을 설명하며, l 은 층간 거리이다(hBN의 경우 l ∼ 3.4 Å. 대응되는 터널링 수식을 풀어 갭 내부의 k z가 다음과 같음을 발견한다,
Figure pct00017
.
밸런스 밴드의 상부는
Figure pct00018
에 대응되고(상세하게는, t ⊥ > 0으로 선택하고), 따라서 터널링 파동함수를 위한 최적값은,
Figure pct00019
(S5)
이며, 여기서 Δ = E - E max이다. 만약 Δ ≫ 2t ⊥라면, 이러한 수식은
Figure pct00020
로 단순화될 수 있고, n =d / l 이 터널 배리어 내의 원자 층들의 개수일 때, 터널링 확률 T ∝ (t ⊥/Δ)2n 을 얻는다. 반대의 한계 Δ ≪ 2t ⊥에서,
Figure pct00021
은 터널링 방향으로의 유효 질량일 때
Figure pct00022
을 얻는다. 이는 터널링이 밴드갭 에지로부터 너무 멀지 않은 곳에서 일어난다면, 표준 등방성 모델이 층상 결정들에 적용될 수 있음을 보여준다.
수식 (S4)는 hBN의 실제 밴드 구조의 단순화된 버전이며, 이는 적층 순서(stacking order)에 의존한다. hBN 결정들은 일반적으로 AA' 적층을 가진다. π 및 σ 밴드들의 혼합을 무시함으로써 분석적인 해답을 가능하게 하는 다음의 근사식에서, 아래의 분산 관계식[S4]을 얻으며,
Figure pct00023
(S6)
여기서 E g는 보론 및 질소 위치들 사이의 에너지 차이이다. 이러한 경우에,
Figure pct00024
(S7)
임을 발견하였으며, 여기서
Figure pct00025
이다. 수식 (S7)은
Figure pct00026
로의 치환에 의해 (S5)과는 차이가 있으며, 이는 강하게 층상인 물질들을 통한 수직 터널링을 설명하기 위한 수식 Imk z ∝ ln(Δ) 의 일반적인 유효성을 가리킨다. (S5) 및 (S7)은 우리의 실험 데이터에 동일하게 잘 피팅된다. 표준 제곱근의 에너지 의존성을 나타내는 등방성 결정들과 비교할 때, 층상의 결정들을 통한 터널링 지수(exponent)가 약하게(대수적으로(logarithmically)) E에 의존한다는 점은 주목할 만하다. 작은 Δ 변화들에서, 이러한 차이점은 중요하지 않다(아래 참조).
최종적으로, 터널 배리어의 직사각형 형상을 변화시키도록 강한 전계의 경우에(도 5d), W을 위한 전술한 표현식들은 WKB 근사 내에서 다음과 같이 일반화될 수 있다,
Figure pct00027
.
실험예 4. 층상 대( vs ) 등방성 배리어
전술한 설명에서, 간략화를 위하여 터널 배리어들이 강한 층산 물질로 형성되었다는 점을 무시하도록 선택하였다. 이러한 단순화는 표준 터널링 이론을 언급하는 것을 가능하게 하였다. 그러나, 본 실험의 소자 변수들을 위하여 층상 및 등방성 물질들에 대하여 계산한 I-V 특성들 사이에 차이점이 없음을 발견했다는 점에서 이러한 가정은 더욱 정당화될 수 있고, 그러므로 두 가지 경우들 사이를 구별할 수 없다.
터널 배리어의 층상 구조에 대한 차이점 없음을 설명하기 위하여, 도 11은 두 개의 소자들을 위한 실험적 I-V 커브들을 나타내며, 이들을 층상 및 등방성 경우들을 위해 기대되는 거동들과 비교한다. 도 11a의 낮은 바이어스에서를 제외하면, 큰 차이점이 관찰될 수 없다. 낮은 바이어스에서의 실험 커브들의 정확한 형상은 샘플별로 달라지고(비교: 도 11a 및 도 11b), 따라서 그 차이점에 대하여 논의하지 않는다.
도 11은 게이트 전압 0에서 본 발명에 따른 두 개의 다른 4-hBN 층의 소자들을 위한 터널링 I-V 특성들을 나타내며, 이론과의 비교를 나타낸다. (A) 적색 실선은 도 7로부터의 실험 데이터이다. 두 개의 점선들은 전술한 섹션에서의 수식을 사용하여, 등방성 배리어(메인 텍스트에서와 같은 Δ 및 m) 및 동일한 높이와 t ⊥ = 0.6 eV의 층상 배리어를 위한 모델링이다. t ⊥ ∼ 0.6 eV 은 m = 0.5m 0에 대응됨에 주의하여야 한다. (B) 명목상 유사한 소자(명확히는, 실험 데이터가 도형들에 의해 도시됨)이다. 커브들은 터널링 이론의 층상 및 등방성 버전들이다. 피팅 변수는 수식 (S3)에서의 상수 A 이며, 이는 I 의 절대값을 결정한다. 이론 커브들의 함수적 형태들 사이의 근접한 일치는 메인 텍스트에서의 일반적인 터널링 식들의 사용을 입증한다.
소자 구동의 추가적인 예시들
도 9 및 도 10 이하에서 나타낸 것과 같이 6 개의 다중터미널 소자들에 대하여 연구하였고, 각각의 그래핀 전극에 오직 하나 또는 두 개의 오믹 콘택들(Ohmic contacts)이 구비된 더욱 간단한 터널링 FET들을 연구하였다. 후자의 형태는 그래핀 전극의 특성들에 대한 많은 정보를 제공하지는 않으나, 한 개의 콘택조차도 이들의 터널링 I-V 특성들을 연구하는데 충분하다. 앞서 논의된 것과 같이, 동일한 hBN 두께를 갖는 소자들은 정성적으로 유사한 거동을 나타내었다. 다른 샘플들을 위한 재현성(reproducibility) 정도를 나타내기 위하여, 도 12는 4개의 hBN 층들로 구성된 터널 배리어를 구비하는 다른 소자에서 관찰된 거동을 도시한다. 비선형 I-V 특성들은 전술한 것들과 정성적으로 유사하며, 게이트 전압에 대한 이들의 응답 역시 유사함을 관찰할 수 있다.
도 12는 본 발명에 따른 다른 hBN-그래핀-hBN-그래핀-hBN 필드 효과 소자를 나타낸다. (A) 터널링 I-V 들 및 게이트 전압에 대한 이들의 응답이다(5 V 폭으로 도시, 비교: 메인 텍스트의 도 7). 삽입도는 두 개의 그래핀 층들 내의 선형 DOS를 고려하고, 모멘텀 보존 없음을 가정한 이론(흑색)과 게이트 전압 0에서의 실험 I-V (적색 선)을 비교한다. 온도: 300K이다. (B) 낮은 바이어스 터널링의 변화들(도형들) 및 4 hBN 층들을 위한 이론 피팅(실선)이다. 메인 텍스트 내의 소자들에 대한 주요한 차이점은 낮은 게이트 전압들에서의 약한 응답이며, 이는 아마도 더 강한 무질서도 및 게이트 영향을 희미하게 하는 화학적 도핑에 기인한다. 전자-정공 비대칭은 메인 텍스트에서 논의되었던 것과 같이 다시 정공 터널링을 함축한다.
4 개 또는 그 이상의 hBN 원자층들을 구비하는 다수의 소자들에 대하여 인식한 유일한 일관된 차이점은 명목상 동일한 d 을 위하여 100의 인수로 달라질 수 있는 σT의 절대값이었다. 이것은 더 두꺼운 hBN 내의 층들의 수를 결정하는 데 가능한 오류들로 인한 것일 수도 있지만, 바이어스 및 게이트 전압들에 대응한 소자들의 응답에 대한 더욱 상세한 분석은 이러한 변화들의 원인이 hBN의 불균일한 두께인 것 같다는 점을 밝힌다. 일부 소자들에서, 하나 또는 두 개의 층들이 국부적으로 사라질 수 있고(서브 마이크로 스케일의 조각들에서), 이에 따라 터널 전류는 이러한 더 얇은 영역들 내부에 집중된다. 흑연(graphite)은 몇 층의 그래핀 결정들의 경우 가끔 더 작은 두께의 스트라이프들(stripes)을 남기며 쪼개지는 것으로 알려져 있는 반면, 광학 현미경에서 사라진 그래핀 조각들을 보는 것이 가능하고, hBN은 요구되는 해상도를 가능하게 하지 않는다.
배리어로서 수개의 층의 MoS 2 을 사용하는 수직 트랜지스터들
온-오프 비율을 증가시키는 가능한 방법들 중 하나는 더 작은 Δ을 갖는 물질들을 사용하는 것이다. 이러한 방법으로, 더 두꺼운 배리어들을 사용하는 것이 가능하나, 배리어 에지에 가깝게 E F 을 이동시키며, 이는 게이트 전압에 대한 터널 전류의 지수적 의존성을 가능하게 한다. 후보 물질들 중 하나는 MoS2이다. 이것은 층상 반도체이며, 단일층으로 쪼개질 수 있다. hBN보다 현저히 낮은 간접 밴드갭 ∼ 1.3 eV을 갖는다. 전술한 것과 동일한 방법들을 사용하여 다양한 그래핀-MoS2 소자들을 준비하기 위하여 MoS2을 개발해왔다.
6-층의 MoS2 배리어를 구비하는 트랜지스터를 위한 I-V 특성들은 도 13a에 도시된 것과 같다. 고정된 작은 바이어스에서 전도도의 측정값들이 게이트 전압의 함수로서 도 13b에 도시된다. 의존성은 명확히 지수적이며, 이러한 소자에서 ~10,000 의 온-오프 비율이 얻어졌다. 관찰된 비율들을 더욱 향상시키고 MoS2을 통한 수직 이동을 담당하는 메커니즘이 실제로 터널링인지 입증하기 위하여 후속적인 작업이 더욱 필요하다.
도 13은 본 발명에 따른 그래핀 MoS2 소자의 I-V 특성들을 나타낸다. MoS2의 두께는 6층들이다. (A) - 다른 곡선들은 인가된 다양한 게이트 전압들에 대응된다. 흑색:-40 V; 적색: -20 V; 청색: 0 V; 보라색: +20 V; 녹색: +40 V. (B) 0.2 V의 바이어스 전압에서 측정된 게이트 전압의 함수로서의 전도도이다. > 7×103의 온-오프 비율이 상대적으로 제한된 범위의 게이트 전압들에 대해서도 관찰된다.
본 실험의 터널링 소자들은 고속 그래핀계 아날로그 전자소자들을 위한 실용적 루트를 제공하는 것으로 결론지을 수 있다. 온-오프 비율들은 이미 상온에서 평판의 그래핀 FET에 대하여 나타난 온-오프 비율들을 10 배 초과한다(예를 들어, F. Schweirz, Graphene transistors. Nature Nano 5, 487-497 (2010)을 참조). 나노미터 두께의 배리어들을 통한 전자들의 터널링을 위한 통과 시간(transit time)은 극히 빠를 것으로 기대되며(수 펨토초(fs)), 서브 마이크론인 평판 FET들에서의 전자 통과 시간을 넘어선다. 또한 터널링 FET들의 측방향 크기를 10 nm 스케일 이하, 집적 회로들을 위한 요구 이하로 감소시키는 것이 가능할 것이다.
게다가, 구조를 최적화하고, 고품질 게이트 절연체들을 사용함에 의해, 특히 낮은 터널 배리어들(Δ < 달성 가능한 최대의 E F )을 사용함에 의해 온-오프 비율들을 현저히 향상시키는 데 기본적인 제약이 없는 것처럼 보인다. 다른 반도체들의 사용(디칼코게나이드의 박막들과 같은)은 전류가 V g에 지수적으로 민감한 터널링 영역을 제공할 수 있다. 개시된 소자들의 전자적 특성들은 이들의 한계들 및 범위, 그리고 적용들을 위한 이들의 잠재력을 탐구하기 위하여 추가적인 연구 가치가 있을 것으로 믿어진다.
본 명세서 및 청구항들에서, 용어 "포함한다" 및 "포함하는"과 이들의 변형들은 특정한 특성들, 단계들 또는 정수들이 포함됨을 의미한다. 이러한 용어들은 다른 특성들, 단계들 또는 정수들의 존재를 배제하도록 이해되지 않는다.
앞선 상세한 설명, 또는 아래의 청구항들 또는 수반하는 도면들에서 개시된 특성들은 특정한 형태들로서 표현되거나 개시된 기능, 또는 개시된 결과들을 얻기 위한 방법 또는 공정을 수행하기 위한 수단의 관점에서 적절하게 표현되었고, 이러한 특성들이 단독으로, 또는 임의의 조합으로서 다양한 형태로 본 발명을 구현하는 데 사용될 수 있다.
본 발명이 전술한 예시적인 실시예들과 결합하여 설명된 한편, 개시된 넓은 개념들을 이탈하지 않는 많은 균등한 개조 및 변경들이 이 개시가 주어진 시점에 당업자들에게 명백해질 것이다. 그러므로, 여기 수여된 특허의 범위가 여기 설명된 실시예들의 제한에 의해 한정되는 것이 아니며, 상세한 설명 및 도면들을 참조로 해석되는 것과 같이 오직 첨부된 청구항들에 의해 한정되도록 의도된다.

Claims (36)

  1. 제1 그래핀층(graphene layer);
    제2 그래핀층; 및
    상기 제1 그래핀층 및 상기 제2 그래핀층 사이에 위치한 스페이서층(spacer layer);을 구비하는 그래핀 헤테로구조(graphene heterostructure).
  2. 제1항에 있어서,
    상기 스페이서층은 육방정계(hexagonal) 보론-질화물(boron-nitride)로 형성된 것을 특징으로 하는 그래핀 헤테로구조.
  3. 제1항 또는 제2항에 있어서,
    상기 스페이서층은 상기 제1 그래핀층에 직접 인접하여(directly next to) 놓여지고, 상기 제2 그래핀층은 상기 스페이서층에 직접 인접하여 놓여지는 것을 특징으로 하는 그래핀 헤테로구조.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 스페이서층은 10 nm 이하의 두께를 갖는 것을 특징으로 하는 그래핀 헤테로구조.
  5. 제4항에 있어서,
    상기 스페이서층은 2 내지 4 nm 범위의 두께를 갖는 것을 특징으로 하는 그래핀 헤테로구조.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서,
    상기 제1 그래핀층은 그래핀의 단일 시트(single sheet)이고, 상기 제2 그래핀층은 그래핀의 단일 시트인 것을 특징으로 하는 그래핀 헤테로구조.
  7. 제1항 내지 제6항 중 어느 하나의 항에 있어서,
    상기 제1 그래핀층 및/또는 상기 제2 그래핀층이 형상화되어(shaped) 구조(structure)를 형성하는 것을 특징으로 하는 그래핀 헤테로구조.
  8. 제1항 내지 제7항 중 어느 하나의 항에 있어서,
    상기 그래핀 헤테로구조는 하나 또는 그 이상의 콘택들(contacts)을 포함하며,
    상기 하나 또는 그 이상의 콘택들 각각은 상기 제1 그래핀층 내에 형성된 구조및/또는 상기 제2 그래핀층 내에 형성된 구조 내에 포함된 하나 또는 그 이상의 콘택 영역들(contact regions) 각각 상에 위치하는 것을 특징으로 하는 그래핀 헤테로구조.
  9. 제1항 내지 제8항 중 어느 하나의 항에 있어서,
    상기 스페이서층이 상기 제1 그래핀층의 일부분만을 덮고, 바람직하게는 상기 제1 그래핀층 내에 형성된 구조 내에 포함된 하나 또는 그 이상의 콘택 영역들이 상기 스페이서층에 의해 커버되지 않도록, 상기 스페이서층이 상기 제1 그래핀층에 대하여 정렬되어 있는 것을 특징으로 하는 그래핀 헤테로구조.
  10. 제1항 내지 제9항 중 어느 하나의 항에 있어서,
    상기 그래핀 헤테로구조는 베이스층(base layer)을 포함하며, 상기 베이스층 상에 상기 제1 그래핀층이 위치하는 것을 특징으로 하는 그래핀 헤테로구조.
  11. 제10항에 있어서,
    상기 베이스층은 육방정계 보론-질화물로 형성된 것을 특징으로 하는 그래핀 헤테로구조.
  12. 제10항 또는 제11항에 있어서,
    상기 그래핀 헤테로구조는 기판을 포함하며, 상기 기판 상에 상기 베이스층이 위치하는 것을 특징으로 하는 그래핀 헤테로구조.
  13. 제1 그래핀층 상에 스페이서층을 퇴적하는 단계; 및
    상기 스페이서층이 상기 제1 그래핀층 및 상기 스페이서층 사이에 위치하도록 상기 스페이서층 상에 제2 그래핀층을 퇴적하는 단계;를 포함하는 그래핀 헤테로구조의 제조 방법.
  14. 제13항에 있어서,
    상기 방법은, 베이스층 상에 상기 제1 그래핀층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  15. 제14항에 있어서,
    상기 방법은, 기판 상에 상기 베이스층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  16. 제15항에 있어서,
    상기 베이스층은 박리(exfoliation)에 의해 상기 기판 상에 퇴적되는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  17. 제14항 내지 제16항 중 어느 하나의 항에 있어서,
    상기 제1 그래핀층이 전구체 구조(precursor structure)를 사용하여 상기 베이스층 상에 퇴적되고, 상기 전구체 구조는 캐리어층(carrier layer) 상에 위치한 상기 제1 그래핀층을 포함하며,
    상기 방법은,
    상기 제1 그래핀층이 상기 베이스층을 마주 보도록 상기 베이스층 상에 상기 전구체 구조를 퇴적하는 단계; 및
    이후, 상기 제1 그래핀층으로부터 상기 캐리어층을 제거하는 단계;를 포함하는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  18. 제14항 내지 제17항 중 어느 하나의 항에 있어서,
    상기 스페이서층은 전구체 구조를 사용하여 상기 제1 그래핀층 상에 퇴적되고, 상기 전구체 구조는 캐리어층 상에 위치한 상기 스페이서층을 포함하며,
    상기 방법은,
    상기 스페이서층이 상기 제1 그래핀층을 마주 보도록 상기 제1 그래핀층 상에 상기 전구체 구조를 퇴적하는 단계; 및
    이후, 상기 스페이서층으로부터 상기 캐리어층을 제거하는 단계;를 포함하는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  19. 제14항 내지 제18항 중 어느 하나의 항에 있어서,
    상기 제2 그래핀층은 전구체 구조를 사용하여 상기 스페이서층 상에 퇴적되고, 상기 전구체 구조는 캐리어층 상에 위치한 상기 제2 그래핀층을 포함하며,
    상기 방법은,
    상기 제2 그래핀층이 상기 스페이서층을 마주 보도록 상기 스페이서층 상에 상기 전구체 구조를 퇴적하는 단계; 및
    이후, 상기 제2 그래핀층으로부터 상기 캐리어층을 제거하는 단계;를 포함하는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  20. 제14항 내지 제19항 중 어느 하나의 항에 있어서,
    상기 방법은,
    하나 또는 그 이상의 상기 층들을 퇴적하는 단계 이후에,
    어닐링(annealing)에 의해 상기 그래핀 헤테로구조를 세정하는 단계를 포함하는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  21. 소스 전극(source electrode);
    드레인 전극(drain electrode); 및
    상기 소스 전극 및 상기 드레인 전극 사이에 위치하며, 상기 양 전극들과 접촉하고, 하나 또는 그 이상의 물질들 1 내지 30 층들을 포함하는, 절연 배리어(insulating barrier);를 포함하며,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 일 층의 그래핀을 포함하고, 다른 하나의 전극은 일 층의 도전 물질을 포함하는 것을 특징으로 하는 트랜지스터.
  22. 제21항에 있어서,
    상기 소스 전극은 일 층의 그래핀을 포함하는 것을 특징으로 하는 트랜지스터.
  23. 제21항에 있어서,
    상기 드레인 전극은 일 층의 그래핀을 포함하는 것을 특징으로 하는 트랜지스터.
  24. 제21항에 있어서,
    상기 소스 전극은 일 층의 그래핀을 포함하며, 상기 드레인 전극은 일 층의 그래핀을 포함하는 것을 특징으로 하는 트랜지스터.
  25. 제21항 내지 제24항 중 어느 하나의 항에 있어서,
    상기 절연 배리어는 보론-질화물을 포함하는 것을 특징으로 하는 트랜지스터.
  26. 제21항 내지 제24항 중 어느 하나의 항에 있어서,
    상기 절연 배리어는 반도체인 것을 특징으로 하는 트랜지스터.
  27. 제26항에 있어서,
    상기 반도체는 실리콘(Si), 게르마늄(Ge), 또는 III-V 족 반도체인 것을 특징으로 하는 트랜지스터.
  28. 제27항에 있어서,
    상기 반도체는 갈륨 비소(GaAs) 또는 알루미늄 갈륨 비소(AlGaAs)인 것을 특징으로 하는 트랜지스터.
  29. 제21항 내지 제24항 중 어느 하나의 항에 있어서,
    상기 절연 배리어는 전이 금속의 칼코게나이드(chalcogenide) 또는 디칼코게나이드(dichalcogenide)인 것을 특징으로 하는 트랜지스터.
  30. 제29항에 있어서,
    상기 절연 배리어는 몰리브덴 이황화물(MoS2) 또는 하프늄 산화물(HfO2)인 것을 특징으로 하는 트랜지스터.
  31. 제21항 내지 제24항 중 어느 하나의 항에 있어서,
    상기 절연 배리어는 육방정계 보론-질화물의 하나 또는 그 이상의 층들 및 몰리브덴 이황화물의 하나 또는 그 이상의 층들로 형성된 것을 특징으로 하는 트랜지스터.
  32. 제21항 내지 제31항 중 어느 하나의 항에 있어서,
    상기 트랜지스터는 하지층(underlayer)을 더 포함하며, 상기 하지층 상부에 상기 하부 전극층(bottom electrode layer)이 위치하는 것을 특징으로 하는 트랜지스터.
  33. 제21항 내지 제32항 중 어느 하나의 항에 있어서,
    상기 트랜지스터는 상기 소스 전극을 커버하는 인캡슐레이션층(encapsulation layer)을 더 포함하는 것을 특징으로 하는 트랜지스터.
  34. 제21항 내지 제33항 중 어느 하나의 항에 있어서,
    상기 트랜지스터는 상기 드레인 전극을 커버하는 인캡슐레이션층을 더 포함하는 것을 특징으로 하는 트랜지스터.
  35. 제21항 내지 제34항 중 어느 하나의 항에 있어서,
    상기 트랜지스터는 기판을 더 포함하고, 상기 기판 상에 상기 소스 전극이 위치하는 것을 특징으로 하는 트랜지스터.
  36. 제21항 내지 제34항 중 어느 하나의 항에 있어서,
    상기 트랜지스터는 청구항 제1항 내지 제12항 중 어느 하나의 항에 따른 헤테로구조를 포함하는 것을 특징으로 하는 트랜지스터.
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