KR102220648B1 - 다이아몬드 기판 상 질화 갈륨 반도체 구조체 및 이를 제조하는 공정 - Google Patents

다이아몬드 기판 상 질화 갈륨 반도체 구조체 및 이를 제조하는 공정 Download PDF

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Abstract

본 개시서는 다이아몬드 웨이퍼 기판, GaN(gallium nitride; 질화 갈륨) 에피 층(epilayer), 및 상기 다이아몬드 웨이퍼 기판과 상기 GaN 에피 층 사이에 배치되고 상기 GaN 에피 층에 결합(bonding)된 제1 h-BN(hexagonal boron nitride; 육방정계 질화붕소) 층을 포함하는 반도체 기판 구조체 및 이를 제조하는 방법에 관한 것이다.

Description

다이아몬드 기판 상 질화 갈륨 반도체 구조체 및 이를 제조하는 공정{GALLIUM NITRIDE SEMICONDUCTOR STRUCTURE ON DIAMOND SUBSTRATE AND PROCESS FOR FABRICATING THEREOF}
본 개시서는 반도체 구조체에 관한 것인바, 더 구체적으로는 질화 갈륨(gallium nitride; GaN) 반도체 구조체 및 이를 제조하는 공정에 관한 것이다.
GaN(gallium nitride; 질화 갈륨)는 높은 항복전압 및 높은 밴드 갭을 가지는 반도체로서 고전력의 출력에 유리하고, 높은 캐리어 농도와 높은 전자 이동도를 가져 높은 전계 포화 속도를 보이는 한편 캐리어 산란이 적어 고속 스위칭(즉, 고주파수 동작)에 유리한 장점이 있다. 즉, GaN 기반 전력반도체 디바이스는 RF(radio frequency) 특성이 우수한 장점이 있다.
그러한 디바이스는 많은 열을 발생시키는데, 반도체가 안정적으로 동작할 수 있는 온도 영역에 머물 수 있도록 방열체(heat spreader)와의 결합이 요구된다. 잘 알려진 종래의 접근법 중 하나는 열전도율이 약 149 W/m·K에 불과한 Si(silicon; 규소) 대신에 열을 관리하도록 구성된 SiC(silicon carbide; 탄화규소) 기판 상에 GaN 층을 배치하여 이용하는 것이었다(예컨대, 미국 등록특허 US 9,111,750호). 이와 같이 종래에는 Si 기판 또는 SiC 기판 상에 AlN, GaN 등을 이용한 버퍼 층(buffer layer)을 제조한 후에 {예컨대 AlGaN/GaN HFET(high electron mobility transistor; 고전자이동도 트랜지스터) 소자 등의 전자 디바이스의 제조를 위한} 능동층(active layer)으로서의 GaN 에피 층(epilayer)을 그 버퍼 층 위에 올렸다.
그런데 GaN로 만들어진 고주파수 고출력 RF 디바이스에 있어서는 열부하를 견디기에 SiC 기판의 열전도율로도 충분하지 않은 문제점이 있었다. SiC 기판은 350~400 W/m·K 정도의 열전도율만을 가지므로 이용가능한 가장 높은 열전도율을 가지는 재료, 예컨대, 다이아몬드를 이용하는 것이 바람직할 것이다.
그런데 종래에는 천연 다이아몬드가 매우 우수한 열전도체이기는 해도 그 희소성과 비용상의 문제로 전자공학에서 널리 사용될 수 없었던 한계가 있었다. 그러던 중 최근에 CVD(chemical vapor deposition; 화학 기상 증착)에 의하여 800~2000 W/m·K 범위의 열전도율을 가지는 다결정질 다이아몬드(polycrystalline diamond)를 합성할 수 있게 됨으로써 다이아몬드를 방열체로 이용할 수 있는 길이 열렸다. 여기에서 다결정질이라 함은 다양한 방향성을 가지는 다이아몬드 결정들로 구성되었거나 하나를 초과하는 개수의 결정들로 구성되었음을 의미한다.
예를 들어 미국 등록특허 US 7,595,507호 및 US 9,359,693호 등에서와 같이 등장한 다이아몬드 위 GaN을 올리는 기술은, 합성 다이아몬드 기판 위에 GaN 에피 층(epilayer)을 원자적으로 부착(atomically attach)하는 것인데, CVD 다이아몬드를 이처럼 도입하는 것은 여전히 재료 격자의 미스매치(material lattice mismatch), GaN 층과 다이아몬드 층의 열팽창계수의 차이에 의한 문제가 있을 수 있다.
게다가 다이아몬드 기반 복합 기판(composite substrate)에 있어서 GaN과 다이아몬드 사이에 형성되는 버퍼 층(buffer layer) 혹은 경계 층(interface layer)의 열저항은 다이아몬드와 같은 고열전도성 재료를 이용하는 이점을 훼손하는 문제도 있다. 즉, 그러한 버퍼 층에는, 예컨대, 질화 규소(SiNx; silicon nitride)가 포함될 수 있는데 이는 GaN과 다이아몬드 사이에 열 장벽(thermal barrier)으로 작용하였다.
US 9111750 B US 9359693 B
Zaretski A. V.; Lipomi D. J. Processes for Non-Destructive Transfer of Graphene: Widening the Bottleneck for Industrial Scale Production. Nanoscale 2015, 7, 9963-996910.1039/c5nr01777g.
본 개시서는 종래 기술의 문제점을 극복하여 GaN 반도체에 의해 생성되는 열을 더 효과적으로 제거할 수 있는 신규한 GaN 반도체 기판 구조체를 제공하는 것을 목적으로 한다.
본 개시서에서는 전술한 종래 기술들의 단점들을 적어도 부분적으로 해결하기 위하여 열 장벽으로 작용하는 버퍼 층(buffer layer)이 GaN과 다이아몬드 사이에 개재되지 않은 신규한 GaN 반도체 기판 구조체가 제공된다.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한 본 발명의 특징적인 구성은 하기와 같다.
본 개시서에 따르면, 반도체 기판 구조체가 제공되는바, 그 반도체 기판 구조체는, 다이아몬드 웨이퍼 기판, GaN(gallium nitride; 질화 갈륨) 에피 층(epilayer), 및 상기 다이아몬드 웨이퍼 기판과 상기 GaN 에피 층 사이에 배치되고 상기 GaN 에피 층에 결합(bonding)된 제1 h-BN(hexagonal boron nitride; 육방정계 질화붕소) 층을 포함한다.
본 개시서의 일 실시 예에 따르면, 상기 GaN 에피 층의 두께는 대략 0.8 내지 200 나노미터이다.
본 개시서의 일 실시 예에 따르면, 상기 제1 h-BN 층은 상기 다이아몬드 웨이퍼 기판 바로 위에 단층(monolayer)으로 적층된다.
본 개시서의 일 실시 예에 따르면, 상기 다이아몬드 웨이퍼 기판과 상기 제1 h-BN 층 사이에 배치된 단층(monolayer) 또는 다층(multilayer)의 그래핀(graphene) 층을 더 포함하고, 상기 제1 h-BN 층은 상기 그래핀 층 바로 위에 단층 또는 다층으로 적층된다. 이 실시 예에서 반도체 기판 구조체는 상기 다이아몬드 웨이퍼 기판과 상기 그래핀 층 사이에 배치되는 제2 h-BN 층을 더 포함할 수 있다. 여기에서 상기 제2 h-BN 층은 상기 다이아몬드 웨이퍼 기판 바로 위에 단층으로 적층될 수도 있다.
본 개시서의 다른 태양에 따르면, GaN 및 다이아몬드 웨이퍼 기판을 집적하여, 통상의 반도체 공정 기술을 이용하여 전자 또는 광전자 디바이스를 그 위에 제조할 수 있는 GaN/다이아몬드로 설계된 반도체 기판 구조체를 형성하는 공정이 개시된다.
본 개시서의 또 다른 태양에 따르면, 전술한 반도체 기판 구조체를 제조하는 공정이 제공되는바, 그 제조 공정은, (a) 다이아몬드 웨이퍼 기판을 포함하는 제1 중간 구조체 바로 위에 단층(monolayer) 또는 다층(multilayer)의 제1 h-BN(hexagonal boron nitride; 육방정계 질화붕소) 층을 형성하여 제2 중간 구조체를 제조하는 단계; 및 (b) 상기 제2 중간 구조체 바로 위에 GaN(gallium nitride; 질화 갈륨) 에피 층(epilayer)을 제조하는 단계를 포함한다.
본 개시서의 일 실시 예에 따르면, 상기 (a) 단계에서, 상기 제1 h-BN 층은 상기 다이아몬드 웨이퍼 기판 바로 위에 단층으로 적층된다. 바람직하게는 그 적층은 전사(transfer)에 의하여 이뤄질 수 있다.
본 개시서의 일 실시 예에 따르면, 상기 (a) 단계 전에, 상기 다이아몬드 웨이퍼 기판 바로 위에 단층 또는 다층의 그래핀(graphene) 층을 형성하여 상기 제1 중간 구조체를 제조하는 단계가 더 포함된다.
본 개시서의 일 실시 예에 따르면, 상기 (a) 단계 전에, 상기 다이아몬드 웨이퍼 기판 바로 위에 제2 h-BN 층을 형성하는 단계; 및 상기 제2 h-BN 층 바로 위에 단층 또는 다층의 그래핀(graphene) 층을 형성하여 상기 제1 중간 구조체를 제조하는 단계가 더 포함된다.
본 개시서의 반도체 기판 구조체 및 이를 제조하는 공정에 의하면, 높은 저항을 가진 반절연층으로서 작용하지만 GaN 소자와 다이아몬드 기판 사이의 열 장벽으로 작용하는 문제점이 있었던 종래의 버퍼 층(buffer layer)을 생략할 수 있게 됨으로써, 절연체인 다이아몬드 기판의 우수한 열전도성을 더 효과적으로 이용할 수 있게 되어 소자-기판 간의 열특성을 개선할 수 있는 효과가 있다.
또한, h-BN 층과 그래핀 층은 종래의 버퍼 층에 비하여 매우 얇으므로 반도체 기판 구조체에 보우(bow)가 발생할 여지도 최소화할 수 있다.
뿐만 아니라 본 개시서의 반도체 기판 구조체 및 이의 제조 공정에 의하면, 육방정계에 속하는 h-BN 및 그래핀 중 적어도 하나를 다이아몬드 기판 상에 적층시켜 그 위에 동일한 육방정계의 GaN 에피 층을 좀 더 용이하게 성장시킬 수 있는 효과가 있다.
또한, 본 개시서에 따르면, 다이아몬드 웨이퍼 기판의, GaN 에피 층을 향하는 면으로서 다이아몬드의 결정립도(grain size)가 (대략 10000 배) 큰 쪽 면을 이용함으로써 열특성을 배가할 수 있을 뿐만 아니라 결정립계(ground boundary)의 영향을 최소화함으로써 다이아몬드 기판 상 GaN 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
본 발명의 이해를 위하여 본 개시서의 방법이 실제로 수행되는 과정을 보이기 위하여 실시 예들이 첨부된 도면을 참조로 하여 설명될 것인바, 이는 비한정적인 예시일 뿐이며, 본 개시서가 속한 기술분야에서 통상의 지식을 가진 사람(이하 "통상의 기술자"라 함)에게 있어서는 또 다른 발명에 이르는 추가의 노력 없이 이 도면들에 기초하여 다른 도면들이 얻어질 수 있음을 물론이다.
도 1은 본 개시서의 일 실시 예에 따른 반도체 기판 구조체의 측단면도(cross-sectional side view)이다.
도 2는 도 1에 도시된 반도체 기판 구조체의, 본 개시서의 일 실시 예에 따른 제조 공정의 주요 단계들을 나타낸 다이어그램이다.
도 3은 본 개시서의 일 실시 예에 따른 반도체 기판 구조체의 측단면도이다.
도 4는 도 3에 도시된 반도체 기판 구조체의, 본 개시서의 일 실시 예에 따른 제조 공정의 주요 단계들을 나타낸 다이어그램이다.
도 5는 본 개시서의 일 실시 예에 따른 반도체 기판 구조체의 측단면도이다.
도 6은 도 5에 도시된 반도체 기판 구조체의, 본 개시서의 일 실시 예에 따른 제조 공정의 주요 단계들을 나타낸 다이어그램이다.
도 7은 서로 틸트된 육방정계 격자들이 형성하는 모아레 초격자(moire superlattice)를 개념적으로 도시한 도면이다.
후술하는 본 개시서에 따른 반도체 구조 및 제조 방법의 원리에 대한 상세한 설명은, 본 개시서에서 나타나는 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 본 개시서에 따른 반도체 구조는 도면에 나타난 바와 같은 길이 비율을 가지지 않으며, 도면 각 부분의 치수는 본 발명의 범위를 한정하지도 않고 설명의 목적으로 보이기 위하여 나타낸 것에 불과하다는 점이 이해될 것이다. 예를 들어, 도면에 나타난 요소들 몇몇의 치수는 다양한 실시 예들의 이해를 돕기 위한 것이다. 덧붙이자면, 설명 및 도면은 기재된 순서대로만 되어 있음을 의미하지 않는다. 통상의 기술자는 특정 순서로 설명 또는 도시된 작용들 및/또는 단계들이 그러한 순서에 대한 특별한 한정이 필요하지 않을 수 있다는 점을 이해할 수 있을 것이다.
실시 예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시 예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성요소가 다른 구성요소 '상에' 있다고 언급된 때에는, 그 다른 구성요소 '바로 위에' 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 개시서에 있어서 '에피택시(epitaxy)' 또는 '에피택시얼 성장(epitaxial growth)'은 결정 기저 위에 방향성을 가진 결정막이 성장하는 현상인바, 기저의 결정은 성장되는 물질과 같을 수도 있고 유사한 격자 구조의 다른 물질일 수 있다. 본 명세서에서 기술되는 GaN의 에피택시를 위하여 MOCVD(metalorganic chemical vapour deposition; 유기금속화학기상증착), MBE(molecular beam epitaxy; 분자선 에피택시), ALD(atomic layer deposition; 원자층 증착) 등의 방법들이 적용될 수 있음은 통상의 기술자에게 잘 알려진 바와 같다.
또한, 본 개시서에 있어서 '다이아몬드 웨이퍼(diamond wafer)', '다이아몬드 기판(diamond substrate)' 또는 '다이아몬드 웨이퍼 기판(diamond wafer substrate')'은 서로 대체가능하게 쓰인 용어들인바, 예컨대, 그러한 다이아몬드 웨이퍼는 소정의 직경(예컨대, 4인치 혹은 100mm 이상)을 가지는 다결정질 다이아몬드 웨이퍼를 포함할 수 있음을 통상의 기술자는 이해할 수 있을 것이다.
더욱이 본 발명은 본 명세서에 표시된 실시 예들의 모든 가능한 조합들을 망라한다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 즉, 본 발명의 실시 예들은 본 발명의 이상적인 실시 예들의 개념도인 반도체 구조의 측단면도를 참조하여 설명되나, 도시된 바와 같은 구조체의 특정 영역 형상에 한정되는 것으로 간주되어서는 아니 되고, 제조에 의한 결과물이 가지는 형상으로서 다양한 변형물들이 포함될 수 있다. 반도체 구조의 측단면도들에 도시된 층들 간의 공백은 예시의 편의를 위한 것일 뿐, 층들 간에 물리적 공백을 둠을 의미하는 것이 아니라는 점이 이해될 것이다. 도면들에 도시된 영역들은 그 특성과 형상에 있어서 개념적으로 나타낸 것이고, 구조, 영역의 정확한 형상을 도시하기 위한 것이 아니며, 본 발명의 범위를 한정하기 위한 것도 아니다. 예를 들어, 도면들에 직사각형 블록으로 도시된 영역은 흔히 테이퍼 지거나 굴곡지거나 둥글 수 있다.
각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
본 명세서에서 달리 표시되거나 분명히 문맥에 모순되지 않는 한, 단수로 지칭된 항목은, 그 문맥에서 달리 요구되지 않는 한, 복수의 것을 아우른다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 반도체 기술분야의 통상의 기술자에게 잘 알려진 재료, 공정 등에 관한 것이며 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그에 대한 과도하게 상세한 설명은 생략한다.
이하, 통상의 기술자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1을 참조하면, 본 개시서의 제1 실시 예에 따른 반도체 기판 구조체(10A)의 측단면도(cross-sectional side view)가 도시되어 있다. 반도체 기판 구조체(10A)는 다이아몬드 웨이퍼 기판(11), GaN 에피 층(21) 및 다이아몬드 웨이퍼 기판(11)과 GaN 에피 층(21) 사이에 배치된 h-BN(hexagonal boron nitride; 육방정계 질화붕소) 층(14)을 포함한다. h-BN 층(14)은 다이아몬드 웨이퍼 기판(11) 및 GaN 에피 층(21)에 결합된다. 도 1에 포함된 AlGaN 층(22)은 예시적인 것으로서, 예컨대, GaN 에피 층과 함께 AlGaN/GaN HFET와 같은 능동 소자를 구성할 수 있다.
본 개시서에 있어서, "GaN 에피 층"이라는 용어는 고주파수 트랜지스터, 고전압 스위치, 쇼트키 다이오드, 및/또는 레이저 다이오드, LED 등과 같은 광전자 디바이스, 기타 전자 디바이스들의 구현에 필요한 GaN 능동층(active layer)으로서의 에피 층 구조를 포함한다.
본 개시서에 있어서, "층"이라는 용어는 기저면(underlying surface)의 적어도 일부 위에 연속적이거나 불연속적인 방식으로 배치된 재료를 지칭한다. 또한, "층"이라는 용어는 그 배치된 재료가 반드시 일정한 두께를 가졌음을 의미하지는 않는다. 그 배치된 재료는 일정한 두께 또는 변화하는 두께 중 어떤 것이라도 가질 수 있다. 게다가 본 명세서에서 이용되는 어느 하나의 "층"은, 문맥상 분명하게 달리 나타내지 않았다면, 단일 층 또는 복수의 층들을 지칭할 수 있다. 본 개시서에 있어서, "~ 상에 배치"되었다는 표현 혹인 "~ 위에 배치"되었다는 표현, 및 "~ 사이에 배치"되었다는 표현은, 달리 명시하지 않았다면, 서로 직접 접촉하도록 배치되었거나 그 사이에 개재하는 다른 층들을 통하여 간접적으로 그렇게 배치되었음을 의미한다. 더욱이 "~ 상에", "~ 위에"는 층들/소자들 간의 서로 상대적인 위치를 나타낸 것에 불과한데, 이는 관찰자의 보는 시점에 따라 다르게 보일 수 있기 때문이다. 또한, "~ 상에(위에) 형성"되었다는 것은 넓은 의미를 가지는바, 어느 층이 다른 층 위에 형성되었다는 것은 그 다른 층에 대한 직접적인 물리적 접촉을 의미하지 않는다. 예를 들어, "기판 상에 에피 층이 형성"되었다고 할 때에는 그 에피 층과 그 기판 사이에 개재하는 하나 이상의 층들이 있을 수 있다. 반면에 "~ 바로 위에 형성"되었다는 것은 직접적인 물리적 접촉을 의미한다.
다이아몬드 웨이퍼 기판(11)은, 예컨대, CVD 등의 증착 공정 후 래핑(lapping)과 폴리싱(polishing) 공정 등을 통하여 200 마이크로미터 또는 이보다 더 큰 두께를 가지도록 제조된 것일 수 있다. 바람직하게는 상기 다이아몬드 웨이퍼 기판(11)은 350 마이크로미터 또는 이보다 더 큰 두께를 가진다.
그런데 이 다이아몬드 웨이퍼 기판(11) 위에 다른 층의 개재 없이 GaN 에피 층(21)을 바로 올린다면 문제가 발생한다. GaN은 다이아몬드의 격자 상수(lattice constants)와 상이한 격자 상수를 가지는데, GaN과 격자가 서로 맞지 않는, 즉, 격자 미스매치(lattice-mismatched)인 다이아몬드 기판 위에 바로 GaN을 올리는 것은 심각한 전위(location)을 발생시킨다. 여기에서 '전위'는 원자 단위의 격자 구조에서 규칙이 파괴된 상태의 선결함을 지칭한다. 이러한 선결함은 격자 내에 있는 원자들이 국부적으로 정상적인 원자 배열에서 이탈됨에 따라 형성되는 결함인데, GaN 에피 층이 충분히 낮은 전위 밀도(dislocation density)를 가져야 광전자 또는 전자 디바이스의 제조에 적합해지므로, 이 전위를 방지하기 위하여 종래에는 상대적으로 두꺼운 버퍼 층을 둘 수밖에 없었다.
그 반면에, 본 개시서에서 다이아몬드 웨이퍼 기판(11)과 GaN 에피 층(21) 사이에 개재되는 단층(monolayer)의 h-BN 층(14)은 그 두께가 0.23 나노미터 내지 0.43 나노미터 사이의 수치를 가져 1 나노미터 미만인데, 이는 종래에 다이아몬드 웨이퍼 기판(11)과 GaN 에피 층(21) 사이에 개재되었던 버퍼 층(buffer layer)의 두께(예컨대 수백 나노미터)에 상대적으로 미미하다. 이로써 버퍼 층이 종래에 열 장벽으로 작용하였던 단점이 본 발명으로써 극복될 수 있다.
이처럼 h-BN 층 또는 후술할 그래핀(graphene) 층을 다이아몬드 웨이퍼 기판(11)과 GaN 에피 층(21) 사이에 개재하게 하면 GaN 에피 층(21)을 보다 더 용이하게 성장(grow)시킬 수 있는바, h-BN과 그래핀은 GaN과 동일한 육방정계의 결정 구조를 가지기 때문이다.
도 2는 도 1에 도시된 반도체 기판 구조체(10A)의, 본 개시서의 제1 실시 예에 따른 제조 공정의 주요 단계들을 나타낸 다이어그램이다. 그 반도체 기판 구조체(10A)의 제조 방법은, 다이아몬드 웨이퍼 기판(11)으로 된 제1 중간 구조체 바로 위에 단층으로 h-BN 층(14)을 형성하여 제2 중간 구조체를 제조하는 단계(S100a)를 포함한다. 다이아몬드 웨이퍼 기판(11) 바로 위의 h-BN 층은, 예컨대, 전사(transfer)에 의하여 단층으로 적층될 수 있으나 이에 한정되지 않는다.
그 다음, 상기 반도체 기판 구조체(10A)의 제조 방법은, 제2 중간 구조체 바로 위에 GaN 에피 층(21)을 제조하는 단계(S200)를 더 포함하는바, 그 후 이 GaN 에피 층(21) 상에 다양한 광전자 또는 전자 소자들이 제작될 수 있을 것이다.
이제, 도 3을 참조하면, 본 개시서의 제2 실시 예에 따른 반도체 기판 구조체(10B)의 측단면도가 도시되어 있다. 반도체 기판 구조체(10B)는 다이아몬드 웨이퍼 기판(11), GaN 에피 층(21) 및 다이아몬드 웨이퍼 기판(11)과 GaN 에피 층(21) 사이에 배치된 그래핀(graphene) 층(13) 및 h-BN 층(14)을 포함한다. 그래핀 층(13)은 다이아몬드 웨이퍼 기판(11) 및 h-BN 층(14)에 결합되며, h-BN 층(14)은 그래핀 층(13) 및 GaN 에피 층(21)에 결합된다. 도 3에 포함된 AlGaN 층(22)은 예시적인 것이다.
여기에서 그래핀 층(13)은 단층일 때 그 두께가 0.3 나노미터 내지 0.4 나노미터로서 1 나노미터 미만이다. 제2 실시 예에서, 단층으로 형성되는 h-BN 층이 아닌 다층으로 형성되는 h-BN 층도 그 두께가 수 나노미터이다.
도 4는 도 3에 도시된 반도체 기판 구조체(10B)의, 본 개시서의 제2 실시 예에 따른 제조 공정의 주요 단계들을 나타낸 다이어그램이다. 그 반도체 기판 구조체(10B)의 제조 방법은, 다이아몬드 웨이퍼 기판(11) 바로 위에 단층 또는 다층의 그래핀 층(13)을 형성하여 제1 중간 구조체를 제조하는 단계(050b)를 포함한다. 그래핀 층(13)은, 예컨대, 전사(transfer)에 의하여 적층될 수 있다(예컨대, 비특허문헌 1: Zaretski A. V.; Lipomi D. J. Processes for Non-Destructive Transfer of Graphene: Widening the Bottleneck for Industrial Scale Production. Nanoscale 2015, 7, 9963-996910.1039/c5nr01777g. 및 미국등록특허공보 US 9,418,839호 참조). 또는 다층의 그래핀 층(13)이 다이아몬드 웨이퍼 기판(11) 바로 위에 CVD, MBE, ALD 등의 증착 공정으로 적층될 수 있다.
그 다음, 상기 반도체 기판 구조체(10B)의 제조 방법은, 상기 제1 중간 구조체 바로 위에 단층 또는 다층의 h-BN 층(14)을 형성하여 제2 중간 구조체를 제조하는 단계(S100b)를 포함한다. 여기에서 단층의 그래핀 층(13) 위에 단층의 h-BN 층(14)을 전사함으로써 제2 중간 구조체를 제조할 수 있다.
또는, 그래핀 층(13)이 다층으로 형성된 때에는 전형적으로 그 위의 h-BN 층(14)도 다층으로 형성되는데, 이는, 증착을 이용하여 h-BN을 성장시키는 경우에 그래핀 층(13)이 다층이어야 그 h-BN의 성장이 가능하기 때문이다. 단층의 그래핀 위에 다층의 h-BN을 증착시키는 것은 어렵다.
다음으로 상기 반도체 기판 구조체(10B)의 제조 방법은, 제2 중간 구조체 바로 위에 GaN 에피 층(21)을 제조하는 단계(S200)를 더 포함한다.
도 5를 참조하면, 본 개시서의 제3 실시 예에 따른 반도체 기판 구조체(10C)의 측단면도가 도시되어 있다. 반도체 기판 구조체(10C)는 다이아몬드 웨이퍼 기판(11), GaN 에피 층(21) 및 다이아몬드 웨이퍼 기판(11)과 GaN 에피 층(21) 사이에 배치된 제1 h-BN 층(14), 그래핀(graphene) 층(13) 및 제2 h-BN 층(12)을 포함한다. 제2 h-BN 층(12)은 다이아몬드 웨이퍼 기판(11) 및 그래핀 층(13)에 결합되며, 제1 h-BN 층(14)은 그래핀 층(13)과 GaN 에피 층(21)에 결합된다. 도 5에 포함된 AlGaN 층(22) 또한 예시적인 것이다.
도 6은 도 5에 도시된 반도체 기판 구조체(10C)의, 본 개시서의 제3 실시 예에 따른 제조 공정의 주요 단계들을 나타낸 다이어그램이다. 그 반도체 기판 구조체(10C)의 제조 방법은, 다이아몬드 웨이퍼 기판(11) 바로 위에 제2 h-BN 층(12)을 형성하여 제1 중간 구조체를 제조하는 단계(S052c)를 포함한다. 제2 h-BN 층(12)이 예컨대 전사(transfer)에 의하여 적층될 수 있음은 앞서 설명된 바와 같다.
그 다음, 상기 반도체 기판 구조체(10C)의 제조 방법은, 제2 h-BN 층(12) 바로 위에 단층 또는 다층의 그래핀 층(13)을 형성하여 제1 중간 구조체를 제조하는 단계(S054c), 그 후, 상기 제1 중간 구조체 바로 위에 단층 또는 다층의 제1 h-BN 층을 형성하여 제2 중간 구조체를 제조하는 단계(S100b)를 더 포함한다. 여기에서 단층으로 된 층 위에 다층으로 된 층을 형성하는 것은 전형적으로 전사로 수행하고, 다층으로 된 층 위에만 증착을 수행함은 통상의 기술자에게 쉽게 이해될 수 있다.
다음으로 상기 반도체 기판 구조체(10C)의 제조 방법은, 상기 제2 중간 구조체 바로 위에 GaN 에피 층(21)을 제조하는 단계(S200)를 더 포함한다.
앞서 설명된 실시 예들 모두 다이아몬드 기판 상 GaN 소자에 있어서 열 장벽으로 작용하는 문제점이 있었던 기판과 소자 사이의 버퍼 층(buffer layer)을 제거함으로써 GaN 소자가 다이아몬드 기판의 우수한 열전도성을 충분히 활용할 수 있게 되는 효과, h-BN 층과 그래핀 층은 종래의 버퍼 층에 비하여 매우 얇으므로 반도체 기판 구조체에 보우(bow)가 발생할 여지도 최소화할 수 효과가 있으며, 육방정계에 속하는 h-BN 및 그래핀 중 적어도 하나를 다이아몬드 기판 상에 적층시켜 그 위에 동일한 육방정계의 GaN 에피 층을, 전위 등의 결함을 방지하면서 좀 더 용이하게 성장시킬 수 있는 효과가 있다.
더 구체적으로, 앞서 설명된 제2 실시 예에서 그래핀(graphene) 층(13)과 h-BN 층(14)은 제조 과정에서 그 격자들이 평면 상에서 서로 틸트(tilt)될 수 있는데, 그래핀 층의 격자들과 h-BN 층의 격자들이 서로 틸트되는 각도에 따라, 이 두 가지 격자들은 더 큰 하나의 육방정계 초격자(superlattice)를 만든다. 이는 모아레 패턴(moire pattern) 또는 모아레 초격자(moire superlattice)라고 알려져 있다.
도 7을 참조하면, 서로 틸트된 육방정계 격자들이 형성하는 모아레 초격자가 개념적으로 도시되어 있다.
이 모아레 초격자의 강한 층간 커플링(strong inter layer)으로 인하여 h-BN 층(14) 위에 전위를 방지하면서 GaN 에피 층을 더 쉽게 올릴 수 있다.
앞서 설명된 제3 실시 예에서도 제2 h-BN 층(12), 그래핀(graphene) 층(13)과 제1 h-BN 층(14)은 3개 층으로 된 모아레 패턴(three-layer moire pattern)을 구성하고, 이 3개 층 모아레 패턴의 제1 h-BN 층(14) 위에 전위를 방지하면서 GaN 에피 층을 더 쉽게 올릴 수 있다.
이상에서 몇몇 선별된 실시 예들에 한하여 본 발명이 설명되었으나 통상의 기술자는 본 개시서가 기초로 한 개념을 용이하게 이해할 수 있으며, 본 발명의 몇몇 목적들을 수행하기 위한 타 구조체 및 공정들의 설계의 기초로서 그 개념을 용이하게 활용할 수 있을 것이다
몇몇 예에서는 수치를 측정하기 위한 장비의 정확도에 대응하여 개략적인 범위의 수치만이 제공되었을 수 있다. 그러한 범위들로 특정된 것은 본 개시서에서 제시된 GaN 반도체 구조로 제작된 디바이스의 성능에 큰 변화가 생기지 않는 한 발생할 수 있는 어느 정도 수치의 편차에 기인한 것으로서 통상의 기술자에게 용이하게 이해될 수 있을 것이다.
본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시 예들에 한정되는 것은 아니며, 통상의 기술자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시 예에 국한되어 정해져서는 아니되며, 본 개시서에 첨부된 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 요소, 구조, 디바이스 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그와 같이 균등하게 또는 등가적으로 변형된 것에는, 예컨대 본 발명에 따른 방법을 실시한 것과 동일한 결과를 낼 수 있는 방법이 포함될 것인 바, 본 발명의 진의 및 범위는 전술한 예시들에 의하여 제한되어서는 아니되며, 법률에 의하여 허용 가능한 가장 넓은 의미로 이해되어야 한다.
11: 다이아몬드 웨이퍼 기판
12: 제2 h-BN 층
13: 그래핀 층
14: 제1 h-BN 층
21: GaN 에피 층
22: AlGaN 층

Claims (9)

  1. 반도체 기판 구조체를 제조하는 공정으로서,
    (a) 다이아몬드 웨이퍼 기판을 포함하는 제1 중간 구조체 바로 위에 단층(monolayer) 또는 다층(multilayer)의 제1 h-BN(hexagonal boron nitride; 육방정계 질화붕소) 층을 형성하여 제2 중간 구조체를 제조하는 단계; 및
    (b) 상기 제2 중간 구조체 바로 위에 GaN(gallium nitride; 질화 갈륨) 에피 층(epilayer)을 제조하는 단계
    를 포함하고,
    상기 (a) 단계 전에,
    상기 다이아몬드 웨이퍼 기판 바로 위에 단층 또는 다층의 그래핀(graphene) 층을 형성하여 상기 제1 중간 구조체를 제조하는 단계
    를 더 포함하는 반도체 기판 구조체 제조 공정.
  2. 삭제
  3. 삭제
  4. 반도체 기판 구조체를 제조하는 공정으로서,
    (a) 다이아몬드 웨이퍼 기판을 포함하는 제1 중간 구조체 바로 위에 단층(monolayer) 또는 다층(multilayer)의 제1 h-BN(hexagonal boron nitride; 육방정계 질화붕소) 층을 형성하여 제2 중간 구조체를 제조하는 단계; 및
    (b) 상기 제2 중간 구조체 바로 위에 GaN(gallium nitride; 질화 갈륨) 에피 층(epilayer)을 제조하는 단계
    를 포함하고,
    상기 (a) 단계 전에,
    상기 다이아몬드 웨이퍼 기판 바로 위에 제2 h-BN 층을 형성하는 단계; 및
    상기 제2 h-BN 층 바로 위에 단층 또는 다층의 그래핀(graphene) 층을 형성하여 상기 제1 중간 구조체를 제조하는 단계
    를 더 포함하는 반도체 기판 구조체 제조 공정.
  5. 반도체 기판 구조체(semiconductor substrate structure)로서,
    다이아몬드 웨이퍼 기판;
    GaN(gallium nitride; 질화 갈륨) 에피 층(epilayer); 및
    상기 다이아몬드 웨이퍼 기판과 상기 GaN 에피 층 사이에 배치되고 상기 GaN 에피 층에 결합(bonding)된 제1 h-BN(hexagonal boron nitride; 육방정계 질화붕소) 층
    을 포함하며,
    상기 다이아몬드 웨이퍼 기판과 상기 제1 h-BN 층 사이에 배치된 단층(monolayer) 또는 다층(multilayer)의 그래핀(graphene) 층
    을 더 포함하고,
    상기 제1 h-BN 층은 상기 그래핀 층 바로 위에 단층 또는 다층으로 적층된, 반도체 기판 구조체.
  6. 삭제
  7. 삭제
  8. 제5항에 있어서,
    상기 다이아몬드 웨이퍼 기판과 상기 그래핀 층 사이에 배치된 제2 h-BN 층을 더 포함하는 반도체 기판 구조체.
  9. 제8항에 있어서,
    상기 제2 h-BN 층은 상기 다이아몬드 웨이퍼 기판 바로 위에 단층으로 적층된, 반도체 기판 구조체.
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