KR101970809B1 - 그래핀 관련 구조들 및 방법들 - Google Patents

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Abstract

본 발명은 그래핀계 헤테로구조들 및 그래핀계 헤테로구조들의 제조 방법에 관한 것이다. 상기 그래핀 헤테로구조는: i) 제1 인캡슐레이션층; ii) 제2 인캡슐레이션층; 및 iii) 그래핀층을 포함한다. 상기 헤테로구조들은 전자 소자들에서 어플리케이션을 찾을 수 있다.

Description

그래핀 관련 구조들 및 방법들{Structures and methods relating to graphene}
본 발명은 그래핀과 관련된 구조들 및 방법들에 관한 것이다. 일 측면에 있어서, 본 발명은 일반적으로 그래핀 헤테로구조들(graphene heterostructures), 즉 그래핀 및 적어도 하나의 다른 물질을 포함하는 구조들에 관한 것이다.
그래핀은 허니콤 격자(honeycomb lattice) 내에 배열된 탄소 원자들의 일-원자(one-atom) 두께의 평면 시트(planar sheet)로 이해될 수 있다.
그래핀에서 예상되고 예측되거나 밝혀지지 않은 새로운 현상들 및 어플리케이션들을 위한 연구에서, 일반적으로 전하 캐리어 이동도(charge carrier mobility) μ에 의해 특징지어지는 전자적 품질을 지속적으로 향상시키는 것이 중요하게 생각된다. 산화된 실리콘(Si) 웨이퍼 상부에서 기계적 분열(mechanical cleavage)에 의해 얻어지는 그래핀은 일반적으로 μ ~10,000 cm2V-1s-1을 나타낸다[1]. 전형적인 캐리어 농도들 n ∼ 1012 cm-2에서, 이러한 품질은 100 nm 범위를 갖는 평균 자유 행로(mean free path) l = (h/2e)μ(n/π)0.5로 변환되고, 여기서 h는 플랑크 상수이며, e는 전자 전하이다. 반면에, 그래핀 내의 외적 산란(extrinsic scattering)이 제거된다면, 이들의 상온(T)에서의 이동도는 약한 전자-포논(phonon) 상호작용에 기인하여 ~200,000 cm2V-1s-1에 도달할 수 있음이 알려w져왔다. 실제로, n ~1011 cm-2에서, 상온 및 액체 헬륨 온도에서 100,000 cm2V-1s-1 및 1,000,000 cm2V-1s-1을 초과하는 μ가 높은 전류에 의해 어닐링된 매달린(suspended) 그래핀에 대하여 보여졌다[3-5]. 그러나, 매달린 소자들은 극히 부서지기 쉽고(fragile), 대기 분위기에 민감하며, 적당한 4-프루브 형상(geometry) 내에서 어닐링되기 어렵다(이는 지금까지 성취된 적이 없다). 게다가, 매달린 그래핀 내에서 굴곡 모드들(flexural modes)을 억제하고 상온까지 높은 μ을 유지하는 데 상당한 양의 스트레인(strain)이 요구된다. 가장 최근에, 육방정계 보론 질화물(hexagonal boron-nitride, hBN)을 쪼개진 그래핀을 위한 원자적으로 매끄럽고 불활성인 기판으로 사용한 돌파구가 얻어졌다[6]. 이러한 구조물은 n ~1011 cm-2에서 μ ~100,000 cm2V-1s-1을 나타내는 것으로 보여졌다. 그래핀 내에서 얻어지는 μ가 1 ㎛에 접근하는 l을 얻더라도, 이러한 스케일에서 탄도성 효과들(ballistic effects)이 보고된 바는 없다.
수년간의 적극적인 이동 연구들 이후에도, 그래핀 내의 전자-전자("e-e") 상호작용들에 관하여 알려진 바는 거의 없다. 시트 저항(sheet resistance)에 대한 w적은 기여로 인하여, 통상적인 트랜지스터 구조들 내의 e-e 상호작용들의 직접 측정들은 복잡한 분석을 요구한다[Kozikov]. 두 개의 근접하게 위치한 그래핀 플레이크들(flakes)의 이동 특성들의 관찰은, 예를 들어 엑시톤 응축(exciton condensation)을 포함하는 다양한 새로운 상호작용 현상에 해결의 빛을 비출 수 있다[MacDonald]. 이러한 효과들 중 하나인 전자 드래그(electron drag)는 GaAs/AlGaAs 헤테로구조들 내에서 매우 유용한 도구임이 입증되었다[Gramila, Sivan]. 이러한 드래그가 두 개의 2차원 전자 가스들(two-dimensional electron gases, 2DEGs)의 전자 밀도의 변동들(fluctuations) 사이의 산란에 의해 유발되므로, 이들은 층내(intra-layer) 여기들(excitations)의 밀도 및 층간(inter-layer) 전자-전자 상호작용의 탐색기(probe)이다.
본 발명은 전술한 고려 사항들의 관점에서 고안되었다.
미국 특허 제US 2007/0187694호는 육방정계 BN 층들 상의 그래핀 층들, 및 그래핀 층들 상의 BN 층들의 에피택셜 퇴적에 의해 형성된 트랜지스터 소자에 관한 것이다.
미국 특허 제US 2009/029759호는 육방정계 BN 상에 그래핀의 에피택셜 퇴적으로부터 형성된 스택 구조를 설명한다.
그러나, 전술한 특허들에서의 이러한 구조에 대한 명백한 논의에도 불구하고, 이러한 개념은 본 발명 이전에는 확고히 이론적인 개념으로서 유지되었다. 실제로, BN 상으로의 그래핀의 에피택셜 성장은 제US 2009/029759호 및 제US 2007/0187694호의 공개 시점 이전에는 어디에서도 달성된 적이 없던 방법이다. 따라서, 이들은 모두 실제로 실행된 적이 없는 이론적인 출원들이다. 실제로, 전술한 출원들이 관련된 소자들은 그 안에서 설명된 방법들을 사용하여 달성될 수 없는 것들임이 이러한 문헌들로부터 명백하다. 이러한 점은 Liu et al.의 더욱 최근의 논문(Direct Growth of Graphene/Hexagonal Boron Nitride Stacked Layers; Liu, Z.; Song, L.; Zhao, J.; Ma, L.; Zhang, J.; Lou, J.; Ajayan; P. M.; Nano. Lett.; 2011; 11; 2032-2037)에 의해 확인되며, 이 논문은 육방정계 BN 상에 그래핀의 퇴적 및 그래핀 상의 육방정계 BN의 퇴적을 최초로 설명하였다. 이러한 논문 또한 결함이 있으나, 생산된 물질이 과학 커뮤니티에 의해 전체적으로 BN 그래핀 복합체(composite)가 아닌 것으로 널리 받아들여지고 있다. 이러한 논문 및 앞선 특허들의 주요 비판들 중 하나는 저자들이 이러한 물질을 실제로 보유하지 않고, 이러한 물질의 가능한 구조 및 특성들에 대하여 단순히 추측하였다는 점이다. 그러나, BN, 특히 육방정계 BN 상의 그래핀 성장은, 이러한 물질을 얻기 위한 성공적이지 못한 많은 시도들에 의해 나타났던 것과 같이 예측 불가능하며 달성하기 어렵다. 본 발명은 제조되고 분석될 수 있는 BN 그래핀 구조들을 최초로 제공하는 데 성공하였다.
현실적으로, 구조들을 형성하기 위한 시도에서 우리가 발견한 주요한 문제점들 중 하나는, 예를 들어 hBN 상의 그래핀의 퇴적이 트랩된 흡착물들(trapped adsorbates)(짐작컨대, 탄화수소들(hydrocarbons))을 함유하는 다수의 "버블들(bubbles)"을 유발할 수 있다는 사실과 관련된다. 이는 그래핀의 전기적 특성들 및 헤테로구조 전체에 대하여 심각한 영향을 줄 수 있다. 이러한 이슈들은 종래 기술에서 고려되지도 않은 것이다. 그러나, 이러한 버블들이 소자의 활성 부분 내에 존재한다면, 중대한 전하 불균일성(charge inhomogeneity)을 유발할 것이고, 소자들을 효과적으로 무용하게 만들 것이다. 본 출원은 이러한 문제점들 및 다른 문제점들을 극복하였다.
본 발명에 의해 해결된 하나의 문제점은 본 발명의 제1 측면에 따른 헤테로구조들의 제공 및 이러한 헤테로구조들을 포함하는 소자들의 제공에 있다. 이러한 문제점은 제US 2009/029759호 또는 제US 2007/0187694호 중 어느 것에 의해서도 해결되지 않는다. 이러한 신규한 구조를 얻는 데 사용된 공정 또한 본 특허에 의해 주장되는 기술적 문제점의 부분을 나타낸다.
본 발명의 일 측면은,
제1 인캡슐레이션층;
제2 인캡슐레이션층; 및
상기 제1 인캡슐레이션층 및 상기 제2 인캡슐레이션층 사이에 위치한 그래핀층;을 구비하는 그래핀 헤테로구조를 제공할 수 있다.
위에 사용된 용어 그래핀은 "순수상태(pristine)", 즉 화학적으로 변형되지 않은 그래핀과 기능화된 그래핀(functionalized graphene)을 모두 포함한다. 따라서, 상부(top) 및/또는 하부 전극(bottom electrode)을 형성하는 각각의 그래핀층들은 그래핀 또는 기능화된 그래핀일 수 있다. 상기 그래핀은 또한 열처리와 같은 물리적인 수단에 의해 변형될 수도 있다. 이하에서는 간결한 설명을 위해 그래핀과 기능화된 그래핀 모두를 단순히 그래핀으로 언급하도록 한다.
이러한 방법으로 상기 그래핀층을 캡슐화함으로써, 상기 그래핀층은 환경에 대해 덜 민감해지고, 향상된 전하 캐리어 이동도 μ를 갖는 그래핀을 유발할 수 있으며, 상세 설명은 실험예 1을 참조한다. 따라서, 본 발명의 일 측면은 바람직하게는 상온(예를 들어, 20℃)에서, 100,000 cm2V-1s-1 또는 그 이상의 전하 캐리어 이동도 μ을 갖는 그래핀 헤테로구조를 제공할 수 있다.
바람직하게는, 상기 제1 인캡슐레이션층은 보론-질화물을 포함한다(더욱 바람직하게는 보론-질화물로 형성된다). 더욱 바람직하게는, 상기 제1 인캡슐레이션층은 육방정계 보론-질화물을 포함한다(더욱 바람직하게는 육방정계 보론-질화물로 형성된다). 예를 들어, 상기 제1 인캡슐레이션층은 육방정계 보론-질화물 결정일 수 있다.
바람직하게는, 상기 제2 인캡슐레이션층은 보론-질화물을 포함한다(더욱 바람직하게는 보론-질화물로 형성된다). 더욱 바람직하게는, 상기 제2 인캡슐레이션층은 육방정계 보론-질화물을 포함한다(더욱 바람직하게는 육방정계 보론-질화물로 형성된다). 예를 들어, 상기 제2 인캡슐레이션층은 육방정계 보론-질화물 결정일 수 있다.
육방정계 보론-질화물은 그래핀을 위하여 원자적으로 매끄럽고 불활성인 기판으로 기능할 수 있기 때문에 상기 제1 및 제2 인캡슐레이션층들을 위한 물질로서 선호된다. 상기 제1 및 제2 인캡슐레이션층들로서 육방정계 보론-질화물을 사용하는 것은 다른 것들 중에서도 1 ㎛ 거리의 상온 탄도성 이동(ballistic transport) 및 상온에서도 높은 전하 캐리어 이동도 μ를 나타내는 그래핀 헤테로구조를 유발할 수 있음이 발견되었으며, 상세 설명은 실험예 1을 참조한다. 육방정계 보론-질화물 이외의 물질들(예를 들어, 알루미늄 산화물)은 원칙적으로 상기 제1 및/또는 제2 인캡슐레이션층들로 사용될 수 있다고 생각된다. 그러나, 이러한 다른 물질들은 편평하지 않거나, 및/또는 보론 질화물이 갖는 다른 유용한 특성들을 갖지 못하기 때문에 선호되지 않는다.
바람직하게는, 상기 그래핀층은 제1 인캡슐레이션층에 직접 인접하여(directly next to), 즉 그 사이에 다른 층들이 없이 놓여진다. 바람직하게는, 상기 제2 인캡슐레이션층은 상기 그래핀층에 직접 인접하여, 즉 그 사이에 다른 층들이 없이 놓여진다.
일 실시예에서, 상기 그래핀 헤테로구조는 제2 그래핀층을 포함할 수 있다. 이는 집적 회로들을 위한 트랜지스터들의 몇몇 층들을 포함하는, 더욱 복잡한 소자의 형성을 가능하게 한다. 이러한 실시예에서, 상기 그래핀층은 제1 그래핀층이 된다. 상기 제1 인캡슐레이션층이 상기 제1 그래핀층 및 상기 제2 그래핀층 사이에 위치하는 것일 수도 있다. 이와는 달리, 상기 제2 인캡슐레이션층이 상기 제1 그래핀층 및 상기 제2 그래핀층 사이에 위치할 수 있다. 추가적인 실시예에서, 상기 그래핀 헤테로구조는 제3 인캡슐레이션층을 포함한다. 이러한 방식으로, 그래핀층들 및 인캡슐레이션층들이 교대로 놓인 샌드위치 구조가 형성될 수 있다. 상기 인캡슐레이션층들은 각각의 경우에서 다른 물질들일 수 있고, 이들은 모두 동일할 수도 있다.
바람직하게는, 상기 제2 그래핀층은 적절히 상기 제1 또는 제2 인캡슐레이션층에 직접 인접하여, 즉 그 사이에 다른 층들이 없이 놓여진다. 바람직하게는, 상기 제3 인캡슐레이션층은 상기 제2 그래핀층에 직접 인접하여, 즉 그 사이에 다른 층들이 없이 놓여진다.
상기 제1 및/또는 제2 인캡슐레이션층은 대략 10 nm와 동일한 두께를 가질 수 있다. 상기 제1 및/또는 제2 인캡슐레이션층은 BN의 1 내지 1000 원자층들의 두께를 가질 수 있다.
각각의 그래핀층은 바람직하게는 그래핀의 단일 시트(single sheet)이고, 즉 바람직하게는 일 원자 두께이다. 그러나, 그래핀층이 그래핀의 다수의 시트들을 포함하는 것 또한 가능하다. 예를 들어, 그래핀층은 그래핀의 두 개의 시트들(소위 "이중층 그래핀(bilayer graphene)") 또는 그래핀의 세 개의 시트들(소위 "삼중층 그래핀(trilayer graphene)")을 포함할 수 있다. 그래핀 세 개의 시트들 이상에서, 상기 그래핀층의 전기적 특성들이 덜 유용하게 되는 것으로 생각된다. 따라서, 바람직하게는 상기 그래핀층은 그래핀 세 개의 시트들 이하를 포함한다. 그러나, 상기 그래핀층은 그래핀이 세 개 이상의 원자층들 두께를 갖는 구조적인 특징들 및 국부화된 결함들(defects)을 가질 수 있다. 다수의 그래핀층들이 존재하는 실시예들에서, 각각의 그래핀층의 두께는 다른 그래핀층(들)의 두께와 독립적이다.
상기 그래핀층은 바람직하게는 예를 들어 상기 층의 일부분들을 제거함에 의해 형상화되어(예를 들어 에칭에 의해, 예를 들어 전자빔 리소그래피(electron-beam lithography) 및/또는 산소 플라즈마 에칭(oxygen plasma etching)에 의해) 구조를 형성한다. 상기 구조는 외부 소자에 상기 구조를 연결하기 위한 하나 또는 그 이상의 콘택 영역들(contact regions)을 포함할 수 있다. 상기 구조는 홀 바 구조(hall bar structure)일 수 있고, 예를 들어 다른 구조들은 동일하게 가능하며, 예를 들어, 상기 구조는 단순히 단일 전도성 트랙(single conductive track)일 수 있다. 홀 바 구조들은 잘 알려져 있고, 일부 예시들은 아래에 설명된 실험예들 내에서 도시된다. 홀 바 구조들은 상기 그래핀 헤테로구조의 특성들이 연구될 수 있게 하며, 예를 들어 실험예 1을 참조한다. 다수의 그래핀층들을 구비하는 실시예들에서, 하나 또는 그 이상의 그래핀층들은 형상화될 수 있다.
상기 그래핀 헤테로구조는 예를 들어 상기 그래핀층을 외부 전자소자들에 연결하기 위하여 예를 들어 금속으로 형성된 하나 또는 그 이상의 콘택들을 포함할 수 있다. 상기 하나 또는 그 이상의 콘택들 각각은 상기 그래핀층(들) 내에 형성된 구조(위를 참조) 내에 포함된 하나 또는 그 이상의 콘택 영역들 각각 상에 위치할 수 있다.
바람직하게는, 상기 제2 인캡슐레이션층이 상기 그래핀층의 일부분만을 커버하며, 바람직하게는 상기 그래핀층 내에 형성된 구조 내에 포함된 하나 또는 그 이상의 콘택 영역들이 상기 제2 인캡슐레이션층에 의해 커버되지 않도록, 상기 제2 인캡슐레이션층이 상기 그래핀층에 대하여 정렬된다. 이는 상기 제2 인캡슐레이션층이 상기 그래핀층 상에 예를 들어 리소그래피에 의해, 예를 들어 전자빔 리소그래피에 의해 퇴적된 이후에, 상기 그래핀층 내에 형성된 구조 내에 포함된 하나 또는 그 이상의 콘택 영역들 상에 하나 또는 그 이상의 콘택들이 퇴적되도록 할 수 있다.
상기 그래핀 헤테로구조는 그 상부에 제1 인캡슐레이션층이 위치한 기판을 포함할 수 있다. 일 실시예에서, 상기 제1 인캡슐레이션층은 상기 기판에 직접 인접하여, 즉 그 사이에 다른 층들이 없이 놓여진다. 상기 기판은 바람직하게는 실리콘 웨이퍼를 포함하며, 바람직하게는 산화된 실리콘 웨이퍼를 포함하여, 예를 들어 상기 기판이 대략 100nm와 동일한 두께를 갖는 SiO2을 갖는다.
상기 그래핀 헤테로구조는 예를 들어 대략 1 ㎛와 동일한 폭을 가질 수 있다.
본 발명의 제1 측면은 또한,
제1 인캡슐레이션층;
제2 인캡슐레이션층; 및
상기 제1 인캡슐레이션층 및 상기 제2 인캡슐레이션층 사이에 위치한 그래핀층을 구비하는 그래핀 헤테로구조의 제조 방법을 제공할 수 있다.
상기 방법은 하나 또는 그 이상의 추가층들을 포함하기 위한 하나 또는 그 이상의 선택적인 추가 단계들을 포함할 수 있다. 따라서, 추가 그래핀층이 전술한 방법에 의해 얻어지는 상기 캡슐화된 그래핀 구조에 추가될 수 있다.
상기 방법은 본 발명의 제1 측면과 연관되어 설명된 임의의 장치 특징들을 실행하거나 대응되는 임의의 방법 단계를 포함할 수 있다.
예를 들어, 상기 방법은,
제1 인캡슐레이션층 상에 그래핀층을 퇴적하는 단계; 및
상기 그래핀층이 상기 제1 인캡슐레이션층 및 제2 인캡슐레이션층 사이에 위치하도록 상기 그래핀층 상에 상기 제2 인캡슐레이션층을 퇴적하는 단계;를 포함할 수 있다.
다른 예시로서, 상기 제1 인캡슐레이션층은 바람직하게는 보론-질화물을 포함한다(더욱 바람직하게는 보론-질화물로 형성된다). 더욱 바람직하게는, 상기 제1 인캡슐레이션층은 육방정계 보론-질화물을 포함한다(더욱 바람직하게는 육방정계 보론-질화물로 형성된다). 예를 들어, 상기 제1 인캡슐레이션층은 육방정계 보론-질화물 결정일 수 있다. 유사하게, 상기 제2 인캡슐레이션층은 바람직하게는 보론-질화물을 포함한다(더욱 바람직하게는 보론-질화물로 형성된다). 더욱 바람직하게는, 상기 제2 인캡슐레이션층은 육방정계 보론-질화물을 포함한다(더욱 바람직하게는 육방정계 보론-질화물로 형성된다). 예를 들어, 상기 제2 인캡슐레이션층은 육방정계 보론-질화물 결정일 수 있다.
다른 예시로서, 상기 그래핀층은 바람직하게는 상기 제1 인캡슐레이션층에 직접 인접하게 놓여지도록 퇴적된다. 유사하게, 상기 제2 인캡슐레이션층은 바람직하게는 상기 그래핀층에 직접 인접하게 놓여지도록 퇴적된다.
다른 예시로서, 상기 제1 및/또는 제2 인캡슐레이션층은 육방정계 보론 질화물의 1 및 1000 원자층들 사이의 두께를 가지도록 퇴적될 수 있다.
다른 예시로서, 상기 그래핀층은 바람직하게는 그래핀의 단일 시트가 되도록, 즉 바람직하게 일 원자 두께이도록 퇴적된다. 이는 그래핀이 일원자층 이상의 두께일 수 있는 구조적 특징들 및 결함들을 포함하지 않는다.
다른 예시로서, 상기 방법은 바람직하게는 구조를 형성하도록 예를 들어 상기 층의 일부분들을 제거함에 의해(예를 들어 에칭에 의해, 예를 들어 전자빔 리소그래피 및/또는 산소 플라즈마 에칭에 의해) 상기 그래핀층을 형상화하는 단계를 포함한다. 이러한 형상화는 바람직하게는 상기 그래핀층이 퇴적된 이후에, 그러나 상기 제2 인캡슐레이션층이 퇴적되기 이전에 수행된다. 이와는 달리, 상기 그래핀층이 퇴적 동안에 형상화될 수 있고, 즉 특정한 형상으로 성장하거나 상기 퇴적 이전에 형상화될 수 있다. 상기 구조는 상기 구조를 외부 소자에 연결하기 위한 하나 또는 그 이상의 콘택 영역들을 포함할 수 있다. 상기 그래핀층 내에 형성된 상기 구조는 홀 바 구조일 수 있으나, 예를 들어 다른 구조들도 동일하게 가능하며, 예를 들어 상기 구조는 단순히 단일 전도성 트랙일 수 있다. 홀 바 구조들은 잘 알려져 있으며, 일부 예시들은 아래에 설명된 실험예들 내에 도시된다. 홀 바 구조들은 상기 그래핀 헤테로구조의 특성들이 연구되도록 할 수 있고, 예를 들어 실험예 1을 참조한다.
다른 예시로서, 상기 방법은 예를 들어, 상기 그래핀층을 외부의 전자소자들에 연결하도록 예를 들어 금속으로 형성된 하나 또는 그 이상의 콘택들을 퇴적하는 단계를 포함할 수 있다. 상기 하나 또는 그 이상의 콘택들은 상기 그래핀층 내에 형성된 구조(위를 참조) 내에 포함된 하나 또는 그 이상의 콘택 영역들 상에(즉, 그 상에 위치하도록) 퇴적될 수 있다. 상기 하나 또는 그 이상의 콘택들은 예를 들어 전자빔 리소그래피에 의해 퇴적될 수 있다.
다른 예시로서, 상기 방법은 상기 제2 인캡슐레이션층이 상기 그래핀층의 일부분만을 커버하고, 바람직하게는 상기 그래핀층 내에 형성된 구조(위를 참조) 내에 포함된 하나 또는 그 이상의 콘택 영역들이 상기 제2 인캡슐레이션층에 의해 커버되지 않도록 상기 제2 인캡슐레이션층을 상기 그래핀층에 대하여 정렬하는 단게를 포함할 수 있다. 상기 제2 인캡슐레이션층은 바람직하게는 상기 그래핀층 상에 퇴적되기 전에 예를 들어 광학 마스크 정렬기(optical mask aligner)를 사용하여 정렬된다.
다른 예시로서, 상기 방법은 기판 상에 상기 제1 인캡슐레이션층을 퇴적하는 단계를 포함할 수 있다. 이는 바람직하게는 상기 그래핀층을 퇴적하는 단계 및 상기 제2 인캡슐레이션층을 퇴적하는 단계 이전에 수행된다. 상기 기판은 예를 들어 유전층 및 도전층을 포함할 수 있다. 상기 제1 인캡슐레이션층은 바람직하게는 상기 기판에 직접 인접하여 놓여지도록 퇴적된다. 이러한 기판은 예를 들어 실리콘 웨이퍼일 수 있고, 바람직하게는 산화된 실리콘 웨이퍼일 수 있어, 예를 들어 상기 기판이 SiO2 절연층을 갖는다.
상기 제1 인캡슐레이션층은 상기 기판 상에 기계적으로, 예를 들어 박리(기계적 분열)에 의해 퇴적될 수 있고, 이는 본 기술 분야에서 잘 알려진 기술이다.
아래에 나열된 실험들에서 그래핀 및 보론 질화물이 벌크 결정으로부터 기계적으로 박리되었을지라도, 이러한 기술은 대규모 실행을 위하여 그다지 적합하지는 않다. 그래핀 및 보론 질화물 제조 공정들의 선택에 따라, 설명된 층 시퀀스는 서로의 상부에 직접 성장될 수 있거나, 또는 별도로 제조된 층들로부터 조립될 수도 있다. 예를 들어, 상기 그래핀층은 본 발명의 제2 측면에 따라 상기 제1 인캡슐레이션층 상에 퇴적될 수 있다.
유사하게, 상기 제2 인캡슐레이션층은 본 발명의 제2 측면에 따른 방법에 따라, 예를 들어 전구체 구조를 사용하여 상기 그래핀층 상에 퇴적될 수 있고, 상기 전구체 구조는 캐리어층 상에 위치한 상기 제2 인캡슐레이션층을 포함하며, 상기 방법은:
상기 제2 인캡슐레이션층이 상기 그래핀층을 마주 보도록(그에 따라 상기 캐리어층이 상기 그래핀층으로부터 반대 방향으로 보도록) 상기 그래핀층 상에 상기 전구체 구조를 퇴적하는 단계; 및
이후(즉, 상기 표면 상에 상기 전구체 구조를 퇴적하는 단계 이후에) 상기 제2 인캡슐레이션층으로부터 상기 캐리어층을 제거하는 단계를 포함한다. 상기 방법은 본 발명의 제2 측면에서 설명되거나 연관된 임의의 추가적인 단계들을 포함할 수 있다.
상기 방법은 바람직하게는, 상기 층들 중 어느 하나 또는 그 이상을 퇴적하는 단계 이후에(특히, 상기 그래핀층 및 상기 제2 인캡슐레이션층 중 어느 하나 또는 그 이상을 퇴적하는 단계 이후에), 예를 들어 어닐링에 의해, 예를 들어 대략 300℃와 동일한 온도에서 및/또는 아르곤-수소 분위기 내에서, 예를 들어 잔류물(residue) 및/또는 다른 오염물(contamination)을 제거하도록 상기 그래핀 헤테로구조를 세정하는 단계를 포함한다.
본 발명의 제2 측면은 전구체 구조를 사용하여 표면 상에 물질층을 퇴적하는 방법을 제공할 수 있고, 상기 전구체 구조는 캐리어층 상에 위치한 상기 물질층을 포함하며, 상기 방법은:
상기 물질층이 상기 표면을 마주 보도록(그에 따라 상기 캐리어층이 상기 표면으로부터 반대 방향으로 보도록) 상기 표면 상에 상기 전구체 구조를 퇴적하는 단계; 및
이후(즉, 상기 표면 상에 상기 전구체 구조를 퇴적하는 단계 이후에) 상기 물질층으로부터 상기 캐리어층을 제거하는 단계를 포함한다.
이러한 방식으로 상기 전구체 구조를 사용함에 의해, 상기 표면 상에 매우 얇은 물질층(예를 들어, 10 nm 또는 이하의 두께를 갖는 상기 물질층)을 정밀하게 퇴적하는 것이 가능하다.
상기 방법은 그래핀 헤테로구조를 형성하는 데 사용될 때 특히 유리하다. 따라서, 상기 방법은 그래핀 헤테로구조를 형성하기 위해 전구체 구조를 사용하여 표면 상에 물질층을 퇴적하는 방법일 수 있다. 상기 표면은 존재하는 그래핀 헤테로구조의 상기 표면일 수 있다. 본 발명의 제1 및 제2 측면들에서 설명된 상기 헤테로구조들과 연관되어 이러한 방법들이 어떻게 사용될 수 있는지에 대한 설명은 이미 제공되었다.
상기 방법은 그래핀 헤테로구조를 형성하기 위하여 물질층을 퇴적하는 통상의 기술들에 비하여 선호될 수 있는데, 이는 그래핀 헤테로구조를 형성하기 위하여 물질층을 퇴적하기 위한 통상의 기술들, 예를 들어 박리는 상기 층들을 정렬시키기 어렵게 할 수 있고, 및/또는 예를 들어 오염을 유발할 수 있기 때문이다.
상기 물질층은 그래핀 헤테로구조를 형성하기 위해 적합한 물질/두께로 형성될 수 있다. 예를 들어, 상기 물질층은 그래핀으로, 또는 육방정계 보론-질화물로 형성될 수 있다. 상기 물질층은 10 nm 또는 그 이하의 두께를 가질 수 있다.
상기 전구체 구조는 매우 얇고, 정교하며, 및/또는 유연할 수 있다. 따라서, 상기 표면 상의 상기 전구체 구조의 퇴적은 지지체(support), 예를 들어 금속 프레임을 사용하여 상기 전구체 구조를 집어 올리는(picking up) 단계를 포함할 수 있다.
정밀한 정렬을 얻기 위해, 상기 전구체 구조는 상기 표면 상에 퇴적되기 이전에, 예를 들어 대략 2 ㎛와 동일한 정확도를 가지며 상기 표면에 대하여 정렬될 수 있다.
상기 캐리어층은 임의의 적합한 기술, 바람직하게는 에칭에 의해 제거될 수 있다. 따라서, 상기 캐리어층은 바람직하게는 에칭 가능하도록, 예를 들어 용해성으로 선택된다. 상기 캐리어층은 폴리머일 수 있고, 예를 들어 폴리(메틸메타아크릴레이트)(poly(methyl methacrylate), "PMMA")일 수 있고, 이는 에칭에 의해 예를 들어 아세톤을 사용하여 제거될 수 있다.
상기 캐리어층의 제거는 잔류물 및/또는 다른 오염을 남길 수 있다. 따라서, 상기 방법은 바람직하게는, 상기 캐리어층을 제거하는 단계 이후에, 예를 들어 상기 구조를 어닐링함에 의해, 예를 들어 대략 300℃와 동일한 온도에서 및/또는 아르곤-수소 분위기 내에서, 예를 들어 잔류물 및/또는 다른 오염물을 제거하도록 상기 퇴적된 물질층을 포함하는 상기 구조를 세정하는 단계를 포함한다.
이미 전술한 것과 같이, 상기 방법은 본 발명의 제1 측면에 따른 방법으로 하나 또는 그 이상의 층들을 형성하기 위하여, 및/또는 본 발명의 제2 측면에 따른 방법으로 하나 또는 그 이상의 층들을 형성하기 위하여 사용될 수 있다.
상기 방법은 상기 표면 상에 상기 전구체 구조가 퇴적되기 이전에 상기 전구체 구조를 제조하는 단계를 포함할 수 있다.
상기 전구체 구조를 제조하는 단계는, 예를 들어:
희생 캐리어층(sacrificial carrier layer) 상에 상기 캐리어층을 퇴적하는 단계;
상기 캐리어층 상에 상기 물질층을 퇴적하는 단계; 및
상기 캐리어층 및 상기 물질층을 포함하는 전구체 구조를 상기 희생 캐리어층으로부터 분리시키도록 상기 희생 캐리어층을 제거하는 단계;를 포함할 수 있다.
상기 전구체 구조를 제조하는 단계는, 기판 상에 상기 희생 캐리어층을 최초로 퇴적하는 단계를 포함할 수 있고, 예를 들어 상기 기판 상에 상기 희생 캐리어층이 위치하는 동안 상기 캐리어층 및/또는 상기 물질층이 퇴적될 수 있다. 따라서, 상기 희생 캐리어층의 제거 단계는 상기 희생 캐리어층 및 상기 기판으로부터 상기 캐리어층 및 상기 물질층을 포함하는 전구체 구조를 분리할 수 있다.
여기서, 상기 기판의 사용은, 그 상부에 상기 캐리어층들 및 상기 물질층이 퇴적될 수 있는 최초의 표면을 제공하기 때문에 유리하다.
바람직하게는, 상기 희생 캐리어층은 상기 캐리어층이 저항성을 갖는 기술을 사용하여 제거된다. 더욱 바람직하게는, 상기 희생 캐리어층은 상기 캐리어층이 저항성을 갖는 물질(agent)을 사용한 에칭에 의해 제거된다. 상기 희생 캐리어층 및/또는 상기 캐리어층은 예를 들어 다른 에칭제들(etching agents)에 민감한 다른 폴리머들로 형성될 수 있다. 예를 들어, 상기 희생 캐리어층은 PMGI (polymethylglutarimide)로 형성되고, 상기 캐리어층은 PMMA (poly(methylglutarimide))로 형성될 수 있다. 따라서, 상기 희생 캐리어층은, 예를 들어 PMMA가 저항성을 갖는 약알칼리 용액을 사용하여 에칭에 의해 제거될 수 있다. PMMA는 이후 예를 들어 아세톤(acetone)을 사용하여 상기 물질층으로부터 제거될 수 있다.
본 발명의 제2 측면은 전술한 전구체 구조, 즉 캐리어층 상에 위치한 물질층을 포함하는 전구체 구조를 제공할 수 있다. 상기 전구체 구조는 전술한 임의의 특징들을 가질 수 있다.
본 발명의 제2 측면은 전술한 전구체 구조의 제조 방법을 제공할 수 있다. 상기 전구체 구조의 제조 방법은, 예를 들어:
희생 캐리어층 상에 캐리어층을 형성하는 단계;
상기 캐리어층 상에 물질층을 퇴적하는 단계; 및
상기 희생 캐리어층으로부터 상기 캐리어층 및 상기 물질층을 포함하는 전구체 구조를 분리시키도록 상기 희생 캐리어층을 제거하는 단계;를 포함할 수 있다.
본 발명의 제2 측면은 이러한 방법으로 형성된 중간 구조(intermediate structure)를 제공할 수 있고, 예를 들어 상기 중간 구조는 상기 희생 캐리어층 상에 위치한 캐리어층; 및 상기 캐리어층 상에 위치한 물질층;을 구비할 수 있다. 상기 중간 구조는 전술한 임의의 특징들을 가질 수 있고, 예를 들어 상기 희생 캐리어층이 상기 기판 상에 위치할 수 있다.
다른 측면에 있어서, 본 발명은 전술한 그래핀 헤테로구조를 포함하는 전자 회로 내에 사용되는 전자 부품을 제공할 수 있다. 상기 전자 부품은, 예를 들어 홀 프루브(hall probe); 예를 들어 도 41에 도시된 것과 같은 필드 효과 트랜지스터, 예를 들어 도 42에 도시된 것과 같은 트랜지스터; 예를 들어 도 51에 도시된 것과 같은 광감지기(photodetector)와 같은 광전소자(photovoltaic); 가변 커패시터(variable capacitor) 또는 RF 트랜지스터일 수 있다.
다른 측면에 있어서, 본 발명은 전술한 그래핀 헤테로구조를 포함하는 전자 소자를 제공할 수 있다. 상기 전자 소자는: 예를 들어 도 45에 도시된 것과 같은 액정 디스플레이; 예를 들어 도 51에 도시된 것과 같은 터치 스크린, 솔라셀, 스트레인 게이지 또는 가스 게이지일 수 있다.
여기서, "대략 동일한"은 바람직하게는 50%, 40%, 30%, 20%, 10%, 5%, 2% 또는 1% 이하의 퍼센트 차이(또는 "오류")가 존재하는 정도와 동일함을 의미한다.
본 발명은 또한 조합들이 명백히 불가능하거나 방지되도록 표현된 경우를 제외하면, 앞서 설명된 상기 측면들 및 선호되는 특징들의 임의의 조합을 포함한다.
본 발명은 다음의 도면들에 의해 설명될 것이다:
도 1a는 실험예 1과 관련되며, 그래핀-보론-질화물(GBN) 소자의 광학 현미경 사진이다.
도 1b는 실험예 1과 관련되며, 표준 4-프루브 형상 내에서 측정된 GBN 소자를 위한 배면 게이트 전압(back gate voltage) V g의 함수로서 σ을 나타낸다.
도 2a는 실험예 1과 관련되며, 도 1b에서와 동일한 소자를 위한 다양한 T에서의 벤드 저항을 나타낸다.
도 3a는 실험예 1과 관련되며, 고정된 n ∼ 6×1011 cm-2에서의 R B(n) 을 나타낸다.
도 3b는 실험예 1과 관련되며, 50 및 250 K에서 측정된 홀 저항 RH을 나타낸다.
도 3b(삽입도)는 실험예 1과 관련되며, 라운드진 모서리들에 대하여 이론적으로 발견된 RH(B) 을 나타낸다.
도 4a는 실험예 2와 관련되며, 다중층 샘플의 소자 개략도이다.
도 4b는 실험예 2와 관련되며, 다중층 샘플의 광학 이미지이다.
도 4c는 실험예 2와 관련되며, 양자 커패시턴스에 관한 실험 결과들(원들) 및 다른 스페이서 두께들을 위한 시뮬레이션들(실선들)을 나타낸다.
도 5a는 실험예 2와 관련되며, 대칭의 경우에 대하여 중간층 전압의 함수로서 드래그(drag)(실선)를 나타낸다.
도 5b는 실험예 2와 관련되며, 비대칭의 경우에서의 드래그 저항을 나타낸다.
도 5c는 실험예 2와 관련되며, 배면 게이트 전압의 함수로서 R drag을 나타낸다.
도 6은 실험예 2와 관련되며, 다른 V int을 위한 드래그 저항의 온도 의존성을 나타낸다.
도 6(삽입도)은 실험예 2와 관련되며, 세 가지 다른 온도들에서의 R drag(V int)을 나타낸다.
도 7은 실험예 2와 관련되며, R drag(n)을 대수 스케일(logarithmic scale)로 나타낸다.
도 8 내지 도 54는 여기 개시된 발명들과 관련된 정보 슬라이드들이다.
실험예 1: 상온에서 캡슐화된( encapsulated ) 그래핀 내의 마이크로미터 스케일 탄도성 이동( ballistic transport )을 위한 직접적 증거
육방정계 보론 질화물 내에 캡슐화된 그래핀으로부터 만들어진 소자들은 확연한 음의 벤드 저항(bend resistance) 및 이상홀 효과(anomalous Hall effect)를 나타내며, 이들은 광범위한 캐리어 농도들을 위한 마이크로미터 스케일에서의 상온 탄도성 이동의 직접적인 결과들이다.
그래핀을 위한 새로운 현상들 및 어플리케이션들을 위한 연구에서 일반적으로 전하 캐리어 이동도 μ에 의해 특징지어지는 전자적 품질을 지속적으로 향상시키는 것이 중요함을 인식한다. 산화된 실리콘 웨이퍼의 상부에서 기계적 분열에 의해 얻어진 그래핀은 일반적으로 μ ~10,000 cm2V-1s-1을 나타낸다. 전형적인 캐리어 농도들 n ∼ 1012 cm-2에서, 이러한 품질은 100 nm 범위를 갖는 평균 자유 행로 l = (h/2e)μ(n/π)0.5로 변환되고, 여기서 h는 플랑크 상수이며, e는 전자 전하이다. 반면에, 그래핀 내의 외적 산란이 제거된다면, 이들의 상온(T)에서의 이동도는 약한 전자-포논 상호작용에 기인하여 ~200,000 cm2V-1s-1에 도달할 수 있다. 그래핀 내에서 얻어지는 μ가 1 ㎛에 접근할 수 있다는 것이 보고된 바 있기는 했지만, 이러한 스케일에서의 탄도성 효과들은 실제로 아직까지 보고된 적이 없다.
본 실험에서, 두 개의 hBN 결정들 사이에 샌드위치된 그래핀으로부터 형성된 소자를 기술하도록 한다. 이러한 소자들은 벤드 형상(bend geometry) 내에서 측정된 음의 전달 저항(transfer resistance)으로부터 직접 입증된 것과 같이, 1 ㎛ 이상의 상온 탄도성 이동을 나타낸다. 낮은 n ~1011 cm-2에서, 게이트 전압에 대한 응답으로부터 결정된 것과 같이, 소자들은 상온에서조차 이동도 μ > 100,000 cm2V-1s-1를 나타낸다. 또한, n의 증가와 함께 l은 지속적으로 성장하며, 더 높은 n ∼ 1012 cm-2에서, 소자들의 종방향 전도도(longitudinal conductivity) σ가 벌크(bulk) 내에서의 산란에 의해서보다는 이들의 폭 w ∼ 1 ㎛에 의해 제한됨을 발견하였다. 벤드 저항 R B의 측정들로부터, 캡슐화된 그래핀이 낮은 온도에서 μ ~500,000 cm2V-1s-1l ∼ 3 ㎛ (n ∼ 1012 cm-2에서)을 나타낼 수 있음을 추정하며, 이는 가장 품질이 좋은 매달린 소자들과 경쟁한다. 게다가, 캡슐화는 그래핀이 환경에 영향받지 않도록(insusceptible)하며, hBN을 초박형 상부 게이트 유전체로서 사용할 수 있도록 한다.
이후에 그래핀-보론-질화물(graphene-boron-nitride, GBN) 헤테로구조들로 언급될 연구된 샘플들은 다음의 다단계 기술을 사용하여 제조되었다. 우선, 상대적으로 두꺼운 (~10 nm) hBN 결정들이 산화된 실리콘 웨이퍼(SiO2 100 nm)의 상면 상에 기계적으로 퇴적되었다. 이후, 서브밀리미터(sub-mm)의 그래핀 결정립들(crystallites)이 다른 기판 상에서 분열(cleavage)에 의해 제조되고, Dean, C. R.; Young, A. F.; Meric, I.; Lee, C.; Wang, L.; Sorgenfrei, S.; Watanabe, K.; Taniguchi, T.; Kim, P.; Shepard, K. L.; Hone, J.의 "Boron nitride substrates for high-quality graphene electronics" (Nature Nano . 2010, 5, 722-726)에 설명된 것과 유사한 정렬 공정들을 사용하여 선택된 hBN 결정의 상면 상에 전달되었다.
전자-빔 리소그래피 및 산소 플라즈마 에칭이 그래핀 홀 바들(Hall bars)(도 1 및 2의 그림 참조)을 정의하는 데 채용되었다. hBN 상에 그래핀을 퇴적하는 것은 트랩된 흡착물들(짐작컨대 탄화수소들)을 포함하는 다수의 "버블들"을 유발하였고, 만약 이러한 소자의 활성 부분 내에 존재한다면, 이러한 버블들은 상당한 전하 불균일을 유발한다. 이러한 버블들로부터 자유로운 영역 내부에 중심 와이어를 맞추려고 노력하였으므로, 이는 획득 가능한 w을 ~1 ㎛로 제한하였다.
제2 hBN 결정(~10 nm 두께)은, 그래핀 홀 바를 캡슐화하며 콘택 영역들은 금속(Au/Ti) 콘택들의 퇴적을 위하여 열린 채로 놓여지도록 주의 깊게 정렬되었다. 일부 소자들에서, 상부 hBN 결정은 국부적인 게이트를 위한 유전체로 사용되었다. 각각의 전달 단계 이후에, 상기 소자들은 폴리머 잔류물들 및 다른 오염물을 제거하기 위해 아르곤-수소 분위기 하에서 300℃에서 어닐링되었다.
도 1a는 GBN 소자들 중 하나의 광학 현미경 사진이다. 플라즈마 에칭은 차등 간섭 대비(differential interference contrast)를 사용하여 시각화될 수 있는 수 나노미터 높이의 hBN 메사(mesa)를 가져왔다. 메사의 가시성(visibility)을 향상시키기 위하여, 등고선(contour)이 얇은 회색 선들에 의해 도시된다. 비스듬한 점선은 상부 hBN 결정의 에지를 나타낸다. 도 1b는 두 개의 온도에서 측정된 σ(V g)을 나타낸다(실선 커브). 점선 커브들은 Landauer-Buttiker 식 및 w = 1 ㎛에서 양자선(quantum wire)을 통한 투과 확률의 수식 모델링을 사용하여 계산된 σ이다. 계산들에서, 확산성 경계 산란(diffusive boundary scattering)을 가정하고, 230 및 4K에서 각각 벌크 그래핀 내의 고유의 평균 자유 행로(intrinsic mean free path) l i = 1.5 및 3 ㎛을 가정하며, 이들은 아래 설명된 것과 같이 R B의 측정으로부터 추론된 값들이다.
도 1b는 표준의 4-프루브 형상에서 측정된, GBN 소자에서의 배면-게이트 전압(back-gate voltage, Vg)의 함수로서 σ을 나타낸다. σ의 최소값은 V g ∼ -0.1V에서 일어나며, 이는 외적 도핑이 거의 없음을 가리킨다(~1010 cm-2). 작은 정공(hole) 농도들 n ~1011 cm-2에서, σ(V g)의 기울기들은 4K 및 상온에서 각각 μ ∼ 140,000 및 100,000 cm2V-1s-1을 얻는다(낮은 n의 μ는 전자들에 대하여 약 30% 더 낮다). 이러한 값들은 측정된 홀 이동도(Hall mobility)와 일치한다. 일반적으로, 낮은 n에서, GBN 소자들은 20,000 및 150,000 cm2V-1s-1 사이의 μ를 나타냈으며, 대부분의 경우에서 약 ∼ 100,000 cm2V-1s-1인 경향이 있다. 도 1b에서 주목할 만한 다른 특성은 σ(V g)의 상대적으로 약한 온도 의존성인데, 이는 전자-포논 산란이 이러한 품질을 갖는 그래핀 내에서 중요한 역할을 담당하기 시작할 것으로 기대되기 때문에 놀라운 결과이다. 또한, σ(V g)의 강한 부선형(sublinear) 거동은 4-프루브 형상 내에서 측정된 그래핀에 대하여 일반적이지 않다. 아래 나타난 바와 같이, 이러한 특성들은 경계 산란에 의해 제한되는 전자 이동과 관련되며, 이에 따라 l ~ w 일 때 σ = 2e 2/h(k F l) ∝ n 1 /2 V g 1 /2이고, 따라서 온도에 약하게 의존한다. 소자들(~3 ㎛ 길이)을 통한 투과 확률(Tr)을 추정한다면 경계 산란의 중요성이 또한 인식될 수 있다. 이것을 위하여, 양자 컨덕턴스(quantum conductance)를 위한 표준 Landauer-Buttiker 식 G =(4e 2h)(k F w)Tr은 높은 n에서 Tr 0.3 - 0.5을 얻으며, 이는 유사-탄도성 이동(quasi-ballistic transport)을 의미한다.
GBN 벌크의 전자 품질에 대한 추가 정보를 얻기 위하여, 벤드 저항(R B)을 연구하였다. 이를 위하여, 콘택들(2 및 1) 사이에 전류 I 21를 인가하고, 프루브 3 및 4 사이의 전압 V 34을 측정하였으며(도 2를 참조), 이에 의해 R B = R 34 ,21 = V 34 / I 21를 얻었다. 다른 벤드 구성들(예를 들어, R 14 ,23R 32 ,14)은 유사한 R B(V g)를 얻었다. 확산성 전도체(diffusive conductor)의 경우에, R Bln2/πσ와 동일하여야 한다. van der Pauw 식은 확산 근사법(diffusive approximation)을 사용하여, 표준 품질의 그래핀 내의 R B(V g)을 정확하게 기술할 수 있다. 그러나, 수식체계(formalism)는 본 실험의 높은 μ의 소자들 내에서 전혀 맞지 않는다. 실제로, R B는 음의 값이 되고, 이는 콘택 2로부터 주입된 대부분의 전하 캐리어들이 산란되지 않고 콘택 4에 도달할 수 있음을 나타낸다. 반직관적인 음의 저항은 GaAlAs 헤테로구조들에 기초한 높은 μ의 2차원 가스들 내에서 관찰되었고, l i 가 벌크 내에서의 평균 자유 행로일 때 l i w을 요구하였다. 이는 아마도 불충분한 품질에 기인하여 이전에는 가능하지 않았던 전하 캐리어들의 탄도성 전파(ballistic propagation)를 나타낸다.
도 2a는 도 1a에서와 동일한 소자에 대하여 다양한 T에서의 벤드 저항을 나타낸다. 바닥으로부터 상부까지의 커브들은 각각 2, 50, 80, 110, 140, 200 및 250K에 대응된다. 점선 커브는 σ(V g) 및 van der Pauw 식을 사용하여 계산된 R B이다. 도 2b(삽입도)는 홀 크로스들(Hall crosses) 중 하나의 원자력 현미경 사진(atomic force micrograph)을 나타낸다. 이러한 소자 폭에 의해 제공되는 스케일은 w ∼ 1 ㎛이다. 도면들은 벤드 측정 형상 및 이후에 마이크로제조 단계에서 도선들 중 하나를 가로질러 퇴적되는 좁은 상부 게이트(적색)을 개략적으로 도시한다. 도 2b(메인 부분)는 이러한 상부 게이트를 구비하는 소자를 위한 R B(n)를 도시한다. 음의 값은 추가적인 배리어를 생성하고 전자들을 반사하는 상부-게이트 전압 V tg을 인가함에 의해 억제될 수 있다.
도 1b에서와 같은 표준 형상 내의 측정과는 대조적으로, 도 2a에서의 R B 는 매우 강한 온도 의존성을 나타내며, 이는 높은 μ의 그래핀을 위하여 기대되는 것과 일치한다[8]. 이러한 추가적인 포논 산란에도 불구하고, R BT ≤ 250 K 인 모든 경우에 대하여 높은 n에서 음의 값을 유지하며, 확산성 영역(diffusive regime)(도 2a의 점선 커브) 내에서 기대되는 게이트 의존성에 접근하지 않는다. 이러한 관찰은 상온에서 l i > w ∼ 1 ㎛을 얻으며, 이러한 조건은 음의 R B 관찰을 위하여 필수적이다. R B 의 강한 온도 의존성은 또한 온도 감소에 따라 l i 이 실질적으로 증가함을 의미한다. 홀 크로스를 통한 탄도성 이동을 위한 보충적인 증거는 전위 도선들(potential leads) 중 하나를 가로질러 배치되는 추가적인 배리어를 구비하는 소자들로부터 얻어진다(도 2b). 전압이 좁은 상부 게이트에 인가될 때, 전위 배리어는 이러한 크로스 내부로 캐리어들을 다시 반사하고, 이에 따라 음의 R B을 억제하였다. 또한, 선형 의존성 σ ∝ V g 으로부터 μ을 ~140,000 cm2V-1s-1로 결정할 수 있는 낮은 n 영역에서(|V g| < 0.5 V), 기대한 것과 같이 R B는 양의 값으로 유지됨을 주목할 필요가 있으며, 이는 대응되는 l = (h/2e)μ(n/π)0.5 ≤ 0.5 ㎛ 이 음의 R B을 유발하기에는 불충분하기 때문이다.
GBN 헤테로구조들 내의 마이크로미터 스케일의 탄도성 이동을 설명하기 위하여 도 3b는 고정된 V g에서(이 경우 +3 V) 그래핀에 수직하게 인가되는 자기 필드 B의 함수로서 R B를 나타낸다. 예상된 대로, 주입된 전자들이 B에 의해 구부러지고 더 이상 탄도성으로 반대 콘택에 도달할 수 없으므로, 증가하는 B에 따라 R B의 부호가 변경된다. 도 3a에서 특성 필드(characteristic field) B 0는 ~0.1 T 이고, 이는 사이클로트론 궤도(cyclotron orbit)의 반지름 r c = h(πn)1/2/eB ∼ 1 ㎛에 대응되며, 즉 w와 동일하며 이론과 일치한다(이 경우 n ∼ 6×1011 cm-2). 게다가, 탄도성 이동은 홀 저항 R H의 변칙적 거동을 유발할 것이 예상되며, 이에 따라 더 이상 B의 선형 함수가 아니다. 실제로, 도 3b는 소자들이 동일한 특성 B 0에서 주목할 만한 킹크(kink)를 갖는 비선형의 R H(B)을 나타냄을 도시한다. 이러한 변칙성(anomaly)은 일반적으로 최종 플래토(plateau)로 언급되며, 확산성 시스템들에서는 관찰되지 않는다. 킹크는 상온에서 거의 사라져(도 3b) 확산성 영역에 더욱 근접하였음을 나타낸다. R H(B)의 함수적인 형태는 홀 크로스들의 정확한 형상에 강하게 의존하며, 본 발명의 소자들의 경우와 같이(도 2b 내의 이미지를 참조), 크로스가 더욱 날카로운 모서리들을 구비할 때 변칙성은 중요하지 않게 된다.
음의 R B, 그 자기 필드 거동, R H에서의 변칙성 및 상부 게이트의 영향은 홀 크로스들에서 전하 캐리어들이 산란 없이 탄도성으로 반대쪽 도선에 도달할 수 있음을 명백하게 입증한다. 이는 큰 음의 R B 이 관찰되는(|n| ≥ 2×1011 cm-2), 모든 |V g| > 1 V에서 1 ㎛보다 긴 l을 얻는다. 충분히 큰 값의 l을 알아보기 위하여, 매달린 소자들[4] 및 BN 상의 그래핀에서, 서브 마이크론 l[4]로 변환될 수 있는 낮은 n ~1011 cm-2에서만 매우 높은 이동도 μ가 보고되었고, l ∼ 1 ㎛은 낮은 온도에서 백만 μ을 갖는 매달린 소자들 내에서만 얻어졌다는 점을 언급하도록 한다.
도 3은 전기 필드 내의 탄도성 이동과 관련된다. 도 3a는 고정된 n ∼ 6×1011 cm-2에서의 R B(B)을 나타낸다. 온도는(바닥으로부터 상부 커브들까지 각각) 50, 80, 110, 140, 200 및 250K 이다. 삽입도는 당구공 모델[7]을 사용하여 홀 크로스에 대하여 계산된 R B(B)이며, 본 발명의 그래핀 소자들 및 전술한 n의 경우들에 대하여 스케일되었다. 도 3b는 50 및 250K에서 측정된 홀 저항 RH을 나타낸다. 도 3b(삽입도)는 라운드진 모서리들에 대하여 이론적으로 찾아지고, 본 발명의 경우를 위하여 스케일된 R H(B)을 나타낸다. 삽입도 내의 적색 선은 확산성 한도(limit)를 나타낸다.
l i > w의 경우에, 경계 산란은 σ가 그래핀의 벌크 품질에만 약하게 의존하도록 만들며, 위와 같이 l i 이 단지 > 1 ㎛인 경우보다 더 나은 추정값을 얻기 위하여, 수치적 시뮬레이션들을 사용하였다. 확산성 경계 산란을 가정하며, 당구공 모델(Beenakker, C. W. J.; van Houten, H.의 "Billiard model of a ballistic multiprobe conductor" Phys . Rev . Lett . 1989, 63, 1857-1860)을 사용하여 R B를 계산하였다. 산란이 정반사성(specular)으로 가정된다면, 계산된 R B는 실험적으로 관찰된 큰 음의 값들에 도달할 수 없다. 이는 에칭된 그래핀 에지들이 일반적으로 거칠고 확산적으로 산란된다는 일반적인 예상들에 일치한다. 확산성 경계 산란은 탄도성 와이어의 σ를 감소시키지만(투과 확률이 감소), 시준(collimation) 효과들에 기인하여 R B를 더욱 음의 값으로 만든다. 이는 정공들을 위하여 더 높은(더욱 탄도성인) σ를 나타내고, 전자들을 위하여 더욱 음의 R B를 나타내거나, 그 반대(비교. 도 1 및 도 2)를 나타내는 실험과도 일치한다. 이러한 비대칭성은 전자들을 위한 경계 산란 내의 확산성의 정도가 더 큰 것에 기인할 수 있고, 이는 상기 경계의 전자-정공 대칭성을 파괴하는 추가적인 전하를 암시한다. 확산성 산란의 가정 하에서, |n| > 2×1011 cm-2 (|V g| > 1 V)에 대하여, 측정된 R B는 상온에서 l i ∼ 0.5 ㎛를 얻고, 50K 이하에서 l i ∼ 3 ㎛를 얻는다. 정확한 값들이 수치 모델링을 사용하고 확산성 경계들을 가정하여 추론되었을지라도, 이러한 큰 l i는 큰 음의 R B 및 이들의 강한 온도 의존성을 모두 정성적으로 설명하는 데 필수적이다(예를 들어, l i ∼ 1 ㎛은 이러한 관찰들과는 부합되지 않을 것이다). 추론된 l i는 또한 σ의 거동 및 이의 약한 온도 의존성을 이해하도록 하며, 도 1b 내의 점선 커브들은 동일한 모델 및 변수들 내에서 계산된 σ(V g)을 나타낸다.
최종적으로, R B 가 가장 음의 값에 도달하는 n ∼ 4×1011 cm-2 에 대하여, l i ∼ 3 ㎛은 고유 이동도 μ ~500,000 cm2V-1s-1임을 암시한다는 것을 주목할 것이다. 이는, 전하 불균일성이 상당하게 유지되는 현저히 낮은 n ∼ 1×1011 cm- 2 에서 필드 효과로부터 얻어지는 μ ~150,000 cm2V-1s- 1와 일치한다. 실험과 일관되게, 후자의 영역은 l i ≤ 0.5 ㎛에 대응되며, 음의 R B 값을 허용하지 않는다. 표준 필드-효과 측정들을 사용하여 높은 n에서의 전술한 μ을 확인하는 것은 w > 5 ㎛인 GBN 소자들을 요구할 것이며, 이는 전하 불균일성을 유발하는 전술한 버블들 때문에 지금까지는 달성할 수 없었던 것이다.
결론적으로, hBN 내에 캡슐화된 그래핀은 저온에서 큰 음의 전달 저항 및 ~3 ㎛을 초과하는 평균 자유 행로를 갖는 강건한 탄도성 이동을 나타낸다. 중립점(neutrality point)으로부터 벗어나, (1011 cm-2 이상의 캐리어 농도들에 대하여) 1 ㎛ 폭의 소자들의 종방향 전도도는 샘플 경계들에서의 확산성 산란에 의해 제한된다. 도시된 그래핀-보론-질화물 헤테로구조들은 앞서 보고된 소자들에 대하여 더욱 향상되고, 기판 상의 그래핀을 위한 백만의 이동도들을 달성하기 위한 방법을 보여준다.
실험예 2: 약하지 않게 상호작용하는 이중층 BN - 그래핀 헤테로구조들 내의 쿨롱 드래그( Coulomb Drag )
본 실험에서는 다중층 보론 질화물/그래핀 헤테로구조들의 제조를 살펴본다. 개발된 기술은 캐리어 이동도를 10 m2/Vs 만큼 높게 유지하는 한편 두 개의 육방정계 BN 결정들 사이에 그래핀을 캡슐화하는 것을 가능하게 했다. 두 개의 근접하게 위치하고, 독립적으로 콘택이 연결된 그래핀 층들 사이의 이동 연구들의 결과들이 개시된다. 작은 층간 분리(interlayer separation)에 기인하여, 쿨롱 드래그는 이전에 연구되었던 약한 상호작용 영역(weakly interacting regime)의 범위를 벗어나는 비이상적인 거동을 나타낸다.
수년간의 적극적인 이동 연구들 이후에도 그래핀 내의 전자-전자 상호작용들에 대하여 알려진 바가 거의 없다. 시트 저항에 대한 적은 기여에 기인하여, 통상적인 트랜지스터 구조들 내의 e-e 상호작용의 직접적 관찰들은 복잡한 분석을 요구한다. 두 개의 근접하게 위치한 그래핀 플레이크들의 이동 특성들의 관찰은, 예를 들어 엑시튼 응축을 포함하는 새로운 상호작용 현상의 다양성에 해결의 빛을 비출 수 있다. 전자 드래그가 두 개의 2-차원 전자 가스들의 전자 밀도 변동들 사이의 산란에 의해 유발되기 때문에, 이는 층내 여기들의 밀도 및 층간 전자-전자 상호작용들의 탐색기이다.
본 실험에서는, 고품질 BN/그래핀 헤테로구조들에 대하여 보고하고, 이들의 이동 특성들에 대하여 연구한다. GaAs/AlGaAs 이중 양자 우물 헤테로구조들(double quantum well heterostructures)로의 유추(analogy)에 의해, 본 실험의 샘플들 내에서 드래그 효과를 분석한다. 그러나, GaAs 샘플들에서 두 개의 양자 우물들 사이의 상기 스페이서는 누설 전류들에 의해 약 ~7.5 nm로 제한되고, 양자 우물 자체의 크기가 일반적으로 ~15 nm이며, 이는 2DEG 중심들 간의 거리를 적어도 20 nm로 만든다. 본 발명은 비교할 만한 GaAs/AlGaAs 헤테로구조들의 경우에서보다 두 개의 그래핀 층들이 한 자리수 크기만큼 더 가깝게 위치하는 것을 가능하게 하며, 이러한 그래핀 층들은 오직 수 나노미터 두께의 BN 결정에 의해 분리되는 한편 누설 전류들이 사라질 정도로 작게 유지된다. 두 층들 사이에 전압을 인가함에 의해 2×1012 만큼 높은 캐리어 농도들에 도달할 수 있었다. 따라서, 주로 바닥 층에 영향을 주는 통상적인 Si 배면-게이트와 결합되어, 상부층의 농도(nt) 및 바닥층의 농도(nb)가 독립적으로 조절될 수 있다. 보고된 기술의 다른 장점은 그래핀 층들이 화학적으로 불활성이고, 원자적으로 편평한 육방정계 보론 질화물 시트들에만 접촉하고 있다는 점에 기인하여, 상온에까지 샘플들의 높은 이동도를 갖는다는 점이다. 화학적으로 불활성이며 원자적으로 편평한 육방정계 보론 질화물 시트들의 사용은 그 전체로서 본 발명의 주요한 특징이며, 본 실험의 성공 내에서만 중요한 요인은 아니다.
샘플 제조는 표준 기계적 박리 기술(standard mechanical exfoliation technique, PNAS)을 사용하여 Si/SiO2 웨이퍼의 상부에 보론 질화물 결정들을 퇴적하는 데서 시작한다. 이후 깨끗하고 균일한 BN 플레이크를 선택하고, 그 상부에 큰 그래핀 결정을 전달한다. 이러한 그래핀 플레이크가 산소 플라즈마 에칭을 사용하여 홀 바(Hall bar)로 형상화된 이후에, 몇 개 층 두께의 BN 스페이서가 그 상부에 다시 전달된다. 스페이서가 홀-바 구조만을 커버하고, 그래핀 "도선들(leads)"을 커버하지 않도록 정렬된다(도 4a 참조). 최종적으로, 상부 그래핀 층이 전달되고, 이후 표준 콘택 퇴적이 뒤따른다. 바닥부 플레이크의 일부분이 아직도 노출되어(open) 있기 때문에, 하나의 전자빔 리소그래피 구동 내에서 양 층들에 대한 콘택들이 만들어질 수 있다. 상부층은 또한 바닥층의 메사 구조를 따라 주의깊은 에칭에 의해 형상화될 수 있다. 전달의 각각의 단계에 앞서, 표면을 세정하기 위하여 수 시간동안 Ar/H2 내에서 300℃ 어닐링이 수행된다.
도 4a는 다중층 샘플의 소자 개략도이다. 도 4a에 도시된 층 순서는 다음과 같다: 두꺼운 BN 하지층(underlayer)(청색), 바닥부 그래핀(회색), 얇은 BN 스페이서(적색) 및 상부 그래핀층(짙은 회색).
도 4b는 다중층 샘플의 광학 이미지이다. 적색선은 BN 스페이서의 에지들을 나타낸다. BN 상의 그래핀이 이러한 조건들에서 사라지는 콘트라스트(contrast)를 갖더라도, BN 하지층의 부분적인 에칭에 의해 바닥부 홀-바는 관찰될 수 있다. 스케일바는 5 ㎛이다.
도 4c는 양자 커패시턴스에 대한 실험 결과들(원들) 및 다른 스페이서 두께들에 대한 시뮬레이션들(실선들)을 나타낸다.
전달 공정은 Si/PMGI/PMMA 스택 상에 표준 플레이크를 퇴적하고, 및 뒤따라 약알칼리 용액 내에서 PMGI 완화층(release layer)을 에칭함에 의해 PMMA 막을 리프트오프(lift-off)하는 것을 포함한다. 플레이크를 구비한 상부 PMMA 표면은 이러한 공정 동안에 마른 채로 유지된다. 이후, 상기 막은 지지체(금속 링) 상에 집어 올려지고, 타겟 기판 상으로 상면이 바닥을 향하도록(top-down) 정렬되어 놓여진다. 정렬은 ~2 ㎛의 정확성을 갖는 광학 마스크 정렬기를 사용하여 수행된다. 전달 이후에, PMMA 캐리어 막은 아세톤 내에서 용해된다. 전달된 플레이크의 어닐링은 종종 유기 및 가스 종들의 미세 버블들의 형성을 수반하며, 따라서 이러한 버블들 사이에 홀-바를 맞추기 위해 리소그래피가 수행된다.
2, 2.8 및 3.6 nm의 다른 스페이서 두께들(d)을 갖는 세 가지 샘플들에 대하여 연구하였다. 샘플들이 매우 유사한 거동을 보임에도 불구하고, 현저한 누설 이슈들이 없는 더 높은 캐리어 농도들을 얻기 위하여, 여기 나타낸 결과들 대부분은 더욱 두꺼운 소자 상에서 측정되었다. BN 중간층(interlayer)를 통한 누설은 작은 바이어스들에서는 감지되지 않으며(>1 GΩ), 가장 두꺼운 소자에 대하여 0.6 V에서 ~ 1 nA까지 지수적으로 상승한다. 소자 표면의 AFM 연구들은 이러한 층들이 편평하며 1 Å 이하의 RMS 거칠기를 가지며, 균일하게 위치함을 확인한다. 각각의 구조는 바닥층에 10 개의 콘택들 및 상부층에 6 개의 콘택들을 구비한다. 바닥층의 캐리어 이동도(15 m2V-1s-1 까지)는 상부층의 캐리어 이동도(2.5 - 5 m2V-1s-1)보다 우수하다.
층간 스페이서의 우수한 품질은 전하 밀도를 조절하기 위하여 그래핀층들 사이에 전압 V int을 사용할 수 있도록 한다. 바닥층에 주로 영향을 주는 배면 게이트와 함께, 상부(nt) 및 바닥부(nb) 층 농도들의 다른 조합들이 달성될 수 있다. 그러나, 캐리어 밀도는 더 이상 전압 V int의 선형 함수가 아니다.
이를 연구하기 위하여, 소자들의 커패시턴스가 연구되었다(도 4c). 이는 홀 효과(Hall effect): n = eB / R H  (여기서 B는 자기장, R H 는 홀 저항이다)로부터의 전하 캐리어들의 농도 n(V inter)를 측정함에 의해 수행되었다. 이후, 커패시턴스(단위 면적당)는 미분에 의해 얻어졌다: C = edn / dV inter. 이러한 방법은 그래핀 시트 내에 한 가지 종류의 캐리어들이 존재하는 경우에만 유효하다(즉, NP에 너무 가깝지 않은 경우). 도 4c에 나타낸 결과들은 C가 금속 플레이트들을 구비하는 커패시터에 대하여 예상되는 것과 같이 상수가 아님을 보여준다. 이러한 편차는 그래핀 내의 전하 캐리어들의 낮은 농도로부터 유래하며 직렬 커패시턴스로 작용하는 양자 커패시턴스 Cq 로부터 기여되기 때문이다. T = 0에서 무질서화(disordering)을 무시할 때,
Figure 112013094880939-pct00001
이며, 이 때 vF = 1.1×106 m/c 는 페르미 속도(Fermi velocity)이다. 총 커패시턴스는 C = (2 / C q  + d / εε 0 )-1 이며, 여기서 BN의 유전상수 ε= 4.8이고, 인수 2는 그래핀으로 형성된 두 개의 플레이트들을 구비한 것에 기인한다. 두께를 유일한 피팅 변수(fit parameter)로 사용하여 d ~ 4 nm를 얻었으며 이는 AFM 측정들의 결과와 일치한다.
여기서, vF를 1.1×106으로 취했을 때, ε= 4.8는 AC 값이다.
2DEG들이 아주 근접하므로, 각각의 층의 전자 밀도에서의 변동들 사이의 산란 현상들(scattering events)에서 모멘텀 전달이 일어난다. 구동 전류 Ia를 이러한 층들 중 하나에 통과시키는 것은(능동) 다른 층 내에 생성되는 드래그 전류(수동)를 유발한다. 두 개의 전류들은 양 층들이 동일한 캐리어 종류(n-n, p-p)를 가지는 경우에 동일한 방향을 가지며, n-p (p-n) 구성의 경우에 반대 방향을 갖는다. 따라서, 오픈 회로 구성에서의 드래그 저항(R drag = V p / I a)은 n-n (p-p) 경우에 음의 값이고, p-n (n-p)의 경우에 양의 값이며, 층들 중 하나가 0의 평균 농도를 갖는 경우에 0이다.
본 출원의 소자들 내에서 관찰되는(추정값) 무시할 수 있는 고유 도핑(intrinsic doping)에 기인하여, 0의 게이트 전압은 양 층들을 위한 E F = 0을 유발한다. 이후, 일정한 전압 V int이 상부층에 인가되고(바닥층은 그라운드된다), 반대 부호들의 동일한 전하 밀도를 생성한다(n = n t = -n b). 능동 및 수동 층들의 교환(swapping)이 드래그 저항을 현저히 변화시키지는 않을지라도(5% 이내), 드래그 측정들을 위하여 바닥층은 능동층으로, 상부층은 수동층으로 사용된다. 기대되는 것과 같이, 측정된 드래그 저항은 구동 전류(20K 이상에서 0.5 μA까지)에 독립적이며, AC/DC 구성들 모두에서 동일하다.
도 5a는 대칭인 경우 n = n t  = - n b 에 대하여 층간 전압의 함수로서 드래그(실선)를 나타낸다. 점선은 B = 0.5T에서의 상부층을 위한 R xy를 나타낸다(동일한 V int 스케일이며, 수직 스케일은 도시되지 않음). 수평의 점선은 R xy = 0을 나타낸다. 다이어그램들은 각각 바닥층 및 상부층 내의 페르미 에너지를 나타낸다. T = 124K 이다.
도 5b는 비대칭 경우에서의 드래그 저항을 나타낸다: 양 층들 내에 동일한 종류의 캐리어들의 경우 음의 값이며(검은 커브-정공들, 붉은 커브-전자들), p-n (n-p) 구성의 경우 양의 값이다. 다이어그램들은 청색 커브에 관련된다. T = 124K 이다.
도 5c는 다른 V int에 대하여 배면 게이트 전압의 함수로서 R drag을 나타낸다. T = 110K이다. 다이어그램들은 흑색 커브에 관련된다.
도 5a는 층간 전압 V int의 함수로 측정된 R drag을 나타내며, 여기서 V back = 0, 즉 n = n t  = - n b 이다. 전자 중립(electro-neutrality, EP)점에서(V int = 0), 공간적인 불균일성은 그래핀을 랜덤한 열적으로 희미해진(smeared) 전자-정공 웅덩이들(puddles)의 시스템으로 나누고[Yacoby], 평균 R drag은 0에 접근한다. 더욱 균일한 농도가 성장할수록, R drag은 급격히 상승하며, 최대값에 도달하고, 이후 층간 상호작용의 차폐 유도된 약화(screening induced weakening)에 기인하여 감소한다.
V int에서의 불균일한 영역이 얼마나 큰지 추정하기 위하여, 이동도가 더 낮은 상부층에 대한 R xy을 측정하였다(도 5a의 점선). R xy의 최대값 및 최소값은 균일한 농도 영역으로부터의 교차점에 대응되며, 불균일한 영역까지는 R xy는 1/n로 감소하고, 여기서 유한한 온도 및 전위 무질서도에 기인하여 두 종류들의 캐리어들이 존재한다. V int = ±0.05 V에서의 수직한 점선들에 의해 표시된 이들의 위치들은 드래그 저항 R drag(플롯 내에서 수직한 점선들에 의해 표시된)의 피크들과 거의 정확히 매치된다. 따라서, R drag(V int)의 중앙 딥(deep)은 낮은 에너지들에서의 가스 불균일성과 직접적으로 관련되어 있다고 믿어진다.
유한한 배면 게이트 전압 V back이 인가될 때, 양 층들은 모두 동일한 종류의 캐리어들을 가지며: 도 5b에 도시된 것과 같이 드래그 저항은 음의 값이다. V int를 도입하는 것은 하나의 플레이크 내에서 농도를 증가시키며, 다른 하나에서는 고갈시킬 것이다. 결국, 이러한 층들 중 하나를 위한 EN 점은 페르미 레벨에 매치될 것이고, - 이 지점에서 R drag은 0을 통과하여 부호가 바뀔 것이다. 이러한 변환의 크기는 다시 한번, 무질서도와 관련된다. 층들 내의 이동도가 달라지기 때문에, 두 개의 변환들은 대칭적이지 않다.
드래그 저항은 또한 V back의 함수로서 측정될 수 있다. 도 5c는 캐리어 종류들의 다른 조합들에 대한 측정들을 나타낸다: V int = 0, 50, -100 mV. 부분적인 차폐에 의해, 배면 게이트 전압이 다른 방식으로 두 층들 내의 농도에 영향을 준다. 이후의 보고는 대칭적으로 한정된 농도들 n t, n b 및 직관적 명료함에 기인하여 도 5a에서 제공된 것과 유사한 측정들에 대하여 더욱 초점을 맞출 것이다.
도 6은 다른 V int을 위한 드래그 저항의 온도 의존성을 나타낸다. 실선은 인수(power) 2에 대응되는 기울기를 나타낸다. 도 6(삽입도)은 세 가지 다른 온도들에서의 R drag(V int)을 나타낸다.
쿨롱 드래그가 층간 산란 공정들로부터 유래하기 때문에, 이들은 산란 현상들이 가능한 위상 공간(phase space)에 의해 지배된다. 문헌에서 그래핀에 적용되는 쿨롱 드래그의 일반적인 이론은, 파동 벡터 (wave vector)
Figure 112013094880939-pct00002
및 주파수 ω에 의존하는 차폐된(screened) 층간 상호작용
Figure 112013094880939-pct00003
에서의 2차 동요(second-order perturbation) 이론에 기초한다. 탄도성 영역에 대하여, 평균 자유 행로(mean free path) l d 일 때(이는 명확히 본 실험 상황의 경우이다), 드래그 저항은 다음과 같이 계산될 수 있다:
Figure 112013094880939-pct00004
(1)
도 6의 삽입도는 드래그 효과의 실험적인 온도 의존성을 나타낸다: R drag 는 온도가 떨어질수록 감소하고, T ~ 30K에서 메조스코픽(mesoscopic) 영역으로 들어간다. 층간 전압의 다른 값들에 대하여 추출된 R drag(T)이 대수 스케일(logarithmic scale)로서 도 6에 도시된다. 실험적 정확도 내에서 커브들은 선형이며, 높은 농도들에서 2에 가까운 기울기 γ을 갖는다.
제곱 의존도(square dependence)로부터의 편차는, 예를 들어 부수적인 드래그 메커니즘으로부터 유래할 수 있다고 생각된다. 게다가, 두 가지 추가적인 드래그 메커니즘들이 가능하며: 이들은 가상 포논(virtual phonon) 및 플라즈몬 드래그 향상(plasmon drag enhancement)이다. 다른 가능한 이유는 C(T) 또는 k B T 에 기인한 캐리어 농도 변화이다.
이제 T 2에서 계수의 농도 의존성에 대해 논의하도록 한다. 동일한 그래핀 층들의 경우에, 차폐된 층간 상호작용이 다음의 일반적인 수식으로부터 얻어질 수 있다:
Figure 112013094880939-pct00005
(2)
여기서, 그래핀에 대한 분극 함수 Π(q,ω)는 문헌으로부터 취해질 수 있고, 기본적인 쿨롱 상호작용의 푸리에 성분ν c(q)은 본 실험의 형상에 대한 정전 문제(electrostatic problem)의 해답으로부터 얻어져야 한다. 유전 상수 분포를 갖는 3-도메인 매체(3-domain medium)에 대하여:
Figure 112013094880939-pct00006
일 때,
Figure 112013094880939-pct00007
(3)
이다.
그래핀 내의 드래그에 관한 이전의 이론적 연구들은 약한 상호작용의 영역을 설명하였고, 이때, 층간 거리가 차폐된 전자 밀도 변동의 사이즈보다 훨씬 크며, κd 1, 여기서
Figure 112013094880939-pct00008
은 역 Thomas-Fermi 차폐 반경이며, ε은 매체의 평균 유전 상수이다. 그래핀 내의 쿨롱 드래그 이론에 따르면, 드래그 저항 R dragT 2 d -4 n t -3/2 n b -3/2에 비례한다.
명백히, 우리는 이론적 연구들의 한계 내에 있지 않는다. 본 실험의 소자들에서의 캐리어 농도 2×1012 cm- 2 에서, 변수 κd 는 1에 가까우며, 그렇지 않은 경우 항상 더 낮다. 실험 결과들과의 비교는 n -3 의존성으로부터의 상당한 편차를 나타낸다. 도 7는 n의 함수로서 대수 스케일로 그려진 도 5a로부터의 드래그 저항을 나타낸다. 기울기가 증가하여 고농도에서 거의 n -2 에 도달함을 확인할 수 있을 것이다. 기울기 거동은 양의 n 및 음의 n 모두에서 재현되고(실선 및 점선 커브들), 온도에 의존하지 않는다(다른 색상들이 다른 온도들을 나타냄). 변수 κd 에 따라 기울기가 증가한다는 점은 κd ≫ 1 가 만족될 때 최종적으로 3에 도달할 수 있다는 점을 암시한다.
수식 (1) 내지 (3)에 기초한 계산 결과들이 도 7에 녹색 실선으로 나타나며, 이들은 실제로 실험 결과들과 가깝다. 반대의 한계 κd 1에 대하여, 드래그 저항의 농도 의존성은,
Figure 112013094880939-pct00009
이다.
도 7는 R drag(n)을 대수 스케일로 나타낸다. 다른 색상들은 다른 온도들에 대응되며, 실선 및 점선들은 각각 양의 n 및 음의 n에 대한 것이다. 보라색 실선은 n -1에 대한 가이드이다. 계산 결과들은 녹색 선에 의해 표시되며, n -2에 가깝다.
본 명세서 및 청구항들에서, 용어 "포함한다" 및 "포함하는"과 이들의 변형들은 특정한 특성들, 단계들 또는 정수들이 포함됨을 의미한다. 이러한 용어들은 다른 특성들, 단계들 또는 정수들의 존재를 배제하도록 이해되지 않는다.
앞선 상세한 설명, 또는 아래의 청구항들 또는 수반하는 도면들에서 개시된 특성들은 특정한 형태들로서 표현되거나 개시된 기능, 또는 개시된 결과들을 얻기 위한 방법 또는 공정을 수행하기 위한 수단의 관점에서 적절하게 표현되었고, 이러한 특성들이 단독으로, 또는 임의의 조합으로서 다양한 형태로 본 발명을 구현하는 데 사용될 수 있다.
본 발명이 전술한 예시적인 실시예들과 결합하여 설명된 한편, 개시된 넓은 개념들을 이탈하지 않는 많은 균등한 개조 및 변경들이 이 개시가 주어진 시점에 당업자들에게 명백해질 것이다. 그러므로, 여기 수여된 특허의 범위가 여기 설명된 실시예들의 제한에 의해 한정되는 것이 아니며, 상세한 설명 및 도면들을 참조로 해석되는 것과 같이 오직 첨부된 청구항들에 의해 한정되도록 의도된다.

Claims (35)

  1. 제1 인캡슐레이션층(encapsulation layer);
    제2 인캡슐레이션층; 및
    상기 제1 인캡슐레이션층 및 상기 제2 인캡슐레이션층 사이에 위치한 그래핀층(graphene layer);을 구비하는 그래핀 헤테로구조로서,
    상기 제1 및 제2 인캡슐레이션층들은 육방정계 보론 질화물(hexagonal boron nitride)로 형성되고,
    상기 층들 사이의 계면들은 폴리머 잔류물들 또는 다른 오염물이 없으며,
    상기 헤테로구조의 상기 그래핀 성분은 100,000 cm2V-1s-1 보다 큰 전하 캐리어 이동도(charge carrier mobility)를 갖는 것을 특징으로 하는 그래핀 헤테로구조(graphene heterostructure).
  2. 제1항에 있어서,
    상기 그래핀층은 상기 제1 인캡슐레이션층에 직접 인접하여(directly next to) 놓여지고, 상기 제2 인캡슐레이션층은 상기 그래핀층에 직접 인접하여 놓여지는 것을 특징으로 하는 그래핀 헤테로구조.
  3. 제1항 또는 제2항에 있어서,
    상기 그래핀층은 그래핀의 단일 시트(single sheet)인 것을 특징으로 하는 그래핀 헤테로구조.
  4. 제1항 또는 제2항에 있어서,
    상기 그래핀층은 형상화되어(shaped) 구조(structure)를 형성하는 것을 특징으로 하는 그래핀 헤테로구조.
  5. 제1항 또는 제2항에 있어서,
    상기 그래핀 헤테로구조는 하나 또는 그 이상의 콘택들(contacts)을 포함하며,
    상기 하나 또는 그 이상의 콘택들 각각은 상기 그래핀층 내에 형성된 구조 내에 포함된 하나 또는 그 이상의 콘택 영역들(contact regions) 각각 상에 위치하는 것을 특징으로 하는 그래핀 헤테로구조.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 인캡슐레이션층이 상기 그래핀층의 일부분만을 덮고, 상기 그래핀층 내에 형성된 구조 내에 포함된 하나 또는 그 이상의 콘택 영역들은 상기 제2 인캡슐레이션층에 의해 커버되지 않도록, 상기 제2 인캡슐레이션층이 상기 그래핀층에 대하여 정렬되어 있는 것을 특징으로 하는 그래핀 헤테로구조.
  7. 제1항 또는 제2항에 있어서,
    상기 그래핀 헤테로구조는 기판을 포함하며, 상기 제1 인캡슐레이션층이 상기 기판 상부에 위치하는 것을 특징으로 하는 그래핀 헤테로구조.
  8. 제1항 또는 제2항에 있어서,
    상기 그래핀 헤테로구조는 제2 그래핀층을 더 포함하는 것을 특징으로 하는 그래핀 헤테로구조.
  9. 그래핀 헤테로구조의 제조 방법으로서,
    제1 인캡슐레이션층 상에 그래핀층을 퇴적하는 단계;
    상기 제1 인캡슐레이션층과 제2 인캡슐레이션층 사이에 상기 그래핀층이 위치하도록 상기 그래핀층 상에 상기 제2 인캡슐레이션층을 퇴적하는 단계; 및
    상기 층들 중 어느 하나 또는 그 이상을 퇴적하는 단계 이후에, 어닐링에 의해 상기 그래핀 헤테로구조를 세정하는 단계;를 포함하고,
    상기 제1 및 제2 인캡슐레이션층들은 육방정계 보론 질화물인 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 인캡슐레이션층은 박리(exfoliation)에 의해 기판 상에 퇴적되는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  11. 제9항에 있어서,
    상기 그래핀층은 전구체 구조(precursor structure)를 사용하여 상기 제1 인캡슐레이션층 상에 퇴적되고, 상기 전구체 구조는 캐리어층(carrier layer) 상에 위치하는 상기 그래핀층을 포함하며,
    상기 방법은,
    상기 그래핀층이 상기 제1 인캡슐레이션층과 마주 보도록(facing) 상기 제1 인캡슐레이션층 상에 상기 전구체 구조를 퇴적하는 단계; 및
    이후 상기 그래핀층으로부터 상기 캐리어층을 제거하는 단계;를 포함하는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  12. 제9항에 있어서,
    상기 제2 인캡슐레이션층은 전구체 구조를 사용하여 상기 그래핀층 상에 퇴적되고, 상기 전구체 구조는 캐리어층 상에 위치한 상기 제2 인캡슐레이션층을 포함하며,
    상기 방법은,
    상기 제2 인캡슐레이션층이 상기 그래핀층을 마주 보도록 상기 그래핀층 상에 상기 전구체 구조를 퇴적하는 단계; 및
    이후 상기 제2 인캡슐레이션층으로부터 상기 캐리어층을 제거하는 단계;를 포함하는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 제1 인캡슐레이션층 상에 상기 전구체 구조를 퇴적하는 단계는, 지지체(support)를 사용하여 상기 전구체 구조를 집어 올리는(pick up) 단계를 포함하는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  14. 제11항 또는 제12항에 있어서,
    상기 제1 인캡슐레이션층 상에 상기 전구체 구조가 퇴적되기 전에, 상기 전구체 구조가 상기 제1 인캡슐레이션층에 대하여 정렬되는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  15. 제11항 또는 제12항에 있어서,
    상기 캐리어층은 에칭(etching)에 의해 제거되는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  16. 제11항 또는 제12항에 있어서,
    상기 방법은,
    상기 캐리어층을 제거하는 단계 이후에,
    어닐링에 의해 상기 퇴적된 물질층을 포함하는 상기 구조를 세정하는 단계를 포함하는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  17. 제11항 또는 제12항에 있어서,
    상기 방법은,
    희생 캐리어층(sacrificial carrier layer) 상에 상기 캐리어층을 퇴적하는 단계;
    상기 캐리어층 상에 상기 그래핀층을 퇴적하는 단계; 및
    상기 희생 캐리어층으로부터 상기 캐리어층 및 상기 그래핀층을 포함하는 전구체 구조를 분리하도록 상기 희생 캐리어층을 제거하는 단계;
    에 의해 상기 전구체 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  18. 제17항에 있어서,
    상기 방법은,
    상기 희생 캐리어층을 기판 상에 최초로 퇴적하는 단계를 포함하고, 상기 희생 캐리어층이 상기 기판 상에 위치하는 동안 상기 캐리어층 및 상기 그래핀층이 퇴적되는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
  19. 제17항에 있어서,
    상기 희생 캐리어층은 상기 캐리어층이 저항성을 갖는(resistant) 기술을 사용하여 제거되는 것을 특징으로 하는 그래핀 헤테로구조의 제조 방법.
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