KR101938934B1 - 이득조절이 가능한 그래핀-반도체 쇼트키 접합 광전소자 - Google Patents

이득조절이 가능한 그래핀-반도체 쇼트키 접합 광전소자 Download PDF

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Abstract

그래핀을 이용하는 광전소자가 개시된다. n형으로 도핑된 반도체 기판 상에 단일층 그래핀 채널이 형성된다. 그래핀 채널의 일단부는 소스 전극과 연결되고, 드레인 전극과는 물리적으로 분리된다. 게이트 절연층 및 게이트 전극을 통과한 광은 쇼트키 접합을 형성하는 그래핀 채널과 반도체 기판의 계면에서 전자-정공 쌍을 발행하고, 쇼트키 장벽에 의해 광전류를 형성한다. 또한, 인가되는 게이트 전압에 따라 쇼트키 장벽은 변경되고, 일를 통해 광전류는 변경된다.

Description

이득조절이 가능한 그래핀-반도체 쇼트키 접합 광전소자{Garphene-Semiconductor Schottky Junction Photodetector of having tunable Gain}
본 발명은 그래핀을 이용한 광전소자에 관한 것으로, 더욱 상세하게는 게이트 전압의 인가에 의해 이득조절이 가능하며, 그래핀과 반도체의 쇼트키 접합을 이용하는 광전소자에 관한 것이다.
그래핀은 sp2 결합의 탄소 원자로 구성된 시트 형상의 물질로, 제로 밴드 갭의 특성을 가진다. 즉, 밴드갭은 0에 가까운 특성을 가지며, 페르미 레벨에 대해 극히 낮은 범위 내에서 전도대와 가전자대가 원뿔 형상을 가진다.
이러한 특성을 이용하여 그래핀을 채널로 이용한 트랜지스터 또는 광전소자가 제안되고 있다.
특히, 광전소자는 활성영역에 광이 입사되면, 이를 전류의 변화로 유도하여 광전류를 형성하는 구조를 가진다. 예컨대, An, Xiaohong 등의 "Tunable graphene-silicon heterojunctions for ultrasensitive photodetection."(Nano letters, 2013)에서는 그래핀과 실리콘의 쇼트키 접합을 이용한 광전소자를 개시한다. 이는 도 1에 개시된다.
도 1은 종래 기술에 따른 광전소자를 도시한 단면도이다.
도 1을 참조하면, n형으로 도핑된 실리콘 기판(10) 상에 그래핀층(20)이 형성되고, 또한, 기판(10) 상부의 좌우측으로 실리콘 산화물(30)이 형성된다. 각각의 실리콘 산화물(30)상에는 소스 전극(40)과 드레인 전극(50)이 형성된다. 또한, 실리콘 기판(10)의 배면에는 게이트 전극(60)이 형성된다. 그래핀층(20)은 소스 전극(40)과 드레인 전극(50)까지 신장되어 형성된다.
상기 구조는 그래핀층(20)과 실리콘 기판(10) 사이에 쇼트키 접합을 구현하고, 이를 통해 다이오드 구조를 형성한다. 광이 입사되면, 광전류가 발생하며, 광전류의 발생은 그래핀층(20)과 실리콘 기판(10)의 계면 전체에서 발생되므로 광반응성은 상당부분 개선되는 효과가 있다. 다만, 실리콘 기판(10) 자체가 게이트 전극(60)의 일부로 작용하거나, 그 배면의 게이트 전극(60)의 작용에 의해 그래핀층(20)의 페르미 레벨을 조절하는데 한계를 가진다. 또한, 쇼트키 장벽의 높이를 정밀하게 제어할 수 없으므로 낮은 광반응성을 나타내는 단점이 있다.
또한, 대한민국 공개특허 제2013-0022852호는 그래핀 전계효과 트랜지스터를 개시하며, 그래핀층, 반도체층 및 제1 전극 사이의 조절 가능한 장벽층을 구비하는 전계효과 트랜지스터를 개시한다. 즉, 제1 전극에 인가되는 전압의 조절을 통해 반도체층의 장벽의 높이를 조절하고, 이를 통해 on/off 비율을 개선하고 있다. 다만, 상기 특허는 게이트 전극은 불투명한 금속인 Au를 사용하며, 광전소자로의 용도에 대해서는 침묵하고 있다.
만일, 게이트에서 인가되는 전계에 따라 이득의 조절이 이루어진다면, 다양한 사용환경에서 포토디텍터로 기능하는 광전소자는 다양한 용도를 가질 수 있다. 예컨대, 낮은 조도의 환경에서는 광전소자는 높은 이득을 구현하여 감도의 향상이 요구될 필요가 있으며, 높은 조도 환경의 경우, 광전소자는 비교적 낮은 이득으로도 일정한 광감지 기능을 수행할 수 있는 적용의 범위를 가진다. 또한, 사용환경에 따라 높은 광감도도 요구되고, 다른 사용환경에 따라 비교적 낮은 광감도가 요구되기도 한다.
따라서, 다양한 사용환경에 따라 적절한 이득의 조절을 통해 광감도를 조절할 수 있는 광전소자는 요구된다 할 것이다.
본 발명이 이루고자 하는 기술적 과제는 인가되는 게이트 전압에 따라 이득 조절이 가능하고, 높은 감도를 가지는 광전소자를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명은, n형으로 도핑된 반도체 기판; 상기 반도체 기판 상에 형성된 소스 절연층; 상기 소스 절연층 상에 형성된 소스 전극; 상기 소스 절연층 또는 상기 소스 전극과 대향하는 부위에 형성되고, 상기 반도체 기판 상에 형성된 드레인 전극; 상기 소스 절연층과 상기 소스 전극 사이에 개입되고, 상기 반도체 기판 상에 형성된 그래핀 채널; 상기 그래핀 채널 상에 형성된 광투과성을 가지는 게이트 절연층; 및 상기 게이트 절연층 상에 형성되고 광투과성을 가지는 게이트 전극을 포함하는 그래핀 광전소자를 제공한다.
본 발명의 상기 과제는, n형으로 도핑된 반도체 기판; 상기 반도체 기판과 쇼트키 접합을 형성하는 그래핀 채널; 상기 그래핀 채널 상에 형성되고, 광투과성을 가지는 게이트 절연층; 및 상기 게이트 절연층 상에 형성되고, 인가되는 전압에 따라 광전류를 조절하기 위한 게이트 전극을 포함하는 그래핀 광전소자의 제공을 통해서도 달성될 수 있다.
상술한 본 발명에 따르면, 게이트 전압이 인가되지 않는 상황에서도 쇼트키 장벽에서 형성되는 전계에 의해 광전류가 형성된다. 따라서, 이를 저전력 포토디텍터로 활용할 수 있다. 또한, 그래핀 뿐 아니라 반도체에서도 전자-정공 쌍이 형성됨므로 광전소자의 광 흡수율과 광 반응성은증가되고, 게이트 전압에 따라 응답도가 증가하거나 감소하는 광전변환 이득이 발생된다. 이를 이용하는 경우, 광 반응성을 향상하거나 적용예에 따라 광 반응성을 제어할 수 있는 잇점이 있다.
또한, 반도체 기판은 다양하게 선택될 수 있다. 즉, 다른 페르미 레벨을 가지는 반도체 기판을 선택하거나, 다른 밴드갭을 가지는 반도체 소재를 기판으로 선택하는 경우, 다른 파장 영역에서도 광전류를 형성할 수 있으며, 반응도를 제어할 수 있다.
도 1은 종래 기술에 따른 광전소자를 도시한 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 그래핀 광전소자의 단면도이다.
도 3 내지 도 5는 본 실시예의 도 2에 도시된 그래핀 광전소자의 동작을 설명하기 위한 밴드 다이어그램들이다.
도 6은 본 발명의 바람직한 실시예에 따라 제조된 그래핀 광전소자의 광반응성을 나타내는 그래프이다.
도 7은 본 발명의 바람직한 실시예에 따라 상기 도 6에 개시된 그래핀 광전소자와 경쟁제품의 응답도를 비교한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 2는 본 발명의 바람직한 실시예에 따른 그래핀 광전소자의 단면도이다.
도 2를 참조하면, 본 실시예의 그래핀 광전소자는 반도체 기판(100), 그래핀 채널(110), 소스 절연층(120), 소스 전극(130), 드레인 전극(140), 게이트 절연층(150) 및 게이트 전극(160)을 가진다.
상기 반도체 기판(100)은 실리콘, 게르마늄 또는 전이금속 칼코켄화합물(Transition Metal Dichalcogenide)을 포함할 수 있다. 또한, 상기 반도체 기판(100)은 반드시 이에 한정되지 않으며, 다른 반도체 재질을 가질 수도 있다.
상기 반도체 기판(100) 상에는 그래핀 채널(110)이 형성된다. 그래핀 채널(110)은 단일층 그래핀으로 촉매 금속 기판 상에 통상의 증착법으로 형성된 그래핀층이 패터닝되고, 반도체 기판(100) 상에 전사된 형태로 제공될 수 있다.
또한, 상기 반도체 기판(100) 상에는 소스 절연층(120)이 형성되며, 이는 실리콘 질화물 또는 실리콘 산화물 등으로 구성됨이 바람직하다. 소스 절연층은 상부에 형성되는 소스 전극(130)과 반도체 기판(100)과의 절연을 달성할 수 있는 재질이라면 어느 것이나 가능할 것이다.
소스 절연층(120) 상부에는 소스 전극(130)이 형성되며, 상기 소스 전극(130)은 다양한 금속 재질 또는 고농도로 도핑된 다결정 실리콘으로 구성될 수 있다. 특히, 상기 소스 전극(130)과 소스 절연층(120) 사이에는 그래핀 채널(110)의 일부가 개입되어 그래핀 채널(110)과 소스 전극(130)은 전기적으로 연결된다. 따라서, 소스 전극(130)과 그래핀 채널(110)은 등전위를 구현할 수 있다. 또한, 상기 그래핀 채널(110)은 소스 절연층(120)의 상부 전체에 걸쳐 형성될 수 있으며, 소스 절연층(120)의 상부의 일부에 형성될 수도 있다. 다만, 소스 절연층(120) 상부의 그래핀 채널(110)은 노출된 반도체 기판(100)의 표면 영역까지 신장되어 형성된다.
또한, 그래핀 채널(110)을 중심으로 소스 전극(130)과 대향하는 부위에는 드레인 전극(140)이 형성된다. 상기 드레인 전극(140)은 금속 재질 또는 고농도로 도핑된 다결정 실리콘 재질로 구성됨이 바람직하다. 특히, 상기 드레인 전극(140)은 그래핀 채널(110)과 물리적으로 분리된 형태로 제공된다. 따라서, 그래핀 채널(110)에서 발생된 전류는 드레인 전극(140)으로 직접 전달되지 않는 구조가 실현된다.
그래핀 채널(110) 상부에는 게이트 절연층(150)이 형성된다. 상기 게이트 절연층(150)은 그래핀 채널(110)을 외부로부터 보호하기 위한 패시베이션 기능도 동시에 수행할 수 있다. 또한, 상기 게이트 절연층(150)은 인가되는 광에 대한 투광성을 가져야 하므로 투명재질의 Al2O3로 구성됨이 바람직하다. 상기 게이트 절연층(150)은 소스 전극(130)과 드레인 전극(140) 상의 일부 영역에 형성됨이 바람직하다. 이를 통해 소스 전극(130)과 드레인 전극(140) 상부의 일부는 노출될 수 있다. 노출된 영역을 통해 별도의 배선이 수행될 수도 있다. 또한, 게이트 절연층(150)은 그래핀 채널(110)을 차폐하면서 반도체 기판(100)을 차폐한다. 따라서, 그래핀 채널(110)과 드레인 전극(140) 사이에는 게이트 절연층(150)이 개입되고 그래핀 채널(110)과 드레인 전극(140) 사이의 절연을 구현한다.
상기 게이트 절연층(150) 상부에는 게이트 전극(160)이 형성된다. 게이트 전극(160)은 투광성의 재질을 가지고, 도전성을 가질 것이 요구된다. 따라서, 상기 게이트 전극(160)은 ZnO 재질을 가짐이 바람직하다.
상기 도 2에 개시된 구조에서 그래핀 채널(110)은 단일층의 구조를 가지므로 밴드 다이어그램은 디락 원뿔의 형태를 가진다. 또한, 그래핀 채널(110)과 반도체 기판(100) 사이에는 쇼트키 접합이 형성된다. 특히 반도체 기판(100)은 n형으로 도핑된 상태이므로 반도체 기판(100)에서의 다수 캐리어는 전자가 된다.
게이트 전극(160)을 통해 인가되는 전압이 음의 값을 가지면, 그래핀 채널(110)의 디락 지점은 게이트 전극의 페르미 레벨 이하로 하강하고, 반도체 기판(100)의 페르미 레벨은 디락 지점보다 하강한다. 따라서, 그래핀 채널(110)에서의 다수 캐리어는 정공이 되고, 반도체 기판(100)에서의 다수 캐리어는 전자가 되므로, 그래핀 채널(110) 또는 반도체 기판(100)에서 유도된 전도대의 전자는 드레인 전극(140)으로 빠르게 이동하여 광전류를 형성할 수 있다. 이러한 광전류는 외부에서 인가되는 광이 게이트 전극(160), 게이트 절연층(150) 및 그래핀 채널(110)을 통과하여 반도체 기판(100)에 입사하는 것을 전제로 한 것이다. 즉, 반도체 기판(100) 및 그래핀 채널(110)로 입사된 광에 의해 발생된 전자-정공 쌍의 전자는 반도체 기판(100)을 통해 드레인 전극(140)으로 이동하고, 정공은 그래핀 채널(110)로 이동한다.
또한, 게이트 전극(160)을 통해 인가되는 전압이 양의 값을 가지면, 그래핀 채널(110)의 디락 지점은 게이트 전극(160)의 페르미 레벨 이상으로 설정된다. 또한, 반도체 기판(100)의 페르미 레벨은 그래핀 채널(110)의 다락 지점에 비해 상승한다. 페르미 레벨의 상승을 통해 반도체 기판(100)에서 생성된 정공이 그래핀 채널(110)로 이동할 확률은 감소된다. 이와 상보적으로 그래핀 채널(110) 또는 반도체 기판(100)에서 생성된 전자가 드레인 전극(140)으로 이동할 확률도 감소된다. 따라서, 광의 입사에 따른 광전류도 감소하는 현상이 발생된다.
본 실시예에서 디락 지점은 게이트 전극(160)에 바이어스가 인가되지 않은 경우의 그래핀 채널(110)과 반도체 기판(100)의 페르미 레벨에 해당하며, 이는 게이트 전극(160)의 페르미 레벨과 같은 값을 가진다.
또한, 상기 도 2에서 그래핀 채널(110)은 드레인 전극(140)과는 물리적으로 분리됨이 바람직하다. 만일, 그래핀 채널(110)과 드레인 전극(140)이 반도체 기판(100) 상에서 물리적으로 접촉되면, 그래핀 채널(110)과 반도체 기판(100) 사이의 쇼트키 장벽은 전류 조절 기능을 상실하며, 반도체 기판(100) 상에서 발생된 캐리어는 직접 드레인 전극(140)으로 이동하는 문제가 발생된다. 또한, 그래핀 채널(110)에서의 정공은 드레인 전극(140)으로 이동하여 전자와 재결합하는 확률이 상승되므로 광전류의 형성이 실질적으로 불가능해지는 문제가 발생된다.
도 3 내지 도 5는 본 실시예의 도 2에 도시된 그래핀 광전소자의 동작을 설명하기 위한 밴드 다이어그램들이다.
도 3을 참조하면, 게이트 전극(160)에 바이어스가 인가되지 않는 경우 또는 게이트 전극(160)과 소스 전극(130) 사이의 전압차가 0V인 경우의 밴드 다이어그램이 도시된다. 또한, 본 실시예에서 게이트 전압은 게이트 전극(160)과 소스 전극(130) 사이의 전압차를 나타낸다.
게이트 전극(160)의 페르미 레벨 Efm과 그래핀 채널(110)의 디락 지점은 동일한 값을 가지며, 이는 동일한 페르미 레벨로 도시된다. 또한, 그래핀 채널(110)은 단층 그래핀으로 구성되고, 이는 n형으로 도핑된 반도체 기판(100)과 접합을 형성한다. 따라서, 금속의 특성을 가진 게이트 전극(160)의 페르미 레벨 Efm과 반도체 기판(100)의 페르미 레벨 Efs는 동일한 값을 가진다. 또한, 그래핀 채널(110)와 반도체 기판(100) 사이에는 쇼트키 접합이 나타나며, 이에 따라 쇼트키 장벽이 형성된다. 반도체 기판(100)은 n형으로 도핑된 상태이므로 반도체 기판(100)의 페르미 레벨 Efs는 진성 반도체인 경우에 비해 상승되고, 그래핀 채널(110)과의 접합의 계면에서는 에너지 장벽이 나타난다.
만일, 외부로부터 광이 입사되면 그래핀 채널(110)과 접하는 계면 부위의 반도체 기판(100) 또는 그래핀 채널(110)에서는 전자-정공 쌍이 발생된다. 반도체 기판(100) 및 그래핀 채널(110)의 계면 영역에서 발생된 전도대의 전자는 에너지 경사를 따라 반도체 기판(100)의 벌크 영역으로 이동하고, 이는 드레인 전극으로 공급된다. 또한, 가전자대의 정공은 에너지 장벽을 타고, 그래핀 채널(110)로 이동된다. 이를 통해 광전류는 형성된다.
도 4를 참조하면, 게이트 전극(160)을 통해 음의 전압이 인가된다. 즉, 게이트-소스 전극들 사이의 전압차는 음의 값을 가진다. 음의 값을 가지는 게이트 전극(160)의 바이어스에 그래핀 채널(110)의 디락 지점은 게이트 전극(160)의 페르미 레벨 Efm 이하로 설정된다. 또한, 반도체 기판의 페르미 레벨 Efs는 그래핀 채널(110)의 디락 지점 미만으로 하강된다. 따라서, 그래핀 채널(110)과 반도체 기판(100)의 계면은 높은 쇼트키 장벽이 형성된다.
또한, 광이 입사되면, 반도체 기판(100)과 그래핀 채널(110)의 계면 영역에서는 전자-정공 쌍이 발생된다. 전도대의 전자의 대다수는 급준한 전도대의 에너지 경사면을 타고 반도체 기판(100)의 벌크 영역을 통해 드레인 전극으로 이동할 수 있다. 이와 상보적으로 가전자대의 정공은 급준한 가전자대의 에너지 경사면을 타고 그래핀 채널(110)로 이동할 수 있다. 따라서, 도 3에 비해 높은 광전류를 얻을 수 있다.
즉, 동일한 광량에 대해 게이트 전압이 음의 값을 가질수록 광전류는 증가하는 현상이 발생된다.
도 5를 참조하면, 게이트 전극(160)을 통해 양의 전압이 인가된다. 따라서, 그래핀 채널의 디락 지점은 게이트 전극(160)의 페르미 레벨 Efm에 비해 높은 값을 가지고, 반도체 기판(100)의 페르미 레벨 Efs은 그래핀 채널(110)의 디락 지점보다 높은 값을 가진다. 이는 그래핀 채널(110)과 접하는 반도체 기판(100)의 계면에서의 에너지 장벽이 감소됨을 의미한다. 즉, 그래핀 채널(110)의 계면 영역과 반도체 기판(100)의 벌크 영역에서의 에너지 장벽은 감소한다.
광이 입사되면 반도체 기판(100)에서는 전자-정공 쌍이 생성된다. 반도체 기판(100)과 그래핀 채널(110)의 접합 계면에서 전자-정공 쌍에 의해 형성된 전도대의 전자는 전도대의 경사면을 따라 이동하나, 전도대는 낮은 경사도를 가지므로 전도대의 전자가 드레인 전극까지 이동할 확률은 감소된다. 이는 반도체 기판(100)의 가전자대의 정공에도 동일하게 적용될 수 있다. 즉, 발생된 가전자대의 정공이 그래핀 채널(110)로 이동할 확률은 감소된다. 이는 광전류의 감소를 유발한다.
즉, 상기 도 3 내지 도 5에서 살펴본 바와 같이 게이트 전압의 인가에 따라 반도체 기판(100)의 페르미 레벨 Efs는 변경되고, 그래핀 채널(110)과 반도체 기판(100)의 계면에서의 쇼트키 장벽은 변경된다. 특히, 광이 입사에 따라 전자-정공 쌍은 에너지 밴드의 경사에 따라 그래핀 채널(110) 또는 반도체 기판(100)으로 이동한다. 즉, 그래핀 채널(110)과의 계면 영역에서 발생된 반도체 기판(100)의 전도대의 전자는 에너지 밴드의 경사를 따라 드레인 전극으로 이동하고, 반도체 기판(100)의 가전자대의 정공은 에너지 밴드의 경사를 따라 그래핀 채널(110)로 이동한다. 이는 소스 전극과 드레인 전극 사이의 전위를 형성하고, 광전류를 형성한다.
따라서, 인가되는 게이트 전압의 양상에 따라 동일한 광이 입사되더라도 생성되는 광전류는 다양하게 분포될 수 있다.
도 6은 본 발명의 바람직한 실시예에 따라 제조된 그래핀 광전소자의 광반응성을 나타내는 그래프이다.
도 6을 참조하면, 반도체 기판은 실리콘으로 n형으로 도핑되며, 도판트로는 P가 사용되고, 도핑농도는 ~1015 cm-3 이며, 실리콘 기판의 두께는 약 500um이다. 소스 절연층은 SiO2 재질이며 90mm의 두께를 가진다. 또한, 소스 전극과 드레인 전극은 Au로 구성되고, 각각의 두께는 50um이다. 게이트 절연층은 Al2O3 재질이며 30nm의 두께를 가지고, 게이트 전극은 ZnO를 포함하며, 30nm의 두께를 가진다. 반도체 기판 및 소스 절연층 상에는 단일층의 그래핀으로 구성된 그래핀 채널이 형성된다. 특히, 상기 도 2에서 도시된 바와 같이 소스 절연층의 말단부로부터 드레인 전극으로 신장되는 그래핀 채널의 길이는 3um 내지 5um이며, 상기 도 2에서 지면에 수직한 방향으로 형성되는 그래핀 채널의 폭은 약 16um로 설정된다.
상기 도 6에서 형성된 그래핀 광전소자에 각각 530nm, 625nm 및 850nm의 파장을 가진 광이 조사된다. 게이트 전극과 소스 전극 사이의 전압차로 정의되는 게이트 전압 Vg가 -15V 내지 15V까지 설정되는 경우의 반응도(Responsivity)가 측정된다. 반응도는 입사되는 광의 특정 파장의 전력 대비 출력 전류의 응답비로 [Ampere/Watt]로 표시된다. 또한, 반응도 R이 높을수록 광전소자의 감도는 우수한 것으로 알려져 있다.
게이트 전압 Vg가 OV 내지 15V에서는 응답도는 10-2 이하의 매우 낮은 값을 가진다. 이는 그래핀 채널과 반도체 기판 사이의 쇼트키 장벽이 감소하거나, 변화가 없음에 기인한다.
또한, 게이트 전압 Vg가 -5V 내지 -15V로 설정되는 영역에서는 응답도가 지수적으로 상승함을 알 수 있다. 이는 쇼트키 장벽의 증가에 따른 현상으로 설명된다. 특히, 광의 파장과 무관하게 게이트 전압 Vg가 -15V에 근접하면 응답도 R은 약 80 A/W로 상승한다. 따라서, 게이트 전압 Vg의 레벨의 조절을 통해 응답도 R의 변경도 가능하며, 높은 응답도를 확보할 수 있다.
도 7은 본 발명의 바람직한 실시예에 따라 상기 도 6에 개시된 그래핀 광전소자와 경쟁제품의 응답도를 비교한 그래프이다.
도 7을 참조하면, ▼로 표시된 그래프는 상기 도 6의 그래핀 광전소자의 응답도를 나타낸다. 또한, ●로 표시되는 그래프는 Si 기반의 포토 디텍터이며, HAMAMATSU사의 모델명 S1337-BQ의 응답도를 나타낸 것이며, ▲로 표시되는 그래프는 Ge 기반의 TELEDYNE JUDSON TECHNOLOGIES사의 모델명 J16 SERIES의 응답도를 나타낸다.
도 7에서 개시되는 바와 같이 본 발명의 그래핀 광전소자의 응답도는 기존의 경쟁제품에 비해 매우 높은 것을 알 수 있다.
상술한 본 발명에 따르면, 게이트 전압이 인가되지 않는 상황에서도 쇼트키 장벽에서 형성되는 전계에 의해 광전류가 형성된다. 따라서, 이를 저전력 포토디텍터로 활용할 수 있다. 또한, 그래핀 뿐 아니라 반도체에서도 전자-정공 쌍이 형성됨므로 광전소자의 광 흡수율과 광 반응성은증가되고, 게이트 전압에 따라 응답도가 증가하거나 감소하는 광전변환 이득이 발생된다. 이를 이용하는 경우, 광 반응성을 향상하거나 적용예에 따라 광 반응성을 제어할 수 있는 잇점이 있다.
또한, 반도체 기판은 다양하게 선택될 수 있다. 즉, 다른 페르미 레벨을 가지는 반도체 기판을 선택하거나, 다른 밴드갭을 가지는 반도체 소재를 기판으로 선택하는 경우, 다른 파장 영역에서도 광전류를 형성할 수 있으며, 반응도를 제어할 수 있다.
100 : 반도체 기판 110 : 그래핀 채널
120 : 소스 절연층 130 : 소스 전극
140 : 드레인 전극 150 : 게이트 절연층
160 : 게이트 전극

Claims (13)

  1. n형으로 도핑되고, 입사되는 광에 의해 계면에서 전자-정공 쌍이 형성되는 반도체 기판
    상기 반도체 기판 상에 형성된 소스 절연층
    상기 소스 절연층 상에 형성되고, 상기 반도체 기판의 가전자대의 경사면을 따라 상기 전자-정공 쌍의 정공이 이동되는 소스 전극
    상기 소스 절연층 또는 상기 소스 전극과 대향하는 부위에 형성되고, 상기 반도체 기판 상에 형성되어, 상기 반도체 기판의 전도대의 경사면을 따라 상기 전자-정공 쌍의 전자가 이동되는 드레인 전극
    상기 소스 절연층과 상기 소스 전극 사이에 개입되고, 상기 반도체 기판 상에 형성되어 상기 전자-정공 쌍의 정공이 상기 소스 전극으로 이동하는 채널로 작용하는 그래핀 채널
    상기 그래핀 채널 상에 형성되고, 광투과성을 가짐을 통해 상기 광이 투과되는 게이트 절연층 및
    상기 게이트 절연층 상에 형성되고, 광투과성을 가짐을 통해 상기 광이 투과되며, 인가되는 전압을 통해 상기 반도체 기판과 상기 그래핀 채널 사이의 쇼트키 장벽을 조절하는 게이트 전극을 포함하고,
    상기 광이 상기 그래핀 채널 및 상기 반도체 기판의 계면에 입사되면, 상기 그래핀 채널과 상기 반도체 기판의 접합에 의해 형성된 쇼트키 장벽에 의해 광 전류가 발생되고,
    상기 광의 입사에 의해 상기 반도체 기판과 상기 그래핀 채널의 접합 부위의 전도대의 전자는 상기 반도체 기판의 벌크 영역을 통해 상기 드레인 전극으로 이동하고, 상기 반도체 기판과 상기 그래핀 채널의 접합 부위의 가전자대의 정공은 상기 그래핀 채널을 통해 상기 소스 전극으로 이동하는 것을 특징으로 하는 그래핀 광전소자.
  2. 제1항에 있어서, 상기 그래핀 채널은 상기 소스 절연층과 상기 드레인 전극 사이의 상기 반도체 기판 상에 형성되며, 상기 드레인 전극과는 물리적으로 분리된 것을 특징으로 하는 그래핀 광전소자.
  3. 제2항에 있어서, 상기 게이트 절연층은 상기 그래핀 채널과 상기 드레인 전극 사이에 노출된 상기 반도체 기판의 표면을 차폐하는 것을 특징으로 하는 그래핀 광전소자.
  4. 제1항에 있어서, 상기 반도체 기판은 실리콘 또는 MoS2를 포함하는 것을 특징으로 하는 그래핀 광전소자.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 쇼트키 장벽은 상기 게이트 전극과 상기 소스 전극의 전압차인 게이트 전압에 의해 변경되는 것을 특징으로 하는 그래핀 광전소자.
  9. 제8항에 있어서, 상기 게이트 전압은 음의 값을 가질수록 쇼트키 장벽이 증가하고, 상기 광전류가 증가하는 것을 특징으로 하는 그래핀 광전소자.
  10. 제8항에 있어서, 상기 게이트 전압은 양의 값을 가질수록 쇼트키 장벽이 감소하고, 상기 광전류가 감소하는 것을 특징으로 하는 그래핀 광전소자.
  11. 삭제
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