JP6619159B2 - グラフェン及び量子点を含む電子素子 - Google Patents

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Description

本発明は、光検出器、発光素子及び太陽電池のような電子素子に係り、さらに詳細には、グラフェン及び量子点を含む電子素子に関する。
量子点は、量子拘束効果を有する所定サイズの粒子であり、大きさ、材料または構造により、多様なバンドギャップを有することができ、別途のドーピングなしに、ｎ型やｐ型の性質を有することができる。また、量子点は、価格が比較的低廉であり、大面積に製作することができるという長所がある。そのような多様な特徴により、量子点は、例えば、光検出器、発光素子、太陽電池などを含む光電子素子（optoelectronic device）の分野で応用されてきた。しかし、量子点は、移動度（mobility）が低く、それを克服するために研究が進められている。
一方、グラフェンは、炭素原子が一平面上に六角形状に連結されている二次元六方晶系（２−dimensional hexagonal）構造を有する物質であり、その厚みが原子１層に過ぎないほどに薄い。グラフェンは、電気的／機械的／化学的な特性が非常に安定しており、それらにすぐれるだけでなく、優秀な伝導性を有するために、次世代素材として脚光を浴びており、特に、シリコン半導体を代替し、グラフェンで電子素子を製作するための研究が進められている。例えば、グラフェンと、他の二次元物質とを結合したり、あるいは一般的な半導体材料にグラフェンを結合したりすることにより、グラフェンをチャネル層として使用するトランジスタが開発されている。
本発明が解決しようとする課題は、グラフェン及び量子点を利用して、大面積に製造が可能であり、高い移動度及び大きいオン／オフ電流比（on/off ratio）を有する電子素子を提供することである。
前記課題を解決するために、本発明による電子素子は、多数の量子点を具備する量子点層と、前記量子点層に電気的に接触するグラフェン層とを含むチャネル層；前記チャネル層にそれぞれ電気的に接触する第１電極及び第２電極；前記チャネル層を介して、前記第１電極及び第２電極の間に流れる電流を制御するように構成されたゲート電極；並びに前記ゲート電極と前記チャネル層との間に配置されたゲート絶縁膜；を含んでもよい。
前記量子点層は、前記グラフェン層の一部領域に配置されており、前記第１電極は、前記量子点層に接触するように配置され、前記第２電極は、前記グラフェン層に接触するように配置されてもよい。
前記電子素子は、前記グラフェン層と前記量子点層との間に配置された第１輸送層、及び前記量子点層と前記第１電極との間に配置された第２輸送層のうち少なくとも１層をさらに含んでもよい。
前記量子点層は、多数の第１量子点、及び前記第１量子点と異なる多数の第２量子点を含んでもよい。
前記多数の第１量子点は、第１導電型であり、前記多数の第２量子点は、第１導電型と電気的に相反する第２導電型でもある。
前記多数の第１量子点の伝導帯（conduction band）の値は、前記グラフェン層のフェルミエネルギー（fermi energy）値より小さく、前記多数の第２量子点の価電子帯（valence band）の値は、前記グラフェン層のフェルミエネルギー値より大きくもある。
前記多数の第１量子点は、第１領域において、前記グラフェン層と接触するように分布し、前記多数の第２量子点は、前記第１領域と異なる第２領域において、前記グラフェン層と接触するように分布する。
前記第１領域の一部が、前記第２領域上に配置されるように、前記第１領域と前記第２領域との一部が互いに重畳する。
前記多数の第１量子点及び第２量子点が無秩序に互いに混じっており、前記多数の第１量子点及び第２量子点のそれぞれが、前記グラフェン層と接触することができる。
前記多数の第１量子点が、前記グラフェン層と前記第１電極との間において、複数層に積層されており、前記多数の第２量子点が、前記グラフェン層と前記第１電極との間において、複数層に積層されてもよい。
前記量子点層は、前記グラフェン層と前記第１電極とを連結するように、前記多数の第１量子点を積層して形成された多数の第１柱、及び前記グラフェン層と前記第１電極とを連結するように、前記多数の第２量子点を積層して形成された多数の第２柱を含み、前記多数の第１柱及び多数の第２柱が、前記グラフェン層と前記第１電極との表面方向に沿って交互に配置されてもよい。
前記量子点層は、前記グラフェン層と前記第１電極とを連結するように、前記多数の第１量子点を積層して形成された多数の第１ピラミッド構造、及び前記グラフェン層と前記第１電極とを連結するように、前記多数の第２量子点を積層して形成された多数の第２ピラミッド構造を含み、前記多数の第１ピラミッド構造は、前記多数の第２ピラミッド構造と相補的な形態に配列されてもよい。
前記電子素子は、基板をさらに含み、前記ゲート電極は、前記基板上に配置され、前記ゲート絶縁膜は、前記ゲート電極上に配置され、前記グラフェン層は、前記ゲート絶縁膜上に配置されてもよい。
前記量子点層は、前記グラフェン層の第１領域上に配置された第１量子点層、及び前記グラフェン層の第１領域と異なる第２領域上に配置された第２量子点層を含み、前記第１電極は、前記第１量子点層上に配置され、前記第２電極は、前記第２量子点層上に配置されてもよい。
前記電子素子は、基板をさらに含み、前記第１電極は、前記基板の第１表面領域上に配置されており、前記第１電極上に、前記量子点層が配置されており、前記グラフェン層は、前記量子点層の上部表面、及び前記基板の第２表面領域にかけて配置されており、前記第２電極は、前記基板の第２表面領域上のグラフェン層上に配置されており、前記ゲート絶縁膜は、前記量子点層の上部表面上のグラフェン層上に配置されており、前記ゲート電極は、前記ゲート絶縁膜上に配置されてもよい。
前記量子点層は、バンドギャップが互いに異なる多数の量子点を含んでもよい。
前記量子点層は、前記グラフェン層と前記第１電極との間に配置されており、前記量子点層は、前記グラフェン層に接する多数の第１導電型量子点、及び前記第１電極に接する多数の第２導電型量子点を含み、前記第２導電型は、前記第１導電型に電気的に相反し、前記第２導電型量子点は、前記第１導電型量子点上に積層されてもよい。
前記電子素子は、光検出器、発光素子、光電池素子のうち一つでもある。
また、他の実施形態によるイメージセンサは、光を感知する多数のセンサ画素のアレイを含み、それぞれのセンサ画素は、多数の量子点を具備する量子点層と、前記量子点層に電気的に接触するグラフェン層とを含むチャネル層；前記チャネル層にそれぞれ電気的に接触する第１電極及び第２電極；前記チャネル層を介して、前記第１電極及び前記第２電極の間に流れる電流を制御するように構成されたゲート電極；並びに前記ゲート電極と前記チャネル層との間に配置されたゲート絶縁膜；を含み、前記多数のセンサ画素は、吸収波長が互いに異なる第１センサ画素及び第２センサ画素を含んでもよい。
また、さらに他の実施形態によるディスプレイ装置は、光を放出する多数のディスプレイ画素のアレイを含み、それぞれのディスプレイ画素は、多数の量子点を具備する量子点層と、前記量子点層に電気的に接触するグラフェン層とを含むチャネル層；前記チャネル層にそれぞれ電気的に接触する第１電極及び第２電極；前記チャネル層を介して、前記第１電極及び前記第２電極の間に流れる電流を制御するように構成されたゲート電極；並びに前記ゲート電極と前記チャネル層との間に配置されたゲート絶縁膜；を含み、前記多数のディスプレイ画素は、発光波長が互いに異なる第１ディスプレイ画素及び第２ディスプレイ画素を含んでもよい。
また、さらに他の実施形態による光電池素子は、光エネルギーを電気エネルギーに転換するための電池セルを含み、前記電池セルは、多数の量子点を具備する量子点層と、前記量子点層に電気的に接触するグラフェン層とを含むチャネル層；並びに前記チャネル層にそれぞれ電気的に接触する第１電極及び第２電極；を含んでもよい。
前記量子点層は、前記グラフェン層の一部領域に配置されており、前記第１電極は、前記量子点層に接触するように配置され、前記第２電極は、前記グラフェン層に接触するように配置されてもよい。
前記量子点層は、前記グラフェン層の第１領域上に配置された第１量子点層、及び前記グラフェン層の第１領域と異なる第２領域上に配置された第２量子点層を含み、前記第１電極は、前記第１量子点層上に配置され、前記第２電極は、前記第２量子点層上に配置されてもよい。
前記量子点層は、バンドギャップが異なる多数の量子点を含んでもよい。
また、さらに他の実施形態によるインバータ素子は、ゲート電極；前記ゲート電極上に配置されたゲート絶縁膜；前記ゲート絶縁膜上に互いに分離して配置された第１チャネル層及び第２チャネル層；前記第１チャネル層に電気的に接触する第１電極；前記第２チャネル層に電気的に接触する第２電極；並びに前記第１チャネル層及び第２チャネル層いずれにも電気的に接触する第３電極；を含み、前記第１チャネル層は、前記ゲート絶縁膜上に配置された第１グラフェン層、及び多数の量子点を具備し、前記第１グラフェン層の一部領域に配置された第１量子点層を含み、前記第２チャネル層は、前記ゲート絶縁膜上に、前記第１グラフェン層と分離されて配置された第２グラフェン層、及び多数の量子点を具備し、前記第２グラフェン層の一部領域に配置された第２量子点層を含んでもよい。
前記第１電極は、前記第１グラフェン層に接触するように配置され、前記第２電極は、前記第２グラフェン層に接触するように配置され、前記第３電極は、前記第１量子点層及び第２量子点層にいずれも接触するように配置されてもよい。
前記インバータ素子は、前記第１電極に電気的に連結される接地ライン；前記第２電極に電気的に連結される駆動電圧ライン；前記ゲート電極に電気的に連結される入力信号ライン；及び前記第３電極に電気的に連結される出力信号ライン；をさらに含んでもよい。
前記課題を解決するために、本発明の電子素子はまた、グラフェン層；前記グラフェン層の一側端部上に配置され、多数の量子点を含む量子点層；前記量子点層上に配置された第１電極；並びに前記グラフェン層の他側端部上に配置され、前記第１電極、及び前記量子点層と離隔されている第２電極を含んでもよい。
前記電子素子は、ゲート電極；及び前記ゲート電極とグラフェン層との間に配置されたゲート絶縁膜をさらに含み、ここで、前記グラフェン層と量子点層は、チャネル層を定義し、前記チャネル層は、前記ゲート絶縁膜と接触し、前記ゲート絶縁膜は、前記ゲート電極と接触し、前記ゲート電極は、前記チャネル層を介して、前記第１電極及び第２電極の間に流れる電流を制御するように構成されてもよい。
前記多数の量子点は、多数の第１量子点及び多数の第２量子点を含み、前記多数の第１量子点のバンドギャップ及び材料のうち少なくとも一つは、前記第２量子点のバンドギャップ及び材料と異なってもよい。
前記電子素子は、第１輸送層及び第２輸送層のうち少なくとも１層をさらに含み、前記第１輸送層は、前記第１電極と量子点層との間のグラフェン層上に配置され、前記第２輸送層は、前記量子点層上に配置されてもよい。
前記グラフェン層は、第１グラフェン層であり、前記量子点層は、第１量子点層であり、前記電子素子は、前記第１グラフェン層と離隔された第２グラフェン層；前記第１電極と第２グラフェン層との間に配置され、前記第１量子点層と離隔された第２量子点層；並びに前記第２量子点層上に配置され、前記第１電極、及び前記第２量子点層と離隔された第３電極をさらに含んでもよい。
本発明の電子素子によれば、優秀な光電特性を有する量子点と、優秀な移動度を有するグラフェンと共にチャネル層として使用するために、高い移動度及び大きいオン／オフ電流比を有する光電子素子が提供される。
一実施形態による電子素子の概略的な構造を示す断面図である。 他の実施形態による電子素子の概略的な構造を示す断面図である。 他の実施形態による電子素子の概略的な構造を示す断面図である。 他の実施形態による電子素子の概略的な構造を示す断面図である。 図１に図示された多数の電子素子を含む電子素子アレイの概略的な構造を示す断面図である。 図１に図示された電子素子を製造する過程を示す概略的な断面図である。 図１に図示された電子素子を製造する過程を示す概略的な断面図である。 図１に図示された電子素子を製造する過程を示す概略的な断面図である。 図１に図示された電子素子を製造する過程を示す概略的な断面図である。 さらに他の実施形態による電子素子の概略的な構造を示す断面図である。 さらに他の実施形態による電子素子の概略的な構造を示す断面図である。 さらに他の実施形態による電子素子の多様な概略的な構造を示す断面図である。 さらに他の実施形態による電子素子の多様な概略的な構造を示す断面図である。 さらに他の実施形態による電子素子の多様な概略的な構造を示す断面図である。 図７Ａに図示された電子素子の量子点層を形成する過程を示す概略的な断面図である。 図７Ａに図示された電子素子の量子点層を形成する過程を示す概略的な断面図である。 図７Ｂに図示された電子素子の量子点層を形成する過程を示す概略的な断面図である。 図７Ｂに図示された電子素子の量子点層を形成する過程を示す概略的な断面図である。 さらに他の実施形態による電子素子の概略的な構造を示す断面図である。 さらに他の実施形態による電子素子の概略的な構造を示す断面図である。 さらに他の実施形態による電子素子の概略的な構造を示す断面図である。 さらに他の実施形態による電子素子の概略的な構造を示す断面図である。 図１３に図示された電子素子の等価回路を示す回路図である。 図１３に図示された電子素子を製造する過程を示す概略的な断面図である。 図１３に図示された電子素子を製造する過程を示す概略的な断面図である。 図１３に図示された電子素子を製造する過程を示す概略的な断面図である。 図１３に図示された電子素子を製造する過程を示す概略的な断面図である。 さらに他の実施形態による電子素子の構造を示す断面図である。 さらに他の実施形態による電子素子の構造を示す断面図である。
以下、添付された図面を参照し、グラフェン及び量子点を含む電子素子について詳細に説明する。以下の図面において、同一参照符号は、同一構成要素を指し、図面上において、各構成要素の大きさは、説明の明瞭性及び便宜性のために誇張されている。また、以下で説明する実施形態は、ただ例示的なものに過ぎず、そのような実施形態から、多様な変形が可能である。また、以下で説明する層構造において、「上部」や「上」と記載された表現は、接触して真上にあるものだけではなく、非接触で上にあるものも含んでもよい。
図１は、一実施形態による電子素子１００の概略的な構造を示す断面図である。図１を参照すれば、本実施形態による例示的な電子素子１００は、基板１０１、基板１０１上に配置されたゲート電極１０２、ゲート電極１０２上に配置されたゲート絶縁膜１０３、ゲート絶縁膜１０３上に配置されたグラフェン層１０４、グラフェン層１０４の一部領域に配置された量子点層１０５、量子点層１０５上に配置されたドレイン電極１０８、及びグラフェン層１０４上に配置されたソース電極１０９を含んでもよい。また、前記電子素子１００は、量子点層１０５とグラフェン層１０４との間に配置された第１輸送層１０６、及び量子点層１０５とドレイン電極１０８との間に配置された第２輸送層１０７をさらに含んでもよい。
基板１０１は、ガラス、サファイア、プラスチックのような材料を含んでもよい。必要によって、基板１０１は、可視光、紫外線、赤外線のような光に対して透明な性質を有する材料からなるものであり得る。また、本実施形態による電子素子１００は、シリコン系の半導体材料を含まないので、可撓性を有するように製造されてもよい。その場合、基板１０１は、可撓性を有するか、あるいは伸縮性を有する材料からなってもよい。しかし、電子素子１００は、必ずしも基板１０１を含む必要はなく、電子素子１００の製造完了後に、基板１０１を除去することも可能である。
ゲート電極１０２、ドレイン電極１０８及びソース電極１０９は、導電性を有するいかなる材料でも使用することができる。例えば、金属、導電性金属酸化物またはグラフェンを、ゲート電極１０２、ドレイン電極１０８及びソース電極１０９として使用することができる。量子点層１０５に光が入射したり、あるいは量子点層１０５から光を放出させたりすることができるように、ゲート電極１０２とドレイン電極１０８は、透明な導電性材料からなってもよい。ゲート電極１０２とドレイン電極１０８は、例えば、ＩＴＯ（indium tin oxide）、ＩＺＯ（indium zinc oxide）、ＡＺＯ（aluminum zinc oxide）、ＧＺＯ（gallium zinc oxide）などからなる透明電極であってもよい。
ゲート絶縁膜１０３は、例えば、ＳｉＯ２、ＳｉＮｘ、ＦＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＺｒＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＬａＯ、ＬａＡｌＯ、ＳｒＴｉＯのような一般的な半導体トランジスタのゲート絶縁膜材料をそのまま使用することができる。また、グラフェン層１０４との結合性を向上させるために、ゲート絶縁膜１０３として、ｈ−ＢＮ（hexagonal ＢＮ）のような六方晶系の二次元材料を使用することもできる。ゲート電極１０２上のｈ−ＢＮゲート絶縁膜１０３とグラフェン層１０４は、直接成長方式で順次に形成され得、または一般的な転写（transfer）方式で、ｈ−ＢＮゲート絶縁膜１０３とグラフェン層１０４とが順次に形成され得る。
量子点層１０５は、多数の量子点を含む。量子点は、量子拘束効果を有する所定サイズの粒子であり、例えば、化合物半導体（ＩＩＩ−Ｖ族半導体、ＩＩ族半導体）の粒子、ＩＶ半導体の粒子、または無機物半導体の粒子でもある。量子点層１０５は、例えば、ＩｎＰ、ＰｂＳ、ＣｄＴｅ、ＣｄＳｅ、ＺｎＳ、ＣｄＳのような化合物半導体の粒子からなるものであり得る。それぞれの量子点は、例えば、４ｎｍないし２０ｎｍほどの直径を有することができる。また、それぞれの量子点は、均質の単一構造によって形成され得、またはコア・シェル（core-shell）状の二重構造によって形成され得る。多様なコア・シェル構造の量子点が提案されているが、例えば、ＣｄＳｅ／ＡｓＳ、ＣｄＴｅ／ＣｄＳｅ、ＣｄＳｅ／ＺｎＳのような構造の量子点が使用されてもよい。量子点の材料、大きさ、構造などによって、多様なバンドギャップを得ることができる。また、量子点層１０５のそれぞれの量子点は、グラフェン量子点のように、中空の球状を有することもできる。従って、所望の発光波長または吸収波長によって、量子点の材料、大きさ及び構造を選択することができる。
図１には、量子点層１０５として、多数の量子点が単一層（monolayer）に配列されたように図示されているが、本実施形態は、それに限定されるものではない。多数の量子点は、複層（multilayer）構造に配列され得る。複層構造に配列された量子点を有する量子点層１０５の厚みは、例えば、２００ｎｍ以内でもある。そのような量子点は、例えば、ポリジメチルシロキサン（ＰＤＭＳ）スタンプを利用して、図示されていない別途の他の基板から、グラフェン層１０４上に容易に転写することができる。ＰＤＭＳスタンプを利用すれば、量子点を所望のパターン形態で、グラフェン層１０４上に１層ずつ積層することが可能であるので、必要によって、量子点層１０５を単一層構造または複層構造で形成することができる。
図１に図示されているように、量子点層１０５は、グラフェン層１０４の一部領域にだけ配置されてもよい。そして、ドレイン電極１０８は、量子点層１０５と電気的に接触するように配置され、ソース電極１０９は、グラフェン層１０４と電気的に接触するように配置されてもよい。例えば、ソース電極１０９は、量子点層１０５が形成されていないグラフェン層１０４の残り領域上に直接配置されてもよい。
量子点層１０５とグラフェン層１０４との間に配置された第１輸送層１０６と、量子点層１０５とドレイン電極１０８との間に配置された第２輸送層１０７は、電子や正孔の伝達の一助となる役割を行うことができる。例えば、ＮＰＢ（N,N'-Bis-(1-naphthalenyl)-N,N'-bis-phenyl-(1,1'-biphenyl)-4,4'-diamine）またはＡｌｑ３のように、有機発光素子（ＯＬＥＤ）において、一般的に使用する電子輸送層の材料や、正孔輸送層の材料を、第１輸送層１０６及び第２輸送層１０７の材料として使用することができる。また、原子層蒸着（ＡＬＤ：atomic layer deposition）方式で形成されたＡｌ２Ｏ３またはｈ−ＢＮを、第１輸送層１０６及び第２輸送層１０７として使用することができる。
本実施形態による電子素子１００において、ドレイン電極１０８とソース電極１０９との間に電圧をかけ、ゲート電極１０２にゲート電圧を印加すれば、ゲート電圧によって、ドレイン電極１０８とソース電極１０９との間に流れる電流が調節される。そのような点において、本実施形態による電子素子１００は、動作原理は、垂直グラフェン異種構造トランジスタ（vertical grapheme heterostructure transistor）の動作原理のようである。例えば、電流は、ソース電極１０９から、グラフェン層１０４と量子点層１０５とを経て、ドレイン電極１０８に流れる。そのとき、電流の流れは、ゲート電極１０２によって調節されるが、ゲート電極１０２に印加されるゲート電圧によって、グラフェン層１０４の仕事関数を変化させ、グラフェン層１０４と量子点層１０５との間でエネルギー障壁が調節される。ゲート電極１０２が、そのようなエネルギー障壁を高める場合には、電流が少なく流れ、その反対の場合には、電流が多く流れる。
そのような点で、本実施形態の場合には、グラフェン層１０４と量子点層１０５とが、共にトランジスタ電子素子１００のチャネル層の役割を行う。従って、ドレイン電極１０８とソース電極１０９は、グラフェン層１０４と量子点層１０５とを含むチャネル層に、それぞれ電気的に接触し、ゲート絶縁膜１０３は、ゲート電極１０２とチャネル層との間に配置されているものである。ゲート電極１０２は、グラフェン層１０４と量子点層１０５とを含むチャネル層を介して、ドレイン電極１０８とソース電極１０９との間に流れる電流を制御する役割を行うと見ることができる。
一方、本実施形態による電子素子１００は、量子点層１０５内に配列された多数の量子点の材料によって、ｎ型またはｐ型で動作することができる。すなわち、量子点がｎ型であるならば、電子素子１００は、ｎ型トランジスタとして動作し、量子点がｐ型であるならば、電子素子１００は、ｐ型トランジスタとして動作することができる。ｎ型量子点は、例えば、ＩｎＰ、ＣｄＳ、ＣｄＳｅなどがあり、伝導帯（conduction band）の値が、グラフェン層１０４のフェルミエネルギー（fermi energy）（４．５ｅＶほど）より小さい４ｅＶないし４．５ｅＶほどである。また、ｐ型量子点は、例えば、ＰｂＳなどがあり、価電子帯（valence band）の値が、グラフェン層１０４のフェルミエネルギーより大きい４．５ｅＶないし５ｅＶほどである。電子素子１００がｎ型であるならば、ゲート電圧が正（＋）の電圧であるとき、電子素子１００がターンオンされ、ｐ型であるならば、ゲート電圧が負（−）の電圧であるとき、電子素子１００がターンオンされる。
図２Ａは、他の実施形態による電子素子２００の概略的な構造を示す断面図である。図１に図示された電子素子１００は、ボトムゲート（bottom gate）構造によって構成されたものであるが、一方、図２Ａに図示された電子素子２００は、トップゲート（top gate）構造によって構成されるという点で差がある。図２Ａを参照すれば、電子素子２００は、基板２０１、基板２０１の第１表面領域上に配置されたドレイン電極２０８、ドレイン電極２０８上に配置された量子点層２０５、量子点層２０５の上部表面、及び基板２０１の第１表面領域と異なる第２表面領域にかけて配置されているグラフェン層２０４、基板２０１の第２表面領域上のグラフェン層２０４上に配置されているソース電極２０９、量子点層２０５の上部表面上のグラフェン層２０４上に配置されているゲート絶縁膜２０３、並びにゲート絶縁膜上に配置されているゲート電極２０２を含んでもよい。また、前記電子素子２００は、量子点層２０５とドレイン電極２０８との間に配置された第１輸送層２０６、及び量子点層２０５とグラフェン層２０４との間に配置された第２輸送層２０７をさらに含んでもよい。
図２Ａに図示されているように、グラフェン層２０４は、基板２０１の第２表面領域から、量子点層２０５の上部表面まで段差を有するように形成される。ここで、グラフェン層２０４の一部が、量子点及びドレイン電極２０８の側面に直接的に接触しないように、グラフェン層２０４は、ドレイン電極２０８と量子点層２０５とからなるメッシュ構造の側面と、所定の間隔で離隔されてもよい。例えば、電子素子２００は、ドレイン電極２０８及び量子点層２０５の側面に配置された絶縁層２１０をさらに含んでもよい。それにより、グラフェン層２０４は、量子点及びドレイン電極２０８の側面に直接接触せず、基板２０１の第２表面領域から絶縁層２１０の側面に沿って、量子点層２０５の上部表面まで延長される。
絶縁層２１０がないとしても、グラフェン層２０４が、量子点及びドレイン電極２０８の側面に直接的に接触しないのであるならば、図２Ｂに図示されているように、絶縁層２１０を省略することもできる。それにより、グラフェン層２０４は、量子点層２０５の上部表面から、基板２０１の第２表面領域に緩慢に延びていく。一方、グラフェン層２０４の延びた一部領域が、量子点層２０５の量子点と直接的に接触する可能性があるならば、図２Ｃに図示されているように、量子点層２０５のエッジ領域にある量子点を除去することもできる。それにより、グラフェン層２０４の一部が、量子点層２０５の側面に当接しても、量子点には直接的に接触しないのである。
図１で説明したゲート電極１０２、ゲート絶縁膜１０３、グラフェン層１０４、量子点層１０５、第１輸送層１０６、第２輸送層１０７、ドレイン電極１０８及びソース電極１０９の材料及び特性に係わる説明は、図２Ａないし図２Ｃのゲート電極２０２、ゲート絶縁膜２０３、グラフェン層２０４、量子点層２０５、第１輸送層２０６、第２輸送層２０７、ドレイン電極２０８及びソース電極２０９にもそのまま適用される。また、図２Ａないし図２Ｃに図示された電子素子２００の動作原理は、図１に図示された電子素子１００の動作原理と同一である。従って、以下では、便宜上、図１に図示された電子素子１００を基に、多様な応用分野について説明するが、以下の説明は、図２に図示された電子素子２００についてもそのまま適用されるのである。
図１に図示された電子素子１００は、トランジスタのスイッチング機能と、光電子素子の機能とをいずれも具備することができる。例えば、量子点層１０５は、量子点層１０５内に配列された多数の量子点のバンドギャップに該当する波長、またはそれより小さい波長を有する外部の光を吸収し、電子及び正孔の対である励起子（exciton）を生成することができる。吸収される光の波長は、量子点の大きさ、材料、構造などによって異なり、４００ｎｍないし２，０００ｎｍほどの範囲にある。それにより、電子及び正孔はそれぞれ分離し、ドレイン電極１０８及びソース電極１０９に移動する。ドレイン電極１０８と量子点層１０５との間、及び量子点１０５とグラフェン層１０４との間のエネルギーバンド構造によって、電子がドレイン電極１０８に移動し、正孔がソース電極１０９に移動するか、あるいは正孔がドレイン電極１０８に移動し、電子がソース電極１０９に移動することもできる。
電子及び正孔の移動は、ゲート電極１０２に印加されるゲート電圧によって制御される。例えば、ゲート電圧が印加されなければ、励起子が生成されても、電子及び正孔は、ドレイン電極１０８及びソース電極１０９に移動しない。ゲート電極１０２にゲート電圧が印加され、電子素子１００がターンオンされれば、電子及び正孔がドレイン電極１０８及びソース電極１０９に移動し、ゲート電圧の大きさによって、電子及び正孔の移動量が変化するのである。
従って、電子及び正孔が、ドレイン電極１０８及びソース電極１０９に移動しながら発生する電流を探知することにより、電子素子１００は、光検出器（photodetector）またはフォトトランジスタ（phototransistor）として動作することができる。また、電子及び正孔が、ドレイン電極１０８及びソース電極１０９に移動しながら発生する電流を外部負荷に連結して使用することができるが、そのとき、電子素子１００は、光起電力素子（photovoltaic device）として動作することができる。
一方、ドレイン電極１０８とソース電極１０９との間に電圧を印加すれば、量子点層１０５内の量子点において、電子及び正孔が結合して光が放出される。放出される光の波長は、量子点の大きさ、材料、構造などによって異なる。ドレイン電極１０８とソース電極１０９との間に印加される電圧が一定に維持されると仮定すると、光の放出いかん、及び放出される光の強度は、ゲート電極１０２に印加されるゲート電圧によって制御される。そのとき、電子素子１００は、発光素子（light emitting device）として動作することができる。従って、本実施形態による電子素子１００は、光電池素子、光検出器、フォトトランジスタ、発光素子などの光電子素子分野に適用される。
前述のように、開示された実施形態による電子素子１００，２００は、優秀な光電特性を有する量子点と、優秀な移動度を有するグラフェンとを、共にチャネル層として使用するので、さまざまな長所を有することができる。例えば、電子素子１００，２００は、量子点の大きさ、材料、構造によって、可視光（４００ｎｍ〜７００ｎｍ）から赤外線光（〜２，０００ｎｍ）に該当する非常に幅広いバンドギャップを有することができる。また、量子点層１０５，２０５の厚み増大によって、光の吸収率が比例して上昇するので、吸収率の向上が容易である。また、電子素子１００，２００は、高い移動度及び大きいオン／オフ電流比を有し、優秀な性能を有する光電子素子の具現が可能になる。さらに、開示された実施形態による電子素子１００，２００は、一般的な半導体材料なしに、量子点及びグラフェンのみを含むので、大面積でありながらも、低廉に容易に製作が可能である。
一方、多数の電子素子１００を二次元アレイ状に配列することにより、カラーイメージセンサまたはカラーディスプレイ装置を具現することも可能である。例えば、図３は、図１に図示された多数の電子素子１００を含む電子素子アレイ３００の概略的な構造を示す断面図である。図３を参照すれば、電子素子アレイ３００は、基板１０１上に配列された第１電子素子１００Ｒ、第２電子素子１００Ｇ及び第３電子素子１００Ｂを含んでもよい。図３には、便宜上ただ３個の電子素子１００Ｒ，１００Ｇ，１００Ｂだけが図示されているが、実際には、非常に多くの電子素子１００Ｒ，１００Ｇ，１００Ｂが二次元アレイ状に反復して配列される。
前記第１電子素子１００Ｒ、第２電子素子１００Ｇ及び第３電子素子１００Ｂは、図１に図示された電子素子１００と同一構造を有することができる。図１に図示された電子素子１００の代わりに、図２Ａないし図２Ｃに図示された電子素子２００を利用することも可能である。第１電子素子１００Ｒ、第２電子素子１００Ｇ及び第３電子素子は、互いに同一構造を有し、ただし、量子点層１０５Ｒ，１０５Ｇ，１０５Ｂのバンドギャップのみが互いに異なる。例えば、第１電子素子１００Ｒの第１量子点層１０５Ｒは、赤色光に対応するバンドギャップを有し、第２電子素子１００Ｇの第２量子点層１０５Ｇは、緑色光に対応するバンドギャップを有し、第３電子素子１００Ｂの第３量子点層１０５Ｂは、青色光に対応するバンドギャップを有することができる。そのような第１量子点層１０５Ｒ、第２量子点層及び第３量子点層１０５Ｂは、スタンプ方式またはプリンティング方式で、グラフェン層１０４上に一度に形成される。
電子素子アレイ３００の第１電子素子１００Ｒ、第２電子素子１００Ｇ及び第３電子素子１００Ｂが、光検出器またはフォトトランジスタとして動作する場合、電子素子アレイ３００は、入射光の赤色、緑色、青色の光成分をそれぞれ検出して映像を生成するイメージセンサになる。そして、第１電子素子１００Ｒ、第２電子素子１００Ｇ及び第３電子素子１００Ｂは、それぞれ吸収波長が互いに異なるセンサ画素になる。また、電子素子アレイ３００の第１電子素子１００Ｒ、第２電子素子１００Ｇ及び第３電子素子１００Ｂが発光素子として動作する場合、電子素子アレイ３００は、赤色、緑色、青色の光を放出して映像をディスプレイするディスプレイ装置になり、第１電子素子１００Ｒ、第２電子素子１００Ｇ及び第３電子素子１００Ｂは、それぞれ発光波長が互いに異なるディスプレイ画素になる。
たとえ図３が、第１電子素子１００Ｒ、第２電子素子１００Ｇ及び第３電子素子１００Ｂに配置された量子点層１０５Ｒ，１０５Ｇ，１０５Ｂのバンドギャップがそれぞれ赤色光、緑色光及び青色光に対応するディスプレイ画素を例示しているとしても、必ずしもそれに限定されるものではない。例えば、シアン、マゼンタ及びイエローのそれぞれの光に対応するバンドギャップを有する量子点層を含む電子素子が配列され得る。
図４Ａないし図４Ｄは、図１に図示された電子素子１００を製造する過程を例示的に示す概略的な断面図である。
まず、図４Ａを参照すれば、ゲート電極１０２上に、ゲート絶縁膜１０３を積層し、ゲート絶縁膜１０３上に、グラフェン層１０４を積層する。ゲート絶縁膜１０３は、一般的な蒸着技術によって形成される。そして、グラフェン層１０４は、別途に製作した後、ゲート絶縁膜１０３上に転写することができる。他の方法として、ゲート電極１０２として、例えば、ニッケル（Ｎｉ）や銅（Ｃｕ）のような金属を使用したり、あるいはゲート電極１０２上に、ニッケル（Ｎｉ）や銅（Ｃｕ）を蒸着したりした後、その上に、ゲート絶縁膜１０３として、ｈ−ＢＮを成長させ、ｈ−ＢＮゲート絶縁膜１０３上に、化学的気相蒸着（ＣＶＤ）技術で、グラフェン層１０４を成長させることができる。
次に、図４Ｂを参照すれば、グラフェン層１０４上に、量子点層１０５を積層することができる。量子点層１０５は、例えば、ＰＤＭＳスタンプまたはプリンティング方式で容易に形成される。例えば、有機高分子溶液に、量子点が分散されているコロイド量子点を、図示されていない外部の基板上に塗布した後、量子点層１０５の形状を有するスタンプをコロイド量子点に押し付け、スタンプの表面に量子点をしみ込ませ、前記スタンプをさらにグラフェン層１０４上に押し付け、スタンプの表面にしみ込んだ量子点をグラフェン層１０４上に転写することができる。また、量子点層１０５を形成する前に、必要によって、グラフェン層１０４上に第１輸送層１０６を先に形成してパターニングした後、第１輸送層１０６上に、量子点層１０５を積層することもできる。
次に、図４Ｃに図示されているように、ドレイン電極１０８を、量子点層１０５上に形成することができる。例えば、ドレイン電極１０８の電極材料を、量子点層１０５及びグラフェン層１０４の上に、全体的に蒸着した後、量子点層１０５上の電極材料のみを残し、残りの電極材料をエッチングして除去することができる。また、ドレイン電極１０８を形成する前に、必要によって、量子点層１０５上に、第２輸送層１０７を先に形成してパターニングした後、第２輸送層１０７上に、ドレイン電極１０８を形成することもできる。
その後、図４Ｄに図示されているように、グラフェン層１０４上に、ソース電極１０９を形成することができる。図４Ｃ及び図４Ｄの過程は、ドレイン電極１０８及びソース電極１０９が互いに異なる材料からなる場合に順次に遂行される。例えば、ドレイン電極１０８は、透明な導電性材料からなり、ソース電極１０９は、一般的な金属材料からなるものであり得る。しかし、ドレイン電極１０８及びソース電極１０９が、同一材料からなる場合には、１回の工程で、ドレイン電極１０８及びソース電極１０９を形成することもできる。例えば、量子点層１０５とグラフェン層１０４との上に、電極材料を全体的に蒸着した後、エッチングを介して、電極材料を２つの部分にそれぞれ分離することにより、ドレイン電極１０８及びソース電極１０９が形成される。
以上、量子点層１０５が、グラフェン層１０４とドレイン電極１０８との間にのみ配置されると説明したが、必ずしもそれに限定されるものではない。量子点層１０５は、グラフェン層１０４とソース電極１０９との間にも配置され、またはグラフェン層１０４とドレイン電極１０８との間、及びグラフェン層１０４とソース電極１０９との間にも配置され得る。例えば、図５は、さらに他の実施形態による電子素子１１０の概略的な構造を示す断面図であり、量子点層１０５ａ，１０５ｂが、グラフェン層１０４とドレイン電極１０８との間、及びグラフェン層１０４とソース電極１０９との間にいずれも配置された例を図示している。図５に図示された実施形態において、量子点層１０５ａ，１０５ｂは、グラフェン層１０４の第１領域上に配置された第１’量子点層１０５ａと、グラフェン層１０４の第１領域と異なる第２領域上に配置された第２’量子点層１０５ｂと、を含んでもよい。ドレイン電極１０８は、第１’量子点層１０５ａ上に配置され、ソース電極１０９は、第２’量子点層１０５ｂ上に配置される。ここで、第１’量子点層１０５ａ及び第２’量子点層１０５ｂの内部にそれぞれ配置された多数の量子点は、互いに同一であってもよく、異なっていてもよい。
図６は、さらに他の実施形態による電子素子１２０の概略的な構造を示す断面図であり、特に、光電池として動作するための電子素子１２０の構造を図示している。図６を参照すれば、電子素子１２０は、ゲート電極１０２、ゲート電極１０２上に配置されたゲート絶縁膜１０３、ゲート絶縁膜１０３上に配置されたグラフェン層１０４、グラフェン層１０４の一部領域上に配置された量子点層１０５、量子点層１０５上に配置されたドレイン電極１０８、及びグラフェン層１０４の他の一部領域上に配置されたソース電極１０９を含んでもよい。ここで、グラフェン層１０４と量子点層１０５は、電流が流れるためのチャネル層の役割を共に行うことができる。
図６に図示された電子素子１２０の場合、量子点層１０５は、複層構造に積層されており、バンドギャップが互いに異なる多数の量子点を含んでもよい。例えば、量子点層１０５内には、可視光のエネルギーから赤外線光のエネルギーまでいずれも吸収するように、多様なバンドギャップを有する多数の量子点が等しく分布している。また、多数の量子点を複層構造に積層することにより、光の吸収率を上昇させることができる。光の吸収率をさらに上昇させるために、図５に図示されているように、グラフェン層１０４とソース電極１０９との間にも量子点層１０５がさらに配置され得る。
そのような電子素子１２０は、光エネルギーを電気エネルギーに転換するための電池セルの役割が可能であり、多数の電子素子１２０を配列し、光電池を構成することができる。光電池の場合、個々の電池セルを独立してスイッチングする必要がないのであれば、図６において、ゲート電極１０２とゲート絶縁膜１０３とを省略し、基板１０１上に、すぐグラフェン層１０４を配置することもできる。または、グラフェン層１０４の結合性を向上させるために、基板１０１上に、ｈ−ＢＮゲート絶縁膜１０３を形成し、その上に、グラフェン層１０４を配置することもできる。
また、図７Ａないし図７Ｃは、さらに他の実施形態による電子素子１３１，１３２，１３３の多様な概略的な構造を示す断面図である。図７Ａないし図７Ｃに図示された電子素子１３１，１３２，１３３は、多数のｎ型量子点１１５ａと、多数のｐ型量子点１１５ｂとを共に含む量子点層１１５を含んでもよい。電子素子１３１，１３２，１３３の残りの構造は、図１に図示された電子素子１００と同一である。
まず、図７Ａを参照すれば、電子素子１３１の量子点層１１５は、グラフェン層１０４の一部領域と接触するように、前記一部領域内に共に集まって分布する多数のｎ型量子点１１５ａと、グラフェン層１０４の他の一部領域と接触するように、前記他の一部領域内に共に集まって分布する多数のｐ型量子点１１５ｂと、を含んでもよい。例えば、多数のｎ型量子点１１５ａの伝導帯の値は、グラフェン層１０４のフェルミエネルギー値より小さく、多数のｐ型量子点１１５ｂの価電子帯の値は、グラフェン層１０４のフェルミエネルギー値より大きい。
次いで、図７Ｂを参照すれば、電子素子１３２の量子点層１１５は、図７Ａの電子素子１３１と類似しており、ただし、多数のｐ型量子点１１５ｂの一部が、多数のｎ型量子点１１５ａの一部と重畳するという点で差がある。例えば、多数のｐ型量子点１１５ｂの一部が、多数のｎ型量子点１１５ａの上に、重畳して配置される。または、反対に、多数のｎ型量子点１１５ａの一部が、多数のｐ型量子点１１５ｂの上に、重畳して配置されることも可能である。
最後に、図７Ｃを参照すれば、電子素子１３３の量子点層１１５では、多数のｎ型量子点１１５ａと、多数のｐ型量子点１１５ｂとが１層内で無秩序に互いに混じっている。そして、多数のｎ型量子点１１５ａ及びｐ型量子点１１５ｂは、グラフェン層１０４とそれぞれ接触するように、１層の単一層に配列される。
図７Ａないし図７Ｃに図示された電子素子１３１，１３２，１３３は、量子点層１１５内のｎ型量子点１１５ａ及びｐ型量子点１１５ｂが、いずれもグラフェン層１０４に接触しているために、双極性素子（ambipolar device）として動作することができる。例えば、ドレイン電極１０８とソース電極１０９との間に、所定の電圧を印加するとき、その電圧の大きさが小さく、順方向の電流漏れが少なければ、ゲート電極１０２に正の電圧を印加する場合、または負の電圧を印加する場合にも、いずれも電子素子１３１，１３２，１３３がターンオンされる。そのような電子素子１３１，１３２，１３３は、２種の量子点１１５ａ，１１５ｂを含むために、図１に図示された電子素子１００より、光を吸収することができる波長帯域の範囲が広がるので、効率が向上するのである。
図８Ａ及び図８Ｂは、図７Ａに図示された電子素子１３１の量子点層１１５を形成する過程を示す概略的な断面図である。図８Ａを参照すれば、グラフェン層１０４の一領域上に、ＰＤＭＳスタンプ（図示せず）を利用して、ｎ型量子点１１５ａをまず塗布する。その後、図８Ｂに図示されているように、グラフェン層１０４の他の領域上に、ＰＤＭＳスタンプ（図示せず）を利用して、ｐ型量子点１１５ｂを塗布することができる。ここで、ｎ型量子点１１５ａが分布する領域と、ｐ型量子点１１５ｂが分布する領域とが互いに隣接することができる。その後には、図４Ｃ及び図４Ｄで説明した方式で、ドレイン電極１０８及びソース電極１０９を形成することができる。
また、図９Ａ及び図９Ｂは、図７Ｂに図示された電子素子１３２の量子点層を形成する過程を示す概略的な断面図である。図９Ａを参照すれば、図８Ｂと同様に、グラフェン層１０４の一領域上に、ＰＤＭＳスタンプを利用して、ｎ型量子点１１５ａをまず塗布する。その後、図９Ｂに図示されているように、グラフェン層１０４の他の領域上に、ＰＤＭＳスタンプを利用して、ｐ型量子点１１５ｂを塗布することができる。ここで、ｎ型量子点１１５ａが分布する領域と、ｐ型量子点１１５ｂが分布する領域が、エッジ部分で互いに重畳する。従って、図９Ｂの過程において、ｐ型量子点１１５ｂの一部が、ｎ型量子点１１５ａ上に配置される。その後には、図４Ｃ及び図４Ｄで説明した方式で、ドレイン電極１０８及びソース電極１０９を形成することができる。
図１０は、さらに他の実施形態による電子素子１４１の概略的な構造を示す断面図である。図７Ａないし図７Ｃでは、ｎ型量子点１１５ａ及びｐ型量子点１１５ｂが１層の単一層内に配列されているが、図１０に図示された電子素子１４１では、ｎ型量子点１１５ａ及びｐ型量子点１１５ｂが、複数層に積層されているという点で差がある。ここで、ｎ型量子点１１５ａだけで、ドレイン電極１０８とグラフェン層１０４との間にｎ型電流通路が形成され、またｐ型量子点１１５ｂだけで、ドレイン電極１０８とグラフェン層１０４との間に、ｐ型電流通路が形成されるようにする。そのために、多数のｎ型量子点１１５ａ同士、グラフェン層１０４とドレイン電極１０８との間で複数層に積層され、多数のｐ型量子点１１５ｂ同士、グラフェン層１０４とドレイン電極１０８との間で複数層に積層される。例えば、図１０に図示されているように、グラフェン層１０４とドレイン電極１０８との間を連結するように積層された多数のｎ型量子点１１５ａ、及び多数のｐ型量子点１１５ｂは、それぞれ柱状を形成することができる。そして、多数のｎ型量子点１１５ａに形成された柱と、多数のｐ型量子点１１５ｂに形成された柱は、グラフェン層１０４とドレイン電極１０８との表面方向に沿って、互いに交互に配置される。
図１１は、さらに他の実施形態による電子素子１４２の概略的な構造を示す断面図である。図１１に図示された電子素子１４２の量子点層１１５において、多数のｎ型量子点１１５ａは、グラフェン層１０４とドレイン電極１０８との間を連結するように、ピラミッド構造に積層されている。そのために、多数のｎ型量子点１１５ａは、グラフェン層１０４からドレイン電極１０８まで、ピラミッド形態に積層される。また、多数のｐ型量子点１１５ｂは、前記多数のｎ型量子点１１５ａに形成された多数のピラミッド構造と相補的な形態である多数の逆ピラミッド構造を形成するように積層される。すなわち、多数のｐ型量子点１１５ｂは、グラフェン層１０４からドレイン電極１０８まで、逆ピラミッド形態に積層される。例えば、多数のｎ型量子点１１５ａで形成されたピラミッドは、底面がグラフェン層１０４に接し、頂点がドレイン電極１０８に接し、多数のｐ型量子点１１５ｂで形成された逆ピラミッドは、底面がドレイン電極１０８に接し、頂点がグラフェン層１０４に接することができる。そのような図１０及び図１１に図示された電子素子１４１，１４２も、双極性素子として動作することができる。
図１２は、さらに他の実施形態による電子素子１５０の概略的な構造を示す断面図である。図１２に図示された電子素子１５０の量子点層１１５は、グラフェン層１０４に隣接する多数のｐ型量子点１１５ｂと、ドレイン電極１０８に隣接する多数のｎ型量子点１１５ａとを含んでもよい。そして、多数のｎ型量子点１１５ａは、多数のｐ型量子点１１５ｂ上に積層される。または、多数のｐ型量子点１１５ｂが、ドレイン電極１０８に隣接し、多数のｎ型量子点１１５ａがグラフェン層１０４に隣接するように、多数のｎ型量子点１１５ａ上に、多数のｐ型量子点１１５ｂが積層され得る。また、図１２には、ｐ型量子点１１５ｂが１層を形成し、ｎ型量子点１１５ａが１層を形成するように図示されているが、ｐ型量子点１１５ｂとｎ型量子点１１５ａとがそれぞれ複数層を形成することもできる。
従って、前記電子素子１５０の量子点層１１５は、ｎ型量子点１１５ａ及びｐ型量子点１１５ｂに形成されたｐ−ｎ接合（junction）を有する。そのようなｐ−ｎ接合は、正孔及び電子の結合を促進させ、発光効率を向上させることができる。また、外部の光を吸収して発生した正孔と電子とを効率的に分離し、光吸収効率を向上させることもできる。ｐ−ｎ接合をダイオードと見ることができるので、図１２に図示された電子素子１５０は、１つのトランジスタと１つのダイオードとが一体型に形成されたものであると見ることもできる。
以上、電子素子１００，１１０，１２０，１３１，１３２，１３３，１４１，１４２，１５０，２００がスイッチング素子や光電子素子として動作する例について説明した。しかし、前述の実施形態は、光電子素子だけではなく、論理素子にも応用される。例えば、図１３は、さらに他の実施形態による電子素子１６０の概略的な構造を示す断面図であり、特に、電子素子１６０は、インバータ素子（inverter device）として動作する。
図１３を参照すれば、電子素子１６０は、ゲート電極１０２、ゲート電極１０２上に配置されたゲート絶縁膜１０３、ゲート絶縁膜１０３の上部表面で、互いに分離して配置された、第１グラフェン層１０４ａ及び第２グラフェン層１０４ｂ、第１グラフェン層１０４ａの一部領域に配置された多数のｎ型量子点１１５ａ、第２グラフェン層１０４ｂの一部領域に配置された多数のｐ型量子点１１５ｂ、第１グラフェン層１０４ａの他の領域に接触するように配置された第１電極１０９ａ、第２グラフェン層１０４ｂの他の領域に接触するように配置された第２電極１０９ｂ、並びに前記多数のｎ型量子点１１５ａ及び多数のｐ型量子点１１５ｂにいずれも接触するように配置された第３電極１１９ｃを含んでもよい。また、電子素子１６０は、第１電極１０９ａに電気的に連結される接地ラインＶｓｓ、第２電極１０９ｂに電気的に連結される駆動電圧ラインＶｄｄ、ゲート電極１０２に電気的に連結される入力信号ラインＶｉｎ、及び第３電極１０９ｃに電気的に連結される出力信号ラインＶｏｕｔをさらに含んでもよい。
ここで、多数のｎ型量子点１１５ａは、１つのｎ型量子点層を形成し、第１グラフェン層１０４ａとｎ型量子点層は、１つの第１チャネル層を形成することができる。また、多数のｐ型量子点１１５ｂは、１つのｐ型量子点層を形成し、第２グラフェン層１０４ｂとｐ型量子点層は、１つの第２チャネル層を形成することができる。従って、第１チャネル層及び第２チャネル層が、ゲート絶縁膜１０３上で、互いに分離して配置されているものである。また、第１電極１０９ａは、第１チャネル層にだけ電気的に接触し、第２電極１０９ｂは、第２チャネル層にだけ電気的に接触し、第３電極１０９ｃは、第１チャネル層及び第２チャネル層にいずれも電気的に接触するものである。
従って、図１３に図示された電子素子１６０は、図１に図示された電子素子１００の構造を有する１つのｎ型トランジスタと、１つのｐ型トランジスタとを互いに並列連結したものである。すなわち、ｎ型トランジスタのゲートと、ｐ型トランジスタのゲートとが互いに連結されており、ｎ型トランジスタのドレインと、ｐ型トランジスタのドレインとが互いに連結されている構造である。また、ｎ型トランジスタのゲート、及びｐ型トランジスタのゲートには、入力信号ラインＶｉｎが連結されており、ｎ型トランジスタのドレイン、及びｐ型トランジスタのドレインには、出力信号ラインＶｏｕｔが連結されており、ｎ型トランジスタのソースには、接地ラインＶｓｓが連結されており、ｐ型トランジスタのソースには、駆動電圧ラインＶｄｄが連結されている。
図１４は、そのような図１３に図示された電子素子１６０の等価回路を示す回路図である。結果的に、図１３に図示された電子素子１６０は、図１４に図示されているようなインバータ素子の機能を行うことができる。図１４を参照すれば、入力信号ラインＶｉｎに、正の電圧（すなわち、論理信号「１」）が印加されれば、ｐ型トランジスタはターンオフされ、ｎ型トランジスタはターンオンされるので、出力信号ラインＶｏｕｔは、接地ラインＶｓｓと連結され、論理信号「０」を出力することができる。また、入力信号ラインＶｉｎに、負の電圧（すなわち、論理信号「０」）が印加されれば、ｐ型トランジスタはターンオンされ、ｎ型トランジスタはターンオフされるので、出力信号ラインＶｏｕｔは、駆動電圧ラインＶｄｄと連結され、論理信号「１」を出力することができる。
図１５Ａないし図１５Ｄは、図１３に図示された電子素子１６０を製造する過程を示す概略的な断面図である。まず、図１５Ａを参照すれば、ゲート電極１０２上に、ゲート絶縁膜１０３とグラフェン層１０４とを順次に形成する。前述のように、ゲート絶縁膜１０３上のグラフェン層１０４は、転写方式または直接成長方式で形成される。そして、例えば、ＰＤＭＳスタンプを利用して、多数のｎ型量子点１１５ａをグラフェン層１０４の一部表面上に塗布することができる。
次に、図１５Ｂを参照すれば、例えば、ＰＤＭＳスタンプを利用して、多数のｐ型量子点１１５ｂを、グラフェン層１０４の他の一部表面上に塗布することができる。その過程で、図１５Ｂに図示されているように、多数のｐ型量子点１１５ｂのうち一部が、ｎ型量子点１１５ａと重畳され、その上に配列され得る。または、多数のｐ型量子点１１５ｂが、多数のｎ型量子点１１５ａと所定間隔で離隔されるように塗布され得る。
その後、図１５Ｃを参照すれば、ｎ型量子点１１５ａ及びｐ型量子点１１５ｂの間の領域を、エッチングを介して除去する。該エッチングは、グラフェン層１０４を貫通し、ゲート絶縁膜１０３が露出されるまで行われる。そのようなエッチングによって、トレンチ１５５が形成される。トレンチ１５５は、ｎ型量子点１１５ａ及びｐ型量子点１１５ｂの間を完全に分離し、グラフェン層１０４を２個の部分に完全に分離することができる。それにより、第１グラフェン層１０４ａ及び２グラフェン層１０４ｂが形成される。
最後に、図１５Ｄを参照すれば、蒸着工程及びパターニング工程を介して、第１電極１１９ａ、第２電極１１９ｂ及び第３電極１１９ｃを形成することができる。例えば、第１グラフェン層１０４ａ及び２グラフェン層１０４ｂ、並びにｎ型量子点１１５ａ及びｐ型量子点１１５ｂを覆うように、導電性材料を蒸着した後、エッチングを介して、導電性材料を部分的に除去し、第１電極１０９ａ及び３電極１０９ｃを分離し、第２電極１０９ｂ及び３電極１０９ｃを分離することができる。
また、図１６Ａ及び図１６Ｂは、さらに他の実施形態による電子素子の構造を示す断面図である。
図１６Ａを参照すれば、電子素子１６０ａは、図１３に図示された電子素子１６０と同一構造を有し、ただし、ゲート絶縁膜１０３及び第３電極１１９ｃの間に、第２ゲート絶縁膜１８０がさらに配置されているという点で差がある。第２ゲート絶縁膜１８０は、ゲート絶縁膜１０３と同一材料からなるものであり得る。
また、図１６Ｂを参照すれば、電子素子１６０ｂは、図１６Ａに図示された電子素子１６０ａと同一構造を有し、ただし、多数のｎ型量子点１１５ａ及び多数のｐ型量子点１１５ｂの上に、第３グラフェン層１０４ｃがさらに配置されているという点で差がある。その場合、第３電極１１９ｃは、第３グラフェン層１０４ｃと接触するように配置される。
以上、本発明の理解の一助とするために、グラフェン及び量子点を含む電子素子に係わる例示的な実施形態について説明し、添付された図面に図示した。しかし、そのような実施形態は、ただ本発明を例示するためのものであり、それを制限するものではないという点が理解されなければならないのである。本発明は、図示されて説明された説明に限られるものではないという点が理解されなければならないのである。それは、多様な他の変形が、本技術分野で当業者に可能であるからである。
本発明のグラフェン及び量子点を含む電子素子は、例えば、光電効果関連の技術分野に効果的に適用可能である。
１００，１１０，１２０，１３１，１３２，１３３，１４１，１４２，１５０，１６０，１６０Ａ，１６０Ｂ，２００ 電子素子
１００Ｂ 第３電子素子
１００Ｇ 第２電子素子
１００Ｒ 第１電子素子
１０１，２０１ 基板
１０２，２０２ ゲート電極
１０３，２０３ ゲート絶縁膜
１０４，２０４ グラフェン層
１０４ａ 第１グラフェン層
１０４ｂ 第２グラフェン層
１０４ｃ 第３グラフェン層
１０５，１１５，２０５ 量子点層
１０５ａ 第１’量子点層
１０５ｂ 第２’量子点層
１０５Ｂ 第３量子点層
１０５Ｇ 第２量子点層
１０５Ｒ 第１量子点層
１０６，２０６ 第１輸送層
１０７，２０７ 第２輸送層
１０８，２０８ ドレイン電極
１０９，２０９ ソース電極
１１５ａ ｎ型量子点
１１５ｂ ｐ型量子点
１１９ａ 第１電極
１１９ｂ 第２電極
１１９ｃ 第３電極
１５５ トレンチ
１８０ 第２ゲート絶縁膜
２１０ 絶縁層
３００ 電子素子アレイ

Claims (27)

  1. 多数の量子点を具備する量子点層と、前記量子点層に電気的に接触するグラフェン層とを含むチャネル層と、
    前記チャネル層にそれぞれ電気的に接触する第１電極及び第２電極と、
    前記チャネル層を介して、前記第１電極及び第２電極の間に流れる電流を制御するように構成されたゲート電極と、
    前記ゲート電極と前記チャネル層との間に配置されたゲート絶縁膜と、を含み、
    前記量子点層は、前記グラフェン層の一部領域に配置されており、
    前記第１電極は、前記量子点層に接触するように配置され、前記第２電極は、前記グラフェン層に接触するように配置され、前記第２電極は、前記量子点層から離れて配置され、
    前記量子点層は、積層方向に少なくとも部分的に前記グラフェン層と前記第１電極との間に配置される、電子素子。
  2. 前記グラフェン層と前記量子点層との間に配置された第１輸送層、及び前記量子点層と前記第１電極との間に配置された第２輸送層のうち少なくとも１層をさらに含むことを特徴とする請求項１に記載の電子素子。
  3. 前記量子点層は、多数の第１量子点、及び前記第１量子点と異なる多数の第２量子点を含むことを特徴とする請求項２に記載の電子素子。
  4. 前記多数の第１量子点は、第１導電型であり、前記多数の第２量子点は、第１導電型と電気的に相反する第２導電型であり、
    前記多数の第１量子点の伝導帯の値は、前記グラフェン層のフェルミエネルギー値より小さく、前記多数の第２量子点の価電子帯の値は、前記グラフェン層のフェルミエネルギー値より大きいことを特徴とする請求項３に記載の電子素子。
  5. 前記多数の第１量子点は、第１領域において、前記グラフェン層と接触するように分布し、前記多数の第２量子点は、前記第１領域と異なる第２領域において、前記グラフェン層と接触するように分布することを特徴とする請求項３に記載の電子素子。
  6. 前記第１領域の一部が、前記第２領域上に配置されるように、前記第１領域と前記第２領域との一部が互いに重畳することを特徴とする請求項５に記載の電子素子。
  7. 前記多数の第１量子点及び第２量子点が無秩序に互いに混じっており、前記多数の第１量子点及び第２量子点のそれぞれが、前記グラフェン層と接触することを特徴とする請求項３に記載の電子素子。
  8. 前記多数の第１量子点が、前記グラフェン層と前記第１電極との間において、複数層に積層されており、前記多数の第２量子点が、前記グラフェン層と前記第１電極との間において、複数層に積層されていることを特徴とする請求項３に記載の電子素子。
  9. 前記量子点層は、前記グラフェン層と前記第１電極とを連結するように、前記多数の第１量子点を積層して形成された多数の第１柱、及び前記グラフェン層と前記第１電極とを連結するように、前記多数の第２量子点を積層して形成された多数の第２柱を含み、前記多数の第１柱及び多数の第２柱が、前記グラフェン層と前記第１電極との表面方向に沿って交互に配置されていることを特徴とする請求項８に記載の電子素子。
  10. 前記量子点層は、前記グラフェン層と前記第１電極とを連結するように、前記多数の第１量子点を積層して形成された多数の第１ピラミッド構造、及び前記グラフェン層と前記第１電極とを連結するように、前記多数の第２量子点を積層して形成された多数の第２ピラミッド構造を含み、前記多数の第１ピラミッド構造は、前記多数の第２ピラミッド構造と相補的な形態に配列されていることを特徴とする請求項８に記載の電子素子。
  11. 基板をさらに含み、
    前記ゲート電極は、前記基板上に配置され、前記ゲート絶縁膜は、前記ゲート電極上に配置され、前記グラフェン層は、前記ゲート絶縁膜上に配置されることを特徴とする請求項１に記載の電子素子。
  12. 前記量子点層は、前記グラフェン層の第１領域上に配置された第１量子点層、及び前記グラフェン層の第１領域と異なる第２領域上に配置された第２量子点層を含み、
    前記第１電極は、前記第１量子点層上に配置され、前記第２電極は、前記第２量子点層上に配置されることを特徴とする請求項１に記載の電子素子。
  13. 基板をさらに含み、
    前記第１電極は、前記基板の第１表面領域上に配置されており、前記第１電極上に、前記量子点層が配置されており、前記グラフェン層は、前記量子点層の上部表面、及び前記基板の第２表面領域にかけて配置されており、
    前記第２電極は、前記基板の第２表面領域上のグラフェン層上に配置されており、
    前記ゲート絶縁膜は、前記量子点層の上部表面上のグラフェン層上に配置されており、前記ゲート電極は、前記ゲート絶縁膜上に配置されていることを特徴とする請求項１に記載の電子素子。
  14. 前記量子点層は、バンドギャップが互いに異なる多数の量子点を含むことを特徴とする請求項１に記載の電子素子。
  15. 前記量子点層は、前記グラフェン層と前記第１電極との間に配置されており、
    前記量子点層は、前記グラフェン層に接する多数の第１導電型量子点、及び前記第１電極に接する多数の第２導電型量子点を含み、前記第２導電型は、前記第１導電型に電気的に相反し、
    前記第２導電型量子点は、前記第１導電型量子点上に積層されていることを特徴とする請求項１に記載の電子素子。
  16. 光を感知する多数のセンサ画素のアレイを含み、
    それぞれのセンサ画素は、
    多数の量子点を具備する量子点層と、前記量子点層に電気的に接触するグラフェン層と、を含むチャネル層と、
    前記チャネル層にそれぞれ電気的に接触する第１電極及び第２電極と、
    前記チャネル層を介して、前記第１電極及び前記第２電極の間に流れる電流を制御するように構成されたゲート電極と、
    前記ゲート電極と前記チャネル層との間に配置されたゲート絶縁膜と、を含み、
    前記多数のセンサ画素は、吸収波長が互いに異なる第１センサ画素及び第２センサ画素を含み、
    前記量子点層は、積層方向において、少なくとも部分的に前記グラフェン層と前記第１電極との間に配置される、イメージセンサ。
  17. 光を放出する多数のディスプレイ画素のアレイを含み、
    それぞれのディスプレイ画素は、
    多数の量子点を具備する量子点層と、前記量子点層に電気的に接触するグラフェン層と、を含むチャネル層と、
    前記チャネル層にそれぞれ電気的に接触する第１電極及び第２電極と、
    前記チャネル層を介して、前記第１電極及び前記第２電極の間に流れる電流を制御するように構成されたゲート電極と、
    前記ゲート電極と前記チャネル層との間に配置されたゲート絶縁膜と、を含み、
    前記多数のディスプレイ画素は、発光波長が互いに異なる第１ディスプレイ画素及び第２ディスプレイ画素を含むディスプレイ装置。
  18. 光エネルギーを電気エネルギーに転換するための電池セルを含み、
    前記電池セルは、
    バンドギャップが異なる多数の量子点を具備する量子点層と、前記量子点層に電気的に接触するグラフェン層と、を含むチャネル層と、
    前記チャネル層にそれぞれ電気的に接触する第１電極及び第２電極と、を含み、
    前記量子点層は、前記グラフェン層の一部領域に配置されており、
    前記第１電極は、前記量子点層に接触するように配置され、前記第２電極は、前記グラフェン層に接触するように配置され、前記第２電極は、前記量子点層から離れて配置される、光電池素子。
  19. 前記量子点層は、前記グラフェン層の第１領域上に配置された第１量子点層、及び前記グラフェン層の第１領域と異なる第２領域上に配置された第２量子点層を含み、
    前記第１電極は、前記第１量子点層上に配置され、前記第２電極は、前記第２量子点層上に配置されることを特徴とする請求項１８に記載の光電池素子。
  20. ゲート電極と、
    前記ゲート電極上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に互いに分離して配置された第１チャネル層及び第２チャネル層と、
    前記第１チャネル層に電気的に接触する第１電極と、
    前記第２チャネル層に電気的に接触する第２電極と、
    前記第１チャネル層及び第２チャネル層いずれにも電気的に接触する第３電極と、を含み、
    前記第１チャネル層は、前記ゲート絶縁膜上に配置された第１グラフェン層、及び多数の量子点を具備し、前記第１グラフェン層の一部領域に配置された第１量子点層を含み、
    前記第２チャネル層は、前記ゲート絶縁膜上に、前記第１グラフェン層と分離されて配置された第２グラフェン層、及び多数の量子点を具備し、前記第２グラフェン層の一部領域に配置された第２量子点層を含むインバータ素子。
  21. 前記第１電極は、前記第１グラフェン層に接触するように配置され、前記第２電極は、前記第２グラフェン層に接触するように配置され、前記第３電極は、前記第１量子点層及び第２量子点層にいずれも接触するように配置されることを特徴とする請求項２０に記載のインバータ素子。
  22. 前記第１電極に電気的に連結される接地ラインと、
    前記第２電極に電気的に連結される駆動電圧ラインと、
    前記ゲート電極に電気的に連結される入力信号ラインと、
    前記第３電極に電気的に連結される出力信号ラインと、をさらに含むことを特徴とする請求項２１に記載のインバータ素子。
  23. グラフェン層と、
    前記グラフェン層の一側端部上に配置され、多数の量子点を含む量子点層と、
    前記量子点層上に配置された第１電極と、
    前記グラフェン層の他側端部上に配置され、前記第１電極、及び前記量子点層と離隔されている第２電極と、を含み、
    前記第１電極及び前記第２電極は、前記グラフェン層の同じ片面側に配置されている電子素子。
  24. ゲート電極と、
    前記ゲート電極とグラフェン層との間に配置されたゲート絶縁膜をさらに含み、
    前記グラフェン層と量子点層は、チャネル層を定義し、
    前記チャネル層は、前記ゲート絶縁膜と接触し、
    前記ゲート絶縁膜は、前記ゲート電極と接触し、
    前記ゲート電極は、前記チャネル層を介して、前記第１電極及び第２電極の間に流れる電流を制御するように構成されたことを特徴とする請求項２３に記載の電子素子。
  25. 前記多数の量子点は、多数の第１量子点及び多数の第２量子点を含み、
    前記多数の第１量子点のバンドギャップ及び材料のうち少なくとも一つは、前記第２量子点のバンドギャップ及び材料と異なることを特徴とする請求項２３に記載の電子素子。
  26. 第１輸送層及び第２輸送層のうち少なくとも１層をさらに含み、
    前記第１輸送層は、前記第１電極と量子点層との間のグラフェン層上に配置され、前記第２輸送層は、前記量子点層上に配置されることを特徴とする請求項２３に記載の電子素子。
  27. 前記グラフェン層は、第１グラフェン層であり、前記量子点層は、第１量子点層であり、
    前記電子素子は、
    前記第１グラフェン層と離隔された第２グラフェン層と、
    前記第１電極と第２グラフェン層との間に配置され、前記第１量子点層と離隔された第２量子点層と、
    前記第２量子点層上に配置され、前記第１電極、及び前記第２量子点層と離隔された第３電極をさらに含むことを特徴とする請求項２３に記載の電子素子。
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