JP6761979B2 - 撮像装置 - Google Patents

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Description

本開示は、ＣＭＯＳイメージセンサに代表される撮像装置及び撮像モジュールに関する。
自然界には、明暗差の大きい被写体が存在する。例えば車載用の撮像装置には、明るさが刻々と変化する被写体に対応するため、明るい被写体と暗い被写体とを同時に撮像すること（高ダイナミックレンジ）が求められる。高ダイナミックレンジを実現するために、特許文献１および２は以下のような方法を提案している。
特許文献１および２に開示された撮像装置では、シリコンフォトダイオードが用いられる。特許文献１では、露光時間（以下、「蓄積時間」と称する場合がある。）が互いに異なる画像を合成することによって、広いダイナミックレンジを得ることができる。その手法はすでに実用化に至っている。また、特許文献２では、１画素内に配置された感度の異なる複数の撮像セルから得られる画像を合成してダイナミックレンジを拡大する。
特開昭６２−１０８６７８号公報 特開２００８−９９０７３号公報
上述した従来の撮像装置では、さらなる高ダイナミックレンジ撮影の向上が求められていた。
上記課題を解決するために、本開示の一態様による撮像装置は、半導体基板と、半導体基板内の第１の光電変換部、および一端が第１の光電変換部に電気的に接続された第１の容量素子を含む第１の撮像セルと、半導体基板内の第２の光電変換部を含む第２の撮像セルと、を備え、平面視において、第２の光電変換部の面積は、第１の光電変換部の面積よりも大きい。
なお、包括的又は具体的な態様は、素子、デバイス、システム、集積回路、及び方法で実現されてもよい。また、包括的又は具体的な態様は、素子、デバイス、システム、集積回路、及び方法の任意な組み合わせで実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態や特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示の一態様によれば、広ダイナミックレンジ撮影を行うことが可能な撮像装置および撮像モジュールを提供できる。
図１は、従来の撮像セル特性と、望ましい撮像セル特性とを模式的に示す図である。 図２は、従来の撮像セル特性と、さらに望ましい撮像セル特性とを模式的に示す図である。 図３は、例示的な第１の実施形態による撮像装置１００の構造の一例を模式的に示すブロック構成図である。 図４は、例示的な第１の実施形態による単位画素３０の回路図である。 図５は、例示的な第１の実施形態による撮像装置１００中の単位画素３０のデバイス構造を模式的に示す断面図である。 図６は、例示的な第１の実施形態による撮像装置１００中の単位画素３０の他のデバイス構造を模式的に示す断面図である。 図７は、例示的な第１の実施形態による撮像装置１００中の単位画素３０の他のデバイス構造を模式的に示す断面図である。 図８は、例示的な第１の実施形態による撮像装置１００中の単位画素３０の他のデバイス構造を模式的に示す断面図である。 図９は、例示的な第１の実施形態による撮像装置１００中の単位画素３０のさらなる他のデバイス構造を模式的に示す断面図である。 図１０は、例示的な第１の実施形態による撮像装置１００における単位画素３０の、鳥瞰視したときのレイアウト図である。 図１１は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図１２は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図１３は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図１４は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図１５は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図１６は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図１７は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図１８は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図１９は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図２０は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図２１は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図２２は、例示的な第１の実施形態による単位画素３０のバリエーションを模式的に示す回路図である。 図２３は、例示的な第１の実施形態による撮像装置１００における、１サイクル（１フレーム）期間の露光および読み出し動作のタイミングを示すタイミングチャートである。 図２４は、撮像装置１００を搭載した撮像モジュール２００の機能ブロックを模式的に示している。
まず、本願発明者が考察した従来技術の問題点を説明する。
特許文献１に開示された画像合成では、複数の画像データが時系列に取得される。そのため、一枚の合成画像を得るには、通常の撮像時間の数倍の時間が必要となる。また、時間差のある画像を合成するので、画像の同時性が損なわれ、動きのある被写体の画像に乱れが生じてしまう。
特許文献２では、感度および飽和電子数が同一である、同じ大きさの複数のフォトダイオードを用いている。それぞれのフォトダイオードに入射する光量を大小の２種類に分ける、オンチップトップレンズを備えている。この構成によれば、複数の撮像セルの間では、実効的に感度が異なるように見せかけられる。１画素上に２つのセルが搭載されているので、同時に撮像が可能となり、画像の同時性は確保される。
一方、１画素内に２つのセルを配置する必要があるので、フォトダイオードの面積は従来と比べて１／２以下にならざるを得なくなる。フォトダイオードの面積と、感度または飽和電子数とは、略比例関係にある。その結果、フォトダイオードの面積が１／２以下になれば、感度および飽和電子数も従来の１／２以下となる。
図１は、従来の撮像セル特性と、望ましい撮像セル特性とを模式的に示している。単一の画素内に１つの撮像セルを有する通常のセル（以下、「通常セル」と称する。）に対し、高ダイナミックレンジ撮影（ＨＤＲ）では、単一の画素内の２つの撮像セルを用いる。これら２つの撮像セルはそれぞれ、（ａ）通常セルと同程度の感度および飽和電子数である撮像セル特性と、（ｂ）飽和電子数は通常セルと同程度であり、感度は通常セルと比べて低い撮像セル特性と、を備えていることが望ましい。図中の「ａ」および「ｂ」はその望ましい組み合わせを示している。
図１中の「ａ’」および「ｂ’」は、特許文献２における２つの撮像セルの組み合わせを示している。上述したとおり、各撮像セル（フォトダイオード）の面積は、通常セルと比べて１／２以下になる。そのため、各撮像セルの感度は低下し、飽和電子数も減少する。これは、望ましい特性から乖離してしまうことを意味している。このように、特許文献２における撮像セルの特性は、要求される特性と比べると著しく劣る。
図２は、従来の撮像セル特性と、さらに望ましい撮像セル特性とを模式的に示している。図２の「ｂ」に示すように、感度を低下させることにより、入射光の光量が高いときに発生し得る飽和が緩和される。加えて、飽和電子数そのものを増大できれば、ダイナミックレンジはさらに拡大する。
本開示の一態様の概要は以下の項目に記載のとおりである。
［項目１］
半導体基板と、
前記半導体基板内の第１の光電変換部、および一端が前記第１の光電変換部に電気的に接続された第１の容量素子を含む第１の撮像セルと、
前記半導体基板内の第２の光電変換部を含む第２の撮像セルと、
を備え、
平面視において、前記第２の光電変換部の面積は、前記第１の光電変換部の面積よりも大きい、撮像装置。
［項目２］
前記第１の撮像セルは、前記第１の光電変換部に電気的に接続された第１の電荷検出回路をさらに含み、
前記第２の撮像セルは、前記第２の光電変換部に電気的に接続された第２の電荷検出回路をさらに含む、項目１に記載の撮像装置。
［項目３］
前記第１の電荷検出回路は、ソース及びドレインの一方が前記第１の光電変換部に電気的に接続された第１のリセットトランジスタを含み、
前記第１の電荷検出回路は、ソース及びドレインの一方が前記第２の光電変換部に電気的に接続された第２のリセットトランジスタを含む、項目２に記載の撮像装置。
［項目４］
前記第１の撮像セルは、ソース及びドレインの一方が前記第１の光電変換部に電気的に接続された第１の転送トランジスタを有し、
前記第１の電荷検出回路は、
前記第１の転送トランジスタの前記ソース及び前記ドレインの他方に電気的に接続された第１のフローティングディフュージョンと、
ソース及びドレインの一方が前記第１のフローティングディフュージョンに電気的に接続された第１のリセットトランジスタと、
を含む、項目２に記載の撮像装置。
［項目５］
前記第２の撮像セルは、ソース及びドレインの一方が前記第２の光電変換部に電気的に接続された第２の転送トランジスタを有し、
前記第２の電荷検出回路は、
前記第２の転送トランジスタの前記ソース及び前記ドレインの他方に電気的に接続された第２のフローティングディフュージョンと、
ソース及びドレインの一方が前記第２のフローティングディフュージョンに電気的に接続された第２のリセットトランジスタと、
を含む、項目４に記載の撮像装置。
［項目６］
前記第２の撮像セルは、
ソース及びドレインの一方が前記第２の光電変換部に電気的に接続された転送トランジスタと、
前記転送トランジスタの前記ソース及び前記ドレインの他方に電気的に接続されたフローティングディフュージョンと、
を含む、項目１に記載の撮像装置。
［項目７］
前記第１の撮像セルは、ソース及びドレインの一方が前記第１の光電変換部に電気的に接続された第１の転送トランジスタをさらに含み、
前記第２の撮像セルは、ソース及びドレインの一方が前記第２の光電変換部に電気的に接続された第２の転送トランジスタをさらに含み、
前記第１の撮像セル及び第２の撮像セルは、
前記第１の転送トランジスタの前記ソース及び前記ドレインの他方および前記第２の転送トランジスタの前記ソース及び前記ドレインの他方の両方に電気的に接続されたフローティングディフュージョンを含む、項目１に記載の撮像装置。
［項目８］
前記第１の撮像セル及び第２の撮像セルは、ソースおよびドレインの一方が前記フローティングディフュージョンに電気的に接続されたリセットトランジスタをさらに含む、項
目７に記載の撮像装置。
［項目９］
前記第２の撮像セルは容量素子を有さない、項目１〜８のいずれか１項に記載の撮像装置。
［項目１０］
平面視において、前記第２の光電変換部の形状は、前記第１の光電変換部の形状と異なる、項目１〜９のいずれか１項に記載の撮像装置。
［項目１１］
前記第１の撮像セルは、前記第１の光電変換部の光入射側に位置する第１のマイクロレンズをさらに備え、
前記第２の撮像セルは、前記第２の光電変換部の光入射側に位置する第２のマイクロレンズをさらに有し、
前記第２のマイクロレンズの集光面積は、前記第１のマイクロレンズの集光面積よりも大きい、項目１〜１０のいずれか１項に記載の撮像装置。
［項目１２］
前記第１の撮像セルと前記第２の撮像セルとは互いに隣接して配置され、
前記第１の撮像セル及び第２の撮像セルは、前記第１の光電変換部及び第２の光電変換部の光入射側に位置する共通のマイクロレンズをさらに含み、
前記第２の光電変換部は、前記マイクロレンズの光軸上に位置する、項目１〜１１のいずれか１項に記載の撮像装置。
［項目１３］
前記第１の容量素子は、下部電極、上部電極、および前記下部電極と前記上部電極とに挟まれた絶縁体を含み、
前記下部電極および前記上部電極のいずれか一方は前記第１の光電変換部に電気的に接続されている、項目１〜１２のいずれか１項に記載の撮像装置。
［項目１４］
前記第１の撮像セルと前記第２の撮像セルとは互いに隣接して配置され、
平面視において、前記第１の容量素子は、前記第１の光電変換部および第２の光電変換部の間に位置する、項目１〜１３のいずれか１項請求項１に記載の撮像装置。
［項目１５］
前記第１の撮像セルと前記第２の撮像セルとは互いに隣接して配置され、
平面視において、前記第１の容量素子は、前記第１の光電変換部および第２の光電変換部の一方または両方と少なくとも部分的に重なる、項目１〜１４のいずれか１項に記載の撮像装置。
［項目１６］
前記第１の撮像セルは、前記第１の光電変換部が生成する第１の電荷を第１の蓄積時間の間蓄積し、
前記第２の撮像セルは、前記第２の光電変換部が生成する第２の電荷を第２の蓄積時間の間蓄積し、
前記第２の蓄積時間は、前記第１の蓄積時間よりも長い、項目１〜１５のいずれか１項に記載の撮像装置。
［項目１７］
前記第１の電荷検出回路は、１フレーム期間において、前記第１の光電変換部が生成する第１の電荷をリセットすることなく、前記第１の電荷を少なくとも２回読み出す、項目２〜１６のいずれか１項記載の撮像装置。
［項目１８］
入射光を第１の電荷に変換する第１の光電変換部と、
前記第１の光電変換部に電気的に接続され、前記第１の電荷を蓄積する第１の蓄積容量と、
前記第１の蓄積容量に接続され、前記第１の蓄積容量に蓄積された前記第１の電荷を読み出す第１の電荷検出回路と、
を含む第１の撮像セルと、
入射光を第２の電荷に変換する第２の光電変換部と、
前記第２の光電変換部に接続され、前記第２の電荷を蓄積する第２の蓄積容量と、
前記第２の蓄積容量に接続され、前記第２の蓄積容量に蓄積された前記第２の電荷を読み出す第２の電荷検出回路と、
を含む第２の撮像セルと、
を備え、
前記第２の光電変換部は、前記第１の光電変換部よりも多くの光を受光するように構成され、
前記第１の蓄積容量の容量値は、第２の蓄積容量の容量値よりも大きい、撮像装置。
［項目１９］
前記第１の蓄積容量は容量素子を含み、前記第２の蓄積容量は容量素子を含まない、項目１８に記載の撮像装置。
［項目２０］
前記第１の撮像セルと前記第２の撮像セルとは、互いに隣接して配置され、
前記第１および第２の撮像セルは、前記第１および第２の光電変換部の光入射側に位置する共通のマイクロレンズをさらに備え、
前記第２の光電変換部は、前記マイクロレンズの光軸上に位置する、項目１８又は１９に記載の撮像装置。
［項目２１〕
前記第１の撮像セルと前記第２の撮像セルとは、互いに隣接して配置され、
前記第１及び第２の撮像セルは、前記第１の光電変換部及び第２の光電変換部の光入射側に位置する共通のマイクロレンズをさらに含み、
前記第２の光電変換部は、前記マイクロレンズにより光が集光される領域に配置される、項目１〜１１のいずれか１項に記載の撮像装置。
［項目２２］
前記第１の撮像セル及び第２の撮像セルを複数備え、
複数の第１および第２の撮像セルは、平面視において１次元または２次元に配列されている、項目１〜２１のいずれか１項に記載の撮像装置。
［項目２３］
平面視において、前記第２の電荷検出回路の面積は、前記第１の電荷検出回路の面積よりも大きい、項目２に記載の撮像装置。
［項目２４］
前記第１の撮像セルは、第１のフィードバックループをさらに備え、
前記第１のフィードバックループは、第１の反転増幅回路と、前記第１のリセットトランジスタと、前記第１の電荷検出回路とを含み、
前記第２の撮像セルは、第２のフィードバックループをさらに備え、
前記第２のフィードバックループは、第２の反転増幅回路と、前記第２のリセットトランジスタと、前記第２の電荷検出回路とを含む、項目３に記載の撮像装置。
以下、図面を参照しながら、本開示による実施形態を説明する。なお、本開示は、以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については同一の参照符号を付している。また、重複する説明は省略する場合がある。
（第１の実施形態）
図３は、撮像装置１００の構造の一例を模式的に示している。撮像装置１００は、２次元に配列された複数の単位画素３０を備えている。なお、実際には、数百万個の単位画素３０が２次元に配列され得るが、図３は、そのうちの２行２列の行列状に配置された単位画素３０を示している。なお、撮像装置１００は、ラインセンサであっても構わない。その場合、複数の単位画素３０は、１次元（行方向または列方向）に配列される。
単位画素３０は、第１の撮像セル３１および第２の撮像セル３１’を含んでいる。第１の撮像セル３１は高飽和に対応した撮像セルである。第２の撮像セル３１’は低ノイズに対応した撮像セルである。典型的には、第１の撮像セル３１は低感度用の撮像セルとして機能し、第２の撮像セル３１’は高感度用の撮像セルとして機能する。撮像装置１００は、第１の撮像セル３１用に、行毎に配置された、リセット信号線４７と、アドレス信号線４８とを備え、列毎に配置された、垂直信号線４５と、電源配線４６と、を備えている。また、撮像装置１００は、第２の撮像セル３１’用に、行毎に配置された、リセット信号線４７’と、アドレス信号線４８’と、列毎に配置された、垂直信号線４５’と、電源配線４６’と、を備えている。
撮像装置１００は、第１の撮像セル３１からの信号を処理する第１の周辺回路と、第２の撮像セル３１’からの信号を処理する第２の周辺回路とを、個別に備えている。第１の周辺回路は、第１の垂直走査回路５２、第１の水平走査回路５３および第１の列ＡＤ変換回路５４を有する。第２の周辺回路は、第２の垂直走査回路５２’、第２の水平走査回路５３’および第２の列ＡＤ変換回路５４’を有している。ただし、第１の撮像セル３１のアドレス信号線と、第２の撮像セル３１’のアドレス信号線とは、画素の構成によっては、共通にすることが可能である。
第１の撮像セル３１に着目すると、第１の垂直走査回路５２は、複数のリセット信号線４７および複数のアドレス信号線４８を制御する。垂直信号線４５は第１の水平走査回路５３に接続され、画素信号を第１の水平走査回路５３に伝達する。電源配線４６は、すべての単位画素３０に電源電圧を供給する。
（第１の撮像セル３１および第２の撮像セル３１’の回路構成）
次に、図４を参照しながら、第１の撮像セル３１および第２の撮像セル３１’の回路構成の一例を説明する。
図４は、単位画素３０の回路図であり、第１の撮像セル３１および第２の撮像セル３１’の回路構成を模式的に示している。第１の撮像セル３１は、第１の光電変換部ＰＤＳおよび第１の電荷検出回路５１を含む。第２の撮像セル３１’は、第２の光電変換部ＰＤＬ
および第２の電荷検出回路５１’を含んでいる。第１の光電変換部ＰＤＳおよび第２の光電変換部ＰＤＬは受光素子であり、典型的にはフォトダイオード（ＰＤ）である。また、第１の光電変換部ＰＤＳは、第２の光電変換部ＰＤＬとは異なる平面形状を有していてもよい。平面視において、第２の電荷検出回路５１’の面積は、第１の電荷検出回路５１の面積よりも大きい。
第１の撮像セル３１および第２の撮像セル３１’において、半導体基板に設けられた第１の光電変換部ＰＤＳは、半導体基板に設けられた第２の光電変換部ＰＤＬよりも小さくなるように配置されている。そのため、第２の光電変換部ＰＤＬは、第１の光電変換部ＰＤＳに比べて、同一光量に対する発生電荷量が多いので高感度である。
第１の撮像セル３１において、第１の光電変換部ＰＤＳは容量素子Ｃｓａｔと電気的に接続されており、第１の光電変換部ＰＤＳと容量素子Ｃｓａｔの接続点に、リセットトランジスタＲＳＳのソース電極と、ソースフォロワ回路の入力となる増幅トランジスタＳＦＳのゲート電極と、が接続されている。リセットトランジスタＲＳＳは、第１の光電変換部ＰＤＳに蓄積された電荷をリセット（初期化）する。換言すると、リセットトランジスタＲＳＳは、増幅トランジスタＳＦＳのゲート電極の電位をリセットする。
第１の撮像セル３１は、いわゆる３トランジスタ型のＣＭＯＳイメージセンサ画素の構成を備える。従来、３トランジスタ型の画素構成において、リセットトランジスタＲＳＳのオンーオフ動作により、リセットノイズとよばれる熱ノイズが発生する。しかし、第１の撮像セル３１は、第１の光電変換部ＰＤＳに接続された容量素子Ｃｓａｔにより、より多くの光量を受光可能な高飽和特性を有する。光量が多い状態では、取得画像において光ショットノイズが支配的となる。すなわち、光ショットノイズが回路ノイズに比べて大きくなるため、第１の撮像セル３１においてリセットノイズの影響は小さい。
このように第１の撮像セル３１は高飽和セルとして機能することができる。第１の撮像セル３１は、従来のＣＭＯＳイメージセンサで必要とされる転送トランジスタを必要としないので、シリコン基板においてその分のスペースが空く。その結果、そのスペースを使用して第２の撮像セル３１’の第２の光電変換部ＰＤＬの面積を確保することができる。
第２の撮像セル３１’は、第２の光電変換部ＰＤＬ、転送トランジスタＴＸ、および、フローティングディフュージョンＦＤを有する。第２の光電変換部ＰＤＬは転送トランジスタＴＸを介してフローティングディフュージョン（以下、「ＦＤ」と表記する。）に接続されている。第２の撮像セル３１’は、いわゆる４トランジスタ型の画素回路構成をとる。第２の光電変換部ＰＤＬで発生した電荷は転送トランジスタＴＸを介してＦＤに完全に転送されるので、リセットトランジスタＲＳＬにより発生したノイズも相関２重サンプリング（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ：ＣＤＳ）動作によりノイズ減算が可能となる。
このように、フォトダイオード面積を削減して第１のセル３１を低感度にしつつ、配線層を用いた容量素子Ｃｓａｔによる飽和電荷蓄積部を設けることにより、第１のセル３１を高飽和セルにしている。ノイズ要求がそれほど高くないので、ノイズ低減用のトランジスタなどの、シリコン基板を用いて作製される素子の数を減らして、第２の撮像セル３１’の第２の光電変換部ＰＤＬの面積を拡大することが可能である。
第２の撮像セル３１’は高感度用セルであるので、フォトダイオード面積を十分確保しておく。さらに、従来のトランジスタ構成を採用することで第２の撮像セル３１’は低ノイズ特性を有することができる。
第１の撮像セル３１により高照度被写体を撮像し、同時に、第２の撮像セル３１’により低照度被写体を撮像する。これにより、完全同時撮像しつつ広ダイナミックレンジ化が可能となる。
以下、図３および４を参照しながら、第１の撮像セル３１に着目して単位画素３０の回路構成を説明する。
第１の電荷検出回路５１は、増幅トランジスタＳＦＳと、リセットトランジスタＲＳＳと、アドレストランジスタＳＥＬＳとを含んでいる。
第１の光電変換部ＰＤＳは、リセットトランジスタＲＳＳのソース電極と、増幅トランジスタＳＦＳのゲート電極とに電気的に接続されている。第１の光電変換部ＰＤＳは、第１の撮像セル３１に入射する光（入射光）を電荷に変換する。第１の光電変換部ＰＤＳは、入射光の光量に応じた信号電荷を生成する。生成された信号電荷は、電荷蓄積ノード４４によって蓄積される。
電源配線４６は、増幅トランジスタ４０のドレイン電極に接続されている。電源配線４６は、列方向に配線されている。これは以下の理由による。第１の撮像セル３１は、行単位で選択される。そのため、電源配線４６を行方向に配線すると、一行分の画素駆動電流がすべて１本の電源配線４６に流れて、電圧降下が大きくなるからである。電源配線４６により、撮像装置１００におけるすべての第１の撮像セル３１内の増幅トランジスタＳＦＳに、共通のソースフォロア電源電圧が印加される。
増幅トランジスタＳＦＳは、電荷蓄積ノード４４に蓄積された信号電荷の量に応じた信号電圧を増幅する。アドレストランジスタＳＥＬＳのゲート電極は、アドレス信号線４８を介して、第１の垂直走査回路５２に接続される。アドレストランジスタＳＥＬＳのドレイン電極は、垂直信号線ＶＳＩＧＳを介して第１の水平走査回路５３に接続されている。垂直信号線ＶＳＩＧＳ、ＶＳＩＧＬは、図３に示される垂直信号線４５、４５’にそれぞれに相当する。アドレストランジスタＳＥＬＳは、増幅トランジスタＳＦＳの出力電圧を、垂直信号線ＶＳＩＧＳに選択的に出力する。
第１の垂直走査回路５２は、アドレストランジスタＳＥＬＳのオンおよびオフを制御する行選択信号を、アドレストランジスタＳＥＬＳのゲート電極に印加する。これにより、垂直方向（列方向）に読み出し対象の行が走査され、読み出し対象の行が選択される。選択された行の単位画素３０の第１の撮像セル３１から、垂直信号線ＶＳＩＧＳに信号電圧が読み出される。また、第１の垂直走査回路５２は、リセットトランジスタＲＳＳのオンおよびオフを制御するリセット信号を、リセットトランジスタＲＳＳのゲート電極に印加する。これにより、リセット動作の対象となる単位画素３０の第１の撮像セル３１の行が選択される。
第１の列ＡＤ変換回路５４は、行毎に第１の撮像セル３１から垂直信号線ＶＳＩＧＳに読み出された信号に対し、例えば相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）を行う。第１の水平走査回路５３は、第１の列ＡＤ変換回路５４で処理された信号を読み出す。
撮像装置１００では、信号電荷を転送またはリセットするときに、ランダムノイズが発生し得る。ただし、本願明細書においては、信号電荷をリセットするときに発生するリセットノイズをランダムノイズとして説明する。リセット時にランダムノイズが残存すると、残存したランダムノイズは、次に電荷蓄積ノード４４に蓄積される信号電荷に加算され得る。その場合、信号電荷を読み出すときに、ランダムノイズが重畳された信号が出力さ
れる。
（単位画素３０のデバイス構造）
図５は、本実施形態による撮像装置１００中の単位画素３０のデバイス構造の断面を模式的に示している。
単位画素３０において、第１の撮像セル３１と第２の撮像セル３１’とは、互いに隣接して配置されている。単位画素３０は、典型的にはＮ型シリコン基板３００、第１の撮像セル３１、第２の撮像セル３１’、第１の光電変換部ＰＤＳ、第２の光電変換部ＰＤＬ、カラーフィルタ３０５、およびマイクロレンズ３０２Ａ、３０２Ｂを有している。ただし、モノクロ撮像だけを行う場合、カラーフィルタ３０５は設けられていなくてもよい。また、マイクロレンズによる集光を行わない場合、マイクロレンズ３０２Ａ、３０２Ｂは設けられていなくてもよい。第１および第２の光電変換部ＰＤＳ、ＰＤＬは、一般的にシリコン基板への不純物注入により形成されており、その深さや広がりは図５に示す限りではない。
本実施形態において、第１の撮像セル３１の感度は、第２の撮像セル３１’の感度よりも低い。マイクロレンズ３０２Ａは、第１の光電変換部ＰＤＳの全体を覆うように形成されている。マイクロレンズ３０２Ｂは、第２の光電変換部ＰＤＬの全体を覆うように形成されている。平面視において、第１の光電変換部ＰＤＳの面積は、第２の光電変換部ＰＤＬの面積と異なる。具体的には、第１の光電変換部ＰＤＳの面積は、第２の光電変換部ＰＤＬの面積よりも小さい。
図６および図７は、本実施形態による撮像装置１００中の単位画素３０の他のデバイス構造の断面を模式的に示している。図６に示されるように、第１の撮像セル３１および第２の撮像セル３１’は、共通のマイクロレンズ３０２を有しても良い。マイクロレンズ３０２は、単位画素３０への入射光を各光電変換部に集光する。図７に示されるように、高感度用セルである第２の撮像セル３１’にだけマイクロレンズ３０２を配置しても構わない。第２の光電変換部ＰＤＬは、マイクロレンズ３０２の光軸上に位置していても良い。
第１の光電変換部ＰＤＳおよび第２の光電変換部ＰＤＬは、シリコン基板中に形成されたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）分離層３０３により分離されていても良い。これにより、電気的に混色の低減が図られる。しかし、微細化等の目的によっては、ＳＴＩ層３０３を備えない構成を選択することも可能である。
本実施形態において、第１の光電変換部ＰＤＳおよび第２の光電変換部ＰＤＬの間のサイズの差で感度差を実現している。また、第１の撮像セル３１の電荷蓄積ノード４４（図４を参照）には、コンタクト３０４を介して、配線層３０１に形成された容量素子Ｃｓａｔが電気的に接続されている。容量素子Ｃｓａｔを用いて電荷蓄積容量を大きくすることで、第１の撮像セル３１の飽和電子数を増大させることができる。第１の撮像セル３１は、高飽和に対応した撮像セルとして機能する。低感度でより高飽和な電荷を取得することが可能となる。換言すると、より高輝度な被写体を飽和することなく撮像することが可能となる。本開示において、「蓄積容量（ｓｔｏｒａｇｅ ｃａｐａｃｉｔａｎｃｅ）」とは、ＰＤに接続された全ての容量成分を意味する。
平面視において、容量素子Ｃｓａｔは、第１の光電変換部３１および第２の光電変換部３１’の間に位置する。容量素子Ｃｓａｔは、平面視において、第１の光電変換部３１および第２の光電変換部３１’の一方または両方と、少なくとも部分的に重なる。容量素子Ｃｓａｔとして、図５に示すように異なる配線層の間で平行平板コンデンサの構成を有したＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量を用いることができる。
その場合、容量素子Ｃｓａｔは、下部電極３１１、上部電極３１０、および下部電極３１１と上部電極３１０とに挟まれた絶縁体３１２を含む。下部電極３１１および上部電極３１０のいずれか一方は、第１の光電変換部ＰＤＳに電気的に接続されている。
図８は、本実施形態による撮像装置１００中の単位画素３０の他のデバイス構造の断面を模式的に示している。容量素子Ｃｓａｔとして、図６に示すような同層配線の間で容量を形成するＭＯＭ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｍｅｔａｌ）容量を用いてもよい。さらに、容量素子Ｃｓａｔとして、シリコン基板３００を用いるＤＭＯＳ（Ｄｅｐｌｅｔｉｏｎ
Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の容量を選択することもできる。
図６から８に示されるデバイス構造は、一般に「裏面照射型（ＢＳＩ：Ｂａｃｋ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）」の構造と呼ばれている。裏面照射型の構造には、配線エリアを容量として使用することが可能となり、かつ、容量素子Ｃｓａｔを配置しても開口率を広く確保することができる、といった利点がある。
図９は、本実施形態による撮像装置１００中の単位画素３０のさらなる他のデバイス構造の断面を模式的に示している。図示されるデバイス構造は一般に「表面照射型（ＦＳＩ：Ｆｒｏｎｔ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）の構造と呼ばれている。その構造において、シリコン基板３００の表面側に光電変換層が配置され、その表面側からの入射光が検知される。本開示の撮像装置は、表面照射型のデバイス構造も範疇である。
図１０は、本実施形態による撮像装置１００における単位画素３０の、鳥瞰視したときのレイアウト例を模式的に示している。図１０には、３行３列分の単位画素３０が示されている。なお、図５または図８は、図１０に示されるＡ−Ａ’線に沿った、単位画素３０の断面を模式的に示している。オンチップマイクロレンズ３０２Ａは第１の光電変換部ＰＤＳに集光するような構成となっている。オンチップマイクロレンズ３０２Ｂは第２の光電変換部ＰＤＬに対して集光するような構成となっている。オンチップマイクロレンズ３０２Ｂの集光面積は、オンチップマイクロレンズ３０２Ａの集光面積より大きい。なお、図７に示されるように、第１の光電変換部ＰＤＳにはマイクロレンズ３０２Ａを設けず、第１の撮像セル３１がより低感度になるような構成を選択してもよい。また、図６に示されるように、第１の光電変換部ＰＤＳおよび第２の光電変換部ＰＤＬに共通のマイクロレンズを配置してマイクロレンズのピッチを緩和することで集光特性の向上を図ってもよい。
なお、単位画素３０の各材料として、シリコン半導体デバイスの製造に一般に用いられる材料を、広く利用することができる。
以下、図１１から図２１を参照しながら、単位画素３０の回路構成の種々のバリエーションを説明する。
図１１から図２２は、本実施形態による単位画素３０の回路構成（具体的には各撮像セルの回路構成）の種々のバリエーションを模式的に示している。図示されるように、本実施形態による単位画素３０の回路構成には種々のバリエーションが存在する。図示する構成以外に、例えばバリエーション同士を組み合わせることも可能である。
（第１のバリエーション）
図１１に、単位画素３０の回路構成の第１のバリエーションを示している。第１の撮像セル３１は、図４に示される第１の撮像セル３１の構成とは異なり、電荷蓄積容量として、電荷蓄積ノード４４に接続される容量素子Ｃｓａｔを備えていない。第１の撮像セル３
１は、リセットトランジスタＲＳＳ、増幅トランジスタＳＦＳ、アドレストランジスタＳＥＬＳ、および、第１の光電変換部ＰＤＳから構成される３トランジスタ型のセルである。第２の撮像セル３１’の構成は、図４に示される構成と同一である。
第１のバリエーションによると、リセットトランジスタＲＳＳのソース電極から見える寄生容量と、増幅トランジスタのゲート容量とが、第１の光電変換部ＰＤＳに付随する。したがって、容量素子を別途設ける代わりに、寄生的に付随するこれらの容量を利用することができる。
（第２のバリエーション）
図１２に、単位画素３０の回路構成の第２のバリエーションを示している。第１の撮像セル３１は、図４に示される第１の撮像セル３１の構成とは異なり、フィードバックループ（列フィードバック回路）をさらに備える。列フィードバック回路は、増幅トランジスタＳＦＳ、アドレストランジスタＳＥＬＳ、反転増幅回路ＦＢＡＭＰ１およびリセットトランジスタＲＳＳを含む。列フィードバック回路により、第１の撮像セル３１はフィードバックリセットされる。第２の撮像セル３１’の構成は、図４に示される構成と同一である。
第１の撮像セル３１において、リセット動作時には、リセットトランジスタＲＳＳをオンして、電荷蓄積ノード４４をリセットトランジスタＲＳＳのドレイン端子の電圧に固定する。電荷蓄積ノード４４は増幅トランジスタＳＦＳのゲート電極に接続されており、電荷蓄積ノード４４の信号電圧は、オンされたアドレストランジスタＳＥＬＳを介して垂直信号線ＶＳＩＧＳに出力される。垂直信号線ＶＳＩＧＳに出力された信号は、列に設けられた列フィードバック回路の第１の反転増幅回路ＦＢＡＭＰ１に入力される。第１の反転増幅回路ＦＢＡＭＰ１で負のゲインが掛かった電圧は、列フィードバック信号線ＦＢＳを介してリセットトランジスタＲＳＳのドレイン端子に与えられる。
第２のバリエーションによると、電荷蓄積ノード４４のリセット電圧のゆらぎであるリセットノイズを、負帰還により低減することが可能となる。さらに、図５に示すような裏面照射型のセンサにおいては、転送トランジスタＴＸをシリコン基板３００に形成しなくてもよいので、その分開口率を上げることができる。
なお、負帰還時には、リセットトランジスタＲＳＳのゲートに時間的に電圧が漸増または漸減するテーパ電圧を印加するテーパリセット方式を採用することもできる。また、強反転リセットと弱反転リセットとを組み合わせたフラッシュリセット方式など、３トランジスタ型ＣＭＯＳイメージセンサのリセットノイズ低減のために一般に用いられる駆動手法を用いることが可能である。
（第３のバリエーション）
図１３に、単位画素３０の回路構成の第３のバリエーションを示している。第１の撮像セル３１は、図４に示される第１の撮像セル３１の構成とは異なり、転送トランジスタＴＸＳを備える。第２の撮像セル３１’の構成は、図４に示される構成と同一である。この構成においては、第１の撮像セル３１および第２の撮像セル３１’のいずれも転送トランジスタを備え、４トランジスタ型の構成となる。第１の撮像セル３１のみが高飽和用の容量素子Ｃｓａｔを備える。
第３のバリエーションによると、全画素セルで発生した電荷を一時的に電荷保持部、つまりフローティングディフュージョンＦＤＳおよびＦＤＬに転送することによって、グローバルシャッタ動作が実現可能となる。
第１の撮像セル３１は、第２のバリエーションと同様に列フィードバック回路をさらに備えてもよい。すなわち、リセットトランジスタＲＳＳ、ＲＳＬに対して図１２に示すフィードバック回路を設け、リセットノイズを低減する構成としてもよい。
（第４のバリエーション）
図１４に、単位画素３０の回路構成の第４のバリエーションを示している。図４に示される回路構成とは異なり、第１の撮像セル３１および第２の撮像セル３１’は共に、３トランジスタ型の構成を備え、反転増幅回路ＦＢＡＭＰＳまたは反転増幅回路ＦＢＡＭＰＬを含む列フィードバック回路を備える。
第４のバリエーションによると、第１の撮像セル３１および第２の撮像セル３１’は共に転送トランジスタを有さないため、高感度が要求される第２の撮像セル３１’の第２の光電変換部ＰＤＬの面積をより大きくすることが可能となる。
（第５および第６のバリエーション）
図１５に、単位画素３０の回路構成の第５のバリエーションを示している。図１２に示される構成と比較して、第１の撮像セル３１の構成が異なる。第１の撮像セル３１は、容量素子Ｃｃ、容量素子Ｃｓおよびフィードバック制御トランジスタＦＢＳをさらに備える。容量素子Ｃｃの容量値は、容量素子Ｃｓの容量値よりも小さいことが望ましい。第１の撮像セル３１は、図１２における容量素子Ｃｓａｔを備えない。
図１６は、単位画素３０の回路構成の第５のバリエーションの変形例を示している。第５のバリエーションの変形例では、第１の光電変換部ＰＤＳに容量素子Ｃｓａｔを接続している。
第５のバリエーションおよびその変形例によると、容量素子Ｃｓの容量値と容量素子Ｃｃの容量値との比率に応じてノイズを減衰させることが可能となる。その結果、図１２に示される構成に比べ、リセットノイズの低減効果がより期待できる。
図１７に、単位画素３０の回路構成の第６のバリエーションを示している。第６のバリエーションでは、リセットトランジスタＲＳＳのソースまたはドレインの接続先が第５のバリエーションと異なる。第６のバリエーションによっても、第５のバリエーションと同じ効果が期待できる。
（第７および第８のバリエーション）
図１８に、単位画素３０の回路構成の第７のバリエーションを示している。図１５に示される構成と比較して、第１の撮像セル３１は、画素内で負帰還を行う画素内フィードバック回路を備える。画素内フィードバック回路は、増幅トランジスタＳＦＳ、フィードバック制御トランジスタＦＢＳ、容量素子Ｃｓ、および容量素子Ｃｃを含む。増幅トランジスタＳＦＳのドレインＶＢ１０には複数の基準電圧が動作モードに応じて印加される。
第７のバリエーションによると、容量素子Ｃｓの容量値と容量素子Ｃｃの容量値との比率に応じてノイズを減衰しつつ、列フィードバック回路を用いた場合の速度低減がないため高速駆動が可能となる。
図１９に、単位画素３０の回路構成の第８のバリエーションを示している。第８のバリエーションでは、リセットトランジスタＲＳＳのソースまたはドレインの接続先が第７のバリエーションと異なる。第８のバリエーションによっても、第７のバリエーションと同様に、画素内フィードバックリセットによるリセットノイズ低減および高速動作を実現できる。
（第９および第１０のバリエーション）
図２０に、単位画素３０の回路構成の第９のバリエーションを示している。図４に示される構成と比較して、第２の撮像セル３１’も、第１の撮像セル３１と同様に、第２の光電変換部ＰＤＬに接続された容量素子ＣｓａｔＬを備える。容量素子ＣｓａｔＬに信号線ＶＰＵＭＰが接続される。
第９のバリエーションによると、容量素子ＣｓａｔＬを介して信号線ＶＰＵＭＰをパルス電圧駆動することで、高感度セルの第２の光電変換部ＰＤＬの電圧レベルの引き上げが可能となる。その結果、低電圧動作時でも十分な信号レンジを確保することができる。さらに、高感度セルである第２の撮像セル３１’はフィードバック回路を備えていてもよい。その場合、低電圧駆動に加え、リセットノイズの低減による低ノイズ駆動が可能となる。フィードバック回路はリセットトランジスタＲＳＬに加えて、複数の容量素子、抵抗素子、およびトランジスタ素子を備えることにより、より高ゲインで負帰還を行うことができる。
図２１に、単位画素３０の回路構成の第１０のバリエーションを示している。高感度セルである第２の撮像セル３１’は列フィードバック回路を備えていてもよい。この構成によると、第２の撮像セル３１のノイズを選択的に低減して高感度化を図ることができる。その際のリセット方式は、上述した図１６、１７に示される高ゲインの列フィードバックリセット、または、図１８、１９に示される画素内フィードバックリセットの方式であり得る。
（第１１のバリエーション）
図２２に、単位画素３０の回路構成の第１１のバリエーションを示している。第１の撮像セル３１および第２の撮像セル３１’は、増幅トランジスタＳＦＬおよびアドレストランジスタＳＥＬＬを有する電荷検出回路を共有している。リセット用トランジスタとして、両撮像セルの間でリセットトランジスタＲＳＬが共有される。第１の撮像セル３１および第２の撮像セル３１’のうちどちらのセルをリセットまたは読み出すかは、転送トランジスタＴＸＳ、ＴＸＬを用いて選択される。
第１１のバリエーションによると、単位画素３０全体において使用させるトランジスタの数を削減することができる。その結果、単位画素３０において第２の光電変換部ＰＤＬの面積をより大きく取ることが可能となる。
（撮像装置１００の駆動方法）
図２３を参照しながら、撮像装置１００の動作シーケンスの一例を説明する。
図２３は、撮像装置１００における、１サイクル（１フレーム）期間の露光および読み出し動作を、模式的に示している。横軸は時間を示し、縦軸は読み出し行を示している。図２３は、いわゆるローリングシャッタ読み出しの様子を示している。撮像装置１００において、第１の撮像セル３１と第２の撮像セル３１’とを用いて、同じタイミングで露光および読み出し動作を行うことにより、ダイナミックレンジを拡大させることができる。
図５に示したデバイス構成においては、第１の撮像セル３１と第２の撮像セル３１’との間で、略１桁の感度差を生じさせた。これにより、同じ露光および読み出しを行った場合でも、通常画素に対して約１桁ダイナミックレンジを向上させることができる。
本実施形態では、ダイナミックレンジをさらに拡大するために、第１の撮像セル３１と第２の撮像セル３１’とは、それぞれ独立した露光および読み出しタイミングを有してい
る。撮像動作の１サイクルで、第２の撮像セル３１’に第１の蓄積時間Ｔ１において露光させて、第１の撮像セル３１に第１の蓄積時間Ｔ１よりも短い第２の蓄積時間Ｔ２、Ｔ３において露光させている。以下、具体的に説明する。
本実施形態では、例えば１サイクルは１／６０秒である。まず、第２の撮像セル３１’では、１サイクルに近い蓄積時間Ｔ１において露光がなされ、蓄積時間経過後、第２の撮像セル３１’内の電荷が行毎に順次読み出される（読み出し１）。行毎の読み出しが完了すると、その読み出し対象の行すべての第２の撮像セル３１’に蓄積された電荷がリセットされる。
第１の撮像セル３１では、いわゆる非破壊読み出しが１サイクルに少なくとも２回行われる。例えば、１サイクル期間の１／３０（１／１８００秒）の蓄積時間Ｔ２で１回目の露光が行われ、露光完了後に読み出しが行われる（読み出し２）。その後、蓄積電荷のリセットを行わずに、１サイクル期間の１／２（１／１２０秒）の蓄積時間Ｔ３で２回目の露光が行われ、露光完了後に読み出しが行われる（読み出し３）。このような動作シーケンスでは、１サイクル期間において露光時間の異なる３つの撮像データを取得できる。同じ露光および読み出しを行った場合には略１桁のダイナミックレンジ向上が可能であったが、これらの撮像データを合成することにより更に略１桁半、トータルで略２桁半、高ダイナミックレンジの画像を生成できる。
上述したとおり、第１の撮像セル３１は、光量が大きい、明るい被写体を撮像する撮像領域として機能する。第１の撮像セル３１に求められる望ましい特性は、飽和電子数が高いこと（高飽和）である。一方、第２の撮像セル３１’は光量の低い、暗い被写体を撮像する撮像領域として機能する。第２の撮像セル３１’に求められる望ましい特性は、ランダムノイズが小さいことである。第２の撮像セル３１’は、飽和電子数が小さい、つまり低飽和でも良い。本実施形態によると、これらの特性を満足できる撮像装置１００が提供される。
（第２の実施形態）
図２４を参照しながら、本実施形態による撮像モジュール２００を説明する。
図２４は、撮像装置１００を搭載した撮像モジュール２００の機能ブロックを模式的に示している。
撮像モジュール２００は、第１の実施形態による撮像装置１００と、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）４００とを備える。撮像モジュール２００は、撮像装置１００で得られた信号を処理して外部に出力する。
ＤＳＰ４００は、撮像装置１００からの出力信号を処理する信号処理回路として機能する。ＤＳＰ４００は、撮像装置１００から出力されたデジタル画素信号を受け取る。ＤＳＰ４００は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。なお、ＤＳＰ４００は、ユーザにより指定された各種設定に従い撮像装置１００を制御し、撮像モジュール２００の全体動作を統合する、マイクロコンピュータなどであってもよい。
ＤＳＰ４００は、撮像装置１００から出力されたデジタル画素信号を処理して、最適なリセット電圧（ＶＲＧ、ＶＲＢおよびＶＲＲ）を算出する。ＤＳＰ４００は、そのリセット電圧を、撮像装置１００にフィードバックする。ここで、ＶＲＧ、ＶＲＢおよびＶＲＲはそれぞれ、Ｇ画素に関するリセット電圧、Ｂ画素に関するリセット電圧およびＲ画素に関するリセット電圧を示す。なお、リセット電圧は、フィードバック信号線４９または垂
直信号線４５から伝達されるフィードバック信号であってもよい。撮像装置１００とＤＳＰ４００とは、一つの半導体装置（いわゆるＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ））として製造することも可能である。これにより、撮像装置１００を用いた電子機器を小型化することができる。
なお、モジュール化せずに、撮像装置１００だけを製品化することも当然可能である。その場合、信号処理回路を撮像装置１００に外部接続して、撮像装置１００の外部で信号処理を行えばよい。
本開示による撮像装置は、例えばデジタルカメラおよび車載カメラなどのカメラに用いられるイメージセンサに有用である。
本開示による撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステム及びセンサシステムへの利用が可能である。
３０ 単位画素
３１ 第１の撮像セル
３１’ 第２の撮像セル
４５、４５’ 垂直信号線
４６、４６’ 電源配線
４７、４７’ リセット信号線
４８、４８’ アドレス信号線
４９、４９’ フィードバック信号線
５１ 第１の電荷検出回路
５１’ 第２の電荷検出回路
５２ 第１の垂直走査回路
５２’ 第２の垂直走査回路
５３ 第１の水平走査回路
５３’ 第２の水平走査回路
５４ 第１の列ＡＤ変換回路
５４’ 第２の列ＡＤ変換回路
１００ 撮像装置
２００ 撮像モジュール
３００ 半導体基板
３０１ 配線層
３０２Ａ、３０２Ｂ マイクロレンズ
３０３ ＳＴＩ
３０４ コンタクト
３０５ カラーフィルタ
１３、１３’ ＭＩＭ容量素子
３１０ 下部電極
３１１ 上部電極
３１２ 絶縁体
４００ ＤＳＰ
ＲＳＳ、ＲＳＳＬ、ＲＳＳＳ リセットトランジスタ
ＴＸ、ＴＸＬ、ＴＸＳ 転送トランジスタ
ＳＦＳ、ＳＦＳＳ、ＳＦＳＬ 増幅トランジスタ
ＳＥＬ、ＳＥＬＳ、ＳＥＬＬ アドレストランジスタ
ＰＤＳ、ＰＤＬ フォトダイオード
Ｃｓａｔ、ＣｓａｔＳ、ＣｓａｔＬ、Ｃｃ、Ｃｓ 容量素子
ＦＢＡＭＰＳ、ＦＭＡＭＰＬ 反転増幅回路

Claims (12)

  1. 半導体基板と、
    前記半導体基板内の第１の光電変換部と、
    前記第１の光電変換部に電気的に接続された電荷蓄積ノードと、
    前記電荷蓄積ノードに電気的に接続された第１の容量素子と、
    前記半導体基板内の第２の光電変換部と、
    を備え、
    平面視において、前記第１の容量素子は、前記第２の光電変換部と少なくとも部分的に重なる、撮像装置。
  2. 平面視において、前記第２の光電変換部の面積は、前記第１の光電変換部の面積よりも大きい、請求項１に記載の撮像装置。
  3. 平面視において、前記第１の容量素子の面積は、前記第１の光電変換部の面積よりも大きい、請求項１または２に記載の撮像装置。
  4. ソース及びドレインの一方が前記第１の光電変換部に電気的に接続された第１の転送トランジスタをさらに有する、請求項１から３のいずれか一項に記載の撮像装置。
  5. 前記第１の光電変換部の上方に位置する第１のマイクロレンズと、
    前記第２の光電変換部の上方に位置する第２のマイクロレンズと、をさらに有し、
    前記第１のマイクロレンズの曲率は、前記第２のマイクロレンズの曲率よりも大きい、請求項１から４のいずれか一項に記載の撮像装置。
  6. 前記第１の光電変換部の上方に位置する第１のマイクロレンズと、
    前記第２の光電変換部の上方に位置する第２のマイクロレンズと、をさらに有し、
    前記第２のマイクロレンズの集光面積は、前記第１のマイクロレンズの集光面積よりも大きい、請求項１から４のいずれか一項に記載の撮像装置。
  7. 前記第１の光電変換部は、前記第１の容量素子よりも入射光側に位置する、請求項１から６いずれか一項に記載の撮像装置。
  8. 前記第２の光電変換部は、前記第１の容量素子よりも入射光側に位置する、請求項１から６いずれか一項に記載の撮像装置。
  9. 前記第１の容量素子は、
    下部電極と、
    前記下部電極に対向する上部電極と、
    前記下部電極と前記上部電極とに挟まれた絶縁体と、
    を含む、請求項１から８のいずれか一項に記載の撮像装置。
  10. 前記第１の光電変換部および前記第２の光電変換部はフォトダイオードである、請求項１から９のいずれか一項に記載の撮像装置。
  11. 前記第１の光電変換部および前記第２の光電変換部を分離する分離層をさらに有する、請求項１から１０のいずれか一項に記載の撮像装置。
  12. 平面視において、前記第１の容量素子は、前記第１の光電変換部と重ならない、請求項１から１１のいずれか一項に記載の撮像装置。
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