JP6231743B2 - 半導体装置の作製方法 - Google Patents

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Description

開示する発明は、半導体装置及び半導体装置の作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
ところで、酸化物半導体においては、水素が含まれることにより伝導帯から近い準位（浅い準位）にドナーが生成されｎ型化してしまうことが指摘されている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが求められる。また、酸化物半導体のみならず、酸化物半導体に接するゲート絶縁膜の水素を低減することで、しきい値電圧の変動を低減する技術が開示されている（特許文献３参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２００９−２２４４７９号公報
また、酸化物半導体において、酸素欠損はドナーとなり、酸化物半導体中にキャリアである電子を生成する。トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、トランジスタのしきい値電圧をマイナス方向に変動させる要因となる。
上述した問題に鑑み、本発明の一態様では、酸化物半導体を用いた半導体装置であって、安定した電気的特性を付与し、高信頼性化を図ることが可能な半導体装置の作製方法を提供することを目的の一とする。
酸化物半導体層を含むボトムゲート構造のトランジスタを有する半導体装置の作製方法において、酸化物半導体層に接して、絶縁層及び金属膜を積層させる。金属膜上から絶縁層及び金属膜に酸素ドープ処理を行うことによって、金属膜を酸化して、金属酸化物膜を形成する。
酸素ドープ処理によって形成された金属酸化物膜は、１×１０１０Ωｍ以上１×１０１９Ωｍ以下、好ましくは１×１０１０Ωｍ以上１×１０１８Ωｍ以下、より好ましくは１×１０１１Ωｍ以上１×１０１５Ωｍ以下の抵抗率ρを有していることが好ましい。金属酸化物膜が上述の範囲の抵抗率を有することで、トランジスタの静電破壊を防止することができる。
上述の金属酸化物膜としては、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い、バリア性を有する膜を適用する。例えば、金属酸化物膜として酸化アルミニウム膜を好ましく適用することができる。又は、酸化アルミニウム膜上に酸化チタン膜、又は酸化マグネシウム膜を積層してもよい。酸化物半導体層上にバリア性を有する金属酸化物膜を設けることで、トランジスタの作製工程中及び作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体層への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層からの放出（脱離）を防止することができる。よって、トランジスタの信頼性を向上させることができる。
なお、金属酸化物膜として、酸化アルミニウム膜と酸化チタン膜の積層膜を適用する場合、酸化アルミニウム膜上に設ける酸化チタン膜は、アルミニウム膜上にチタン膜を積層し、チタン膜上から酸素ドープ処理を行うことで形成することができる。同様に、金属酸化物膜として、酸化アルミニウム膜と酸化マグネシウム膜の積層膜を適用する場合、酸化アルミニウム膜上に設ける酸化マグネシウム膜は、アルミニウム膜上にマグネシウム膜を積層し、マグネシウム膜上から酸素ドープ処理を行うことで形成することができる。
また、酸化アルミニウム膜は、該組成がＡｌ２Ｏｘで表現される場合、ｘは１以上３．５以下の酸化アルミニウム膜を用いることが好ましい。
また、金属膜への酸素ドープ処理によって、金属膜に接して設けられた絶縁層へ酸素を添加することができる。酸素を添加された絶縁層は、化学量論的組成よりも過剰に酸素を含む領域（以下、酸素過剰領域とも表記する）を少なくとも一部に有する。酸化物半導体層と接する絶縁層が、酸素過剰領域を有することで、酸化物半導体層へ酸素を供給することが可能となるため、酸化物半導体層からの酸素の脱離を防止し、膜中の酸素欠損を補填することが可能となる。
酸化物半導体層と接する絶縁層（例えば、絶縁層又はゲート絶縁層）は、可能な限り水、水素などの不純物が含まれないことが好ましい。酸化物半導体層と接する絶縁層に水素が含まれると、その水素が酸化物半導体層へ侵入する恐れ、又は、その水素が酸化物半導体層中の酸素を引き抜く恐れがあるためである。よって、酸化物半導体層と接する絶縁層は、脱水化又は脱水素化を目的とした熱処理を施された膜であることが好ましい。
本発明の一態様は、ゲート電極層と、ゲート電極層上に設けられたゲート絶縁層と、ゲート絶縁層を介してゲート電極層と重畳する酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に設けられ、酸化物半導体層と接する絶縁層と、絶縁層上に接して設けられた金属酸化物膜と、を有し、金属酸化物膜の抵抗率が、１×１０１０Ωｍ以上１×１０１９Ωｍ以下である半導体装置である。
また、本発明の一態様は、ゲート電極層と、ゲート電極層上に設けられたゲート絶縁層と、ゲート絶縁層を介してゲート電極層と重畳する酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に設けられ、酸化物半導体層と接する絶縁層と、絶縁層上に接して設けられた金属酸化物膜と、を有し、金属酸化物膜の抵抗率は、１×１０１０Ωｍ以上１×１０１９Ωｍ以下であり、絶縁層は、化学量論的組成よりも過剰に酸素を含む領域を有する半導体装置である。
上記の半導体装置において、金属酸化物膜として、酸化アルミニウム膜を有することが好ましい。
また、本発明の一態様は、絶縁表面上にゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、ゲート電極層と重畳する酸化物半導体層上に、酸化物半導体層と接する絶縁層と、絶縁層上に設けられた酸化アルミニウム膜との島状の積層と、酸化物半導体層、絶縁層、及び酸化アルミニウム膜上に、酸化物半導体層に電気的に接続するソース電極層及びドレイン電極層とを有する半導体装置である。
また、本発明の一態様は、絶縁表面上にゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、ゲート電極層と重畳する酸化物半導体層上に、酸化物半導体層と接する絶縁層と、絶縁層上に設けられた酸化アルミニウム膜との積層と、酸化物半導体層に電気的に接続するソース電極層及びドレイン電極層とを有し、ソース電極層及びドレイン電極層は、絶縁層及び酸化アルミニウム膜が有する酸化物半導体層に達する開口に設けられ、酸化物半導体層の周縁部は絶縁層及び酸化アルミニウム膜によって覆われる半導体装置である。
また、本発明の他の一態様は、ゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層を介してゲート電極層と重畳する領域に酸化物半導体層を形成し、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上に、酸化物半導体層と接する絶縁層を形成し、絶縁層と接する金属膜を形成し、金属膜及び絶縁層に対して、酸素ドープ処理を行うことによって、絶縁層に酸素を添加し、且つ、金属膜を、１×１０１０Ωｍ以上１×１０１９Ωｍ以下の抵抗率を有する金属酸化物膜とする半導体装置の作製方法である。
また、上記の半導体装置の作製方法において、金属膜を形成する前に、絶縁層に熱処理を行い、絶縁層から水又は水素を低減することが好ましい。
また、上記の半導体装置の作製方法において、金属膜としてアルミニウム膜を形成し、酸素ドープ処理によってアルミニウム膜を酸化アルミニウム膜とすることが好ましい。
本発明の一態様の半導体装置の作製方法において、絶縁層上に積層される酸化アルミニウム膜は、アルミニウム膜を成膜後、該アルミニウム膜を酸素ドープ処理によって酸化することで形成された膜である。アルミニウム膜の酸化によって、酸化アルミニウム膜を形成することで、スパッタリング法によって酸化アルミニウム膜を成膜する場合と比較して生産性を向上させることができる。また、アルミニウム膜への酸素ドープ処理は、絶縁層への酸素ドープ処理と同一工程によって行うことができる。よって、アルミニウム膜の酸化処理を目的とした工程を追加することなく酸化アルミニウム膜を形成することができる。
なお、上記の「酸素ドープ」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素ドープ処理において、上述の酸素を含むガスに希ガスを添加してもよい。
上述の酸素ドープ処理によって、金属膜を酸化して、トランジスタのバリア膜として機能する金属酸化物膜を形成することができる。また、金属酸化物膜と絶縁層の界面、または絶縁層のバルク中において、少なくとも１ヶ所以上、該膜の化学量論的組成をこえる酸素が存在する酸素過剰領域を形成する。
また、本発明の一態様は、ゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層を介してゲート電極層と重畳する領域に酸化物半導体層を形成し、ゲート電極層と重畳する酸化物半導体層上に接する絶縁層を形成し、絶縁層と接するアルミニウム膜を形成し、アルミニウム膜及び絶縁層に対して、酸素ドープ処理を行うことによって、絶縁層に酸素を添加し、且つ、アルミニウム膜を酸化アルミニウム膜とし、酸素ドープ処理を行った絶縁層及び酸化アルミニウム膜に酸化物半導体層に達する開口を形成し、開口に酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を形成する半導体装置の作製方法である。
また、本発明の一態様は、ゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層を介してゲート電極層と重畳する領域に酸化物半導体層を形成し、ゲート電極層と重畳する酸化物半導体層上に接する絶縁層を形成し、絶縁層に熱処理を行って、絶縁層中の水又は水素を除去し、水又は水素が除去された絶縁層と接するアルミニウム膜を形成し、アルミニウム膜及び絶縁層に対して、酸素ドープ処理を行うことによって、絶縁層に酸素を添加し、且つ、アルミニウム膜を酸化アルミニウム膜とし、酸素ドープ処理を行った絶縁層及び酸化アルミニウム膜に酸化物半導体層に達する開口を形成し、開口に酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を形成する半導体装置の作製方法である。
上記の半導体装置の作製方法において、酸素ドープ処理後に熱処理を行い、酸化物半導体層へ絶縁層から酸素を供給することが好ましい。
本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
本発明の一態様により、安定した電気的特性を付与し、高信頼性化を図ることが可能な酸化物半導体を用いた半導体装置を提供することができる。
半導体装置一形態を説明する平面図及び断面図。 半導体装置の作製方法の一形態を説明する断面図。 半導体装置の作製方法の一形態を説明する平面図及び断面図。 半導体装置の一形態を説明する平面図。 半導体装置の一形態を説明する平面図及び断面図。 半導体装置の一態様を示す断面図。 半導体装置の一形態を示す回路図及び断面図。 電子機器を示す図。 電子機器を示す図。 半導体装置の一形態を説明する平面図及び断面図。 半導体装置の作製方法の一形態を説明する断面図。 半導体装置の一形態を説明する平面図及び断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本明細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１及び図２を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体層を有するトランジスタを示す。
図１にトランジスタ４２０の構成例を示す。図１（Ａ）は、トランジスタ４２０の平面図であり、図１（Ｂ）は、図１（Ａ）のＸ１−Ｙ１における断面図であり、図１（Ｃ）は、図１（Ａ）のＶ１−Ｗ１における断面図である。なお、図１（Ａ）では煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、金属酸化物膜４１７等）を省略して図示している。
図１に示すトランジスタ４２０は、基板４００上に設けられたゲート電極層４０１と、ゲート電極層４０１上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２を介してゲート電極層４０１と重畳する酸化物半導体層４０３と、酸化物半導体層４０３と電気的に接続するソース電極層４０５ａ及びドレイン電極層４０５ｂと、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体層４０３と接する絶縁層４１６と、絶縁層４１６上に設けられた金属酸化物膜４１７を含んで構成される。
金属酸化物膜４１７としては、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い、バリア性を有する膜を適用する。例えば、金属酸化物膜として酸化アルミニウム膜、マグネシウムを添加した酸化アルミニウム膜、チタンを添加した酸化アルミニウム膜を適用することができる。また、金属酸化物膜は、積層構造としてもよく、例えば、酸化アルミニウム膜と酸化チタン膜との積層構造、酸化アルミニウム膜と酸化マグネシウム膜との積層構造、酸化アルミニウム膜と酸化ニッケル膜との積層構造、酸化アルミニウム膜と酸化モリブデン膜との積層構造、又は酸化アルミニウム膜と酸化タングステン膜との積層構造等を適用することができる。なお、金属酸化物膜として酸化アルミニウム膜を含む積層構造を設け場合、その積層順は特に問わない。
酸化物半導体層上にバリア性を有する金属酸化物膜４１７を設けることで、トランジスタの作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層からの放出（脱離）を防止することができる。よって、トランジスタの信頼性を向上させることができる。また、トランジスタ４２０において、酸化物半導体層４０３の側壁は、導電層で形成されたソース電極層４０５ａ又はドレイン電極層４０５ｂ、若しくは、酸素過剰領域を有する絶縁層４１６と金属酸化物膜４１７の積層膜で覆われている。よって、酸化物半導体層４０３の側壁においても酸素の脱離を防止することができる。
また、金属酸化物膜４１７は、１×１０１０Ωｍ以上１×１０１９Ωｍ以下、好ましくは１×１０１０Ωｍ以上１×１０１８Ωｍ以下、より好ましくは１×１０１１Ωｍ以上１×１０１５Ωｍ以下の抵抗率ρを有することが好ましい。金属酸化物膜４１７が上述の範囲の抵抗率を有することで、トランジスタ４２０の静電破壊を防止することができる。特に、酸化物半導体層を用いるトランジスタは、静電気の影響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって、トランジスタ４２０において、上述の範囲の抵抗率ρを有する金属酸化物膜を設けることは効果的である。
本実施の形態では、金属酸化物膜４１７として、酸化アルミニウム膜を含む場合を例に説明する。
なお、金属酸化物膜４１７上に設けられる絶縁層４２２及び絶縁層４２２上に設けられる平坦化絶縁層４２４をトランジスタ４２０の構成要素として含めてもよい。
本実施の形態で示すトランジスタ４２０は、基板４００側から順に、ゲート電極層４０１ａ、ゲート電極層４０１ｂ及びゲート電極層４０１ｃが積層されたゲート電極層４０１を含む。但し、本発明の実施の形態はこれに限られず、ゲート電極層を単層構造としてもよいし、３層以外の積層構造としてもよい。
また、本実施の形態で示すトランジスタ４２０は、ゲート電極層４０１側から順に、ゲート絶縁層４０２ａ及びゲート絶縁層４０２ｂが積層されたゲート絶縁層４０２を含む。但し、本発明の実施の形態はこれに限られず、ゲート絶縁層を単層構造としてもよいし、３層以上の積層構造としてもよい。
本実施の形態で示すトランジスタ４２０において、酸化物半導体層４０３と接する絶縁層４１６は、酸素ドープ処理を施されることによって、化学量論的組成よりも過剰に酸素を含む領域を有する単層または積層構造の絶縁層である。
また、本実施の形態において、絶縁層４１６上に接して設けられる金属酸化物膜である、酸化アルミニウム膜は、金属膜（本実施の形態ではアルミニウム膜）を酸化させることによって形成された膜である。金属膜の酸化によって、金属酸化物膜４１７を形成することで、スパッタリング法によって金属酸化物膜４１７を成膜する場合と比較して生産性を向上させることができる。また、金属膜の酸化は、絶縁層４１６への酸素ドープ処理と同一工程によって行うことができるため、金属膜の酸化を目的とした工程を追加する必要がなく、工程の簡略化を図ることができる。よって、半導体装置の製造コストを低減することができる。
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタを覆う絶縁層として酸化アルミニウム膜を含む金属酸化物膜を用いることで、酸化物半導体層４０３及びそれに接する絶縁層４１６からの酸素の脱離を防止するとともに、酸化物半導体層４０３への水及び水素の混入を防止することができる。
なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすると、トランジスタ４２０に安定な電気特性を付与することができるため、より好ましい。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
また、酸化物半導体層４０３において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体層表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体層表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体層表面の不純物を除去することが好ましい。具体的には、酸化物半導体層の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層４０３は、水や水素などの不純物が可能な限り除去されたものであることが望ましい。例えば、トランジスタ４２０において、酸化物半導体層４０３に含まれる水素濃度を、２×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
以下、図２を用いて図１に示すトランジスタ４２０の作製方法の一例を説明する。
まず、絶縁表面を有する基板４００上にゲート電極層４０１を形成した後、ゲート電極層４０１上にゲート絶縁層４０２ａ及びゲート絶縁層４０２ｂを順に積層してゲート絶縁層４０２を形成する（図２（Ａ）参照）。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などの電子工業用に使われる各種ガラス基板を用いることが出来る。なお、基板としては、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が６５０℃以上７５０℃以下（好ましくは、７００℃以上７４０℃以下）である基板を用いることが好ましい。
第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板として用いる場合、縮みの少ないものを用いることが好ましい。例えば、基板として、好ましくは４５０℃、より好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が２０ｐｐｍ以下、好ましくは１０ｐｐｍ以下、さらに好ましくは５ｐｐｍ以下である大型ガラス基板を用いればよい。
または、基板４００として、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。これらの基板上に半導体素子が設けられたものを用いてもよい。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０３を含むトランジスタ４２０を直接作製してもよいし、他の作製基板に酸化物半導体層４０３を含むトランジスタ４２０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４２０との間に剥離層を設けるとよい。
基板４００上に下地絶縁層を設けてもよい。下地絶縁層としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、又はこれらの混合材料を用いて形成することができる。
基板４００（又は基板４００及び下地絶縁層）に熱処理を行ってもよい。例えば、高温のガスを用いて熱処理を行うＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置により、６５０℃、１分〜５分間、熱処理を行えばよい。なお、ＧＲＴＡにおける高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。
ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極層４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。例えば、基板４００側から窒化チタン膜、銅薄膜、及びモリブデン膜の積層構造、又はチタン膜と銅薄膜との積層構造とすることができる。
また、ゲート電極層４０１として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリオフのスイッチング素子を実現できる。
本実施の形態では、ゲート電極層４０１ｂとして、膜厚１００ｎｍ以上４００ｎｍ以下の銅層を形成する。また、ゲート電極層４０１ｂの上層または下層に接して、銅の拡散を防止するバリアメタルとして機能するゲート電極層４０１ａ及びゲート電極層４０１ｃを形成する。ゲート電極層４０１ａとしては、例えば、膜厚２０ｎｍ以上５０ｎｍ以下の窒化タンタル層を形成することができる。また、ゲート電極層４０１ｃとしては、例えば、膜厚５０ｎｍ以上２００ｎｍ以下のモリブデン層を形成することができる。
また、ゲート電極層４０１形成後に、基板４００、及びゲート電極層４０１に熱処理を行ってもよい。例えば、ＧＲＴＡ装置により、６５０℃、１分〜５分間、熱処理を行えばよい。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。
なお、ゲート絶縁層４０２の被覆性を向上させるために、ゲート電極層４０１表面に平坦化処理を行ってもよい。特にゲート絶縁層４０２として膜厚の薄い絶縁層を用いる場合、ゲート電極層４０１表面の平坦性が良好であることが好ましい。
ゲート絶縁層４０２ａには、プラズマＣＶＤ法又はスパッタリング法等により形成する、膜厚１０ｎｍ以上１００ｎｍ以下、代表的には膜厚２０ｎｍ以上５０ｎｍ以下の窒化物絶縁層を好ましく用いることができる。例えば、窒化シリコン膜、窒化酸化シリコン膜などが挙げられる。ゲート電極層４０１及び基板４００と接するゲート絶縁層４０２ａとして窒化物絶縁層を適用することで、ゲート電極層４０１又は基板４００からの不純物拡散を防止する効果を奏する。
または、ゲート絶縁層４０２ａとして、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ランタン（Ｌａ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、マグネシウム（Ｍｇ）、又はバリウム（Ｂａ）の金属元素のいずれかから選択される一以上を含む金属酸化物絶縁膜（例えば、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜）、又は金属窒化物絶縁膜（窒化アルミニウム膜、窒化酸化アルミニウム膜）を用いることができる。また、ゲート絶縁層４０２ａには、酸化ガリウム膜、Ｉｎ−Ｚｒ−Ｚｎ系酸化物膜、Ｉｎ−Ｆｅ−Ｚｎ系酸化物膜、Ｉｎ−Ｃｅ−Ｚｎ系酸化物膜なども用いることができる。
本実施の形態ではゲート絶縁層４０２ａとしてプラズマＣＶＤ法を用いて形成する膜厚３０ｎｍの窒化シリコン膜を用いる。窒化シリコン膜の成膜ガスとしては、例えば、シラン（ＳｉＨ４）と窒素の混合ガス、又は、シラン、窒素及びアンモニア（ＮＨ３）の混合ガス等を用いることができる。
ゲート絶縁層４０２ｂの材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。また、ゲート絶縁層４０２ｂの膜厚は、１００ｎｍ以上３５０ｎｍ以下とすることができる。
また、ゲート絶縁層４０２ｂの材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。
本実施の形態では、プラズマＣＶＤ法により膜厚２００ｎｍの酸化窒化シリコン膜を形成する。ＣＶＤ法は、スパッタリング法と比較して、成膜タクトを縮小することができる。また、ＣＶＤ法は、スパッタリング法よりも成膜した面内における膜質のバラツキが小さく、パーティクルの混入も起こりにくい。このため、特に基板が大面積化される場合に、ＣＶＤ法を用いてゲート絶縁層４０２を成膜することは効果的である。
なお、ゲート絶縁層４０２ｂは、酸化物半導体層４０３と接する絶縁層であるため、酸素を含む絶縁層とすることが好ましく、可能な限り水、水素などの不純物が含まれないことが好ましい。しかしながら、プラズマＣＶＤ法では、スパッタリング法と比較して膜中の水素濃度を低減させることが困難である。したがって、本実施の形態においては、成膜後のゲート絶縁層４０２に対して、水素原子の低減、より好ましくは除去を目的とした熱処理（脱水化又は脱水素化処理）を行う。
熱処理の温度は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。例えば、加熱処理装置の一つである電気炉に基板を導入し、ゲート絶縁層４０２に対して真空（減圧）雰囲気下６５０℃において１時間の加熱処理を行う。
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、熱処理装置としてＧＲＴＡ装置を用いる場合には、その処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
熱処理によって、ゲート絶縁層４０２の脱水化または脱水素化を行うことができ、トランジスタの特性変動を引き起こす水素、又は水などの不純物が排除されたゲート絶縁層４０２を形成することができる。
脱水化又は脱水素化処理を行う熱処理において、ゲート絶縁層４０２表面は水素又は水等の放出を妨害するような状態（例えば、水素又は水等を通過させない（ブロックする）膜などを設ける等）とせず、ゲート絶縁層４０２は表面を露出した状態とすることが好ましい。
また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
次いで、ゲート絶縁層４０２上に、酸化物半導体層を成膜し、島状に加工して酸化物半導体層４０３を形成する（図２（Ｂ）参照）。
なお、ゲート絶縁層４０２を大気に開放せずにゲート絶縁層４０２と酸化物半導体層を連続的に形成することが好ましい。ゲート絶縁層４０２を大気に曝露せずにゲート絶縁層４０２と酸化物半導体層を連続して形成すると、ゲート絶縁層４０２表面に水素や水分などの不純物が吸着することを防止することができる。
また、酸化物半導体層を成膜後、当該酸化物半導体層に含まれる過剰な水素（水や水酸基を含む）を低減又は除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体層から低減より好ましくは除去することができる。また、ゲート絶縁層４０２として酸素を含む絶縁層を適用した場合、この熱処理によってゲート絶縁層４０２に含まれる酸素が酸化物半導体層へと供給されうる。酸化物半導体層の脱水化又は脱水素化処理によって同時に脱離する酸素をゲート絶縁層４０２から供給することによって、酸化物半導体層の酸素欠損を補填することが可能である。
なお、ゲート絶縁層４０２として酸素を含む絶縁層を適用した場合、酸化物半導体層の脱水化又は脱水素化のための熱処理を、島状の酸化物半導体層４０３への加工前に行うと、ゲート絶縁層４０２に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
脱水化又は脱水素化のための熱処理は、トランジスタ４２０の作製工程の他の加熱処理と兼ねてもよい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、熱処理で酸化物半導体層を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及びｉ型（真性）化することができる。
酸化物半導体層４０３は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体層４０３を非晶質構造とする場合には、後の作製工程において、酸化物半導体層４０３に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
酸化物半導体層の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。
酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
また、酸化物半導体層をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
また、基板４００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導体層中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
また酸化物半導体層を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
また、酸化物半導体層４０３は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
酸化物半導体層４０３としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、例えば、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法がある。または、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させることもできる。または、一層目として薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させることもできる。
また、ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
酸化物半導体層の成膜前に、酸化物半導体層の被成膜面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう。なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体層の被成膜面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体層の被成膜面の凹凸状態に合わせて適宜設定すればよい。
次いで、ゲート電極層４０１、ゲート絶縁層４０２、及び酸化物半導体層４０３上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。導電膜の膜厚は、例えば、２０ｎｍ以上５０ｎｍ以下とすることができる。
導電膜は後の熱処理に耐えられる材料を用い、単層又は積層構造とすることができる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。
なお、導電膜のエッチング工程の際に、酸化物半導体層４０３がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層４０３を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層４０３は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
次いで、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上に、酸化物半導体層４０３と接する絶縁層４２６を成膜する。
酸化物半導体層４０３と接する絶縁層４２６としては、プラズマＣＶＤ法、スパッタリング法により形成することができ、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いることができる。絶縁層４２６の膜厚は５０ｎｍ以上１００ｎｍ以下とすることが好ましい。
なお、絶縁層４２６として、窒素を含む酸化物絶縁膜（例えば、窒素を含む酸化シリコン膜、窒素を含む酸化アルミニウム膜）などを用いることができる。酸化物絶縁膜に含まれる窒素の濃度は０．０１原子％以上含まれていればよく、好ましくは０．１原子％以上５０原子％以下、より好ましくは０．５原子％以上１５原子％以下であればよい。酸化シリコン膜に上記のような濃度で窒素が含まれるものは酸化窒化シリコン膜と呼ばれることもある。酸化物絶縁膜に窒素を適量含ませることにより、酸素を化学量論組成よりも多く膜中に含ませることができる。
本実施の形態では、酸化物半導体層４０３上に接して、絶縁層４２６として、プラズマＣＶＤ法により酸化窒化シリコン膜を形成する。絶縁層４２６の成膜条件は、例えば、ＳｉＨ４とＮ２Ｏのガス流量比をＳｉＨ４：Ｎ２Ｏ＝３０ｓｃｃｍ：４０００ｓｃｃｍとし、圧力を２００Ｐａとし、ＲＦ電源電力（電源出力）を１５０Ｗとし、基板温度を２２０℃±１５℃とすればよい。
なお、絶縁層４２６は、酸化物半導体層４０３と接する絶縁層であるため、ゲート絶縁層４０２ｂと同様に可能な限り水、水素などの不純物が含まれないことが好ましい。したがって、本実施の形態においては、成膜後の絶縁層４２６に対して、水素原子の除去を目的とした熱処理（脱水化又は脱水素化処理）を行う。なお、酸化アルミニウム膜は、水素又は水等を通過させないブロッキング機能を有するため、絶縁層４２６の脱水化又は脱水素化のための熱処理は、絶縁層４２６の形成後であって、アルミニウム膜の成膜前に行うことが好ましい。
熱処理の温度は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。脱水化又は脱水素化処理のための熱処理の詳細は、ゲート絶縁層４０２ｂと同様に行うことができる。
次いで、絶縁層４２６上に金属膜４２７を成膜する。本実施の形態では、金属膜４２７として、アルミニウム膜を成膜する（図２（Ｃ）参照）。
金属膜４２７は、スパッタリング法、蒸着法、ＣＶＤ法等によって形成することが好ましい。また、金属膜４２７の膜厚は３ｎｍ以上１０ｎｍ以下とすることが好ましい。本実施の形態では、膜厚５ｎｍのアルミニウム膜を形成する。
なお、絶縁層４２６上に形成される金属膜４２７は、後に酸素ドープ処理を施されることによって金属酸化物膜４１７となり、トランジスタのバリア膜として機能する膜である。該金属酸化物膜４１７としては、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い、バリア性を有する膜を適用することができる。また、金属酸化物膜となる金属膜４２７としては、アルミニウム膜の他に、マグネシウムを添加したアルミニウム膜、チタンを添加したアルミニウム膜、アルミニウム膜とマグネシウム膜の積層膜、アルミニウム膜とチタン膜の積層膜、アルミニウム膜とニッケル膜の積層膜、アルミニウム膜とモリブデン膜の積層膜、アルミニウム膜とタングステン膜の積層膜等を用いることができる。
次いで、脱水化又は脱水素化処理を行った絶縁層４２６及び金属膜４２７に対して、酸素４５４を導入する処理（酸素ドープ処理や、酸素注入処理ともいう）を行う。これによって、酸素過剰領域を有する絶縁層４１６と、金属膜４２７の酸化物である、金属酸化物膜４１７が形成される（図２（Ｄ）参照）。
なお、酸素ドープ処理によって形成された金属酸化物膜４１７は、化学量論的組成に一致した酸素を含有する必要はなく、多少の導電性を有していてもよい。例えば、組成がＡｌ２Ｏｘで表される酸化アルミニウム膜の場合、ｘは１以上３．５以下とすることが好ましい。また、金属酸化物膜４１７が導電性を有する場合、その抵抗率ρを、１×１０１０Ωｍ以上１×１０１９Ωｍ以下、好ましくは１×１０１０Ωｍ以上１×１０１８Ωｍ以下、より好ましくは１×１０１１Ωｍ以上１×１０１５Ωｍ以下とすることが好ましい。金属酸化物膜４１７が上述の範囲の抵抗率を有することで、トランジスタ４２０の静電破壊を防止することが可能となる。
また、絶縁層４１６は、膜厚方向の全面にわたって酸素過剰領域を有していなくてもよい。図２（Ｄ）における領域２００の拡大図を図２（Ｅ）に示す。図２（Ｅ）に示す酸素過剰領域を有する絶縁層４１６は、金属酸化物膜４１７との界面近傍に酸素４５４が導入された領域４１６ａを有する。絶縁層４１６の少なくとも一部に酸素過剰領域を有することで、トランジスタ作製工程中の熱処理に起因する固相拡散によって、酸化物半導体層へ酸素を供給することが可能である。
酸素４５４には、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）、のいずれかが含まれている。脱水化又は脱水素化処理を行った絶縁層に酸素ドープ処理を行うことにより、絶縁層中に酸素を含有させることができ、先の熱処理によって脱離することのある酸素を補填するとともに、酸素過剰領域を形成することができる。
絶縁層４２６及び金属膜４２７への酸素４５４の導入は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素４５４の導入は、基板４００の全面を一度に処理してもよいし、例えば、線状のイオンビームを用いてもよい。線状のイオンビームを用いる場合には、基板又はイオンビームを相対的に移動（スキャン）させることで、絶縁層４２６及び金属膜４２７の全面に酸素４５４を導入することができる。
酸素４５４の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。
また、例えば、イオン注入法で酸素の導入を行う場合、酸素４５４のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましく、酸素ドープ処理後の絶縁層４１６中の酸素の含有量は、絶縁層４１６の化学量論的組成を超える程度とするのが好ましい。また、金属酸化物膜４１７においても化学量論的組成を超える酸素を含む領域が形成されうる。なお、このような化学量論的組成よりも酸素を過剰に含む領域は、絶縁層４１６の一部に存在していればよい。なお、酸素の注入深さは、注入条件により適宜制御すればよい。
なお、絶縁層４１６として酸化物絶縁層（例えば、酸化シリコン膜又は酸化窒化シリコン膜）を用いる場合、該酸化物絶縁層において、酸素は主たる成分材料の一つである。このため、酸化物絶縁層中の酸素濃度を、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などの方法を用いて、正確に見積もることは難しい。つまり、酸化物絶縁層に酸素が意図的に添加されたか否かを判別することは困難であるといえる。また、絶縁層４１６に含まれる過剰な酸素が後の工程で酸化物半導体層へと供給される場合においても同様のことがいえる。
ところで、酸素には１７Ｏや１８Ｏといった同位体が存在し、自然界におけるこれらの存在比率はそれぞれ酸素原子全体の０．０３８％、０．２％程度であることが知られている。つまり、酸化物半導体層と接する絶縁層中または酸化物半導体層中におけるこれら同位体の濃度は、ＳＩＭＳなどの方法によって見積もることができる程度になるから、これらの濃度を測定することで、酸化物半導体層と接する絶縁層中、または酸化物半導体層中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定することで、酸化物半導体層と接する絶縁層に意図的に酸素が添加されたか否かを判別しても良い。
なお、酸素４５４を絶縁層４２６及び金属膜４２７に添加した後、加熱処理を行ってもよい。当該加熱処理によって、絶縁層４１６に含まれる酸素を酸化物半導体層４０３へと供給し、酸化物半導体層４０３の酸素欠損を補填してもよい。加熱処理の温度は、例えば２５０℃以上６００℃以下、好ましくは３００℃以上６００℃以下とすることができる。
以上の工程によって、本実施の形態のトランジスタ４２０が形成される（図２（Ｆ）参照）。
なお、トランジスタ４２０上に、保護絶縁層として、絶縁層４２２及び平坦化絶縁層４２４を形成してもよい。本実施の形態で示すトランジスタ４２０は、薄膜の金属酸化物膜を含むため、該金属酸化物膜上に保護絶縁層を形成することで、金属酸化物膜への応力を緩和することが可能である。よって、トランジスタ４２０において、金属酸化物膜４１７の破損又は変形を抑制することができるため、トランジスタ４２０の信頼性を向上させることができる。
絶縁層４２２は、絶縁層４１６と同様の材料を用いて作製することができる。また、平坦化絶縁層４２４としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン系樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで平坦化絶縁層を形成してもよい。
酸化物半導体を用いたトランジスタの場合、絶縁層から酸化物半導体層に酸素が供給されることで、酸化物半導体層と絶縁層との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体層と絶縁層との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。
さらに、酸化物半導体層の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体層の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、絶縁層から酸化物半導体層に酸素が十分に供給され、好ましくは酸化物半導体層に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体層の酸素欠損密度を低減することができる。
絶縁層４１６に含まれる過剰な酸素は、トランジスタの作製工程における熱処理によって、絶縁層４１６に接する酸化物半導体層４０３へと供給される。したがって、トランジスタ４２０において、絶縁層４１６と酸化物半導体層４０３との界面、又は酸化物半導体層４０３中（バルク中）の少なくとも一部において、酸素過剰領域が形成される。なお、絶縁層４１６から酸化物半導体層４０３への酸素の供給を目的とした熱処理工程を設けてもよい。
また、絶縁層への、脱水化又は脱水素化処理及び／又は酸素ドープ処理は、複数回行ってもよい。
また、絶縁層４１６上に接して設けられる金属酸化物膜４１７は、金属膜を酸化させることによって形成された膜である。金属膜４２７の酸化によって、金属酸化物膜４１７を形成することで、スパッタリング法によって金属酸化物膜を成膜する場合と比較して生産性を向上させることができる。また、金属膜の酸化は、絶縁層４１６への酸素ドープ処理と同一工程によって行うことができるため、工程の簡略化を図ることができる。よって、半導体装置の製造コストを低減することができる。
また、トランジスタ４２０を形成後、さらに大気中で、１００℃以上４００℃以下の熱処理を行ってもよい。この熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上４００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。また、この熱処理を、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。この熱処理よって、絶縁層４１６含まれる酸素を酸化物半導体層４０３へ供給しうるため、半導体装置の信頼性を向上することができる。
図１３に、トランジスタ４２０のゲート配線と、ソース配線（又はドレイン配線）との接続部（又はこれらと同じ層に設けられた配線の接続部）を図示する。図１３において、ゲート電極層４０１と同じ層に形成された電極層４９１（電極層４９１ａ、電極層４９１ｂ、及び電極層４９１ｃを含む）と、ソース電極層４０５ａ又はドレイン電極層４０５ｂと同じ層に形成された電極層４０５ｃとは、ゲート絶縁層４０２に形成されたコンタクトホールを介して電気的に接続される。このコンタクトホールは、酸化物半導体層４０３を形成後であって、ソース電極層４０５ａまたはドレイン電極層４０５ｂとなる導電膜の形成前に形成すればよい。
また、図３に、本実施の形態のトランジスタの他の構成例を示す。
図３（Ａ）は、トランジスタ４４０の平面図であり、図３（Ｂ）は、図３（Ａ）のＸ２−Ｙ２における断面図であり、図３（Ｃ）は、図３（Ａ）のＶ２−Ｗ２における断面図である。なお、図３（Ａ）では煩雑になることを避けるため、トランジスタ４４０の構成要素の一部（例えば、金属酸化物膜４１７等）を省略して図示している。
図３に示すトランジスタ４４０は、基板４００上に設けられたゲート電極層４０１と、ゲート電極層４０１上に設けられたゲート絶縁層４１２と、ゲート絶縁層４１２を介してゲート電極層４０１と重畳する酸化物半導体層４０３と、酸化物半導体層４０３と電気的に接続するソース電極層４０５ａ及びドレイン電極層４０５ｂと、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体層４０３と接する絶縁層４１６と、絶縁層４１６上に設けられた金属酸化物膜４１７を含んで構成される。
トランジスタ４４０において、酸化物半導体層４０３と接するゲート絶縁層４１２は、酸素ドープ処理によって化学量論的組成よりも過剰に酸素を含む領域を有する絶縁層である。より具体的には、ゲート絶縁層４１２を形成する積層構造のうち、少なくとも酸化物半導体層４０３と接するゲート絶縁層４１２ｂは、化学量論的組成よりも過剰に酸素を含む領域を有する絶縁層とする。なお、ゲート絶縁層４１２ａは必ずしも酸素過剰領域を有さなくてもよい。但し、ゲート絶縁層４１２ｂへの酸素ドープ処理によってゲート絶縁層４１２ａも同様に酸素過剰領域を有する膜となり得る。又は、ゲート絶縁層４１２ａへの酸素ドープ処理を目的とした工程を別途設けてもよい。
ゲート絶縁層４１２への酸素ドープ処理の詳細は、先に示した酸素４５４の導入工程と同様に行うことができる。なお、ゲート絶縁層４１２への酸素ドープ処理は、ゲート絶縁層４１２の水素原子の除去を目的とした熱処理の後に行うことが好ましい。熱処理後に酸素の導入を行うことで、熱処理によって同時に膜中から脱離しうる酸素を補填することが可能となる。
なお、ゲート絶縁層４１２への熱処理及び／又は酸素ドープ処理は、複数回行ってもよい。
ゲート絶縁層４１２に含まれる過剰な酸素は、トランジスタの作製工程における熱処理（例えば、酸化物半導体層成膜時の基板４００の加熱や、絶縁層成膜時の成膜温度等）によって、ゲート絶縁層４１２に接する酸化物半導体層４０３へと供給される。したがって、トランジスタ４４０において、ゲート絶縁層４１２と酸化物半導体層４０３との界面、又は酸化物半導体層４０３中（バルク中）の少なくとも一部において、酸素過剰領域が形成される。なお、ゲート絶縁層４１２から酸化物半導体層４０３への酸素の供給を目的とした熱処理工程を設けてもよい。
なお、トランジスタ４４０のその他の構成及び作製方法の詳細は、トランジスタ４２０を参酌することができる。
本実施の形態で示す半導体装置は、酸化物半導体層４０３の上層、又は、上層及び下層に接して設けられる絶縁層として、酸素ドープ処理を施されることにより酸素過剰領域を有する絶縁層を含む。また、該絶縁層は、脱水化又は脱水素化処理によって、不純物である水又は水素を可能な限り除去した膜である。酸化物半導体層４０３に接して水及び水素の含有量を低減し、且つ酸素の含有量を増加させた絶縁層を形成することで、酸化物半導体層４０３への水及び水素の混入を抑制しつつ、酸化物半導体層４０３へ酸素を供給することが可能となる。
よって、酸化物半導体層４０３中及び／又は酸化物半導体層４０３と絶縁層との界面において酸素過剰領域を形成することが可能となる。これによって、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体層の酸素欠損密度を低減することができるため、トランジスタのしきい値電圧のバラツキを低減することができるとともに、ノーマリオフ型のトランジスタを実現することができる。また、トランジスタのサブスレッショルド値（Ｓ値）を低減させることができる。
また、本実施の形態で示す半導体装置は、酸素ドープ処理を酸化物半導体層４０３に接する絶縁層に対して行うため、酸化物半導体層４０３へ直接酸素ドープ処理を行う場合と比較して、酸化物半導体層４０３の膜質及び／又は結晶性を向上させることができる。特に、酸化物半導体層４０３がＣＡＡＣ−ＯＳ膜である場合に、該ＣＡＡＣ−ＯＳ膜へ酸素ドープ処理を行うと結晶性が損なわれる場合があるため、本実施の形態で示す半導体装置の作製方法を適用することは有効である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図１０乃至図１２を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体層を有するトランジスタを示す。
図１０にトランジスタ４６０の構成例を示す。図１０（Ａ）は、トランジスタ４６０の平面図であり、図１０（Ｂ）は、図１０（Ａ）のＸ３−Ｙ３における断面図であり、図１０（Ｃ）は、図１０（Ａ）のＶ３−Ｗ３における断面図である。なお、図１０（Ａ）では煩雑になることを避けるため、トランジスタ４６０の構成要素の一部を省略して図示している。
図１０に示すトランジスタ４６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり逆スタガ型トランジスタともいうトランジスタの一例である。
チャネル長方向の断面図である図１０（Ｂ）に示すように、トランジスタ４６０を含む半導体装置は、基板４００上に、ゲート電極層４０１と、ゲート電極層４０１上にゲート絶縁層４０２ａ、４０２ｂ、酸化物半導体層４０３、絶縁層４１３、金属酸化物膜４４７、ソース電極層４０５ａ、ドレイン電極層４０５ｂを有する。
本実施の形態で示すトランジスタ４６０は、ゲート電極層４０１側から順に、ゲート絶縁層４０２ａ及びゲート絶縁層４０２ｂが積層されたゲート絶縁層４０２を含む。但し、本発明の実施の形態はこれに限られず、ゲート絶縁層を単層構造としてもよいし、３層以上の積層構造としてもよい。
絶縁層４１３及び金属酸化物膜４４７は、少なくともゲート電極層４０１と重畳し且つチャネル形成領域を含む酸化物半導体層４０３の領域上に設けられており、チャネル保護膜として機能する。さらに、絶縁層４１３及び金属酸化物膜４４７は、酸化物半導体層４０３に達し、かつソース電極層４０５ａ又はドレイン電極層４０５ｂが内壁を覆うように設けられた開口４２５ａ、４２５ｂを有している。従って、酸化物半導体層４０３の周縁部は、絶縁層４１３及び金属酸化物膜４４７で覆われており、層間絶縁層としても機能している。ゲート配線とソース配線の交差部において、ゲート絶縁層４０２だけでなく、絶縁層４１３及び金属酸化物膜４４７も層間絶縁層として配置することで寄生容量を低減できる。
絶縁層４１３はプラズマＣＶＤ法、スパッタリング法により成膜した絶縁膜をエッチングにより加工して形成することができる。また、絶縁層４１３の開口４２５ａ、４２５ｂの内壁は、テーパ形状を有している。
チャネル形成領域上に重なる絶縁層４１３の断面形状、具体的には端部の断面形状（テーパ角や膜厚など）を工夫することにより、ドレイン電極層４０５ｂの端部近傍に生じる恐れのある電界集中を緩和し、トランジスタ４６０のスイッチング特性の劣化を抑えることができる。
具体的には、チャネル形成領域上に重なる絶縁層４１３の断面形状は、台形または三角形状とし、断面形状の下端部のテーパ角を６０°以下、好ましくは４５°以下、さらに好ましくは３０°以下とする。このような角度範囲とすることで、高いゲート電圧がゲート電極層４０１に印加される場合、ドレイン電極層４０５ｂの端部近傍に生じる恐れのある電界集中を緩和することができる。
また、チャネル形成領域上に重なる絶縁層４１３の膜厚は、０．３μｍ以下、好ましくは５ｎｍ以上０．１μｍ以下とするとよい。このような膜厚範囲とすることで、電界強度のピークを小さくできる、或いは電界集中が分散されて電界の集中する箇所が複数となり、結果的にドレイン電極層４０５ｂの端部近傍に生じる恐れのある電界集中を緩和することができる。
本実施の形態で示すトランジスタ４６０において、酸化物半導体層４０３と接する絶縁層４１３は、酸素ドープ処理を施されることによって、化学量論的組成よりも過剰に酸素を含む領域を有する単層または積層構造の絶縁層である。絶縁層４１３を積層構造とする場合には、少なくとも酸化物半導体層４０３と接する領域において、酸素を過剰に含む領域を有する構成とすることが好ましい。
本実施の形態では、絶縁層４１３として、酸素過剰領域を有する酸化窒化シリコン膜を用いるものとする。また、金属酸化物膜４４７として酸化アルミニウム膜を用いるものとする。
絶縁層４１３上に接して設けられる金属酸化物膜４４７は、金属膜（本実施の形態ではアルミニウム膜）を酸化させることによって形成された膜である。金属膜の酸化によって、金属酸化物膜４４７を形成することで、スパッタリング法によって金属酸化物膜を成膜する場合と比較して生産性を向上させることができる。また、金属膜の酸化は、絶縁層４１３への酸素ドープ処理と同一工程によって行うことができるため、工程の簡略化を図ることができる。よって、半導体装置の製造コストを低減することができる。
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタを覆って酸化アルミニウム膜を設けることで、酸化物半導体層４０３及びそれに接する絶縁層４１３からの酸素の脱離を防止するとともに、酸化物半導体層４０３への水及び水素の混入を防止することができる。
特に、トランジスタ４６０において、酸化物半導体層４０３は、該周縁部を絶縁層４１３及び金属酸化物膜４４７である酸化アルミニウム膜に覆われる構成となっている。酸素過剰領域を有する絶縁層４１３及びバリア性の高い酸化アルミニウム膜によって酸化物半導体層４０３の周縁部を覆うことで、酸素過剰領域を有する絶縁層４１３から酸素が供給され、酸化アルミニウム膜により該供給された酸素が酸化物半導体層４０３周縁部から脱離することを防止できる。
また、金属酸化物膜４４７の抵抗率を１×１０１０Ωｍ以上１×１０１９Ωｍ以下（好ましくは、１×１０１０Ωｍ以上１×１０１８Ωｍ以下、より好ましくは１×１０１１Ωｍ以上１×１０１５Ωｍ以下）とすることが好ましい。または、酸化アルミニウム膜上に酸化チタン膜、酸化マグネシウム膜、酸化ニッケル膜、酸化モリブデン膜又は酸化タングステン膜を積層し、該酸化チタン膜、酸化マグネシウム膜、酸化ニッケル膜、酸化モリブデン膜、又は酸化タングステン膜の抵抗率を１×１０１０Ωｍ以上１×１０１９Ωｍ以下（好ましくは、１×１０１０Ωｍ以上１×１０１８Ωｍ以下、より好ましくは１×１０１１Ωｍ以上１×１０１５Ωｍ以下）とすることが好ましい。又は積層順を入れ替えてもよい。金属酸化物膜４４７として、上記抵抗率の導電性を有する膜を設けることで、半導体装置の静電破壊を防止することができる。
なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすると、トランジスタ４６０に安定な電気特性を付与することができるため、より好ましい。
酸化アルミニウム膜は、該組成がＡｌ２Ｏｘで表現される場合、ｘは１以上３．５以下の酸化アルミニウム膜を用いることが好ましい。
以下、図１１を用いて図１０に示すトランジスタ４６０の作製方法の一例を説明する。
まず、実施の形態１で示した工程と同様に、絶縁表面を有する基板４００上にゲート電極層４０１を形成した後、ゲート電極層４０１上にゲート絶縁層４０２ａ及びゲート絶縁層４０２ｂを順に積層してゲート絶縁層４０２を形成する。
本実施の形態では、スパッタリング法により膜厚１００ｎｍのタングステン膜を成膜し、ゲート電極層４０１を形成する。
また、本実施の形態ではゲート絶縁層４０２ａとしてプラズマＣＶＤ法を用いて形成する膜厚１０ｎｍ以上１００ｎｍ以下（好ましくは２０ｎｍ以上６０ｎｍ以下）の窒化シリコン膜を用いる。また、成膜ガスとしてはＳｉＨ４及びＮ２を含むガス、又はＳｉＨ４、Ｎ２、及びＮＨ３を含むガスを用いることができる。
ゲート絶縁層４０２ｂの膜厚は、１００ｎｍ以上３５０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層４０２ｂは、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
また、本実施の形態では、ゲート絶縁層４０２ｂとして、プラズマＣＶＤ法により膜厚２００ｎｍの酸化窒化シリコン膜を成膜し、成膜後のゲート絶縁層４０２に対して、水素原子の低減、より好ましくは除去を目的とした熱処理（脱水化又は脱水素化処理）を行う。
なお、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
次いで、ゲート絶縁層４０２上に、酸化物半導体層を成膜し、島状に加工して酸化物半導体層４０３を形成する（図１１（Ａ）参照）。詳細は、実施の形態１を参酌することができる。
なお、ゲート絶縁層４０２を大気に開放せずにゲート絶縁層４０２と酸化物半導体層を連続的に形成することが好ましい。また、酸化物半導体層を成膜後、当該酸化物半導体層に含まれる過剰な水素（水や水酸基を含む）を低減又は除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。
なお、本実施の形態において、酸化物半導体層４０３として、ＡＣ電源装置を有するスパッタリング装置を用いたスパッタリング法を用い、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
次いで、ゲート電極層４０１、ゲート絶縁層４０２、及び酸化物半導体層４０３上に、絶縁層４２３を形成する。
絶縁層４２３はプラズマＣＶＤ法、スパッタリング法により形成することができる。絶縁層４２３として、代表的には酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。
なお、絶縁層４２３として、窒素を含む酸化物絶縁膜（例えば、窒素を含む酸化シリコン膜、窒素を含む酸化アルミニウム膜）などを用いることができる。酸化物絶縁膜に含まれる窒素の濃度は０．０１原子％以上含まれていればよく、好ましくは０．１原子％以上５０原子％以下、より好ましくは０．５原子％以上１５原子％以下であればよい。酸化シリコン膜に上記のような濃度で窒素が含まれるものは酸化窒化シリコン膜と呼ばれることもある。酸化物絶縁膜に窒素を適量含ませることにより、酸素を化学量論的組成よりも多く膜中に含ませることができる。
本実施の形態では、酸化物半導体層４０３上に、酸化物半導体層４０３と接して、絶縁層４２３として、プラズマＣＶＤ法により酸化窒化シリコン膜を形成する。絶縁層４２３の成膜条件は、例えば、ＳｉＨ４とＮ２Ｏのガス流量比をＳｉＨ４：Ｎ２Ｏ＝３０ｓｃｃｍ：４０００ｓｃｃｍ、圧力２００Ｐａ、ＲＦ電源電力（電源出力）１５０Ｗ、基板温度２２０℃±１５℃とすればよい。また、絶縁層４２３の膜厚は５０ｎｍ以上１００ｎｍ以下とすればよい。
絶縁層４２３に熱処理による脱水化又は脱水素化処理を行うことが好ましい。
本実施の形態では、絶縁層４２３の成膜ガスとして、水素を含むガスを用いても、絶縁層４２３に脱水素化処理を行うため、絶縁層４２３中の水素を除去することができる。よって、プラズマＣＶＤ法を好適に用いることができる。プラズマＣＶＤ法は、成膜時に膜へごみなどが付着、混入しにくい上、比較的速い成膜速度で成膜することができるので、厚膜化が可能であり、生産性に有利である。
熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理の温度は、絶縁層４２３の成膜温度より高い方が、脱水化または脱水素化の効果が高いため好ましい。例えば、熱処理装置の一つである電気炉に基板を導入し、絶縁層４２３に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。
熱処理によって、絶縁層４２３の脱水化または脱水素化を行うことができ、水素、又は水などの不純物が排除された絶縁膜を形成することができる。
脱水素化又は脱水素化のための熱処理を行うことにより、絶縁層４２３に含まれる、水、水素等の不純物を除去し、低減させることができる。絶縁層４２３をできるだけ水素を含まない膜とすることで、トランジスタ４６０の特性変動を抑制し、安定した電気特性を付与することができる。
なお、金属酸化物膜は、水素又は水等を通過させないブロッキング機能を有するため、絶縁層４２３の脱水化又は脱水素化処理を目的とした熱処理は、絶縁層４２３の形成後であって、金属膜４５７の成膜前に行うことが好ましい。
次いで、絶縁層４２３上に金属膜４５７を成膜する（図１１（Ｂ）参照）。
金属膜４５７は、スパッタリング法、蒸着法、ＣＶＤ法等によって形成することが好ましい。また、金属膜４５７の膜厚は３ｎｍ以上２０ｎｍ以下（好ましくは３ｎｍ以上１０ｎｍ以下、より好ましくは４ｎｍ以上５ｎｍ以下）とすることが好ましい。
本実施の形態では、金属膜４５７として、アルミニウム膜を形成する。なお、アルミニウム膜として、チタン、又はマグネシウムが添加されたアルミニウム膜を用いてもよい。また、金属膜４５７として、アルミニウム膜と、チタン膜、マグネシウム膜、ニッケル膜、モリブデン膜、又はタングステン膜の積層を用いてもよい。
次いで、絶縁層４２３及び金属膜４５７に対して、酸素４５４を導入する処理（酸素ドープ処理や、酸素注入処理ともいう）を行う。これによって、酸素過剰領域を有する絶縁層４１３と、金属膜４５７（本実施の形態ではアルミニウム膜）の酸化物である、金属酸化物膜４４７（本実施の形態では酸化アルミニウム膜）が形成される（図１１（Ｃ）参照）。
酸素４５４を導入する処理は実施の形態１と同様に行うことができる。詳細は、実施の形態１を参酌することができる。
本実施の形態では、絶縁層４１３には酸素ドープ処理によって酸素が導入され、金属酸化物膜４４７と接する領域４１３ｂが酸化物半導体層４０３と接する領域４１３ａより酸素過剰領域となっている例である。領域４１３ｂに導入された酸素は、酸化物半導体層４０３へ固相拡散することで、酸化物半導体層４０３へ供給される。このように、酸化物半導体層４０３への酸素供給を絶縁層４１３からの固相拡散によって行うと、露出された酸化物半導体層４０３へ直接酸素ドープを行うプラズマ処理などの方法と比較して、酸化物半導体層４０３へのプラズマによるダメージを与えないという効果がある。
なお、酸素４５４を絶縁層４２３及び金属酸化物膜４４７に添加した後、加熱処理を行ってもよい。本実施の形態では、当該加熱処理によって、絶縁層４１３に含まれる酸素を酸化物半導体層４０３へと供給し、酸化物半導体層４０３の酸素欠損を補填する。該加熱処理は工程中の他の加熱処理と兼ねることができる。加熱処理は２５０℃以上６００℃以下、例えば３００℃で行えばよい。加熱処理により絶縁層４１３から酸化物半導体層４０３に酸素をドープして、酸化物半導体層４０３中の酸素欠損を補償することができる。
酸化物半導体を用いたトランジスタの場合、絶縁層から酸化物半導体層に酸素が供給されることで、酸化物半導体層と絶縁層との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体層と絶縁層との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。
さらに、酸化物半導体層の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体層の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、絶縁層から酸化物半導体層に酸素が十分に供給され、好ましくは酸化物半導体層に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体層の酸素欠損密度を低減することができる。
絶縁層４１３に含まれる過剰な酸素は、トランジスタの作製工程における熱処理によって、絶縁層４１３に接する酸化物半導体層４０３へと供給される。したがって、トランジスタ４６０において、絶縁層４１３と酸化物半導体層４０３との界面、又は酸化物半導体層４０３中（バルク中）の少なくとも一部において、酸素過剰領域が形成される。
また、絶縁層への、脱水化又は脱水素化処理及び／又は酸素ドープ処理は、複数回行ってもよい。
また、絶縁層４１３上に接して設けられる金属酸化物膜４４７は、金属膜を酸化させることによって形成された膜である。金属膜の酸化によって、金属酸化物膜４４７を形成することで、スパッタリング法によって金属酸化物膜を成膜する場合と比較して生産性を向上させることができる。また、金属膜の酸化は、絶縁層４１３への酸素ドープ処理と同一工程によって行うことができるため、工程の簡略化を図ることができる。よって、半導体装置の製造コストを低減することができる。
次に、絶縁層４１３及び金属酸化物膜４４７を、選択的にエッチングして、酸化物半導体層４０３へ達する開口４２５ａ、４２５ｂを形成する（図１１（Ｄ）参照）。
次いで、ゲート電極層４０１、ゲート絶縁層４０２ａ、４０２ｂ、酸化物半導体層４０３、絶縁層４１３、及び金属酸化物膜４４７上に、ソース電極層及びドレイン電極層となる導電膜を形成する。
導電膜は後の熱処理に耐えられる材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。ソース電極層４０５ａ、ドレイン電極層４０５ｂを形成した後、レジストマスクを除去する。
レジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層４０３上で隣り合うソース電極層４０５ａの下端部とドレイン電極層４０５ｂの下端部との間隔幅によって後に形成されるトランジスタ４６０のチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
本実施の形態では、導電膜のエッチングには、塩素を含むガス、例えば、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）などを含むガスを用いることができる。また、フッ素を含むガス、例えば、四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などを含むガスを用いることができる。また、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
エッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
本実施の形態では、導電膜としてスパッタリング法により膜厚２０ｎｍ以上５０ｎｍ以下のタングステン膜を用いる。導電膜のエッチングは、ドライエッチング法により、タングステン膜をエッチングして、ソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。
以上の工程で、本実施の形態のトランジスタ４６０が作製される（図１１（Ｅ）参照）。
ソース電極層４０５ａ、ドレイン電極層４０５ｂ上に層間絶縁層（保護絶縁膜、平坦化絶縁膜）となる絶縁膜を形成してもよい。層間絶縁層（保護絶縁膜、平坦化絶縁膜）を設けることで薄膜の金属酸化物膜４４７に対する応力を緩和することができる。よって、金属酸化物膜４４７の破損を防止することができる。
保護絶縁膜は、絶縁層４１３と同様な材料及び方法を用いて形成することができる。例えば、スパッタリング法により形成した酸化シリコン膜を４００ｎｍ形成する。また、保護絶縁膜の形成後、加熱処理を行ってもよい。例えば、窒素雰囲気下３００℃で１時間加熱処理を行う。
また、トランジスタ４６０起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
例えば、平坦化絶縁膜として、膜厚１５００ｎｍのアクリル樹脂膜を形成すればよい。アクリル樹脂膜は塗布法による塗布後、焼成（例えば窒素雰囲気下２５０℃１時間）して形成することができる。
平坦化絶縁膜を形成後、加熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃で１時間加熱処理を行う。
このように、トランジスタ４６０形成後、加熱処理を行ってもよい。また、加熱処理は複数回行ってもよい。
図１４に、トランジスタ４６０のゲート配線と、ソース配線（又はドレイン配線）との接続部（又はこれらと同じ層に設けられた配線の接続部）を図示する。図１４において、ゲート電極層４０１と同じ層に形成された電極層４９１と、ソース電極層４０５ａ又はドレイン電極層４０５ｂと同じ層に形成された電極層４０５ｃとは、ゲート絶縁層４０２、絶縁層４１３、及び金属酸化物膜４４７に形成されたコンタクトホールを介して電気的に接続される。
ここで、電極層４９１と電極層４０５ｃを接続させるためのコンタクトホールの形成を、金属膜４５７の成膜後であって酸素ドープ処理前に行う場合、ゲート配線及び金属膜４５７の導電率が高いためコンタクトホールの形成時に静電破壊が起こる恐れがある。よって、当該コンタクトホールは、金属膜４５７への酸素ドープ処理後（すなわち、金属酸化物膜４４７の形成後）であって、ソース電極層４０５ａまたはドレイン電極層４０５ｂとなる導電膜の形成前に形成する必要がある。また、ソース電極層４０５ａまたはドレイン電極層４０５ｂとなる導電膜に酸素が導入されることを防ぐために、酸素ドープ処理は、当該導電膜の成膜前に行う必要がある。
図１２に、本実施の形態のトランジスタの他の構成例を示す。
図１２（Ａ）は、トランジスタ４８０の平面図であり、図１２（Ｂ）は、図１２（Ａ）のＸ４−Ｙ４における断面図である。なお、図１２（Ａ）では煩雑になることを避けるため、トランジスタ４８０の構成要素の一部を省略して図示している。
図１２に示すトランジスタ４８０も、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり逆スタガ型トランジスタともいうトランジスタの一例である。
チャネル長方向の断面図である図１２（Ｂ）に示すように、トランジスタ４８０を含む半導体装置は、基板４００上に、ゲート電極層４０１と、ゲート電極層４０１上にゲート絶縁層４０２ａ、４０２ｂ、酸化物半導体層４０３、絶縁層４３３、金属酸化物膜４３７、ソース電極層４０５ａ、ドレイン電極層４０５ｂを有する。
島状の絶縁層４３３及び金属酸化物膜４３７は、少なくともゲート電極層４０１と重畳し且つチャネル形成領域を含む酸化物半導体層４０３の領域上に設けられており、チャネル保護膜として機能する。トランジスタ４８０における絶縁層４３３及び金属酸化物膜４３７は、島状に加工されており、酸化物半導体層４０３の周縁部を覆わない形状の例である。
なお、トランジスタ４８０のその他の構成及び作製方法の詳細は、トランジスタ４６０を参酌することができる。
本実施の形態で示す半導体装置は、酸化物半導体層４０３に接して設けられる絶縁層として、酸素ドープ処理を施された膜であり、酸素過剰領域を有する。また、該絶縁層は、脱水化又は脱水素化処理によって、不純物である水又は水素を可能な限り除去した膜である。酸化物半導体層４０３に接して水及び水素の含有量を低減し、且つ酸素の含有量を増加させた絶縁層を形成することで、酸化物半導体層４０３への水及び水素の混入を抑制しつつ、酸化物半導体層４０３へ酸素を供給することが可能となる。
よって、酸化物半導体層４０３中及び／又は酸化物半導体層４０３と絶縁層との界面において酸素過剰領域を形成することが可能となる。これによって、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体層の酸素欠損密度を低減することができるため、トランジスタのしきい値電圧のバラツキを低減することができるとともに、ノーマリオフ型のトランジスタを実現することができる。また、トランジスタのサブスレッショルド値（Ｓ値）を低減させることができる。
また、本実施の形態で示す半導体装置は、酸素ドープ処理を酸化物半導体層４０３に接する絶縁層に対して行うため、酸化物半導体層４０３へ直接酸素ドープ処理を行う場合と比較して、酸化物半導体層４０３の膜質及び／又は結晶性を向上させることができる。特に、酸化物半導体層４０３がＣＡＡＣ−ＯＳ膜である場合に、該ＣＡＡＣ−ＯＳ膜へ酸素ドープ処理を行うと結晶性が損なわれる場合があるため、本実施の形態で示す半導体装置の作製方法を適用することは有効である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
実施の形態１又は２に示したトランジスタを用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部又は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図４（Ａ）において、基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、基板４００６によって封止されている。図４（Ａ）においては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、ＩＣチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４又は画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ及び４０１８ｂから供給されている。
図４（Ｂ）及び図４（Ｃ）において、基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、基板４００１とシール材４００５と基板４００６とによって、表示素子と共に封止されている。図４（Ｂ）及び（Ｃ）においては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、ＩＣチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。図４（Ｂ）及び図４（Ｃ）においては、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４又は画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図４（Ｂ）及び図４（Ｃ）においては、信号線駆動回路４００３を別途形成し、基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部のみを別途形成して実装してもよい。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）法などを用いることができる。図４（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図４（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図４（Ｃ）は、ＴＣＰ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、又は表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、実施の形態１又は２に示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流又は電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、半導体装置の一形態について、図４乃至図６を用いて説明する。図６は、図４（Ｂ）のＭ−Ｎにおける断面図に相当する。
図４及び図６で示すように、半導体装置は接続端子電極４０１５及び端子電極４０１６を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３４と同じ導電層から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電層で形成されている。
また基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図６では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図６（Ａ）では、トランジスタ４０１０、４０１１上には絶縁層４０３０、４０３２が設けられ、図６（Ｂ）では、さらに、絶縁層４０２１が設けられている。
トランジスタ４０１０、４０１１としては、実施の形態１又は２に示したトランジスタを適用することができる。本実施の形態では、実施の形態１で示したトランジスタ４２０と同様な構造を有するトランジスタを適用する例を示す。トランジスタ４０１０、４０１１は、ボトムゲート構造のトランジスタである。
トランジスタ４０１０、４０１１は、酸化物半導体層と接する絶縁層である、絶縁層４０３０として、酸素ドープ処理によって酸素過剰領域を形成された絶縁層を適用し、且つ、絶縁層４０３０上に接して設けられた絶縁層４０３２として金属膜を、上述の酸素ドープ処理によって酸化して形成された金属酸化物膜を有するトランジスタである。よって、酸化物半導体層には、トランジスタ４０１０、４０１１の特性変動を引き起こす水素、又は水などの不純物が混入せず、かつ酸素欠損を補填する酸素が供給される。よって、トランジスタ４０１０、４０１１は、電気特性変動が抑制されている。また、トランジスタ４０１０、４０１１は、金属酸化物膜を金属膜の成膜後の酸素ドープ処理によって形成しているため、生産性よく作製されたトランジスタである。
従って、図４及び図６で示す本実施の形態の酸化物半導体層を用いた安定した電気特性を有するトランジスタ４０１０、４０１１を含む半導体装置として信頼性の高い半導体装置を提供することができる。
また、駆動回路用のトランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる位置にさらに導電層を設けてもよい。導電層を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、バイアス−熱ストレス試験（ＢＴ試験）前後におけるトランジスタ４０１１のしきい値電圧の変化量をさらに低減することができる。また、導電層は、電位がトランジスタ４０１１のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。
また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部（トランジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
図６（Ａ）に表示素子として液晶素子を用いた液晶表示装置の例を示す。図６（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３４、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３８、４０３３が設けられている。第２の電極層４０３１は基板４００６側に設けられ、第１の電極層４０３４と第２の電極層４０３１とは液晶層４００８を介して積層する構成となっている。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料（液晶組成物）は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶層４００８に、配向膜を用いないブルー相を発現する液晶組成物を用いてもよい。この場合、液晶層４００８と、第１の電極層４０３４及び第２の電極層４０３１とは接する構造となる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、液晶及びカイラル剤を混合させた液晶組成物を用いて発現させることができる。また、ブルー相が発現する温度範囲を広げるために、ブルー相を発現する液晶組成物に重合性モノマー及び重合開始剤などを添加し、高分子安定化させる処理を行って液晶層を形成することもできる。ブルー相を発現する液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。酸化物半導体層を用いるトランジスタは、静電気の影響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体層を用いるトランジスタを有する液晶表示装置にブルー相を発現する液晶組成物を用いることはより効果的である。
また、液晶材料の固有抵抗は、１×１０９Ωｃｍ以上であり、好ましくは１×１０１１Ωｃｍ以上であり、さらに好ましくは１×１０１２Ωｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
本明細書に開示する酸化物半導体層を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低く制御することができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本明細書に開示する酸化物半導体層を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバートランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。本実施の形態では、発光素子として有機ＥＬ素子を用いる例を示す。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図５（Ａ）（Ｂ）及び図６（Ｂ）に表示素子として発光素子を用いた発光装置の例を示す。
図５（Ａ）は発光装置の平面図であり、図５（Ａ）中の一点鎖線Ｓ１−Ｔ１、Ｓ２−Ｔ２、及びＳ３−Ｔ３で切断した断面が図５（Ｂ）に相当する。なお、図５（Ａ）の平面図においては、電界発光層５４２及び第２の電極層５４３は省略してあり図示していない。
図５に示す発光装置は、基板５００上に、トランジスタ５１０、容量素子５２０、配線層交差部５３０を有しており、トランジスタ５１０は発光素子５４０と電気的に接続している。なお、図５は基板５００を通過して発光素子５４０からの光を取り出す、下面射出型構造の発光装置である。
トランジスタ５１０としては、実施の形態１又は２に示したトランジスタを適用することができる。本実施の形態では、実施の形態１で示したトランジスタ４２０と同様な構造を有するトランジスタを適用する例を示す。トランジスタ５１０は、ボトムゲート構造のトランジスタである。
トランジスタ５１０はゲート電極層５１１ａ、５１１ｂ、ゲート絶縁層５０２、酸化物半導体層５１２、ソース電極層又はドレイン電極層として機能する導電層５１３ａ、５１３ｂを含む。
トランジスタ５１０は酸化物半導体層５１２と接する絶縁層である、絶縁層５２４として、酸素ドープ処理によって酸素過剰領域を形成された絶縁層を適用し、且つ、絶縁層５２４上に接して設けられた絶縁層５２５としてアルミニウム膜を、上述の酸素ドープ処理によって酸化して形成された酸化アルミニウム膜を有するトランジスタである。よって、酸化物半導体層５１２には、トランジスタ５１０の特性変動を引き起こす水素、又は水などの不純物が混入せず、かつ酸素欠損を補填する酸素が供給される。よって、トランジスタ５１０は、電気特性変動が抑制されている。また、トランジスタ５１０は、酸化アルミニウム膜をアルミニウム膜の成膜後の酸素ドープ処理によって形成しているため、生産性よく作製されたトランジスタである。
従って、図５で示す本実施の形態の酸化物半導体層５１２を用いた安定した電気特性を有するトランジスタ５１０を含む半導体装置として信頼性の高い半導体装置を提供することができる。また、そのような信頼性の高い半導体装置を歩留まりよく作製し、高生産化を達成することができる。
容量素子５２０は、導電層５２１ａ、５２１ｂ、ゲート絶縁層５０２、酸化物半導体層５２２、導電層５２３を含み、導電層５２１ａ、５２１ｂと導電層５２３とで、ゲート絶縁層５０２及び酸化物半導体層５２２を挟む構成とすることで容量を形成する。
配線層交差部５３０は、ゲート電極層５１１ａ、５１１ｂと、導電層５３３との交差部であり、ゲート電極層５１１ａ、５１１ｂと、導電層５３３とは、間にゲート絶縁層５０２を介して交差する。
本実施の形態においては、ゲート電極層５１１ａ及び導電層５２１ａとして膜厚３０ｎｍのチタン膜を用い、ゲート電極層５１１ｂ及び導電層５２１ｂとして膜厚２００ｎｍの銅薄膜を用いる。よって、ゲート電極層はチタン膜と銅薄膜との積層構造となる。
酸化物半導体層５１２、５２２としては膜厚２５ｎｍのＩＧＺＯ膜を用いる。
トランジスタ５１０、容量素子５２０、及び配線層交差部５３０上には層間絶縁層５０４が形成され、層間絶縁層５０４上において発光素子５４０と重畳する領域にカラーフィルタ層５０５が設けられている。層間絶縁層５０４及びカラーフィルタ層５０５上には平坦化絶縁層として機能する絶縁層５０６が設けられている。
絶縁層５０６上に第１の電極層５４１、電界発光層５４２、第２の電極層５４３の順に積層した積層構造を含む発光素子５４０が設けられている。発光素子５４０とトランジスタ５１０とは、導電層５１３ａに達する絶縁層５０６及び層間絶縁層５０４に形成された開口において、第１の電極層５４１及び導電層５１３ａが接することによって電気的に接続されている。なお、第１の電極層５４１の一部及び該開口を覆うように隔壁５０７が設けられている。
絶縁層５０６には膜厚１５００ｎｍの感光性のアクリル膜、隔壁５０７には膜厚１５００ｎｍの感光性のポリイミド膜を用いることができる。
カラーフィルタ層５０５としては、例えば有彩色の透光性樹脂を用いることができる。有彩色の透光性樹脂としては、感光性、非感光性の有機樹脂を用いることができるが、感光性の有機樹脂層を用いるとレジストマスク数を削減することができるため、工程が簡略化し好ましい。
有彩色は、黒、灰、白などの無彩色を除く色であり、カラーフィルタ層は、着色された有彩色の光のみを透過する材料で形成される。有彩色としては、赤色、緑色、青色などを用いることができる。また、シアン、マゼンダ、イエロー（黄）などを用いてもよい。着色された有彩色の光のみを透過するとは、カラーフィルタ層における透過光は、その有彩色の光の波長にピークを有するということである。カラーフィルタ層は、含ませる着色材料の濃度と光の透過率の関係に考慮して、最適な膜厚を適宜制御するとよい。例えば、カラーフィルタ層５０５の膜厚は１５００ｎｍ以上２０００ｎｍ以下とすればよい。
図６（Ｂ）に示す発光装置においては、表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３４、電界発光層４５１１、第２の電極層４０３１の積層構造であるが、示した構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０、５０７は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３４、５４１上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１、５４２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでもよい。
発光素子４５１３、５４０に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１、５４３及び隔壁４５１０、５０７上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、発光素子４５１３、５４０に酸素、水素、水分、二酸化炭素等が侵入しないように、発光素子４５１３、５４０を覆う有機化合物を含む層を蒸着法により形成してもよい。
また、基板４００１、基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂又は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能である。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒又は溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子又は第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、又はこれらの複合材料を用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を、表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
なお、図４乃至図６において、基板４００１、５００、基板４００６としては、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム又はアクリル樹脂フィルムを用いることができる。また、透光性が必要でなければ、アルミニウムやステンレスなどの金属基板（金属フィルム）を用いてもよい。例えば、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
本実施の形態では、ゲート絶縁層４０２０ａとして窒化シリコン膜を用いる。また、酸化物半導体層と接するゲート絶縁層４０２０ｂ及び絶縁層４０３０としてプラズマＣＶＤ法によって形成する酸化窒化シリコン膜を用い、脱水化又は脱水素化のための熱処理及び酸素ドープ処理を行う。また、絶縁層４０３０上に絶縁層４０３２を有する。本実施の形態では、絶縁層４０３２としてアルミニウム膜を酸素ドープ処理によって酸化することによって得られた酸化アルミニウム膜を用いる。
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、脱水化又は脱水素化のための熱処理及び酸素ドープ処理を行った酸化窒化シリコン膜への変動要因となる水素、水分などの不純物の混入、及び酸素の放出を防止する保護膜として機能する。
また、平坦化絶縁層として機能する絶縁層４０２１、５０６は、アクリル樹脂、ポリイミド樹脂、ベンゾシクロブテン系樹脂、ポリアミド樹脂、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
絶縁層４０２１、５０６の形成法は、特に限定されず、その材料に応じて、スパッタリング法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、スクリーン印刷、オフセット印刷等の方法、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等のツール（設備）を用いることができる。
表示装置は光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画素部に設けられる基板、絶縁層、導電層などの薄膜はすべて可視光の波長領域の光に対して透光性とする。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３４、５４１、第２の電極層４０３１、５４３は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物、グラフェンなどの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３４、５４１、第２の電極層４０３１、５４３はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することができる。
本実施の形態においては、図５に示す発光装置は下面射出型なので、第１の電極層５４１は透光性、第２の電極層５４３は反射性を有する。よって、第１の電極層５４１に金属膜を用いる場合は透光性を保てる程度膜厚を薄く、第２の電極層５４３に透光性を有する導電層を用いる場合は、反射性を有する導電層を積層するとよい。
また、第１の電極層４０３４、５４１、第２の電極層４０３１、５４３として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリン又はその誘導体、ポリピロール又はその誘導体、ポリチオフェン又はその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１又は２で示したトランジスタを適用することで、様々な機能を有する半導体装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
実施の形態１又は２に示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
図７（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図７（Ａ）はフォトセンサの等価回路であり、図７（Ｂ）はフォトセンサの一部を示す断面図である。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレインの他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。
なお、本明細書における回路図において、酸化物半導体層を用いるトランジスタと明確に判明できるように、酸化物半導体層を用いるトランジスタの記号には「ＯＳ」と記載している。図７（Ａ）において、トランジスタ６４０、トランジスタ６５６は実施の形態１又は２に示したトランジスタが適用でき、酸化物半導体層を用いるトランジスタである。本実施の形態では、実施の形態１で示したトランジスタ４２０と同様な構造を有するトランジスタを適用する例を示す。トランジスタ６４０は、ボトムゲート構造のトランジスタである。
図７（Ｂ）は、フォトセンサにおけるフォトダイオード６０２及びトランジスタ６４０に示す断面図であり、絶縁表面を有する基板６０１（素子基板）上に、センサとして機能するフォトダイオード６０２及びトランジスタ６４０が設けられている。フォトダイオード６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられている。
トランジスタ６４０上には絶縁層６３１、絶縁層６３２、層間絶縁層６３３、層間絶縁層６３４が設けられている。フォトダイオード６０２は、層間絶縁層６３３上に形成された電極層６４１ｂと、電極層６４１ｂ上に順に積層された第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃと、層間絶縁層６３４上に設けられ、第１乃至第３の半導体膜を介して電極層６４１ｂと電気的に接続する電極層６４２と、電極層６４１ｂと同じ層に設けられ、電極層６４２と電気的に接続する電極層６４１ａと、を有している。
電極層６４１ｂは、層間絶縁層６３４に形成された導電層６４３と電気的に接続し、電極層６４２は電極層６４１ａを介して導電層６４５と電気的に接続している。導電層６４５は、トランジスタ６４０のゲート電極層と電気的に接続しており、フォトダイオード６０２はトランジスタ６４０と電気的に接続している。
ここでは、第１半導体膜６０６ａとしてｐ型の導電型を有する半導体膜と、第２半導体膜６０６ｂとして高抵抗な半導体膜（Ｉ型半導体膜）、第３半導体膜６０６ｃとしてｎ型の導電型を有する半導体膜を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体膜６０６ａはｐ型半導体膜であり、ｐ型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第１半導体膜６０６ａの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１半導体膜６０６ａの膜厚は１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
第２半導体膜６０６ｂは、Ｉ型半導体膜（真性半導体膜）であり、アモルファスシリコン膜により形成する。第２半導体膜６０６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体膜６０６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行ってもよい。第２半導体膜６０６ｂの膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体膜６０６ｃは、ｎ型半導体膜であり、ｎ型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第３半導体膜６０６ｃの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３半導体膜６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。
また、第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ））半導体を用いて形成してもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体膜側を受光面とする方がよい特性を示す。ここでは、ｐｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２が受ける光を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆の導電型を有する半導体膜側からの光は外乱光となるため、電極層は遮光性を有する導電層を用いるとよい。また、ｎ型の半導体膜側を受光面として用いることもできる。
絶縁層６３１、絶縁層６３２、層間絶縁層６３３、層間絶縁層６３４としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、プラズマＣＶＤ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、スクリーン印刷、オフセット印刷等を用いて形成することができる。
絶縁層６３１としては、無機絶縁材料としては、例えば、酸化窒化シリコン層、又は窒化酸化シリコン層等の単層、又は積層を用いることができる。
本実施の形態では、絶縁層６３１としてプラズマＣＶＤ法によって形成する酸化窒化シリコン膜を用い、脱水化又は脱水素化のための熱処理を行う。
さらに、脱水化又は脱水素化のための熱処理を行った酸化窒化シリコン膜上に金属膜を形成し、酸化窒化シリコン膜及び金属膜に対して酸素ドープ処理を行う。この酸素ドープ処理によって、酸素過剰領域を有する酸化シリコン膜と、金属膜が酸化された金属酸化物膜と、が形成される。本実施の形態では、絶縁層６３１上に絶縁層６３２を設け、該絶縁層６３２として酸化アルミニウム膜を適用する。
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、脱水化又は脱水素化のための熱処理及び酸素ドープ処理を行った酸化窒化シリコン膜への変動要因となる水素、水分などの不純物の混入、及び酸素の放出を防止する保護膜として機能する。
層間絶縁層６３３、６３４としては、表面凹凸を低減するため平坦化絶縁層として機能する絶縁層が好ましい。層間絶縁層６３３、６３４としては、例えばポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド樹脂、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
トランジスタ６４０は、酸化物半導体層に接する絶縁層６３１として、酸素ドープ処理を施されることにより酸素過剰領域を有する絶縁層を含んで構成されたトランジスタである。よって、酸化物半導体層には、トランジスタ６４０の酸素欠損を補填する酸素が供給される。よって、トランジスタ６４０は、電気特性変動が抑制されている。
従って、本実施の形態の酸化物半導体層を用いた安定した電気特性を有するトランジスタ６４０を含む信頼性の高い半導体装置を提供することができる。また、信頼性の高い半導体装置を歩留まりよく作製し、高生産化を達成することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の具体例を図８及び図９に示す。
図８（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
上記実施の形態のいずれかに示す半導体装置は、表示部９００３に用いることが可能であり、電子機器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、実施の形態４に示したイメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図８（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示される映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図８（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
上記実施の形態のいずれかに示す半導体装置は、表示部９１０３、９１０７に用いることが可能であり、テレビジョン装置、及びリモコン操作機に高い信頼性を付与することができる。
図８（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。
上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能であり、コンピュータに高い信頼性を付与することができる。
図９（Ａ）及び図９（Ｂ）は２つ折り可能なタブレット型端末である。図９（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
上記実施の形態のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図９（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図９（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４を有する。なお、図９（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図９（Ａ）及び図９（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図９（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図９（Ｃ）にブロック図を示し説明する。図９（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図９（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
２００ 領域
４００ 基板
４０１ ゲート電極層
４０１ａ ゲート電極層
４０１ｂ ゲート電極層
４０１ｃ ゲート電極層
４０２ ゲート絶縁層
４０２ａ ゲート絶縁層
４０２ｂ ゲート絶縁層
４０３ 酸化物半導体層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０５ｃ 電極層
４１２ ゲート絶縁層
４１２ａ ゲート絶縁層
４１２ｂ ゲート絶縁層
４１３ 絶縁層
４１３ａ 領域
４１３ｂ 領域
４１６ 絶縁層
４１６ａ 領域
４１７ 金属酸化物膜
４２０ トランジスタ
４２２ 絶縁層
４２３ 絶縁層
４２４ 平坦化絶縁層
４２５ａ 開口
４２５ｂ 開口
４２６ 絶縁層
４２７ 金属膜
４３３ 絶縁層
４３７ 金属酸化物膜
４４０ トランジスタ
４４７ 金属酸化物膜
４５４ 酸素
４５７ 金属膜
４６０ トランジスタ
４８０ トランジスタ
４９１ 電極層
４９１ａ 電極層
４９１ｂ 電極層
４９１ｃ 電極層
５００ 基板
５０２ ゲート絶縁層
５０４ 層間絶縁層
５０５ カラーフィルタ層
５０６ 絶縁層
５０７ 隔壁
５１０ トランジスタ
５１１ａ ゲート電極層
５１１ｂ ゲート電極層
５１２ 酸化物半導体層
５１３ａ 導電層
５１３ｂ 導電層
５２０ 容量素子
５２１ａ 導電層
５２１ｂ 導電層
５２２ 酸化物半導体層
５２３ 導電層
５２４ 絶縁層
５２５ 絶縁層
５３０ 配線層交差部
５３３ 導電層
５４０ 発光素子
５４１ 電極層
５４２ 電界発光層
５４３ 電極層
６０１ 基板
６０２ フォトダイオード
６０６ａ 半導体膜
６０６ｂ 半導体膜
６０６ｃ 半導体膜
６０８ 接着層
６１３ 基板
６３１ 絶縁層
６３２ 絶縁層
６３３ 層間絶縁層
６３４ 層間絶縁層
６４０ トランジスタ
６４１ａ 電極層
６４１ｂ 電極層
６４２ 電極層
６４３ 導電層
６４５ 導電層
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ａ ゲート絶縁層
４０２０ｂ ゲート絶縁層
４０２１ 絶縁層
４０３０ 絶縁層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３４ 電極層
４０３５ スペーサ
４０３８ 絶縁層
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (4)

  1. ゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層を介して前記ゲート電極層と重畳する領域に酸化物半導体層を形成し、
    前記酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を形成し、
    前記ソース電極層及び前記ドレイン電極層上に、前記酸化物半導体層と接する絶縁層を形成し、
    前記絶縁層に熱処理を行い、前記絶縁層から水又は水素を低減させた後、前記絶縁層と接する金属膜を形成し、
    前記金属膜及び前記絶縁層に対して、プラズマ処理を行うことによって、前記絶縁層に酸素を添加し、且つ前記金属膜を酸化させて、１×１０１０Ωｍ以上１×１０１９Ωｍ以下の抵抗率を有する金属酸化物膜とする半導体装置の作製方法。
  2. ゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層を介して前記ゲート電極層と重畳する領域に酸化物半導体層を形成し、
    前記ゲート電極層と重畳する前記酸化物半導体層上に接する絶縁層を形成し、
    前記絶縁層に熱処理を行い、前記絶縁層から水又は水素を低減させた後、前記絶縁層と接するアルミニウム膜を形成し、
    前記アルミニウム膜及び前記絶縁層に対して、プラズマ処理を行うことによって、前記絶縁層に酸素を添加し、且つ、前記アルミニウム膜を酸化アルミニウム膜とし、
    前記絶縁層及び前記酸化アルミニウム膜に前記酸化物半導体層に達する開口を形成し、
    前記開口に前記酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を形成する半導体装置の作製方法。
  3. ゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層を介して前記ゲート電極層と重畳する領域に酸化物半導体層を形成し、
    前記酸化物半導体層上に接する絶縁層を形成し、
    前記絶縁層に熱処理を行い、前記絶縁層から水又は水素を低減させた後、前記絶縁層上に接する金属膜を形成し、
    前記金属膜の酸化処理を行うことによって、前記金属膜を金属酸化物膜とし、且つ前記絶縁層へ酸素を添加する半導体装置の作製方法。
  4. 請求項１乃至３のいずれか一において、
    前記絶縁層として、酸素と、窒素と、シリコンとを有する絶縁層を形成する半導体装置の作製方法。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105931967B (zh) * 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
WO2013111756A1 (en) 2012-01-25 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
CN104185365B (zh) * 2013-05-23 2018-06-26 比亚迪股份有限公司 一种线路板及其制备方法
WO2014192221A1 (ja) * 2013-05-29 2014-12-04 パナソニック株式会社 薄膜トランジスタ装置とその製造方法、および表示装置
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
US9583516B2 (en) * 2013-10-25 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
KR20220046701A (ko) 2013-12-27 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US9564535B2 (en) * 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US10361290B2 (en) 2014-03-14 2019-07-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising adding oxygen to buffer film and insulating film
JP6216668B2 (ja) * 2014-03-17 2017-10-18 株式会社ジャパンディスプレイ 表示装置の製造方法
WO2015159183A2 (en) 2014-04-18 2015-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having the same
TWI831924B (zh) * 2014-04-25 2024-02-11 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
US10032888B2 (en) 2014-08-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and electronic appliance having semiconductor device
JP6676316B2 (ja) * 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102337370B1 (ko) * 2014-10-22 2021-12-09 삼성디스플레이 주식회사 반도체 소자 및 반도체 소자의 제조 방법
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
CN113793872A (zh) 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
KR102875870B1 (ko) * 2015-02-04 2025-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제조 방법, 또는 반도체 장치를 포함하는 표시 장치
JP6711642B2 (ja) * 2015-02-25 2020-06-17 株式会社半導体エネルギー研究所 半導体装置
JP6744108B2 (ja) 2015-03-02 2020-08-19 株式会社半導体エネルギー研究所 トランジスタ、トランジスタの作製方法、半導体装置および電子機器
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US9412590B1 (en) * 2015-08-31 2016-08-09 United Microelectronics Corp. Manufacturing method of oxide semiconductor device
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
US9978879B2 (en) * 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6832656B2 (ja) * 2016-09-14 2021-02-24 株式会社ジャパンディスプレイ 半導体装置の製造方法
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102525989B1 (ko) 2017-11-27 2023-04-27 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
WO2019124162A1 (ja) * 2017-12-20 2019-06-27 株式会社村田製作所 半導体装置及びその製造方法
CN112544004B (zh) * 2018-08-22 2024-08-16 三菱电机株式会社 氧化物半导体装置及其制造方法
US10943787B2 (en) 2019-02-27 2021-03-09 International Business Machines Corporation Confined work function material for gate-all around transistor devices
TWI685087B (zh) * 2019-05-02 2020-02-11 華邦電子股份有限公司 半導體結構及其製造方法
US11101179B2 (en) 2019-07-11 2021-08-24 Winbond Electronics Corp. Semiconductor structure with protection portions and method for forming the same
JP7728778B2 (ja) * 2020-03-06 2025-08-25 ラム リサーチ コーポレーション モリブデンの原子層エッチング
KR102563859B1 (ko) * 2021-04-06 2023-08-03 연세대학교 산학협력단 원자층 증착 기반의 박막 내 인위적 조성 조절을 통한 고효율 수소 차단 제어막 형성 방법

Family Cites Families (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0737977A (ja) 1993-06-28 1995-02-07 Nikon Corp 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4652179B2 (ja) * 2005-09-05 2011-03-16 日東電工株式会社 配線回路基板
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
KR101468591B1 (ko) * 2008-05-29 2014-12-04 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101980167B1 (ko) 2008-11-07 2019-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP4752925B2 (ja) * 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5512144B2 (ja) 2009-02-12 2014-06-04 富士フイルム株式会社 薄膜トランジスタ及びその製造方法
JP2010205987A (ja) 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
EP2494601A4 (en) 2009-10-30 2016-09-07 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
KR101396102B1 (ko) 2009-12-04 2014-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011074590A1 (en) * 2009-12-17 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, measurement apparatus, and measurement method of relative permittivity
KR20190000365A (ko) 2010-02-26 2019-01-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
KR20130055607A (ko) * 2010-04-23 2013-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI521612B (zh) 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8541266B2 (en) 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8709922B2 (en) 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9117920B2 (en) 2011-05-19 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using oxide semiconductor
US9252279B2 (en) 2011-08-31 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
US8785258B2 (en) 2011-12-20 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

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